JPS6039820A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6039820A
JPS6039820A JP14776983A JP14776983A JPS6039820A JP S6039820 A JPS6039820 A JP S6039820A JP 14776983 A JP14776983 A JP 14776983A JP 14776983 A JP14776983 A JP 14776983A JP S6039820 A JPS6039820 A JP S6039820A
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JP
Japan
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film
electrode
ohmic electrode
molecular beam
chamber
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JP14776983A
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Inventor
Tomonori Ishikawa
石川　知則
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明は半導体装置の製造方法に関する。
（ｂ）技術の背景 本発明は分子線エピタキシアル成長法（ＭＢＥ）により
、砒化ガリウム（ＧａＡｓ）基板上にＦＩＥＴ等の機能
デバイスを製造する際の、特にソース、ドレイン等のオ
ーミック電極形成方法に就いての提案である。
（ｃ）従来技術の問題点 従来、ＭＢＥ法によるデバイス作製１例えば高電子移動
度ｌ・ランジスタの作製時、オーミック電極の形成は１
分子線エビクキシイにより成膜した基板を一度真空チャ
ンバから取り出し、所要とするプロセスを経た後、　八
ｕＧｅ　／へＵ等のオーミック電極金属を蒸着する。
この様な場合、成膜のエビクキシイ膜表面には自然酸化
膜が形成される為、金属間アロイの生成が妨げられ低抵
抗のオーミック電極を取得し難い不都合がある。ＡｌＧ
ａＡｓを含むエビクキシイ膜生成が行なわれるデバイス
では、前記酸化膜の存在は低抵抗コンタクｌ−のオーミ
ック電極形成が困難となる。
（ｄ）発明の目的 本発明は前記の問題点を解決することにある。
その目的とするところは、前記高電子移動度トランジス
タの作製時等に際しコンタクト抵抗の低いオーミック電
極を形成することにある。
（ｅ）発明の構成 前記の目的は９分子線エピタキシィ装置内に於いて、エ
ビクキシイ膜とオーミック電極膜とを連続して形成する
ことにより達成される。
（ｆ）発明の実施例 本発明は、　ＭＢＥ装置のチャンバーが超高真空（約１
０Ｔｏｒｒ程度）であることに着目して、成膜時のチャ
ンバ真空を破らず、前記エピタキシィ膜表面に。
例えば電極金属として錫（Ｓｎ）を蒸着してからチャン
バ外に取り出すことによって酸化膜を介さない金属（Ｓ
ｎ）とエピタキシィ膜とのアロイ接合層を生成する。
斯くして、酸化層によるアロイ妨害が避けられ。
低抵抗のオーミック電極が得られる。
係るオーミック電極生成を、高電子移動度トランジスタ
を例示する第１図のエピタキシィ装置分子線源要部の簡
略断面図と、第２図の基板成膜プロセス図（図ば成膜基
板の断面図である）に従って更に詳細に説明する。
第１図ＭＢＩＥ装置の簡略断面図において、１は成膜対
象の結晶基板、２は超高真空のチャンバ、及び３は前記
基板１と対接する複数の金属元素Ａｓ、Ｇａ及びへ１等
の成膜金属源が収納しであるセル型ルツボである。− 而して、同図成膜対象の半絶縁性ＧａＡｓ基板１にヘテ
ロ接合構造半導体薄膜用高純度ＧａＡｓ及びＮ−ＡｌＧ
ａＡｓをエピタキシィ成膜する。該成膜に続き、電極用
金属当該のセル型ルツボ３　（Ｓｎ）をより高い温度に
してセル開放して例えば膜厚さ数百人程度のＳｎ蒸着す
ることにより、意図する電極膜４が生成される（第２図
の（イ）図参照）。
第２図は前記電極膜４の生成後、装置チャンバ２から取
り出して、　ＦＥＴ形成に必要とされるゲート生成迄の
基板成膜プロセスである。
第２図（ロ）図は、ＦＥＴ電極膜４からソース並びにド
レイン形成のマスクパターン５を付加した状態である。
同図（ハ）図は、　（ロ）図マスクパターン５以外の電
極金属蒸着膜をイオンエツチングにより除去してソース
並びにドレイン電極形成の状態である。
更に、同図（ニ）図は熱アロイによって金属アロイを生
成せしめてオーミンク電極が形成されるを示し、これに
続き（ホ）図はゲート電極６がフメトリングラフィによ
り行なわれて、　ＦＥＴ電極の生成が完了する。
この様なＭＲＥ装置によるエピタキシィ半導体薄膜成膜
後、チャンバ真空を破ることなしにオーミンク電極金属
材料の蒸着を行うことによりその界面での酸化膜生成が
避けられ高移動度ＮＥＴデバイスのソース、ドレイン電
極を低コンタクト抵抗で生成することが容易となる。
（ｇ）発明の効果 前記実施例により詳細説明せる本発明の半導体装置の製
造方法によれば９分子線エピタキシィ装置チ中ンバ中で
エピタキシィ成膜と金属電極膜との成膜が連続的にされ
る為、低抵抗のオーミックコンタクトのデバイス提供が
可能となる。尚又この種デバイス製造に当り、生産性の
高いプロセスが実現される。
【図面の簡単な説明】
第１図は９本発明に係る分子線エピタキシィ装置の線源
要部の簡略断面図、第２図は本発明に係るＦＥＴデバイ
ス生成プロセスを示す断面図である。 図中、■は成膜対象の結晶基板、２は超高真空のチャン
バ、及び３は基板１と対接するセル型ルツボ、４はオー
ミ７り電極金属膜、５はマスクパターン、及び６はゲー
ト電極である。 １１−ビ・−１・」

Claims (1)

    【特許請求の範囲】
  1. 分子線エピタキシィ装置内に於いて、エピタキシィ膜と
    オーミック電極膜とを連続して形成することを特徴とす
    る半導体装置の製造方法。
JP14776983A 1983-08-12 1983-08-12 半導体装置の製造方法 Pending JPS6039820A (ja)

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Publications (1)

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JPS6039820A true JPS6039820A (ja) 1985-03-01

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ID=15437756

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JP14776983A Pending JPS6039820A (ja) 1983-08-12 1983-08-12 半導体装置の製造方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01154511A (ja) * 1987-12-11 1989-06-16 Hitachi Ltd 結晶成長方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS524187A (en) * 1975-11-22 1977-01-13 Futaba Corp P-n conjunction type solid element
JPS5342680A (en) * 1976-09-30 1978-04-18 Toshiba Corp High frequency compound transistor

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JP2828979B2 (ja) * 1987-12-11 1998-11-25 株式会社日立製作所 結晶成長方法

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