JPH01287969A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01287969A JPH01287969A JP11763488A JP11763488A JPH01287969A JP H01287969 A JPH01287969 A JP H01287969A JP 11763488 A JP11763488 A JP 11763488A JP 11763488 A JP11763488 A JP 11763488A JP H01287969 A JPH01287969 A JP H01287969A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、
半導体装置にＩＤＥＣチャネルを形成することを目的と
し、 ｍ−Ｖ族半導体基板上に絶縁体薄膜を付着させ、該絶縁
体薄膜の一部をストライブ状に窓あけした上に、ｍ−Ｖ
族半導体をヘテロ構造で選択成長させるに際し、１つ以
上のアンドープＳｉｎｇｌｅＱｕａｎｔｕｍ Ｗｅｌ
ｌ （シングル カンタム ウェル）層あるいはＭｕ
ｌｔｉｐｌｅ Ｑｕａｎｔｕｍ Ｗｅｌｌ （マ
ルチプル カンタムウェル）Ｎを含んで成長させた後、
該成長により表れた［ｕ） Ａファセット面に沿ってＩ
［［−Ｖ 族生導体のスペーサ層およびＭＯＤ層を順次
形成している。
し、 ｍ−Ｖ族半導体基板上に絶縁体薄膜を付着させ、該絶縁
体薄膜の一部をストライブ状に窓あけした上に、ｍ−Ｖ
族半導体をヘテロ構造で選択成長させるに際し、１つ以
上のアンドープＳｉｎｇｌｅＱｕａｎｔｕｍ Ｗｅｌ
ｌ （シングル カンタム ウェル）層あるいはＭｕ
ｌｔｉｐｌｅ Ｑｕａｎｔｕｍ Ｗｅｌｌ （マ
ルチプル カンタムウェル）Ｎを含んで成長させた後、
該成長により表れた［ｕ） Ａファセット面に沿ってＩ
［［−Ｖ 族生導体のスペーサ層およびＭＯＤ層を順次
形成している。
本発明は、半導体装置の製造方法に関し、特に半導体装
置に１次元電子ガス（Ｉ ＤＥＧ：Ｉ Ｄｉｍｅｎｓｉ
ｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ ）チャネルを形
成するための製造方法に関する。
置に１次元電子ガス（Ｉ ＤＥＧ：Ｉ Ｄｉｍｅｎｓｉ
ｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ ）チャネルを形
成するための製造方法に関する。
近時、サブミクロン露光技術を用いて２次元電子ガス（
２０ＥＧ：２ Ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒ
ｏｎ ｇａｓ ）チャネルが設けられたｍ−Ｖ族半導体
へテロ構造を微細加工し、ＩＤＥＣチャネルを作製する
試みが行われている。例えば、電子ビーム露光、光学的
干渉露光、集束イオンビーム露光などを用いたものがそ
の一例であるが、これらの方法では、ＩＤＥＣチャネル
と接する加工領域に加工の痕跡が残ってしまい、界面欠
陥あるいは表面欠陥の発生が避けられなかった。すなわ
ち、欠陥によりＩＤＥＣチャネルの電気伝導が空乏化さ
れてしまい、その結果、有効なチャネル形成が行われな
かったり、また、欠陥がＩＤＥＣチャネルの電気伝導の
散乱中心として作用することから位相干渉距離を短くす
る原因ともなっていた。このようなことから、界面欠陥
や表面欠陥を生じさせずにＩＤＥＣチャネルの作製が可
能な１回成長による方法が望まれていた。
２０ＥＧ：２ Ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒ
ｏｎ ｇａｓ ）チャネルが設けられたｍ−Ｖ族半導体
へテロ構造を微細加工し、ＩＤＥＣチャネルを作製する
試みが行われている。例えば、電子ビーム露光、光学的
干渉露光、集束イオンビーム露光などを用いたものがそ
の一例であるが、これらの方法では、ＩＤＥＣチャネル
と接する加工領域に加工の痕跡が残ってしまい、界面欠
陥あるいは表面欠陥の発生が避けられなかった。すなわ
ち、欠陥によりＩＤＥＣチャネルの電気伝導が空乏化さ
れてしまい、その結果、有効なチャネル形成が行われな
かったり、また、欠陥がＩＤＥＣチャネルの電気伝導の
散乱中心として作用することから位相干渉距離を短くす
る原因ともなっていた。このようなことから、界面欠陥
や表面欠陥を生じさせずにＩＤＥＣチャネルの作製が可
能な１回成長による方法が望まれていた。
〔従来の技術〕
従来のこの種の方法としては、例えば、ＴＭＧ−ＴＭＡ
ｆ−ＡｓＨ，系の常圧ＭＯＣＶＤ法によるものが知られ
ている。この方法では、■（００１） Ｇ ａ Ａ ｓ
基板上に〔ｌＩＯ〕方向（７）ＳｉＯｚストライプマス
クパターンを配置し、■このパターンに（ｎｌ） Ａフ
ァセット面が現れるように順メサ状のアンドープＧａＡ
ｓを選択成長させる。なお、成長条件は Ｔｇ（成長温度）ミ７００〜８００℃、（ＡｓＨ，）（
アルシン圧力） ”１０−’〜１０−’ａｔｍである。
ｆ−ＡｓＨ，系の常圧ＭＯＣＶＤ法によるものが知られ
ている。この方法では、■（００１） Ｇ ａ Ａ ｓ
基板上に〔ｌＩＯ〕方向（７）ＳｉＯｚストライプマス
クパターンを配置し、■このパターンに（ｎｌ） Ａフ
ァセット面が現れるように順メサ状のアンドープＧａＡ
ｓを選択成長させる。なお、成長条件は Ｔｇ（成長温度）ミ７００〜８００℃、（ＡｓＨ，）（
アルシン圧力） ”１０−’〜１０−’ａｔｍである。
０次に、成長条件をＴｇ：６００〜７００℃、（Ａ Ｓ
Ｈ！ ） ：！１０−’〜１０−”ａｔａ＋ 、に変更
してアンドープＡｊ！ｏ、ｚ Ｇａｏ、７Ａｓの選択成
長を続行し、スペーサ層を形成する。■続いて、Ｓｉド
ープＡＮｏ、ｚ Ｇａｏ、７Ａｓを成長させてＭＯＤ（
ｍ。
Ｈ！ ） ：！１０−’〜１０−”ａｔａ＋ 、に変更
してアンドープＡｊ！ｏ、ｚ Ｇａｏ、７Ａｓの選択成
長を続行し、スペーサ層を形成する。■続いて、Ｓｉド
ープＡＮｏ、ｚ Ｇａｏ、７Ａｓを成長させてＭＯＤ（
ｍ。
ｄｕｌａｔｉｏｎ−ｄｏｐｅｄ ）層を形成する。
その結果、（１１１） Ａファセット面上にのみ２ＤＥ
Ｇチヤネルを作製することができる。そして、この方法
によれば、■のストライプマスクパターンの幅を小さく
することにより、２０ＥＧ狭チヤネル化を達成すること
が可能となるので、この狭チャネル化を更に進めること
により、ＩＤＥＣチャネル形成の可能性を見い出そうと
努力されていた。
Ｇチヤネルを作製することができる。そして、この方法
によれば、■のストライプマスクパターンの幅を小さく
することにより、２０ＥＧ狭チヤネル化を達成すること
が可能となるので、この狭チャネル化を更に進めること
により、ＩＤＥＣチャネル形成の可能性を見い出そうと
努力されていた。
しかしながら、このような従来の方法では、ストライプ
マスクパターンの形成幅に依存して２ＤＥＧチヤネル幅
が左右される構成になっていたため、仮に、現在の加工
技術で求め得る最高の微細加工寸法をもってしても、ス
トライプマスクパターン幅を１０００Å以下に大幅に短
縮することはできないのは周知であるがら、ストライプ
マスクパターン幅の微細化だけでは、未だ有効なＩ Ｄ
ＥＣチャ１ルを作製するには至らないといった問題点が
あった。
マスクパターンの形成幅に依存して２ＤＥＧチヤネル幅
が左右される構成になっていたため、仮に、現在の加工
技術で求め得る最高の微細加工寸法をもってしても、ス
トライプマスクパターン幅を１０００Å以下に大幅に短
縮することはできないのは周知であるがら、ストライプ
マスクパターン幅の微細化だけでは、未だ有効なＩ Ｄ
ＥＣチャ１ルを作製するには至らないといった問題点が
あった。
本発明は、このような問題点に鑑みてなされたもので、
口１１）Ａファセット面が現れるように選択成長させる
に際し、１つ以上の量子井戸（Ｓｉｎｇｌｅ Ｑｕａｎ
ｔｕｍ ＷｅｌｌあるいはＭｕｌｔｉｐｌｅ Ｑｕａｎ
ｔｕｍ Ｗｅｌｌ）Ｎを含んで成長させることにより、
該量子井戸層の厚さに対応したＩ ＤＥＧチャネルを作
製することを目的としている。
口１１）Ａファセット面が現れるように選択成長させる
に際し、１つ以上の量子井戸（Ｓｉｎｇｌｅ Ｑｕａｎ
ｔｕｍ ＷｅｌｌあるいはＭｕｌｔｉｐｌｅ Ｑｕａｎ
ｔｕｍ Ｗｅｌｌ）Ｎを含んで成長させることにより、
該量子井戸層の厚さに対応したＩ ＤＥＧチャネルを作
製することを目的としている。
本発明では上記目的を達成するために、ｍ−ｖ族の半導
体基板上に絶縁体薄膜を付着させ、該絶縁体薄膜の一部
をストライプ状に窓あけした上に、ｍ−Ｖ族半導体をペ
テロ構造で選択成長させるに際し、アンドープ単一ある
いは多重の量子井戸層を含んで成長させた後、該成長に
より表れた（１１１）Ａファセット面に沿って■−■族
半導体のスペーサ層およびＭＯＤ層を順次形成している
。
体基板上に絶縁体薄膜を付着させ、該絶縁体薄膜の一部
をストライプ状に窓あけした上に、ｍ−Ｖ族半導体をペ
テロ構造で選択成長させるに際し、アンドープ単一ある
いは多重の量子井戸層を含んで成長させた後、該成長に
より表れた（１１１）Ａファセット面に沿って■−■族
半導体のスペーサ層およびＭＯＤ層を順次形成している
。
〔作用〕
本発明では、１１１１１ Ａファセット面に沿ったスペ
ーサ層に接する量子井戸層（量子井戸領域）で、ｏｒｏ
）方向のＩＤＥＣチャネルが形成される。
ーサ層に接する量子井戸層（量子井戸領域）で、ｏｒｏ
）方向のＩＤＥＣチャネルが形成される。
すなわち、量子井戸層の厚さに対応した狭チャネルのＩ
ＤＥＣチャネルを制御性良く作製することができる。
ＤＥＣチャネルを制御性良く作製することができる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る半導体装置の製造方法の一実施例
を示す図であり、その製造プロセスを示す図である。以
下、各工程順に説明する。なお、以下の工程は、常圧Ｍ
ＯＣＶＤ法で連続して行われ、ＴＭＣ；、ＴＭ／ｌおよ
びＨ２で希釈したＡ ｓ Ｈ３、さらにドーパント用は
してＳｉＨ６を用いる。
を示す図であり、その製造プロセスを示す図である。以
下、各工程順に説明する。なお、以下の工程は、常圧Ｍ
ＯＣＶＤ法で連続して行われ、ＴＭＣ；、ＴＭ／ｌおよ
びＨ２で希釈したＡ ｓ Ｈ３、さらにドーパント用は
してＳｉＨ６を用いる。
Ｌｌｌスミ
まず、（００１）が表出したＧａＡｓなどのｎｒ−ｖ族
の半導体基板１上にＳｉｎ、などの絶縁体薄膜によるス
トライプマスクパターン２を〔１１０〕方向に配置する
。なお、ストライプマスクパターン２の幅Ｗは、例えば
５μｍとした。
の半導体基板１上にＳｉｎ、などの絶縁体薄膜によるス
トライプマスクパターン２を〔１１０〕方向に配置する
。なお、ストライプマスクパターン２の幅Ｗは、例えば
５μｍとした。
１ ズ ｂ の 口
次いで、Ｔｇさ７００〜８００℃、
（Ａ ｓ Ｈ３） ”１０−’〜１０弓ａｔｍ、の成長
条件で、（１１１） Ａファセット面が現れるように順
メサ状に三角形状のアンドープＡｆＸＧａ、−ＸＡｓ／
ＧａＡｓなどのｍ−Ｖ族半導体層（選択成長層３）をヘ
テロ構造で選択成長する。なお、添字のＸ値はおよそ０
．３を用いる。この成長に際し、薄い単一あるいは多重
の量子井戸層４を設ける。
条件で、（１１１） Ａファセット面が現れるように順
メサ状に三角形状のアンドープＡｆＸＧａ、−ＸＡｓ／
ＧａＡｓなどのｍ−Ｖ族半導体層（選択成長層３）をヘ
テロ構造で選択成長する。なお、添字のＸ値はおよそ０
．３を用いる。この成長に際し、薄い単一あるいは多重
の量子井戸層４を設ける。
この量子井戸層４の層厚ｍは、好ましくは１００人程０
としたが、目的とするＩ ＤＥＧチャネル用としては２
０人〜１０００人の値から適宜選択してもよい。
としたが、目的とするＩ ＤＥＧチャネル用としては２
０人〜１０００人の値から適宜選択してもよい。
１゛ Ｃの工
次に、成長条件を、
Ｔｇ主６００〜７００℃、（ＡｓＨｉ）≧１０−３〜１
１０−２ａｔに変更し、アンドープＡ ｊ！ Ｘ Ｇ
ａ ＋ −Ｘ Ａ Ｓによるスペーサ層５を好ましくは
１０人〜１００人程度の膜厚に成長する。なお、添字の
Ｘ値はおよそ０．３を用いる。
１０−２ａｔに変更し、アンドープＡ ｊ！ Ｘ Ｇ
ａ ＋ −Ｘ Ａ Ｓによるスペーサ層５を好ましくは
１０人〜１００人程度の膜厚に成長する。なお、添字の
Ｘ値はおよそ０．３を用いる。
１゛ ｄ の工
引き続いて、同一の成長温度、同一のＡＳＨ！分圧で、
シートキャリア濃度がｌ ＸＩＯ”Ｃｌ１１−２オ一ダ
ー程度になるような適当なドーピング量と膜厚（好まし
くは５００人前後）のＭＯＤ層６をＳｔドープＡＩＸｃ
ａｌ−Ｘ ＡＳにより成長し、その後、必要な配線形成
、保護膜形成等の工程を経た後、半導体装置７が完成す
る。なお、添字のＸ値はおよそ０．３を用いる。
シートキャリア濃度がｌ ＸＩＯ”Ｃｌ１１−２オ一ダ
ー程度になるような適当なドーピング量と膜厚（好まし
くは５００人前後）のＭＯＤ層６をＳｔドープＡＩＸｃ
ａｌ−Ｘ ＡＳにより成長し、その後、必要な配線形成
、保護膜形成等の工程を経た後、半導体装置７が完成す
る。なお、添字のＸ値はおよそ０．３を用いる。
このような構成によれば、スペーサ層５に接する量子井
戸層４の両端、すなわち、量子井戸領域内でｏＴｏ〕方
向（紙面に対して沿直方向）のＩＤＥＣチャネルが形成
される。そして、Ｉ ＤＥＧチャネルの幅は量子井戸層
４のｍに相当するから、このｍをコントロールすること
により、Ｉ ＤＥＧチャネルを制御性良く作製すること
ができる。
戸層４の両端、すなわち、量子井戸領域内でｏＴｏ〕方
向（紙面に対して沿直方向）のＩＤＥＣチャネルが形成
される。そして、Ｉ ＤＥＧチャネルの幅は量子井戸層
４のｍに相当するから、このｍをコントロールすること
により、Ｉ ＤＥＧチャネルを制御性良く作製すること
ができる。
すなわち、本実施例では、量子井戸Ｎ４のｍ（換言すれ
ば量子井戸幅）を自在に狭くすることができるので、例
えば、位相干渉距離よりも量子井戸幅を狭くすることが
でき、かつ、熱的あるいは電界によって遷移を受けない
程度にミニギャップが広くなるように量子井戸幅を狭く
できる。したがって、Ｉ ＤＥＧチャネルの作製が極め
て容易となる。また、本実施例では、ＭＯＣＶＤ法によ
る１回成長でＩＤＥＣチャネルを作製しているので、界
面欠陥や表面欠陥を生じることがない。
ば量子井戸幅）を自在に狭くすることができるので、例
えば、位相干渉距離よりも量子井戸幅を狭くすることが
でき、かつ、熱的あるいは電界によって遷移を受けない
程度にミニギャップが広くなるように量子井戸幅を狭く
できる。したがって、Ｉ ＤＥＧチャネルの作製が極め
て容易となる。また、本実施例では、ＭＯＣＶＤ法によ
る１回成長でＩＤＥＣチャネルを作製しているので、界
面欠陥や表面欠陥を生じることがない。
本発明によれば、［ｕ） Ａ７１セット面が現れるよう
に選択成長させるに際し、量子井戸層を含んで成長させ
ているので、該量子井戸層の厚さに対応したＩ ＤＥＧ
チャネルを作製することができる。
に選択成長させるに際し、量子井戸層を含んで成長させ
ているので、該量子井戸層の厚さに対応したＩ ＤＥＧ
チャネルを作製することができる。
第１図Ｃａ）〜（ｄ）は本発明に係る半導体装置の製造
方法の一実施例を示すその製造プロセス図である。 １・・・・・・半導体基板、 ２・・・・・・ストライプマスクパターン、３・・・・
・・選択成長層、 ４・・−・・・量子井戸層、 ５・・・・・・スペーサ層、 ６・・・・・・ＭＯＤ層。 ′）
Ｕ−ν
方法の一実施例を示すその製造プロセス図である。 １・・・・・・半導体基板、 ２・・・・・・ストライプマスクパターン、３・・・・
・・選択成長層、 ４・・−・・・量子井戸層、 ５・・・・・・スペーサ層、 ６・・・・・・ＭＯＤ層。 ′）
Ｕ−ν
Claims (1)
- 【特許請求の範囲】 III−Ｖ族の半導体基板上に絶縁体薄膜を付着させ、
該絶縁体薄膜の一部をストライプ状に窓あけした上に、
III−Ｖ族半導体をヘテロ構造で選択成長させるに際し
、 １つ以上のアンドープＳｉｎｇｌｅＱｕａｎｔｕｍＷｅ
ｌｌ（シングルカンタムウェ ル）層あるいはＭｕｌｔｉｐｌｅＱｕａｎｔｕｍＷｅｌ
ｌ（マルチプルカンタムウェル） 層を含んで成長させた後、 該成長により表れた｛１１１｝Ａファセット面に沿って
III−Ｖ族半導体のスペーサ層およびＭＯＤ層を順次形
成したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11763488A JPH01287969A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11763488A JPH01287969A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01287969A true JPH01287969A (ja) | 1989-11-20 |
Family
ID=14716561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11763488A Pending JPH01287969A (ja) | 1988-05-13 | 1988-05-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01287969A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563847A2 (en) * | 1992-03-30 | 1993-10-06 | Matsushita Electric Industrial Co., Ltd. | A field effect transistor |
| JPH06244211A (ja) * | 1993-02-12 | 1994-09-02 | Nec Corp | 半導体装置 |
| JPH06267993A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 量子細線構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299111A (ja) * | 1987-05-29 | 1988-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 一次元量子細線の製造方法 |
-
1988
- 1988-05-13 JP JP11763488A patent/JPH01287969A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299111A (ja) * | 1987-05-29 | 1988-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 一次元量子細線の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0563847A2 (en) * | 1992-03-30 | 1993-10-06 | Matsushita Electric Industrial Co., Ltd. | A field effect transistor |
| EP0563847A3 (en) * | 1992-03-30 | 1995-12-06 | Matsushita Electric Ind Co Ltd | A field effect transistor |
| JPH06244211A (ja) * | 1993-02-12 | 1994-09-02 | Nec Corp | 半導体装置 |
| JPH06267993A (ja) * | 1993-03-12 | 1994-09-22 | Nec Corp | 量子細線構造 |
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