KR100470831B1 - 분자전자소자 제조방법 - Google Patents

분자전자소자 제조방법 Download PDF

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Abstract

나노갭을 용이하고 재현성있게 제조하는 분자전자소자의 제조방법을 개시한다. 본 발명에서는, 기판 상에 제1, 제2 및 제3 반도체층을 순차 적층한 다음, 제2 반도체층의 측면을 식각함으로써 제1 반도체층과 제3 반도체층 사이에 나노갭을 형성한다. 나노갭이 형성된 결과물 표면에 금속막을 형성한 후 기판에 수직하게 절개하여 결과물의 상부와 하부를 전기적으로 단락시키고, 나노갭 부근의 단락된 두 금속막 상에 분자전자 소재를 도포하여 분자전자소자를 제조한다. 본 발명에 따르면 나노 리소그래피를 사용하지 않고서 분자전자소자를 제조하므로, 제조단가가 상승하는 문제없이 재현성이 뛰어나고 측정이 용이한 분자전자소자를 제조할 수 있다.

Description

분자전자소자 제조방법{Method for fabricating molecular electric devices}
본 발명은 나노스케일(nanoscale)의 분자전자소자를 제조하는 방법에 관한 것으로, 특히 분자전자소자의 나노갭(nanogap)을 용이하고 재현성있게 제조하는 방법에 관한 것이다.
현 반도체 집적기술에 의하면 수 cm2의 기판 면적에 수억개의 트랜지스터를 배열할 수 있다. 더욱 고밀도화된 반도체 소자를 제작하기 위해서는, 집적화로 인해 발생하는 열을 분산시키는 것과 같은 기술적인 문제와 양자 터널링, 양자 간섭 등과 같은 양자역학적인 문제를 해결해야 한다. 그리고, 더욱 고밀도화된 반도체 소자를 제작하기 위해서는 생산 설비 투자비가 급격히 증가되므로 생산단가가 상승하는 문제도 해결해야 한다. 따라서, 더 빠르고 성능이 우수한 컴퓨터를 위한 새로운 개념의 기술 개발이 필요하다. 이러한 면에서 분자를 이용한 다이오드나 스위치와 같은 분자전자소자의 제조 가능성 제시는 이 연구분야의 새로운 장을 열었다고 볼 수 있다.
양자역학적 효과를 갖는 나노스케일의 소자를 자기 조립(self-assemble)하여 회로를 구성한다는 개념의 분자전자소자에 대하여는 몇가지 제조방법들이 제시되고 있기는 하지만 실용가능성의 여부는 아직 확인할 수 없는 실정이다. 분자전자소자의 제작과정 또는 특성 조사를 위한 측정과정에서는 나노스케일의 분자 양단에 전류 혹은 전압을 인가하기 위해서 나노갭을 갖는 전극 제조 기술이 필요하다. 나노갭을 형성하는 데에는 1 nm 내지 수 nm의 소자 제작 기술이 필요하지만, 현재의 기술로는 10 nm 내지 20 nm 급의 리소그래피와 식각 기술만이 확립되어 있는 실정이다.
이러한 기술적 한계를 극복하기 위하여, 전자빔(electron beam) 식각법을 이용하여 오버행(overhang) 구조를 형성하는 방법, 나노전선(nanowire) 형성 후 과전류로 나노갭을 형성하는 방법, 양각 그림자 증착법, 기판의 후면을 식각하는 나노포어(nanopore) 제조방법 등이 제안되었다. 그러나, 이러한 방법들에는 나노 리소그래피 기술의 도입이 필수적이기 때문에 재현성있는 소자의 구현에 어려움이 있으며 제조 공정 단가가 크게 상승하는 문제가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 종래 분자전자소자 제조공정에서 나노 리소그래피를 도입해야 함에 따라 발생하는 기술적인 어려움이나 제조 단가가 상승하는 문제점을 해결할 수 있는, 개선된 분자전자소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 분자전자소자의 제조방법에서는, 기판 상에 제1, 제2 및 제3 반도체층을 순차 적층한 다음, 상기 제2 반도체층의 측면을 식각함으로써 상기 제1 반도체층과 제3 반도체층 사이에 나노갭을 형성한다. 상기 나노갭이 형성된 결과물 표면에 금속막을 형성한 후 상기 기판에 수직하게 절개하여 측면에 금속막이 형성되지 않은 부분이 노출되도록 함으로써, 상기 결과물의 상부와 하부를 전기적으로 단락시킨다. 상기 나노갭 부근의 단락된 두 금속막 상에 분자전자 소재를 도포하여 분자전자소자를 제조한다.
본 발명에 있어서, 상기 나노갭을 형성하는 단계는 상기 기판, 제1 및 제3 반도체층에 대하여 상기 제2 반도체층의 선택비가 높은 에천트(etchant)를 이용하는 것이 바람직하다.
상기 기판은 절연성을 갖는 GaAs 기판을 이용할 수 있으며, 상기 제1 반도체층은 GaAs층이고, 상기 제2 반도체층은 AlAs층이고, 상기 제3 반도체층은 GaAs층일 수 있다. 대신에, 상기 제2 반도체층을 InGaAs층이나 AlGaAs층으로 할 수 있다.
상기 제1, 제2 및 제3 반도체층은 MOCVD(Metal Organic Chemical Vapor Deposition)나 MBE(Molecular Beam Epitaxy)에 의하여 단결정으로 성장할 수 있다. 상기 제1 반도체층의 두께는 1 ㎛ 내지 10 ㎛이고, 상기 제2 반도체층의 두께는 10 nm 내지 200 nm이며, 상기 제3 반도체층의 두께는 1 ㎛ 내지 10 ㎛로 할 수 있다. 상기 제2 반도체층의 식각 깊이는 1 ㎛ 정도일 수 있다.
상기 금속막은 Au, Ti/Au, Cr/Au 또는 Al를 1 nm 내지 200 nm 두께로 증착하여 형성할 수 있다. 예컨대, 상기 나노갭이 형성된 결과물의 상부가 위로 향하게 하여 수평면과 약 0도 내지 40도로 기울인 상태에서 금속을 증착한 다음, 상기 기판을 위로 향하게 하여 수평면과 약 0도 내지 40도로 기울인 상태에서 금속을 증착할 수 있다. 여기서, 상기 금속을 증착하는 단계는 열증착기, 스퍼터 또는 전자빔 증착기를 이용하여 수행할 수 있다.
본 발명에서는 이미 기술적으로 확립되어 있는 반도체 단결정 성장법과 선택적 식각법을 이용하고, 나노 리소그래피 기술은 필요로 하지 않는다. 이로써 종래 나노 리소그래피 기술을 도입하던 공정에서 발생하는 기술적인 어려움이나 제조단가가 상승하는 문제점을 해결할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 본 발명의 목적 및 이점은 하기 설명에 의해 보다 명확하게 나타날 것이다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
도 1 내지 도 5는 본 발명의 실시예에 따라 분자전자소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 기판(10) 상에 제1 반도체층(20), 제2 반도체층(30) 및 제3 반도체층(40)을 순차 적층한다. 기판(10)으로는 절연성을 갖는 GaAs 기판을 사용한다. 제1 반도체층(20)으로는 GaAs층, 제2 반도체층(30)으로는 AlAs층을 형성하고, 제3 반도체층(40)으로는 GaAs층을 형성할 수 있다. 이와 같은 GaAs/AlAs/GaAs 구조는 성장이 용이하며 타 화합물 단결정 구조에 비하여 낮은 공정 가격 등의 장점이 있다. 그러나, GaAs/AlAs/GaAs 구조 대신에 GaAs/AlGaAs/GaAs 구조, GaAs/InGaAs/GaAs 구조, 또는 InGaAs/InP/InGaAs 구조로 형성할 수도 있다.
이와 같은 제1, 제2 및 제3 반도체층(20, 30, 40)은 MOCVD(Metal Organic Chemical Vapor Deposition)나 MBE(Molecular Beam Epitaxy)에 의하여 단결정으로 성장할 수 있다. 제1 반도체층(20)의 두께는 1 ㎛ 내지 10 ㎛이고, 제2 반도체층(30)의 두께는 10 nm 내지 200 nm이며, 제3 반도체층(40)의 두께는 1 ㎛ 내지 10 ㎛로 할 수 있다. 제1 반도체층(20)은 제2 반도체층(30)을 성장시키기 위한 버퍼층(buffer layer)의 기능을 담당한다.
예를 들어 GaAs 기판 상에 트리메틸갈륨(trimethylgalluim ; TMG)과 아신(Arsine ; AsH3)을 각각 Ga과 As의 소스로 하는 MOCVD에 의하여 GaAs 제1 반도체층을 1 ㎛ 내지 10 ㎛ 두께로 형성한 다음, 트리메틸알루미늄(trimethylaluminum ; TMA)과 AsH3을 각각 Al과 As의 소스로 하는 MOCVD에 의하여 AlAs 제2 반도체층을 10 nm 내지 200 nm 두께로 형성한다. AlAs 제2 반도체층 대신에 InGaAs 제2 반도체층을 형성하려면, 트리메틸인듐(trimethylindium ; TMI), TMG과 AsH3을 각각 In, Ga과 As의 소스로 하는 MOCVD를 이용한다. 이어서, TMG과 AsH3을 각각 Ga과 As의 소스로 하는 MOCVD에 의하여 GaAs 제3 반도체층을 1 ㎛ 내지 10 ㎛ 두께로 형성한다.
이상과 같은 기판(10), 제1, 제2 및 제3 반도체층(20, 30, 40)의 물질 종류와 두께 등은 예로써 제시하는 것이며 본 발명이 이에 한정되는 것은 아니다. 다만, 제1, 제2 및 제3 반도체층(20, 30, 40)은 소정 에천트에 대하여 제2 반도체층(30)의 식각선택비가 높은 물질로써 형성하는 것이 바람직하다. 다시 말해, 소정 에천트에 대하여 제1, 제3 반도체층(20, 40)보다 제2 반도체층(30)의 식각속도(etch rate)가 빠른 물질로써 제1, 제 2 및 제3 반도체층(20, 30, 40)을 형성하는 것이 바람직하다. 이러한 조건을 만족하면서 단결정 성장이 가능하면, 제1, 제2 및 제3 반도체층(20, 30, 40)으로서 어떠한 화합물 조합이라도 가능하다.
도 2를 참조하면, 제2 반도체층(30)의 측면을 식각하여 제2 반도체층 패턴(30a)을 형성하고, 제1 반도체층(20)과 제3 반도체층(40) 사이에 나노갭(35)을 형성한다. 제2 반도체층(30)의 식각 깊이, 즉 나노갭(35)의 깊이는 1 ㎛ 정도일 수 있다. 나노갭(35)을 형성하기 위하여, 제1 반도체층(20) 및 제3 반도체층(40)에 대하여 제2 반도체층(30)에 대한 선택비가 높은 에천트를 이용한다. 예컨대, 제2 반도체층(30)은 AlAs층이고, 제1 및 제3 반도체층(20, 40)은 GaAs층인 경우, 불산(HF) 등의 식각액을 이용한 습식 식각에 의하여 제2 반도체층(30)만을 선택적으로 식각할 수 있다.
도 3을 참조하면, 도 2의 결과물 표면에 금속막(50)을 형성한다. 금속막(50)으로는 Au, Ti/Au, Cr/Au 또는 Al를 증착하여 형성할 수 있다. 금속막(50)의 두께는 제작하고자 하는 분자전자소자의 소재 특성에 따라 결정할 수 있는데, 예를 들어 1 nm 내지 200 nm 두께로 형성할 수 있다. 금속막(50)은 나노갭(35) 안쪽으로 형성될 수 있으나, 나노갭(35)을 완전히 채우지는 않도록 형성한다.
제2 반도체층(30)이 식각되어 나노갭(35)을 형성하므로, 제2 반도체층(30)의 형성 두께에 따라 나노갭(35)의 간극이 결정된다. 분자전자소자는 사용되는 분자의 길이에 따라 적절한 간격의 전극이 요구되지만, 수 nm 정도의 길이를 갖는 것이 일반적이다. 그러나 수 nm의 소자를 제작하는 것을 나노 리소그래피에 의해 한계에 직면하게 된다. 본 발명의 특징은 수 nm 소자의 제작하는 데 기술적인 한계를 극복하기 위하여 리소그래피를 통하여 나노스케일의 소자를 제작하는 것이 아니라 단결정 성장과 금속 증착 공정을 통하여 나노스케일의 소자를 제작하는 데 있다. 제2 반도체층(30)의 두께를 10 nm 내지 200 nm의 넓은 범위로 정한 것은 나노갭(35) 형성 후에 형성하는 금속막(50)의 두께를 다양한 범위에 증착이 가능하도록 하기 위함이다. 예를 들어 제2 반도체층(30)의 두께가 10 nm이고 분자의 길이가 2 nm라고 하면 금속막(50)은 증착하는 방향(혹은 방법)에 따라 다소 차이는 있겠지만, 약 4 nm의 두께로 증착해야 한다. 그 경우에 두께의 제어도 어려울 뿐만 아니라 금속이 박막이므로 사용하는 금속의 종류에 따라 저항이 큰 문제점이 발생할 수도 있다. 그러나 제2 반도체층(30)의 두께가 200 nm일 경우에는 금속막(50)의 두께가 약 90 nm의 두께로 증착할 수 있게 된다. 따라서, 다양한 금속과 다양한 길이를 갖는 분자에 대하여 적용이 가능하기 위하여 제2 반도체층(30)의 두께를 10 nm 내지 200 nm의 넓은 범위로 정하는 것이 적절할 것으로 보인다. 이처럼, 나노갭(35)의 간극을 수 nm 수준으로 유지할 수 있도록 제2 반도체층(30)의 두께와 금속막(50)의 두께를 조절한다.
금속막(50)을 형성하는 단계는 도 7 및 도 8에 제시한 방법을 이용할 수 있다. 먼저 도 7에 도시한 것처럼, 도 2의 결과물의 상부가 위로 향하게 하여 수평면(H)에 대하여 각도(α)를 준 상태에서 금속 증착(45)을 실시한다. 각도(α)는 약 0도 내지 40도로 유지할 수 있다. 이렇게 하면 도 2의 결과물의 상면과 측면 일부에 금속막(50)이 형성된다. 다음에 도 8에 도시한 것처럼, 기판(10)을 위로 향하게 하여 수평면(H)에 대하여 각도(β)를 준 상태에서 금속 증착(47)을 실시한다. 각도(β)는 약 0도 내지 40도로 유지할 수 있다. 이렇게 하면 도 2의 결과물의 상면과 저면, 측면에 금속막(50)이 형성된다. 금속을 증착하는 단계는 열증착기, 스퍼터 또는 전자빔 증착기를 이용하여 수행할 수 있다.
도 4를 참조하면, 금속막(50)이 형성된 결과물을 선(55)을 따라 기판(10)에 수직하게 절개하여 측면에 금속막이 형성되지 않은 부분(60)을 노출시킨다. 절개하는 방법으로는 공지의 어떠한 것이든 이용할 수 있다. 이로써, 상기 결과물의 상부와 하부에는 전기적으로 단락된 두 금속막(50a, 50b)이 형성되고, 상기 결과물의 상부와 하부는 전기적으로 단락된다. 단락된 두 금속막(50a, 50b)은 각각 상부전극과 하부전극으로서 기능한다.
도 5를 참조하면, 나노갭(35) 부근의 단락된 두 금속막(50a, 50b) 상에 분자전자 소재(70)를 도포하여 분자전자소자를 제조한다. 도 6은 도 5의 G 부분을 확대하여 도시한 것이다. 분자전자 소재(70)로는 포르피린(porphyrin), 로탁산(rotaxane), 카테난(catenane) 또는 테트라-시오아세틸바이페닐(4-thioacetylbiphenyl) 중 어느 하나를 사용할 수 있다. 그러나 이에 한정되지는 않으며 다양한 소재들을 사용할 수 있다.
이상의 방법으로 제작한 분자전자소자에서 단락된 두 금속막(50a, 50b)에 전류 혹은 전압을 인가함으로써 전기적 특성을 용이하게 평가할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
본 발명이 개시하는 방법에 따르면, 이미 기술적으로 확립되어 있는 반도체 단결정 성장법과 선택적 식각법을 이용하고, 나노 리소그래피 기술은 필요로 하지 않는다. 이로써 종래 나노 리소그래피 기술을 도입하던 공정에서 발생하는 기술적인 어려움이나 제조단가가 상승하는 문제점을 해결할 수 있다. 나노갭을 용이하고 재현성있게 제조할 수 있으며, 분자전자소자의 측정이 용이하다.
도 1 내지 도 5는 본 발명의 실시예에 따라 분자전자소자를 제조하는 방법을 설명하기 위한 공정 단면도들이다.
도 6은 도 5의 일부분을 확대하여 제시한 도면이다.
도 7 및 도 8은 본 발명의 실시예에 따라 분자전자소자를 제조하는 방법 중 금속막 형성 단계를 설명하기 위한 공정 단면도들이다.
<도면의 주요부분에 대한 부호설명>
10 : 기판, 20 : 제1 반도체층, 30 : 제2 반도체층,
35 : 나노갭, 40 : 제3 반도체층, 50 : 금속막,
70 : 분자전자 소재.

Claims (11)

  1. 기판 상에 제1, 제2, 및 제3 반도체층을 순차 적층하는 단계;
    상기 제2 반도체층의 측면을 식각함으로써 상기 제1 반도체층과 제3 반도체층 사이에 나노갭을 형성하는 단계;
    상기 나노갭이 형성된 결과물 표면에 금속막을 형성하는 단계;
    상기 금속막이 형성된 결과물을 상기 기판에 수직하게 절개하여 측면에 금속막이 형성되지 않은 부분이 노출되도록 함으로써 상기 결과물의 상부와 하부를 전기적으로 단락시키는 단계; 및
    상기 나노갭 부근의 단락된 두 금속막 상에 분자전자 소재를 도포하는 단계를 포함하는 것을 특징으로 하는 분자전자소자의 제조방법.
  2. 제1항에 있어서, 상기 나노갭을 형성하는 단계는 제1 반도체층 및 제3 반도체층에 대하여 상기 제2 반도체층에 대한 선택비가 높은 에천트(etchant)를 이용하는 것을 특징으로 하는 분자전자소자의 제조방법.
  3. 제1항에 있어서, 상기 기판은 절연성을 갖는 GaAs 기판인 것을 특징으로 하는 분자전자소자의 제조방법.
  4. 제1항에 있어서, 상기 제1 반도체층/제2 반도체층/제3 반도체층은 GaAs/AlAs/GaAs, GaAs/AlGaAs/GaAs, GaAs/InGaAs/GaAs, 또는 InGaAs/InP/InGaAs인 것을 특징으로 하는 분자전자소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 반도체층의 두께는 1 ㎛ 내지 10 ㎛이고, 상기 제2 반도체층의 두께는 10 nm 내지 200 nm이며, 상기 제3 반도체층의 두께는 1 ㎛ 내지 10 ㎛ 인 것을 특징으로 하는 분자전자소자의 제조방법.
  6. 제1항에 있어서, 상기 제2 반도체층의 식각 깊이는 1 ㎛ 정도인 것을 특징으로 하는 분자전자소자의 제조방법.
  7. 제1항에 있어서, 상기 금속막은 Au, Ti/Au, Cr/Au 또는 Al인 것을 특징으로 하는 분자전자소자의 제조방법.
  8. 제1항에 있어서, 상기 금속막의 두께는 1 nm 내지 200 nm인 것을 특징으로 하는 분자전자소자의 제조방법.
  9. 제1항에 있어서, 상기 금속막을 형성하는 단계는,
    상기 나노갭이 형성된 결과물의 상부가 위로 향하게 하여 수평면과 약 0도 내지 40도로 기울인 상태에서 금속을 증착하는 단계; 및
    상기 기판을 위로 향하게 하여 수평면과 약 0도 내지 40도로 기울인 상태에서 금속을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 분자전자소자의 제조방법.
  10. 제9항에 있어서, 상기 금속을 증착하는 단계는 열증착기, 스퍼터 또는 전자빔 증착기를 이용하여 수행하는 것을 특징으로 하는 분자전자소자의 제조방법.
  11. 제1항에 있어서, 상기 분자전자 소재로는 포르피린(porphyrin), 로탁산(rotaxane), 카테난(catenane) 및 테트라-시오아세틸바이페닐(4-thioacetylbiphenyl)로 이루어지는 군에서 선택되는 어느 하나를 사용하는 것을 특징으로 하는 분자전자소자의 제조방법.
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