KR20210080034A - 높은 동작전류를 보이는 나노선 tfet의 제조 방법 및 그 나노선 tfet - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 TFET 반절연 기판, 반절연 기판 상에 수직 방향으로 성장하여 형성되는 p 타입 나노선, 상기 p 타입 나노선의 윗면 및 양 측면에 성장하여 형성되는 진성(intrinsic) 나노선 및 상기 진성 나노선 상에 수직 방향으로 성장하여 형성되는 n 타입 나노선을 포함한다.
Description
본 발명은 나노선 TFET에 관한 것이다. 구체적으로 본 발명은 TFET에서 터널링이 일어나는 지역을 비약적으로 늘려서 높은 동작 전류를 보이는 나노선 TFET에 관한 것이다.
반도체를 만들 때 가장 많이 사용되고 있는 소자는 MOSFET이다. 그리고 MOSFET 보다 성능이 좋은 소자를 만들기 위해 많은 연구가 진행되고 있으며, 그 중 하나가 바로 TFET이다.
TFET는 MOSFET에서 동작 원리를 바꾼 소자로서, 일반적으로 MOSFET보다 스위칭이 빠른 소자로 알려져 있다. TFET는 MOSFET과 달리 터널링에 의해 전류가 흐르는데, 구체적으로 TFET의 소스 영역의 전자가 p 타입에 있기 때문에 컨덕션 밴드가 아닌 밸런스 밴드에 있는 전자가 터널링에 의해 채널로 이동한다.
여기에서 기존의 p-i-n 나노선 TFET 구조의 경우 수직으로 형성된 p-i 정션에서의 밴드 벤딩만을 이용하여 터널링 전류를 얻기 때문에 단위면적당 얻을 수 있는 동작 전류의 양이 한정되어 있다는 문제점이 있었다.
구체적으로 기존의 TFET는 일반적인 MOSFET에 비해 동작 전류가 낮은 한계로 인해 실제 소자 양산은 힘들다는 문제가 있었다. 이에, 실리콘(Si) 대신 저마늄(Ge) 또는 III-V 화합물 반도체로 채널을 구성하여 동작 전류를 높이고자 하는 시도가 있었으나 격자 미스매치(lattice mismatch)로 인한 결정성(crystal quality) 문제와 웨이퍼 단가의 상승으로 인해 한계가 있었다.
따라서, 이하 본 발명에서는 수평 방향으로의 p-i 정션을 추가로 형성하여 기존의 구조에 비해 터널링이 일어나는 영역을 비약적으로 늘려 동작 전류가 늘어난 TFET을 설명하고자 한다.
본 발명은 p-i 정션의 면적을 비약적으로 늘리는 방법을 통해 높은 동작전류를 보여주는 TFET 제안하는 것을 목적으로한다.
본 발명은 나노선을 선택적 영역 성장(selective area growth) 기술을 이용하여 성장시키기 때문에 기판과 다른 물질을 성장하여도 관통 전위(threading dislocation)을 무시할 수 있는 TFET 제조 방법을 제안하는 것을 목적으로 한다.
본 발명은 인 시투(In-situ) 도핑을 이용하기 때문에 공정의 복잡도가 줄어들며, 결정질의 손해 없이 좋은 도핑 프로파일을 얻을 수 있는 TFET 제조 방법을 제안하는 것을 목적으로 한다.
본 발명의 일 실시 예에 따른 TFET 반절연 기판, 반절연 기판 상에 수직 방향으로 성장하여 형성되는 p 타입 나노선, 상기 p 타입 나노선의 윗면 및 양 측면에 성장하여 형성되는 진성(intrinsic) 나노선 및 상기 진성 나노선 상에 수직 방향으로 성장하여 형성되는 n 타입 나노선을 포함한다.
본 발명의 일 실시 예에 따른 TFET 제조 방법은 임플란트 또는 에칭 등의 공정이 없기 때문에 데미지-프리 나노선 채널 구성이 가능하다.
또한, 본 발명의 일 실시 예에 따른 TFET 제조 방법은 선택적 영역 성장을 통해 서로 다른 격자 상수를 갖는 물질을 전위(dislocation) 없이 성장시키는 것이 가능하다.
또한, 본 발명의 일 실시 예에 따른 TFET 제조 방법은 인 시투 도핑을 통해 공정 복잡도의 감소 및 우수한 결정질의 채널을 형성할 수 있다.
또한, 본 발명의 일 실시 예에 따른 TFET 제조 방법은 원하는 만큼 p-i 정션의 면적을 조절할 수 있기 때문에 동작전류의 조절도 가능하다.
도 1은 본 발명의 일 실시 예에 따른 TFET 제조 방법을 개략적으로 나타낸다.
도 2는 p-i-n 나노선을 성장시켜 TFET 소자를 제조하는 방법에 대한 일 실시 예를 나타낸다.
도 3은 도 2의 공정에 따라 제조된 나노선을 통하여 TFET 소자를 제조하는 일 실시 예를 나타낸다.
도 2는 p-i-n 나노선을 성장시켜 TFET 소자를 제조하는 방법에 대한 일 실시 예를 나타낸다.
도 3은 도 2의 공정에 따라 제조된 나노선을 통하여 TFET 소자를 제조하는 일 실시 예를 나타낸다.
이하에서는 도면을 참조하여 본 발명의 구체적인 실시예를 상세하게 설명한다. 그러나 본 발명의 사상은 이하의 실시예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에 포함되는 다른 실시예를 구성요소의 부가, 변경, 삭제, 및 추가 등에 의해서 용이하게 제안할 수 있을 것이나, 이 또한 본 발명 사상의 범위 내에 포함된다고 할 것이다.
첨부 도면은 발명의 사상을 이해하기 쉽게 표현하기 위하여 전체적인 구조를 설명함에 있어서는 미소한 부분은 구체적으로 표현하지 않을 수도 있고, 미소한 부분을 설명함에 있어서는 전체적인 구조는 구체적으로 반영되지 않을 수도 있다. 또한, 설치 위치 등 구체적인 부분이 다르더라도 그 작용이 동일한 경우에는 동일한 명칭을 부여함으로써, 이해의 편의를 높일 수 있도록 한다. 또한, 동일한 구성이 복수 개가 있을 때에는 어느 하나의 구성에 대해서만 설명하고 다른 구성에 대해서는 동일한 설명이 적용되는 것으로 하고 그 설명을 생략한다.
도 1은 본 발명의 일 실시 예에 따른 TFET 제조 방법을 개략적으로 나타낸다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 TFET 제조 방법에 따르면, 먼저, 반절연 기판 상에 p 타입 나노선을 형성하고, p 채널 나노선의 윗면 및 양 측면을 모두 감싸도록 진성(intrinsic) 나노선을 수직 성장시켜 형성하고, 진성 나노선의 위로 n 타입 나노선을 수직 성장시켜 형성하여 TFET를 제조할 수 있다. 이하 도 2 내지 3을 참고하여 더 자세하게 설명하도록 한다.
도 2는 p-i-n 나노선을 성장시켜 TFET 소자를 제조하는 방법에 대한 일 실시 예를 나타낸다.
S1-1 : 기판(1)이 준비된다. 바람직한 실시 예에서 기판(1)은 반절연(semi-insulating) Si 기판일 수 있다. 그리고 기판(1) 상에 패턴이 형성된다. 기판(1) 상에 패턴을 형성하는 과정은 아래와 같을 수 있다.
구체적으로 기판(1) 상에 박막층(2)이 형성된다. 바람직한 실시 예에서, 박막층(2)은 이산화 규소로 구성될 수 있다.
박막층(2)에 패터닝이 수행되어 나노선이 성장될 선택영역(3)이 패터닝이 될 수 있다. 구체적으로 포토 레지스트가 박막층(2) 상에 패터닝되고, 전자빔 리소그래피를 통하여 나노선이 성장될 선택영역(3)이 열리는 공정이 수행될 수 있다.
그리고 패터닝된 포토레지스트를 블록층으로 하여 박막층(2)의 일부가 식각된다. 결과적으로 박막층(2) 식각을 통해 나노선이 성장될 선택영역(3)이 드러난다.
S1-2 : 박막층(2)을 이용하여 박막층(2)이 덮이지 않고 기판이 드러난 선택영역(3)에 p 타입 나노선(4)이 선택적으로 수직 성장된다. 구체적으로 기판이 드러난 선택영역(3)에만 p 타입 나노선(4)이 성장된다.
S1-3 : 기판 상에 p 타입 나노선이 형성되면, p 타입 나노선의 윗면 및 양 측면을 모두 덮도록 진성(intrinsic) 나노선(5)이 형성되는데, 이를 위해 먼저 수평 방향으로 진성 나노선(5)이 성장된다. 구체적인 실시 예에서, 수평 방향으로의 진성 나노선(5)은 5nm일 수 있다.
S1-4 : 수평 방향으로 진성 나노선(5)이 형성된 후 수직 방향으로 진성 나노선(5)이 성장하여 형성된다.
기본적으로 나노선이 성장할 때, 수평방향의 성장과 수직방향의 성장이 동시에 일어난다. 이 때, 성장변수의 변화를 통해 극단적으로 수직 방향의 성장이 주로 일어나게 하거나, 수평 방향의 성장이 주로 일어나도록 할 수 있다. 구체적인 실시 예에서, 온도와 반응물(V족과 III족)의 비율을 통해 성장 방향이 조절될 수 있다.
일 실시 예에서, 온도를 상대적으로 낮추면 나노선의 수평 방향 성장 비율이 높아지면서 전체적인 성장률이 낮아진다.
또 다른 실시 예에서, 반응물 중 V족의 비율(V/III ratio)을 낮춰주게되면, 수평방향 성장률이 높아지고 전체적인 성장률을 높일 수 있다.
S1-5 : 진성 나노선(5) 형성이 완료되면, 진성 나노선(5)의 위로 n 타입 나노선(6)이 수직 성장하여 형성된다. 이 때, 대부분의 n 타입 나노선은 진성 나노선의 위로 적층되나, n 타입 나노선의 일부(6')가 진성 나노선(5)의 측면에 디퓨전 도핑되어 형성될 수도 있다.
S1-6 : 원치 않은 방향으로 성장하면서 디퓨전 도핑(diffusion dopping)된 n 타입 나노선의 일부(6')가 식각된다. 결과적으로, 진성 나노선(5)에 측면까지 덮이는 p 타입 나노선(4) 달리, 진성 나노선(5)의 측면은 n 타입 나노선(6)에 덮이지 않고 노출된다.
S1-7 : 마지막으로 하드 마스크로 쓰인 박막층(2)이 식각된다. 결과적으로 반절연 기판 상에 p-i-n 코어 쉘 나노선(7)이 형성된다.
기존의 TFET 제조 방법에서는 S1-3에서의 수평 방향 진성 나노선 성장 과정이 생략되어 p-i-n 층이 형성된다. 그러나, 본 발명의 일 실시 예에 다른 TFET 제조 방법에서는 p 타입 나노와이어의 측면에 진성 나노층을 성장시켜 기존의 TFET와 다른 구조를 갖는다.
도 3은 도 2의 공정에 따라 제조된 나노선을 통하여 TFET 소자를 제조하는 일 실시 예를 나타낸다.
S2-1 : 반절연 기판(1) 상에 p-i-n 코어 쉘 나노선(7)이 형성된다. p-i-n 코어 쉘 나노선(7)을 형성하는 과정은 도 2에 따른다.
S2-2 : 반절연 기판(1) 및 p-i-n 코어 쉘 나노선(7)을 모두 덮도록 소스 금속층(8)이 증착된다. 바람직한 실시 예에서, 소스 금속층(8)은 스퍼터링을 통해 증착될 수 있다. 스퍼터링은 진공 증착법의 일종으로서, 비교적 낮은 진공도에서 플라즈마를 이온화된 아르곤 등의 가스를 가속하여 타겟에 충돌시키고, 원자를 분출시켜 웨이퍼나 유리 같은 기판상에 막을 만드는 기법이다.
또 다른 실시 예에서, 소스 금속층(9)은 Atomic layer deposition (ALD) 공정을 통해 증착될 수 있다.
S2-3 : 소스 금속층(9) 증착이 완료되면, p-i-n 코어 쉘 나노선(7) 측면에 제1 블록층(9)이 패터닝된다. 바람직한 실시 예에서, 제1 블록층(9)은 빛 또는 전자빔에 반응하여 선택적으로 열리는 물질로 구성될 수 있다. 구체적인 실시 예에서, 포토 레지스트가 이용될 수 있다.
S2-4 : 제1 블록층(9)을 마스크로 이용하여 소스 금속층(8)이 식각된다. 결과적으로 소스 금속층(8)은 제1 블록층(9)으로 마스킹된 부분을 제외하고 모두 제거된다.
S2-5 : 제1 유전층(10)이 기판(1) 및 소스 금속층(8)를 모두 덮도록 증착된다. 결과적으로 제1 유전층(10)을 통해 소스 금속층(8)이 격리된다. 바람직한 실시 예에서, 제1 유전층(10)은 스핀 온 유전체(spin-on dielectric)일 수 있다.
S2-6 : 게이트 스택(stack, 11)이 제1 유전층(10) 상에 층작된다. 게이트 스택(11)은 게이트 절연층 및 금속층을 포함할 수 있다. 바람직한 실시 예에서, 게이트 스택(11)은 ALD 공정을 통해 증착될 수 있다.
S2-7 : 게이트 스택 (11) 증착이 완료되면, 나노선 측면에 제2 블록층(12)이 패터닝된다. 바람직한 실시 예에서, 제2 블록층(12)은 빛 또는 전자빔에 반응하여 선택적으로 열리는 물질로 구성될 수 있다. 구체적인 실시 예에서, 포토 레지스트가 이용될 수 있다.
S2-8 : 제2 블록층(12)을 마스크로 이용하여 게이트 스택(11)이 식각된다. 결과적으로 게이트 스택(11)은 제2 블록층(12)으로 마스킹된 부분을 제외하고 모두 제거된다.
S2-9 : 제2 유전층(13)이 기판 및 게이트 스택(11)을 모두 덮도록 증착된다. 결과적으로 제2 유전층(13)을 통해 게이트 스택(11)이 격리된다. 바람직한 실시 예에서, 제2 유전층(13)은 스핀 온 유전체(spin-on dielectric)일 수 있다.
S3-10 : 드레인 금속층(14)이 제2 유전층(13) 상에 증착된다. 바람직한 실시 예에서, 드레인 금속층(14)은 스퍼터링 공정 또는 ALD 공정을 이용하여 증착될 수 있다.
결과적으로, 도 2를 통해 형성된 p-i-n 코어 쉘 나노선(7)에 절연층과 금속층을 증착시켜 TFET가 형성될 수 있다. 따라서, 본 발명의 일 실시 예에 따른 TFET는 p-i-n 코어 쉘 나노선(7) 구조를 통해 p-i 정션 면적이 상대적으로 늘어나기 때문에 TFET 소자의 동작전류를 상당히 증가시킬 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
Claims (6)
- 반절연 기판;
반절연 기판 상에 수직 방향으로 성장하여 형성되는 p 타입 나노선;
상기 p 타입 나노선의 윗면 및 양 측면에 성장하여 형성되는 진성(intrinsic) 나노선; 및
상기 진성 나노선 상에 수직 방향으로 성장하여 형성되는 n 타입 나노선을 포함하는
TFET 소자. - 반절연 기판을 준비하는 단계;
상기 반절연 기판 상에 패턴을 형성하는 패터닝을 수행하는 단계;
상기 패턴에 p 타입 나노선을 수직 방향으로 성장시키는 단계;
상기 p 타입 나노선의 측면에 수평 방향으로 진성(intrinsic) 나노선을 성장시키는 단계;
상기 p 타입 나노선의 윗면에 수직 방향으로 진성 나노선을 성장시키는 단계; 및
상기 진성 나노선의 윗면에 수직 방향으로 n 타입 나노선을 성장시키는 단계를 포함하는
TFET 소자 제조 방법. - 제2 항에 있어서,
상기 진성 나노선 측면에 형성되는 n 타입 나노선을 식각하는 단계를 더 포함하는
TFET 소자 제조 방법. - 제2 항에 있어서,
상기 p 타입 나노선을 선택적 영역 성장 방법을 통해 성장시키는 단계를 포함하는
TFET 소자 제조 방법. - 상기 제2항 내지 제4항에 따라 제조된 TFET 소자의 나노선에 절연층과 금속층을 증착시켜 TFET를 제조하는 방법.
- 상기 제5항의 방법에 따라 제조된 TFET.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190172395A KR102292334B1 (ko) | 2019-12-20 | 2019-12-20 | 높은 동작전류를 보이는 나노선 tfet의 제조 방법 및 그 나노선 tfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020190172395A KR102292334B1 (ko) | 2019-12-20 | 2019-12-20 | 높은 동작전류를 보이는 나노선 tfet의 제조 방법 및 그 나노선 tfet |
Publications (2)
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|---|---|
| KR20210080034A true KR20210080034A (ko) | 2021-06-30 |
| KR102292334B1 KR102292334B1 (ko) | 2021-08-24 |
Family
ID=76602496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190172395A KR102292334B1 (ko) | 2019-12-20 | 2019-12-20 | 높은 동작전류를 보이는 나노선 tfet의 제조 방법 및 그 나노선 tfet |
Country Status (1)
| Country | Link |
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| KR (1) | KR102292334B1 (ko) |
Citations (2)
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|---|---|---|---|---|
| KR20140141522A (ko) * | 2013-05-30 | 2014-12-10 | 아이엠이씨 브이제트더블유 | 터널링 전계 효과 트랜지스터 및 그 제조방법 |
| KR20150016769A (ko) * | 2013-08-05 | 2015-02-13 | 경북대학교 산학협력단 | 터널링 전계 효과 트렌지스터 및 그의 제조 방법 |
-
2019
- 2019-12-20 KR KR1020190172395A patent/KR102292334B1/ko active IP Right Grant
Patent Citations (2)
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| KR20140141522A (ko) * | 2013-05-30 | 2014-12-10 | 아이엠이씨 브이제트더블유 | 터널링 전계 효과 트랜지스터 및 그 제조방법 |
| KR20150016769A (ko) * | 2013-08-05 | 2015-02-13 | 경북대학교 산학협력단 | 터널링 전계 효과 트렌지스터 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102292334B1 (ko) | 2021-08-24 |
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