KR20040025976A - 양자점 형성 방법 - Google Patents

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Abstract

본 발명은 신뢰성 및 양산성을 동시에 만족하는 양자점 형성 방법을 제공하기 위한 것으로, 본 발명의 양자점 형성 방법은 실리콘을 함유한 반도체층상에 제1 절연물층을 형성하는 단계, 상기 제1 절연물층을 식각하여 상기 반도체층을 노출시키는 복수의 개구를 형성하는 단계, 선택적 에피택셜 성장법을 통해 상기 개구를 채우면서 상기 제1 절연물층상에 측면과도성장하는 단결정 반도체층을 형성하는 단계, 상기 단결정반도체층중에서 상기 측면과도성장한 부분중 일부분과 상기 개구내에 채워진 부분을 제거하여 상기 제1 절연물층상에 복수의 양자점을 형성하는 단계, 및 상기 복수의 양자점을 포함한 상기 제1 절연물층상에 제2 절연물층을 형성하는 단계를 포함한다.

Description

양자점 형성 방법{Method for making quantum dot}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 양자점 형성 방법 및 이를 이용한 단전자 트랜지스터의 제조 방법에 관한 것이다.
반도체소자의 집적화가 계속될 경우, 현재의 크기 축소(scale-down) 추세에 의하면 채널 부분에 존재하는 전자의 개수가 불과 수 십개 정도로 줄어들 것이라고 예측할 수 있다.
이렇게 소자의 동작에 필요한 전자의 개수가 들어들게 되면, 소자 동작에 관여하는 전자의 개수 중 통계적인 오차에 해당하는 전자의 개수가 차지하는 비율은 점차 커지게 되며, 이는 소자의 동작의 신뢰도(reliability)에 심각한 영향을 가져오므로 필연적으로 전자 하나를 정확히 제어할 수 있는 새로운 소자 구조가 요구된다.
반도체소자의 집적화가 가져오는 이러한 한계점을 극복할 수 있는 하나의 대한으로서 최근 제안되고 있는 단전자트랜지스터(Single Electron Transistor)는 전자 하나를 제어할 수 있고 아주 낮은 전압에서 동작시킬 수 있다는 장점이 있다.
즉, 통상적인 MOSFET와 단전자 트랜지스터가 같은 연산을 실행하는데 있어 MOSFET는 1000개∼2만개의 전자를 필요로 하나 단전자 트랜지스터는 1∼수 개의 전자만 필요로 하기 때문에 소비전력을 1/1000 정도로 감소할 수 있어, 전력절약 효과 및 고집적화가 가능하다.
도 1은 종래기술에 따른 단전자트랜지스터를 도시한 소자 단면도이다.
도 1을 참조하면, 실리콘 또는 갈륨-비소와 같은 반도체층(11)상에 제1 절연물층(12a)과 제2 절연물층(12b)이 적층되고, 제1 절연물층(12a)과 제2절연물층(12b) 사이에 양자점(13)이 형성된다. 여기서, 제1 절연물층(12a)은 터널링 산화막(tunneling oxide)이고, 제2 절연물층은 제어 산화막(control oxide)이다.
그리고, 제2 절연물층(12b)상에는 게이트전극(14)이 형성되고, 게이트전극(14) 양측 반도체층내에 소스 영역(15)과 드레인 영역(16)이 형성된다.
이러한 단전자 트랜지스터를 구현하기 위해서는 게이트산화막에 해당하는 제1 절연물층(12a)상에 수 nm 크기의 미세한 양자점을 균일하게 형성시키는 것이 매우 중요하다.
종래 양자점을 형성하는 방법으로는 산화물 사이에 실리콘게르마늄이나 금속의 얇은 층을 증착한 후 다시 산화물을 성장시킨 다음 열처리하여 응집(agglomeration) 현상을 이용하여 양자점을 형성하는 방법, 리소그래피(lithography)를 이용하여 몇 개의 양자점을 직접 형성하는 방법, 그리고 에너지 밴드갭내에 전계적으로 양자점을 형성하는 방법이 있으나, 아직까지 신뢰성과 양산성을 동시에 만족하는 양자점 형성 방법은 전무한 실정이다.
또한, 종래 양자점이 주로 다결정실리콘으로 형성하기 때문에 소자 특성 향상에 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 신뢰성 및 양산성을 동시에 만족하면서 단결정급 양자점을 형성할 있는 양자점 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 단전자 트랜지스터를 도시한 소자 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 양자점 형성 방법을 도시한 공정 단면도,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 양자점 형성 방법을 도시한 공정 평면도,
도 4는 본 발명의 실시예에 따른 단전자 트랜지스터를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체층 22 : 제1 절연물층
23 : 제1 절연물층 25 : 단결정 실리콘층
25a : 양자점 27 : 제2 절연물층
상기 목적을 달성하기 위한 본 발명의 양자점 형성 방법은 실리콘을 함유한 반도체층상에 제1 절연물층을 형성하는 단계, 상기 제1 절연물층을 식각하여 상기 반도체층을 노출시키는 복수의 개구를 형성하는 단계, 선택적 에피택셜 성장법을 통해 상기 개구를 채우면서 상기 제1 절연물층상에 측면과도성장하는 단결정 반도체층을 형성하는 단계, 상기 단결정반도체층중에서 상기 측면과도성장한 부분중 일부분과 상기 개구내에 채워진 부분을 제거하여 상기 제1 절연물층상에 복수의 양자점을 형성하는 단계, 및 상기 복수의 양자점을 포함한 상기 제1 절연물층상에 제2 절연물층을 형성하는 단계를 포함함을 특징으로 한다.
그리고, 본 발명의 실리콘양자점 형성 방법은 실리콘을 함유한 반도체층상에 제1 절연물층을 형성하는 단계, 상기 제1 절연물층을 식각하여 상기 반도체층을 노출시키는 복수의 개구를 형성하는 단계, 선택적 에피택셜 성장법을 통해 상기 개구를 채우면서 상기 제1 절연물층상에 측면과도성장하는 단결정실리콘층을 형성하는 단계, 상기 단결정실리콘층중에서 상기 측면과도성장한 부분중 일부분과 상기 개구내에 채워진 부분을 제거하여 상기 제1 절연물층상에 복수의 양자점을 형성하는 단계, 및 상기 복수의 양자점을 포함한 상기 제1 절연물층상에 제2 절연물층을 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 양자점 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 실리콘과 같은 반도체층(21)상에 제1 절연물층(22)을 산화 공정 또는 증착 공정을 통해 형성한다. 이때, 제1 절연물층(22)은 실리콘산화물 또는 실리콘질화물이고, 반도체층(21)은 실리콘층외에 실리콘이 함유된 반도체층이다.
다음에, 제1 절연물층(22)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제1 마스크(23)를 형성한 후, 제1 마스크(23)를 식각마스크로 제1 절연물층(22)을 건식 식각하여 반도체층(21)을 노출시키는 복수의 제1 개구(24a)를 형성한다. 여기서, 제1 개구(24a)는 후속 단결정 실리콘층이 성장될 부분으로서 제1 개구(24a)내에 노출된 반도체층(21)은 단결정 실리콘층을 성장시키기 위한 시드층(seed layer) 역할을 한다.
도 2b에 도시된 바와 같이, 제1 마스크(23)를 제거한다. 도 3a는 제1 마스크(23)를 제거한 후의 평면도로서, 제1 절연물층(22)을 식각하여 형성한 제1 개구(24a)의 모양이 사각형임을 알 수 있는데, 제1 개구(24a)는 사각형외에도 원형, 십자형일 수 있고, 이웃한 제1 개구(24a)끼리는 서로 일정한 간격을 두고 이격되어 있다.
한편, 제1 절연물층(22)을 식각하여 형성된 제1 개구(24a)의 측벽 및 저면에는 식각잔류물(도시 생략)이 잔류하며, 반도체층(21)의 표면에는 식각 공정에 의한 격자결함이 발생된다.
이러한 식각잔류물 및 격자결함을 제거하기 위해 수소(H2) 분위기 또는 진공분위기에서 열처리한다. 이와 같은 열처리는 통상적으로 베이크(bake) 과정이라고 일컬으며, 베이크 과정을 통해 제1 개구(24a)내 노출된 반도체층(21)상에 생성된 자연산화막(native oxide)도 동시에 제거된다.
도 2c에 도시된 바와 같이, 제1 개구(24a)내 노출된 반도체층(21)상에 선택적 에피택셜 성장법(Selective Epitaxial Growth; SEG)을 이용하여 단결정 실리콘층(25)을 성장시킨다. 이때, 단결정 실리콘층(25)은 2nm∼100nm 정도의 얇은 두께로 성장하며, 노출된 반도체층(21)을 시드층으로 하여 선택적으로 성장함과 동시에 측면 과도 성장(lateral over growth)에 의해 제1 개구(24a)를 벗어나 제1 절연물층(22)상에도 성장한다.
결국, 단결정 실리콘층(25)은 제1 개구(24a)를 완전히 채우고 선택적 에피택셜 성장법의 고유 특성인 측면과도성장을 통해 제1 절연물층(22)상에 오버랩되므로 패턴 모양이 더 커지게 된다(도 3b 참조).
도 3b는 단결정 실리콘층(25) 성장후의 평면도로서, 단결정 실리콘층(25)은 제1 개구(24a)의 형태와 동일하게 사각형 모양을 갖고, 제1 개구(24a)를 채움과 동시에 측면과도성장하여 제1 절연물층(22)상에도 성장하므로 제1 개구(24a)보다 큰사각형 모양을 가지며, 이웃한 단결정 실리콘층(25)과는 연결되지 않는다.
한편, 단결정 실리콘층(25) 성장은 초고진공 화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition; UHV CVD)에 의해 이루어지며, 소스가스로 Si2H2Cl2/H2/HCl/PH3를 사용하거나, SiH4/H2/HCl/PH3를 사용하고, PH3가스의 유량을 조절하여 단결정 실리콘층(25)의 도핑농도를 조절하므로써 전기전도성 및 터널링 전류를 조절한다. 또한, 단결정 실리콘층(25)과 제1 절연물층(22)간의 증착 선택성을 확보하기 위해 소스 가스의 유량을 조절한다.
도 2d에 도시된 바와 같이, 단결정 실리콘층(25)을 포함한 제1 절연물층(22)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 제2 마스크(26)를 형성한다.
도 3c는 제2 마스크(26)를 형성한 후의 평면도로서, 제2 마스크(26)는 제1 개구(24a)를 채우고 있는 중앙 부분을 포함한 대부분의 단결정 실리콘층(25)을 노출시키는 사각형 모양의 오픈영역을 갖고, 사각형의 각 변의 중심으로부터 돌출되는 돌출영역(26a)만이 단결정 실리콘층(25)을 덮고 있다.
다음에, 제2 마스크(26)를 식각마스크로 노출된 단결정 실리콘층(25)을 건식 또는 습식식각하여 단결정 실리콘으로 된 복수개의 양자점(25a)을 형성한다.
이때, 단결정 실리콘층(25)중에서 제1 개구(24a)내에 채워진 부분 모두와 측면과도성장한 부분중 일부가 제거되는데, 즉 측면과도성장한 부분중 제2 마스크(26)의 돌출영역(26a)에 의해 덮인 부분이 제거되지 않고 남아 양자점(25a)이 된다.
그리고, 단결정 실리콘층(25) 식각후 드러나는 제2 개구(24b)는 도 2a의 제1 개구(24a)와는 다른 것으로, 제1 개구(24a)보다는 넓은 면적으로 오픈되되 양자점(25a)을 제외한 단결정 실리콘층(25)의 면적만큼 오픈된다.
도 2e에 도시된 바와 같이, 제2 마스크(26)를 제거한다. 도 3d는 제2 마스크(26)를 제거한 후의 평면도로서, 제1 절연물층(22)을 식각하여 형성된 제1 개구(24a)의 가장자리를 따라 제1 절연물층(22)상에 양자점(25a)이 형성됨을 알 수 있다.
도 2f에 도시된 바와 같이, 복수개의 양자점(25a)을 포함한 제1 절연물층(22)상에 제2 절연물층(27)을 형성한다. 이때, 제2 절연물층(27)은 실리콘산화물층이다.
결국, 양자점(25a)들은 제1 절연물층(22)과 제2 절연물층(27) 사이에 형성된다. 즉, 절연물층내에 복수개의 양자점(25a)이 위치한다.
전술한 바와 같이, 선택적 에피택셜 성장법의 측면과도성장과 포토리소그래피법을 이용하므로써 균일한 양자점 어레이를 형성할 수 있고, 이를 이용한 단전자 트랜지스터 및 터널링 현상을 이용한 반도체소자의 제조에 폭넓게 이용가능하다.
도 4는 본 발명의 실시예에 따른 단전자 트랜지스터를 도시한 도면이다.
도 4에 도시된 바와 같이, 실리콘층 또는 갈륨-비소층과 같은 반도체층(31)상에 터널링 산화막(32)이 형성된다. 여기서, 터널링 산화막(32)은 실리콘산화막이다.
그리고, 터널링 산화막(32)상에는 양자점(33)이 형성된다. 여기서,양자점(33)은 길이, 폭 및 높이가 모두 50nm 정도의 칫수를 갖는 미세한 크기의 단결정실리콘층 패턴이다. 즉, 양자점(33)은 전자(electron)를 하나 또는 많아야 수개 정도의 전자가 터널링되어 들어가 클롬블락케이드 현상을 일으킬 수 있는 정도의 크기이면 족하다.
그리고, 양자점(33)의 상면에는 제어 산화막(34)이 형성되어 있다. 제어 산화막(34)은 실리콘산화막 또는 실리콘질화막이다.
그리고, 제어 산화막(34)의 상면에는 게이트전극(35)이 형성되어 있고, 게이트전극(35)의 양측 반도체층(31)내에는 n형 또는 p형 도펀트가 주입된 소스 영역(36) 및 드레인 영역(37)이 형성되어 있다.
도 4와 같은 구조를 갖는 단전자 트랜지스터의 동작원리는 EEPROM(Electrically Erasable Programmable Read Only Memory)의 동작원리와 같다. 다만, EEPROM과 달리 전자 한 개 또는 많아야 수개 정도로 문턱전압 변동을 일으킬 수 있으며 EEPROM보다 저전압에서 동작한다는 장점이 있다. 즉, 게이트 전극에 문턱전압 이상의 쓰기 전압을 인가하면 채널 영역에 반전층이 형성되고, 소스 영역의 전자가 채널쪽으로 유도(induce)되며 이로 인하여 채널 컨덕턴스가 낮아진다. 이 상태에서 채널영역의 반전층에서 전자들이 상온에서 얇은 터널링 산화막을 통해 양자점에 하나의 전자씩 터널링하여 들어간다. 양자점에 전자가 터널링하여 들어감으로써 문턱전압이 변동된다. 이상적으로는 단 한 개의 전자를 터널링시켜 프로그래밍하는 것이 좋지만 그럴 경우 문턱전압 크기의 변동을 감지하기가 힘들기 때문에 일반적으로 전자를 3∼4개 정도 터널링시켜 약 1V 정도로 문턱전압을 변동시킴으로써 프로그래밍한다.
반면 소거(Erase) 동작시에는 게이트전극(38)에 일정한 음의 전압, 즉 실리콘 양자점(36) 내의 전자를 빼내올 수 있는 전압을 인가하면 실리콘 양자점(36)으로부터 전자를 빼낼 수 있다.
이로 인해 문턱전압을 원래 상태로 이동시키게 되어 쉽게 '1' 또는 '0'를 구분한다.
한편, 전술한 실시예들에서는 선택적 에피택셜 성장법을 통해 단결정실리콘층을 성장시켰으나, 다른 예로 실리콘-게르마늄, 코발트실리사이드 등 실리콘과 에피택셜 관계를 가지며 성장될 수 있는 모든 반도체층으로도 형성이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 선택적 에피택셜 성장법 및 공지된 포토리소그래피법을 이용하여 단결정 실리콘으로 된 양자점을 형성하므로써 신뢰성 및 양산성을 동시에 만족시킬 수 있는 효과가 있다.

Claims (11)

  1. 실리콘을 함유한 반도체층상에 제1 절연물층을 형성하는 단계;
    상기 제1 절연물층을 식각하여 상기 반도체층을 노출시키는 복수의 개구를 형성하는 단계;
    선택적 에피택셜 성장법을 통해 상기 개구를 채우면서 상기 제1 절연물층상에 측면과도성장하는 단결정 반도체층을 형성하는 단계;
    상기 단결정반도체층중에서 상기 측면과도성장한 부분중 일부분과 상기 개구내에 채워진 부분을 제거하여 상기 제1 절연물층상에 복수의 양자점을 형성하는 단계; 및
    상기 복수의 양자점을 포함한 상기 제1 절연물층상에 제2 절연물층을 형성하는 단계
    를 포함함을 특징으로 하는 양자점 형성 방법.
  2. 제1항에 있어서,
    상기 개구를 형성한 후,
    수소 분위기 또는 진공분위기에서 열처리하는 단계를 더 포함함을 특징으로 하는 양자점 형성 방법.
  3. 제1항에 있어서,
    상기 복수의 양자점을 형성하는 단계는,
    상기 단결정 반도체층상에 감광막을 도포하는 단계;
    상기 감광막을 노광 및 현상으로 패터닝하여 상기 단결정 반도체층중에서 상기 측면과도성장한 부분중 일부와 상기 개구를 채우고 있는 부분을 노출시키는 마스크를 형성하는 단계; 및
    상기 마스크를 식각마스크로 상기 단결정 반도체층의 노출된 부분을 식각하는 단계
    를 포함함을 특징으로 하는 양자점 형성 방법.
  4. 제1항에 있어서,
    상기 개구는 원형, 사각형 또는 십자형 모양중에서 선택되는 것을 특징으로 하는 양자점 형성 방법.
  5. 제1항에 있어서,
    상기 단결정 반도체층을 형성하는 단계에서,
    상기 단결정 반도체층은 상기 실리콘을 함유한 반도체층과 에피택셜 관계를갖고 성장되는 반도체층인 것을 특징으로 하는 양자점 형성 방법.
  6. 제1항 또는 제5항에 있어서,
    상기 단결정 반도체층은 실리콘층, 실리콘-게르마늄층 또는 코발트실리사이드층중에서 선택되는 것을 특징으로 하는 양자점 형성 방법.
  7. 제1항에 있어서,
    상기 제1 절연물층은 실리콘산화물 또는 실리콘질화물이고, 상기 제2 절연물은 실리콘산화물인 것을 특징으로 하는 양자점 형성 방법.
  8. 실리콘을 함유한 반도체층상에 제1 절연물층을 형성하는 단계;
    상기 제1 절연물층을 식각하여 상기 반도체층을 노출시키는 복수의 개구를 형성하는 단계;
    선택적 에피택셜 성장법을 통해 상기 개구를 채우면서 상기 제1 절연물층상에 측면과도성장하는 단결정 실리콘층을 형성하는 단계;
    상기 단결정 실리콘층중에서 상기 측면과도성장한 부분중 일부분과 상기 개구내에 채워진 부분을 제거하여 상기 제1 절연물층상에 복수의 양자점을 형성하는단계; 및
    상기 복수의 양자점을 포함한 상기 제1 절연물층상에 제2 절연물층을 형성하는 단계
    를 포함함을 특징으로 하는 실리콘 양자점 형성 방법.
  9. 제8항에 있어서,
    상기 개구를 형성한 후,
    수소 분위기 또는 진공분위기에서 열처리하는 단계를 더 포함함을 특징으로 하는 실리콘 양자점 형성 방법.
  10. 제8항에 있어서,
    상기 단결정실리콘층을 형성하는 단계는,
    초고진공 화학기상증착법에 의해 이루어짐을 특징으로 하는 실리콘 양자점 형성 방법.
  11. 제8항에 있어서,
    상기 단결정실리콘층을 형성하는 단계는,
    소스가스로 Si2H2Cl2/H2/HCl/PH3또는 SiH4/H2/HCl/PH3를 사용하는 것을 특징으로 하는 실리콘 양자점 형성 방법.
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