KR20140141522A - 터널링 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

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아이엠이씨 브이제트더블유
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Abstract

본 발명은 수직 터널링 전계 효과 트랜지스터(TFET) 및 수직 터널링 전계 효과 트랜지스터(TFET)의 제조방법에 관한 것이다. 수직 터널링 전계 효과 트랜지스터(TFET)는 수직 코어 영역, 수직 소스 영역, 수직 드레인 영역 및 게이트 구조체를 포함한다. 수직 코어 영역은 반도체 기판으로부터 수직으로 연장되고, 상면을 가지며, 도핑된 외측부 및 중앙부로 이루어진다. 반도체 코어 물질의 수직 소스 영역은 수직 코어 영역의 도핑된 외측부를 포함한다. 반도체 드레인 물질의 수직 드레인 영역은 종축 방향에 따라 제1드레인부 및 제2드레인부를 포함하고, 제1드레인부는 수직 소스 영역을 직접 둘러싸거나, 제1드레인부의 2개의 하위부 사이에 수직 소스 영역을 직접 개재하고, 제2드레인부는 제1드레인부의 상부에 직접 위치하고 접촉한다. 게이트 구조체는 수직 드레인 영역의 제1드레인부 바로 옆의 게이트 유전체층 및 게이트 유전체층 바로 옆의 게이트층을 포함한다. 제2드레인부는 게이트층 및 게이트 유전체층 상부로 연장된다. 수직 터널링 전계 효과 트랜지스터(TFET)는 제3드레인부에 직접 결합된 드레인 컨택을 포함하고, 제3드레인부는 수직 드레인 영역의 제2드레인부의 상부에 존재한다. 수직 터널링 전계 효과 트랜지스터(TFET)는 수직 소스 영역에 전기적으로 결합된 소스 컨택을 더 포함한다. 수직 터널링 전계 효과 트랜지스터(TFET)는 게이트층에 전기적으로 결합된 게이트 컨택을 더 포함한다.

Description

터널링 전계 효과 트랜지스터 및 그 제조방법{TUNNEL FIELD EFFECT TRANSISTOR AND METHOD FOR MAKING THEREOF}
본 개시 내용은 반도체 소자 및 나노 기술의 분야에 관한 것이다.
구체적으로, 본 개시 내용은 나노 구조 반도체 소자, 구체적으로 주입 메카니즘이 밴드간 터널링인 터널링 전계 효과 트랜지스터(TFET)에 관한 것이다.
또한, 본 발명은 반도체 소자의 제조방법, 구체적으로 터널링 전계 효과 트랜지스터의 제조방법에 관한 것이다. 구체적으로, 상기 제조방법은 비-평면/수직 기술, 이중 게이트 기술, 게이트 올어라운드(gate all around) 기술 및 나노 기술에 관한 것으로(이들로 제한되지 않음), 나노 기술은 집적된 나노 와이어에 의한 구현을 포함한다.
나노 전자소자는 일반적으로 집적회로로서 반도체 기판 상에 제작된다. 상보성 금속-산화물-반도체(CMOS) 전계 효과 트랜지스터는 집적회로의 코어 성분 중 하나이다. CMOS 트랜지스터의 치수 및 작동전압을 연속적으로 감소하거나 스케일 다운해서 집적회로의 실장밀도(packaging density) 및 성능을 더욱 증가시킨다.
CMOS 트랜지스터의 스케일 다운에 인한 문제점 중 하나는 전력소비가 증가하는 것이다. 이것은, 부분적으로 누설 전류가 증가하고(예를 들면, 쇼트 채널 작용에 기인함), 공급 전압을 감소시키는 것이 곤란하기 때문이다. 후자는, 주로 서브 임계 스윙이 실온에서 최소 약 60 mV/decade 까지 제한되어 트랜지스터를 온(ON) 상태에서 오프(OFF) 상태로 변경할 때, 특정한 전압 변경이 필요하므로, 최소 공급 전압이 필요하다는 사실 때문이다.
일반적으로, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 이어서 터널링 전계 효과 트랜지스터(TFET)가 홍보되고 있는데, 터널링 전계 효과 트랜지스터(TFET)는 쇼트 채널 작용이 없고, 얻어진 오프 전류가 낮기 때문이다. TFET의 또 다른 이점은 서브 임계 스윙이 종래의 MOSFET의 물리적 한계인 60 mV/dec 보다 낮고, 잠재적으로 더 낮은 공급 전압이 사용될 수 있다는 것이다.
다른 TFET 통합 방법은 수평 및 수직 기술이 있다.
국제공개 공보 2012/152762 에는, TFET 소자에 대한 수평 및 수직 접근방법이 개시되어 있는데, TFET 소자의 고유 채널 영역의 적어도 일부는 상당히 도핑된 소스 영역의 적어도 일부와 게이트 구조체 사이에 위치한다. 이러한 방법의 단점은 소스와 드레인 사이에 고유 채널, 소위 p-i-n TFET가 존재하는 것이다. 이러한 영역은 게이트에 의해서 조절되지 않는 밴드간 터널링 전류(달리 누설 전류로서 정의)에 대한 블록킹 층으로서 작용하는 데에 충분한 것이어야 한다. 이러한 영역은 높은 온-전류 저항을 형성하고, 소자의 치수를 증가시킨다.
모든 터널 통로에서 빠른 스위칭 및 낮은 작동 전압을 동시에 개시하는 TFET가 필요하다.
터널 접합에서 작은 유효 밴드 갭이 필요한 것을 의미하는 온 상태에서 높은 밴드간 터널링 전류를 갖는 TFET가 필요하다.
기존의 기술 노드의 밀도 이상의 트랜지스터 밀도, 및 소량의 에피택셜 결함을 갖는 대형 실리콘 웨이퍼 상에 제작된 TFET가 필요하다.
또 다른 구성은, 예를 들면, 미국 특허 출원 US2012/0032227에서 Seabaugh et al. 에 의해 기재된, 게이트 유전체에 직교하는 터널(즉, 라인-터널)을 갖는 p-n 나노필러이다. 블랭킷 웨이퍼 상에서 헤테로 접합 p-n 스택이 성장하고, 게이트 스택을 증착하고, p-n 접합을 선택적으로 언더 에칭해서 게이트에 의해서 제어되지 않는 소스 드레인 누설 통로를 방지하고, 개별 층들을 접촉한다. 터널 방향은 게이트 유전체에 직교하기 때문에, 평행한 모든 터널 통로에서 동시에 스위치를 온 하면, 전류의 급격한 증가 및 급속 스위칭 작용으로 이어진다. 이러한 라인-터널 소자에서는 빠른 스위칭 및 높은 온-전류가 기대된다. 그러나, 터널 접합이 기판에 평행한 면에 있기 때문에, 터널 접합 면이 증가하면, 또한 TFET의 풋 프린트(footprint)도 증가한다.
결론적으로, 종래의 TFET 소자는 상당히 높은 서브 임계 스윙 및 상당히 낮은 온-전류 및 상당히 큰 풋 프린트를 갖기 때문에, 여전히 개선된 TFET 설계가 필요하다.
본 발명은 수직 터널링 전계 효과 트랜지스터(TFET) 및 수직 터널링 전계 효과 트랜지스터(TFET)의 제조방법에 관한 것이다.
본 발명의 제1측면은 수직 터널링 전계 효과 트랜지스터(TFET)에 관한 것이다. 수직 터널링 전계 효과 트랜지스터(TFET)는 수직 코어 영역, 수직 소스 영역, 수직 드레인 영역 및 게이트 구조체를 포함한다. 수직 코어 영역은 반도체 기판으로부터 수직으로 연장되고, 상면을 가지며, 도핑된 외측부 및 중앙부로 이루어진다. 반도체 코어 물질의 수직 소스 영역은 수직 코어 영역의 도핑된 외측부를 포함한다. 반도체 드레인 물질의 수직 드레인 영역은 종축 방향에 따라 제1드레인부 및 제2드레인부를 포함하고, 제1드레인부는 수직 소스 영역을 직접 둘러싸거나, 제1드레인부의 2개의 하위부 사이에 수직 소스 영역을 직접 개재하고, 제2드레인부는 제1드레인부의 상부에 직접 위치하고 접촉한다. 게이트 구조체는 수직 드레인 영역의 제1드레인부 바로 옆의 게이트 유전체층 및 게이트 유전체층 바로 옆의 게이트층을 포함한다. 제2드레인부는 게이트층 및 게이트 유전체층 상부로 연장된다. 달리 표현하면, 게이트층 및 게이트 유전체층은 각각 특정한 높이(예를 들면, 동일한 높이)에 이르고, 제2드레인부는 게이트층 및 게이트 유전체층보다 높은 높이에 이른다. 수직 터널링 전계 효과 트랜지스터(TFET)는 제3드레인부에 직접 결합된 드레인 컨택을 포함하고, 제3드레인부는 수직 드레인 영역의 제2드레인부의 상부에 존재한다. 수직 터널링 전계 효과 트랜지스터(TFET)는 수직 소스 영역에 전기적으로 결합된 소스 컨택을 더 포함한다. 수직 터널링 전계 효과 트랜지스터(TFET)는 게이트층에 전기적으로 결합된 게이트 컨택을 더 포함한다.
실시형태에 따르면, 반도체 코어 물질은 반도체 드레인 물질과 다른 물질이다.
실시형태에 따르면, 수직 코어 영역의 중앙부는 도핑된 외측부와 동일하게 도핑되고, 수직 소스 영역은 수직 코어 영역의 도핑된 중앙부를 더 포함한다.
실시형태에 따르면, 수직 TFET는 전이층을 더 포함하는데, 전이층은 수직 코어 영역의 측벽을 따라 형성된, 반도체 코어 물질과 다른, 반도체 물질의 수개의 단층(monolayers)(예를 들면, 1 내지 5 개 단층 또는 1 내지 3개 단층)을 더 포함한다.
실시형태에 따르면, 수직 TFET는 보조 소스층을 더 포함할 수 있는데, 보조 소스층은 수직 코어 영역의 측벽을 따라 형성된, 반도체 코어 물질과 다른 반도체 물질을 포함하고, 보조 소스층은 수 나노미터(예를 들면, 1 내지 5, 또는 1 내지 3)의 단층의 두께를 갖는다. 이러한 보조 소스층은 수직 드레인 영역에 터널링을 향상시키기 위한 것이다.
실시형태에 따르면, 수직 코어 영역의 상면과 게이트 구조체의 (수직) 높이 사이의 언더랩 U 또는 오버랩 O이 있을 수 있다.
실시형태에 따르면, 수직 TFET의 활성 영역은, 수직 소스 영역, 수직 드레인 영역의 제1드레인부, 게이트 유전체층, 및 게이트층이 서로 인접해서 위치하는 영역에 의해서 정의된다. 활성 영역은 수직 소스 영역의 두께의 총합에 의해서 정의되는 활성 영역폭(300W)을 갖고, 수직 드레인 영역의 제1드레인부 두께의 2배이며(필요에 따라, 전이층 및/또는 보조 소스층의 2배의 두께를 포함), 제1드레인부(107a)의 높이 또는 필요에 따라서 제1드레인부(107a)의 높이로부터 언더랩 U을 뺀 값과 동일한 활성 영역 높이(300H)를 갖는다.
실시형태에 따르면, 수직 TFET는 수직 드레인 영역의 2개의 하위부 사이 내 및 수직 소스 영역과 드레인 컨택 사이 내에 분리 영역을 더 포함한다. 분리 영역은 수직 코어 영역의 상면에서 에피택셜 성장한 물질을 포함할 수 있다.
실시형태에 따르면, 제3드레인부는 분리 영역의 상에 직접 접촉해서 위치할 수 있다.
실시형태에 따르면, 수직 TFET는 반도체 기판과 수직 드레인 영역 사이 및 반도체 기판과 게이트 유전체층 사이에 유전체 분리층을 더 포함한다. 유전체 분리 영역은 반도체 기판과 수직 드레인 영역 사이, 반도체 기판과 게이트 유전층 사이, 및 필요에 따라 반도체 기판과 전이층 또는 보조 소스층 사이에 위치한다.
실시형태에 따르면, 반도체 기판의 적어도 하나의 상부층 및 수직 소스 영역은 동일한 도핑 형태를 갖는다.
실시형태에 따르면, 수직 소스 영역의 도핑부는 바람직하게 1 e17/㎤ 이상의 도펀트 농도로 도핑된다.
실시형태에 따르면, 수직 코어 영역은 나노구조체이다. 바람직하게, 수직 코어 영역은 나노 와이어이다.
실시형태에 따르면, 수직 코어 영역은 Si, Ge, C과 같은 IV족 물질 및 이들의 2성분 화합물, In, Ga, As, Sb, Al, P, B, N과 같은 III 및 V족 물질 및 이들의 2성분, 3성분 및 4성분 화합물, 또는 Cd, Zn, S, Se, Te, O 와 같은 II족 및 VI족 물질, 및 2성분, 3성분, 4성분 화합물, 및 탄소나노튜브로부터 선택된 반도체 물질을 포함한다.
실시형태에 따르면, 수직 드레인 영역은 반도체 소스 물질과 다른 반도체 드레인 물질을 포함하고, 반도체 드레인 물질은 Si, Ge, C 과 같은 IV족 물질 및 이들의 2성분 화합물, In, Ga, As, Sb, Al, P, B, N과 같은 III 및 V족 물질 및 그 2성분, 3성분 및 4성분 화합물, 또는 Cd, Zn, S, Se, Te, O 와 같은 II족 및 VI족 물질, 및 2성분, 3성분, 4성분 화합물로부터 선택된다.
실시형태에 따르면, 수직 드레인 영역은 1 개 단층 내지 20 nm의 두께를 갖는다. 바람직하게 수직 드레인 영역은 1 nm 내지 20 nm의 두께를 갖는다.
본 발명의 제2측면은 수직 터널링 전계 효과 트랜지스터(TFET) 의 제조방법에 관한 것이다. 수직 터널링 전계 효과 트랜지스터(TFET)의 제조방법은
반도체 기판을 제공하는 단계;
반도체 기판으로부터 수직으로 연장되는 수직 코어 영역(150) - 수직 코어 영역은 상면, 외측부 및 중앙부를 포함함 - 을 제공하는 단계;
수직 코어 영역의 적어도 하나의 외측부를 도핑함으로써 수직 소스 영역을 제공하는 단계;
종축 방향에 따라 제1드레인부 및 제1드레인부 상부에 위치하고 접촉하는 제2드레인부를 포함하는 수직 드레인 영역을 제공하는 단계 - 제1드레인부는 수직 소스 영역을 직접 둘러싸거나, 제1드레인부의 2개의 하위부 사이에 수직 소스 영역을 직접 개재함 - ;
수직 드레인 영역의 제1드레인부의 바로 옆에 게이트 유전체층을 제공하는 단계;
게이트 유전체층 바로 옆에 게이트층을 제공하는 단계;
수직 소스 영역과 드레인 컨택 사이에 분리 영역을 제공하는 단계;
제3드레인부에 드레인 컨택을 제공하는 단계 - 제3드레인부는 수직 드레인 영역의 제2드레인부의 상부에 존재함 - ;
수직 소스 영역에 소스 컨택을 제공하는 단계; 및
게이트층에 게이트 컨택을 제공하는 단계; 를 포함한다.
실시형태에 따르면, 수직 소스 영역을 제공하는 단계는 수직 코어 영역의 중앙부를 도핑된 외측부와 동일하게 도핑하는 단계를 더 포함한다.
실시형태에 따르면, 외측부를 도핑하는 단계 및 중앙부를 도핑하는 단계는 동시에 실시된다.
실시형태에 따르면, 수직 소스 영역을 제공하는 단계는, 수직 코어 영역의 측벽을 따라 전이층 또는 보조 소스층을 제공하는 단계를 더 포함할 수 있다.
실시형태에 따르면, 유전체 분리층은 반도체 기판과 수직 드레인 영역 사이 및 반도체 기판과 게이트 유전체층 사이에 제공된다. 유전체 분리층은 반도체 기판과 전이층 또는 필요에 따라 보조 소스층 사이에도 제공된다. 유전체 분리층을 제공하는 단계는 수직 코어 영역을 제공하는 단계 전 또는 후에 실시될 수 있다.
실시형태에 따르면, 수직 코어 영역을 제공하는 단계는 반도체 기판에 유전체 물질 층을 증착하는 단계, 유전체 물질 층을 통과하는 개구를 형성해서 하층의 반도체 기판을 노출하는 단계, 및 개구를 반도체 코어 물질로 충진하는 단계를 포함한다.
실시형태에 따르면, 수직 코어 영역을 제공하는 단계는 반도체 기판 상에 반도체 코어 물질 층을 증착하는 단계, 그 다음에 반도체 코어 물질 층을 패터닝하는 단계를 포함한다.
실시형태에 따르면, 수직 코어 영역을 제공하는 단계는 반도체 기판 상에 나노구조체, 바람직하게 나노 와이어를 제공하는 단계를 포함할 수 있다. 나노 와이어는 촉매-프리 선택적 에피택셜 성장 또는 촉매-유도 선택적 에피택셜 성장 또는 비-선택적 에피택셜 성장에 의해서 형성될 수 있다.
실시형태에 따르면, 수직 드레인 영역을 제공하는 단계, 게이트 유전층을 제공하는 단계 및 게이트 층을 제공하는 단계는 수직 코어 영역의 상면 및 측벽을 따라 반도체 드레인 물질 층을 제공하는 단계; 반도체 드레인 물질 층에 게이트 유전체 물질 층을 제공하는 단계; 게이트 유전체 물질 층 상에 게이트 물질 층을 제공하는 단계; 게이트 유전체 물질 층의 일부 및 게이트 물질 층의 일부를 제거해서 게이트 유전체 층 및 게이트층을 형성하는 단계; 그 다음에 드레인 물질의 층의 일부를 패터닝해서 수직 드레인 영역을 형성하는 단계를 더 포함한다. 반도체 드레인 물질 층을 증착하는 단계는 반도체 코어 물질 층을 증착하는 단계 직후 실시된다. 게이트 유전체 물질 층의 일부 및 게이트 물질층의 일부의 패터닝 단계 전에, 두께(T1IDM)를 갖는 게이트 물질 층 측에 인터레이어 유전체 물질이 더 증착될 수 있다.
게이트 유전체 물질 및 게이트 물질의 패터닝 단계 후, 인터레이어 유전체 물질은 드레인 물질 층 바로 옆에 제공해서 두께(T1IDM)를 두께(T2IDM)까지 증가시킬 수 있다.
실시형태에 따르면, 수직 코어 영역을 제공하는 단계는 반도체 기판 상에 반도체 소스 물질을 제공하는 단계 및 수직 드레인 영역을 제공하는 단계 후 반도체 소스 물질의 일부를 제거하여 수직 드레인 영역의 2개의 하위부 사이에 캐비티를 남기는 단계를 포함한다.
실시형태에 따르면, 수직 소스 영역과 드레인 컨택 사이에 있는 캐비티에 분리 영역이 제공될 수 있다. 분리층을 제공하는 단계는 수직 소스 영역의 상에 버퍼층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따르면, 수직 TFET 의 제조방법이 개시되고, 상기 방법은,
반도체 기판을 제공하는 단계;
반도체 기판에 유전체 분리층을 제공하는 단계;
유전체 분리층을 패터닝해서 유전체 분리층에서 개구를 통해서 하층 반도체 기판을 노출하는 단계;
개구에서 반도체 기판 상에서 반도체 소스 물질의 수직 코어 영역을 형성하는 단계;
수직 코어 영역 상에 및 그 측에 반도체 드레인 물질의 층을 형성하는 단계;
반도체 드레인 물질 층 상에 게이트 유전체 물질층을 형성하는 단계;
게이트 유전체 물질 층 상에 게이트 물질 층을 형성하는 단계;
게이트 유전체 물질 층 및 게이트 물질층을 패터닝하는 단계로서:
게이트 물질 층 측에서 인터레이어 유전체 물질을 제공하는 단계;
소정의 제1높이(T1IDM)까지 인터레이어 유전체 물질의 일부를 제거하는 단계;
게이트 물질층의 일부 및 게이트 유전체 물질 층의 일부를, 소정의 제1높이(T1IDM)까지 제거하는 단계를 포함하는 패터닝 단계;
인터레이어 유전체 물질 상에 또 다른 인터레이어 유전체 물질을 소정의 제2높이(T2IDM)까지 형성하는 단계;
반도체 드레인 물질 층의 일부를 소정의 제2높이(T2IDM)까지 제거해서 수직 드레인 영역을 형성하는 단계;
반도체 소스 물질의 일부를 제거해서 캐비티를 형성하는 단계;
인터레이어 유전체 물질의 일부를 소정의 및 최종 제3높이(T3IDM)까지 제거해서 수직의 드레인 영역의 제3드레인부를 노출하는 단계;
절연물질과 캐비티의 적어도 일부를 제공하는 단계;
제3드레인부에 직접 접촉해서 드레인 컨택을 제공하는 단계;
수직 소스 영역에 소스 컨택을 제공하는 단계;
게이트 전극층에 게이트 컨택을 제공하는 단계;
를 포함한다.
본 발명의 다른 실시형태의 이점은 TFET 소자의 풋 프린트가 감소하는 것이다. 이것은, TFET 소자가 기판에 직교하는 터널 접합 면을 향하게 함으로써 달성된다. 이와 같이, 풋 프린트를 희생시키지 않고 높은 온-전류가 달성될 수 있다. 기판에 직교하는 터널 접합 면을 갖는 구성은 종축 방향에 따라 기판 표면으로부터 수직으로 연장하는 수직 소스 영역 및 종축 방향의 수직 소스 영역 측에 있는 수직 드레인 영역을 사용해서 달성된다. 이러한 방법으로, 소위, TFET 소자의 활성 영역은 종축 방향/수직 방향에 있다.
본 발명의 다른 실시형태의 이점은, 모든 터널 통로가 동시에 온 상태가 되어 상당히 급격한 서브 임계 기울기를 형성하고, 터널링은 소자의 특정한 구성에 의해서 최대화되고, 즉 터널 통로는 게이트 구조체 또는 제1드레인부의 전체 길이/높이를 따라 소스 드레인 계면에 직교하는 것이다.
본 발명의 다른 실시형태의 이점은, 수직 TFET 소자를 형성하기 위해서, 종래의 p-i-n TFET 소자에 비해서 쉬운 제작 스킴이 적용될 수 있다는 것이다.
밴드간 터널링 이벤트(게이트에 가까운 소스-드레인 계면의 것)의 위치로부터 드레인 컨택까지의 거리는 짧고, 온 상태의 일련의 저항은 작으며 소자의 치수가 감소하는 이점이 있다.
본 발명의 다른 실시형태의 이점은, 모든 에피택셜 성장 단계, 게이트 유전체 증착 및 게이트 증착은 중간의 처리 단계 또는 공기 브레이킹 없이 제조될 수 있고, 높은 품질의 터널 소스/드레인 계면, 드레인/게이트 유전체 계면 및 게이트 유전체/게이트 계면이 얻어질 수 있다는 것이다.
본 발명의 다른 실시형태의 이점은, III-V 기반 물질 및 공정 지식을 사용해서 나노 와이어 TFET 소자를 형성하고, 제조한 나노 와이어 TFET 소자는 쉽게 처리되어 기존의 III-V 기반 기술 소자와 통합될 수 있다는 것이다.
본 개시 내용은 다음의 설명 및 수반된 도면에 의해서 설명될 것이다.
도 1은 본 발명의 제1측면의 실시형태에 따른 수직 터널링 전계 효과 트랜지스터 (TFET)의 개략도를 도시한다.
도 2는 본 발명의 제2측면의 다른 실시형태에 따른 수직 터널링 전계 효과 트랜지스터(TFET)를 형성하는 방법의 다른 공정 단계를 포함하는 흐름도를 도시한다.
도 3 내지 도 13은 본 발명의 제2측면의 다른 실시형태에 따른 수직 터널링 전계 효과 트랜지스터(TFET)를 형성하는 방법의 다른 공정 단계의 개략도를 도시한다.
도 14 내지 18은 본 발명의 제1측면의 다른 실시형태에 따른 수직 터널링 전계 효과 트랜지스터(TFET)의 개략도를 도시한다.
본 개시 내용은 다음의 설명과 수반하는 도면에 의해서 설명될 것이다.
다음의 상세한 설명에서, 특정한 실시형태에서 어떻게 실시될 수 있는지 및 본 개시 내용의 완전한 이해를 제공하기 위해 많은 세부사항이 기재되어 있다. 그러나, 본 개시내용은 이러한 특정한 세부사항 없이 실시될 수 있는 것을 알 수 있다. 그 외의 예에서, 본 개시 내용을 불분명하지 않기 위해서, 공지된 방법, 절차, 및 기술은 상세하게 기재되지 않았다. 본 개시 내용은 특정한 도면을 참조해서 특정한 실시형태에 대해서 기재되고, 본 개시 내용은 이들로 제한되지 않는다. 본원에 포함되고 기재된 도면은 개략적인 것으로 본 개시 내용의 범위를 제한하지 않는다. 도면에서, 설명 목적으로 일부 성분의 크기는 확대될 수 있지만, 정확한 스케일로 도시되는 것이 아닌 것을 유의해야 한다.
본 개시 내용은 특정한 도면을 참조해서 특정한 실시형태에 대해서 기재되지만, 본 개시 내용은 이들로 제한되지 않고 청구범위에 의해서만 제한된다. 기재된 도면은 개략적인 것으로, 제한되지 않는다. 도면에서, 설명 목적으로 일부 성분의 크기가 확대될 수 있지만 정확한 스케일로 도시된 것은 아니다. 치수 및 상대적인 치수는 본 개시 내용을 실행하기 위해서 반드시 실제 치수 감소를 수반하는 것은 아니다.
또한, 상세한 설명 및 청구범위에서 제1, 제2, 제3 등은 유사한 성분 사이의 구분을 위해서 사용되며, 반드시 일련의 또는 연대 순서를 설명하는 것은 아니다. 이러한 용어들은 적합한 환경하에서 상호 교환가능하고, 본 개시 내용의 실시형태는 본원에 기재된 또는 설명된 것과 다른 순서로 작동할 수도 있다.
또한, 설명 및 청구범위에서 상부, 하부, 오버, 언더 등은 설명 목적으로 사용되지만, 반드시 상대적인 위치를 설명하는 것은 아니다. 사용된 용어는 적합한 환경하에서 상호 교환가능하고, 본원에 기재된 개시내용의 실시형태는 본원에 기재된 또는 설명된 것과 다른 방향으로 작동가능하다.
청구범위에서 사용되는 "포함하는"은 이하에 열거된 의미로 제한되는 것으로 해석되지 않고; 그 외의 성분 또는 단계를 배제하지 않는다. 상기 용어는 기재된 특징, 정수, 단계, 또는 성분의 존재를 명기하는 것과 같이 해석되지만, 그 외의 하나 이상의 특징, 정수, 단계, 또는 성분, 또는 그룹의 존재 또는 첨가를 제외하는 것은 아니다. 따라서, "수단 A 및 B를 포함하는 소자"의 범위는 성분 A 및 B만으로 구성된 소자로 제한되는 것은 아니다.
본 발명의 실시형태의 설명을 용이하게 하기 위해서, 카테시안(Cartesian) xyz 좌표계를 나타내고, 이는 도면에서 도시된 다른 성분의 각각 위치 관계를 나타낸다. 상기 좌표계의 x, y, 및 z 축은 한 점에서 만난다. 각각의 축은 그 외의 2개의 축에 수직이다. 도면에서, x축(또는 x-방향)은 우측으로 연장되고, y축(y-방향)은 도면에 수직으로 연장되고, z축(또는 z 방향)은 상부로 연장된다. 상세한 설명에서 '기판 면' 또는 '표면 면'을 기재하는 경우, 이것은 (x,y) 면에 있는 것을 의미한다. 상세한 설명에서, '수직' 또는 '종축 방향'을 기재하는 경우, 이는 (x,y) 면에 수직인 z 방향에 있는 것을 의미한다. 카테시안 좌표는 본 발명 또는 본 발명의 성분이 특정한 배향을 갖는 것을 의미하는 것은 아니다.
이하, 특정한 도펀트 형태를 기재하는 경우, 이는 설명을 용이하게 위한 것이고, 본 개시 내용을 제한하는 것을 의도하지 않는다. 본원에 제공되는 실시예에서, 물질 및 도펀트 형태는 본 개시 내용을 변경하지 않고, 그 외의 적당한 물질 및 도펀트 형태로 대체될 수 있는 것을 알 수 있다.
이하, '접촉'을 기재하는 경우, 이는 '물리적 접촉'을 의미하고, 전기적 접촉을 의미하는 경우, '전기적 접촉'이 사용될 것이다. 예를 들면, '층 A는 층 B와 직접적 접촉한다' 경우, 이는 층 A와 층 B 사이에 물리적 접촉이 있는 것을 의미하고, 따라서 층 A와 층 B 사이에 계면을 가지고 서로 인접해서 형성된다. 예를 들면 '층 A는 층 B와 전기적 접촉함'경우에, 반드시 2개의 층 사이에 '(직접적)물리적 접촉'이 있는 것이 아니며, 전류는 층 A로부터 층 B까지 흐를 수 있어야 한다.
본 발명은 수직 터널링 전계 효과 트랜지스터(TFET)에 관한 것이다. 수직이라는 것은 터널 접합 표면이 기판 표면에 직교하는 것을 의미한다. 기판 표면은 (x,y) 면에 있는 반면, 터널 접합 표면은 (y,z) 면, (x,z) 면, 또는 그 조합에 있다. 본 발명은 구체적으로 수직 라인 TFET에 관한 것이다.
본 발명의 측면 및 다른 실시형태에 따른 소자 및 방법은 하기에 상세하게 기재될 것이다. 특히, 본 개시 내용의 실시형태는 나노 와이어에 대해서 기재되지만, 이는 세장형 나노 구조체(elongated nanostructure)의 임의의 예를 포함하는 것으로 의도되고, 예를 들면 나노 로드, 나노 위스커, 핀펫(FINFET)형 형상 및 장축을 가지는 그 외의 세장형의, 실질적으로 원통형 또는 다각형 구조체를 포함할 수 있다. 그러나, 이는 본 개시내용에 따른 수직 TFET를 형성하는 데에 적합한 방법의 일례인 것으로 이해되어야 하고, 본 개시 내용이 다음에 기재된 공정 단계의 순서로 제한되는 것은 아니다.
본 발명의 제1측면에 따르면, 수직 터널링 전계 효과 트랜지스터(TFET, 100)는 반도체 기판(101)로부터 수직으로 연장되는 수직 코어 영역(150) - 수직 코어 영역(150)은 상면(109)을 갖고, 도핑된 외측부(171) 및 중앙부(170)로 이루어짐; 수직 코어 영역(150)의 도핑된 외측부(171)를 포함하는 수직 소스 영역(108); 종축 방향에 따라 제1드레인부(107a) 및 제2드레인부(107b)를 포함하는 수직 드레인 영역(107) - 제1드레인부(107a)는 수직 소스 영역(108)을 직접 둘러싸거나, 제1드레인부(107a)의 2개의 하위부 사이에 수직 소스 영역(108)을 직접 개재하고, 제2드레인부(107b)는 제1드레인부(107a)의 상부에 직접 위치하고 접촉함 - ; 수직 드레인 영역(107)의 제1드레인부(107a)의 바로 옆의 게이트 유전체층(105); 게이트 유전체층(105) 바로 옆의 게이트층(106); 게이트층(106) 및 게이트 유전체층(105) 상부로 연장되는 제2드레인부(107b); 제3드레인부(107c)에 직접 연결되는 드레인 컨택(103) - 제3드레인부(107c)는 수직 드레인 영역(107)의 제2드레인부(107b)의 상부에 존재함 - ; 수직 소스 영역(108)에 전기적으로 결합되는 소스 컨택(102); 및 게이트층(106)에 전기적으로 결합되는 게이트 컨택; 을 포함하는 것이 개시된다.
수직 TFET의 활성 영역(300)(도면에서 두꺼운 대시 라인의 사각형)은 높이(300H) 및 폭(300W)의 영역으로 정의되는데, 여기서 터널링 이벤트가 발생하고, 최대 수직 거리와 같은 길이에 걸쳐서 제1드레인부(107a) 부분 및 수직 소스 영역(108) 부분을 포함하는 영역에 의해서 정의되는데, 여기서, 수직 소스 영역(108) 부분, 수직 소스 영역(107)의 제1드레인부(107a) 부분, 게이트 유전층(105) 부분 및 게이트층(106) 부분이 서로 인접해서 위치한다. 활성 영역(300)의 활성 영역 폭(300W)(수평 점선 화살표)은 수직 소스 영역(108)의 폭(또는 두께)의 합계(필요에 따라, 전이층(120) 및/또는 보조 소스층(190)의 폭의 2 배를 포함)로 정의되고, 수직 드레인 영역(107)의 제1드레인부(107a)의 폭의 2배로 정의된다. 이 경우에 폭은 수평 방향(x 방향)에서 각각의 영역/층의 거리이다. 폭은 또한 층 두께라고 할 수도 있다. 활성영역(300)의 높이(300H)(수직 점선 화살표)는 수직 드레인 영역(107)의 제1드레인부(107a)의 높이(이는 종축 방향(z-방향)에서 제1드레인부(107a)의 거리) 및 수직 소스 영역(108)의 높이(이는 종축 방향(z-방향)에서 수직 소스 영역(108)의 거리임) 중 가장 작은 값과 같다. 예를 들면, 도 1에서, 300H는 수직 드레인 영역(107)의 제1드레인부(107a)의 높이(이는 수직 소스 영역(108)의 높이와 같음)와 같다. 예를 들면, 도 14, 15 및 16에서, 언더랩 U 및 300H은 수직 소스 영역(108)의 높이와 같다. 예를 들면, 도 17, 18에서, 오버랩 O 및 300H는 제1드레인부(107a)의 높이와 같다.
수직 TFET에서 발생하는 모든 터널링 통로(소스 드레인 터널 계면에 수직)는 활성 영역(300)에서 시작하고 종결한다. 이것은 소스 영역에서 시작하고 드레인 영역에서 종결하는 양측 터널링 통로, 또한 소스 영역에서 시작하고 소스 영역에서 종결하는 터널링 통로를 의미한다. 후자의 경우에, 캐리어가 금지된 밴드갭을 연결시키고, 즉 터널링 이벤트가 발생하고, 그 다음에 캐리어는 드리프트 확산을 통해서 드레인으로 흐른다.
전이층(190)이 수직 소스 영역(108)의 일부이면, 터널 통로는 소스로부터 드레인까지 전이층(190)을 통과하거나 소스로부터 소스로 통과할 것이다. 후자의 경우에, 전이층이 충분히 얇기 때문에 (수 개의 단층), 캐리어는 직접적인 터널링에 의해서 전이층을 통과한 후, 이러한 캐리어가 드리프트/확산 메카니즘을 통해 드레인에 도달한다.
실시형태에 따르면, 수직 소스 영역은 수직 코어 영역의 도핑된 외측부(171)만을 포함한다(도 4b). 이 경우에, 쉬운 이해를 위해서, 활성 영역폭 (300W)은 수직 코어 영역의 두께(및 필요에 따라 전이층(120) 및/또는 보조 소스층(190) 폭의 2배)로서 정의되고, 전류가 수직 코어 영역의 중앙의 도핑되지 않는 부분(170)으로 흐르지 않더라도 수직 드레인 영역(107)의 제1드레인부(107a)의 폭의 2배로 정의된다.
본 발명의 제2측면에 따르면, 수직 TFET(100)의 제조방법은 반도체 기판을 제공하는 단계(단계 201); 반도체 기판 상부로 연장되는 수직 소스 영역을 제공하는 단계(단계 202); 종축 방향에 따라 제1드레인부 및 제1드레인부 상부에 위치하고 접촉하는 제2드레인부를 포함하는 수직 드레인 영역을 제공하는 단계 (단계 203) - 제1드레인부는 수직 소스 영역을 직접 둘러싸거나, 제1드레인부의 2개의 하위부 사이에 수직 소스 영역을 직접 개재함 - ; 수직 드레인 영역의 제1드레인부의 바로 옆에 게이트 유전체층을 제공하는 단계 (단계 204); 게이트 유전체층 바로 옆에 게이트층을 제공하는 단계 (단계 205); 수직 소스 영역과 드레인 컨택 사이에 분리 영역을 제공하는 단계 (단계 206); 제3드레인부에 드레인 컨택을 제공하는 단계 (단계 207) - 제3드레인부는 수직 드레인 영역의 제2드레인부의 상부에 존재함 - ; 수직 소스 영역에 소스 컨택을 제공하는 단계(단계 208); 및 게이트층에 게이트 컨택을 제공하는 단계(단계 209); 를 포함한다(도 2 참조).
도 2는 본 발명의 제2측면의 다른 실시형태에 따른 수직 터널링 전계 효과 트랜지스터(TFET)를 형성하는 방법에 대해서 다음의 공정 단계를 도시한다:
반도체 기판을 제공하는 단계(단계 201);
반도체 기판 상에 패터닝된 유전체 분리층을 제공하는 단계(선택적인 단계 210);
반도체 기판 상부로 연장되는 수직 소스 영역을 제공하는 단계(단계 202);
수직 소스 영역 측에 전이층 또는 또 다른 소스층을 제공하는 단계(선택적인 단계 211);
수직 소스 영역 근방 또는 그 측에 접촉하는 수직 드레인 영역을 제공하는 단계로서, 수직 드레인 영역은 제1드레인부 및 제2드레인부를 포함하는 단계(단계 203);
수직 소스 영역 근방 또는 그 측에 접촉하는 수직 드레인 영역을 제공하는 단계로서, 수직 드레인 영역은 제1드레인부 및 제2드레인부를 포함하는 단계(단계 204);
게이트 유전체층 측에 접촉하는 게이트층을 제공하는 단계(단계 205);
수직 소스영역과 드레인 컨택 사이에 절연 영역을 제공하는 단계(단계 206);
제2드레인부의 제3드레인부에 드레인 컨택을 제공하는 단계(단계 207);
수직 코어 소스 영역에 소스 컨택을 제공하는 단계(단계 208); 및
게이트층에 게이트 컨택을 제공하는 단계(단계 209).
본 발명의 제1측면에 따르면, 수직 TFET 소자(100)는 반도체 기판(101)을 포함한다.
제1 단계에서, 기판(101)이 제공된다(단계 201). 바람직하게 기판(101)은 반도체 기판이다. 특정한 실시형태에서, 기판은, 예를 들면, 실리콘 기판, IV 족 물질의 기판, III/V족 물질의 기판, 변형 완화 버퍼층(SRB) 또는 가로세로비 트랩핑(ART)를 사용한 Si 기판 또는 실리콘-온-절연기(SOI) 기판 상에 III/V족 물질의 기판일 수 있다.
본원에 사용된 바와 같이, 달리 제공되지 않는다면, "III/V 족 물질"은 적어도 하나의 III족 원소(IUPAC 13족) 및 적어도 하나의 V족 원소(IUPAC 15족)을 갖는 화학적 화합물을 포함한다. 이는 2성분 화합물뿐 아니라 3성분 화합물과 같은 고차 화합물을 포함한다.
반도체 기판(101)을 제공하는 단계는, 예를 들면 이온 주입 또는 확산 기술과 같은 당업자에게 공지된 기술에 따라서 기판 물질을 제공하는 단계 및 기판 물질을 도핑하는 단계를 포함할 수 있다. 반도체 기판을 도핑하는 단계는 기판 물질을 제공하는 중에 실시되거나(예를 들면 기판 물질의 성장 중에 적합한 도핑 기체를 첨가함으로써 실시됨), 기판 물질을 제공한 후에 실시될 수 있다. 기판 물질을 도핑하는 단계는 반도체 물질의 상부 층만을 도핑하는 단계를 포함할 수 있다.
반도체 기판(101), 예를 들면 실리콘 기판은 수직 TFET 소자의 수직 소스 영역(108)과 동일한 도핑 형태로 도핑되어야 한다. 반도체 기판(101)의 적어도 하나의 상부층/부분은 수직 소스 영역(108)과 동일한 도핑 형태로 상당히 도핑되어야 한다. 예를 들면, 상부 층이 상당히 도핑된 물질을 포함하고, 약 50 nm 두께를 갖는 것이면, 충분한 것이다. 일 실시형태에서, 두께가 적어도 50 nm인 상부층은 수직 소스 영역(108)과 동일한 도핑 형태로 상당히 도핑되어 있다. 반도체 기판(101)은 수직 소스 영역(108)과 동일한 도핑 형태로 완전히 상당히 도핑될 수 있다. 상당히 도핑된다는 것은, 도핑 농도가 적어도 1 e17 at/㎤ 이상, 바람직하게 1 e19 at/㎤ 이상인 것을 의미한다. 소스 컨택이 반도체 기판의 도핑부를 통해서 수직 소스 영역(108)에 제공되기 때문에, 반도체 기판(101)(또는 반도체 기판의 적어도 하나의 상부층)의 도핑 형태는 수직 소스 영역(108)과 동일한 도핑 형태이어야 한다. 수직 소스 영역(108)이 n-도핑된 물질을 포함하는 경우, 반도체 기판의 적어도 하나의 상부층은 n-도핑된 물질을 포함해야 한다.
실시형태에 따르면, 수직 TFET 소자는 유전체 분리층(104)을 더 포함할 수 있다.
실시형태에 따르면, 도 2의 단계 210에서 같이, 유전체 분리층(104)은 기판(101)의 주요면 상에 제공된다(도 3). 유전체 분리층(104)은 하층 기판(101) 및 그 상에 제공될 하드 마스크 또는 포토레지스트 측을 선택적으로 제거해서 패터닝하는 데에, 적당한 임의의 물질로 형성될 수 있다. 유전체 물질(104)은, 예를 들면 산화층(SiO2)일 수 있고, 산화 또는 화학증착법과 같은 당업자에게 공지된 기술을 이용하여 제공될 수 있다. 유전체 분리층(104)은 유전체층 상부에 형성된 후속 물질/층과 기판 사이에서 분리층으로서 기능할 수 있다. 유전체층(104)의 두께는 후속 물질/층과 기판을 전기적으로 분리하기(예를 들면, 수직 드레인 영역(107)과 기판을 분리하는 것) 위해 충분히 두꺼워야 한다.
실시형태에 따르면, 유전체 분리층(104)이 패터닝되어 개구(160)를 통해서 하층 반도체 기판(101)의 일부를 노출시킨다(도 3). 패터닝은 리소그래피법을 사용해서 실시될 수 있는데, 리소그래피법은 유전체 분리층 상에 하드 마스크(미도시)를 제공하는 단계 및 하드 마스크층 상에 레지스트 층(미도시)을 제공하는 단계, 리소그래피에 의해서 레지스트층을 노출하는 단계 및 노출된 레지스트 층을 하층 하드 마스크층으로 전달하는 단계를 포함한다. 그 다음에, 하층 유전체 분리층(104)은 패터닝된 하드 마스크층을 사용해서 패터닝될 수 있다.
실시형태에 따르면, 유전체 분리층(104)은 반도체 기판을 제공하는 단계와 수직 코어 영역(150)을 제공하는 단계(개구(160)에서 수직 코어 영역(150) (및 수직 소스 영역(108))이 선택적으로 형성될 수 있도록 제공함) 사이에 제공될 수 있거나, 또는 수직 코어 영역(150)을 제공하는 단계 후 유전체 분리층(104)이 제공될 수 있다.
예를 들면, 수직 코어 영역(150)이 나노 와이어인 경우, 유전체 분리층(104)이 나노 와이어 성장 전에 증착되고 패터닝되면, 수직 코어 영역이 조절된 위치 상의 개구(160) 내에서 성장되고 형성될 수 있다.
본 발명의 제1측면에 따르면, 수직 TFET 소자(100)는 (개구(160)를 통해서)반도체 기판(101)으로부터 수직으로 연장되는 반도체 코어 물질의 수직 코어 영역(150)을 더 포함하는데, 수직 코어 영역(150)은 상면(109)을 갖고, 적어도 도핑된 외측부(171) 및 중앙부(170)를 포함하고, 수직 코어 영역(150)의 도핑된 외측부(171)는 TFET 소자의 수직 소스 영역(108)(의 일부)이다.
수직 소스 영역(108)은 반도체 기판 상에 제공된다(단계 202). 이는 수직 코어 영역(150)을 제공하는 단계 및 수직 코어 영역(150)의 적어도 하나의 외측부(171)를 도핑하는 단계를 포함한다. 수직 코어 영역(150)의 도핑된 외측부(171)는 TFET 소자의 수직 소스 영역(108)(의 일부)이다. 수직 소스 영역은 전이층(120) 또는 보조 소스층(190)을 더 포함한다.
수직 코어 영역(150)은 반도체 기판(101) 상부로 수직으로 연장해서 형성된다. 수직으로 연장된다는 것은 수직 코어 영역(150)이 반도체 기판(101)의 수평((x,y)-면) 상면으로부터 상부로 수직 방향(z-방향)으로 형성된다.
수직 코어 영역(150)은 세장형 나노 구조체인 것이 바람직하고, 더 바람직하게 나노 와이어이다. 나노 와이어의 장축(z-방향)에 수직(x 또는 y방향)인 나노 와이어의 직경은 1 nm 내지 500 nm의 범위 내이고, 예를 들면, 나노 와이어의 직경은 2 내지 200 nm일 수 있다. 나노 와이어의 장축(z-방향)을 따라 나노 와이어의 길이는 5nm 내지 50 ㎛ 범위 내이고, 예를 들면, 본 발명의 TFET에 사용되는 나노 와이어의 길이는 10 nm 내지 1 ㎛일 수 있다.
그러나, 본 발명의 실시형태는 이들로 제한되지 않고, 그 외의 적합한 형상 또는 기하에 의해서 구현될 수 있다. 예를 들면, 핀펫의 경우와 같이, 수직 배치한 2차원 층이 사용될 수 있고, 또는 관 형상 기하, 즉 원통형 또는 U 형상 구조체, 예를 들면 탄소나노튜브(CNT)가 사용될 수 있다.
실시형태에 따르면, 수직 코어 영역(150)은 탑다운 접근방법(top down approach)에 의해서 형성될 수 있다.
실시형태에 따르면, 수직 코어 영역(150)은, 반도체 기판 상에 두꺼운 유전체 물질(미도시) 층을 증착하고, 유전체 물질을 통해서 개구 또는 홈을 에칭해서 하층 반도체 기판(101)을 노출한 후, 개구 또는 홈에 반도체 코어 물질을 충진함으로써 형성될 수 있다.
실시형태에 따르면, 수직 코어 영역(150)은 반도체 기판 상에 두꺼운 반도체 코어 물질 층을 증착하고, 반도체 코어 물질 층을 패터닝해서, 수직 코어 나노 구조체를 형성함으로써 형성될 수 있다.
실시형태에 따르면, 수직 코어 영역(150)은, 예를 들면 기체 액체 고체(VLS) 합성과 같은 바툼 업 접근 방법(bottom-up approach)에 의해서 형성되어 나노 와이어 구조체를 성장시킴으로써 형성될 수 있다. 이것은, 수직 코어 물질이 홀(160)을 통해서 반도체 기판(101) 상에서 선택적으로 성장시키고, 수직 코어 물질이 유전체 분리층(104) 상에서 성장하지 않는 방식으로, 금속 유기 화학증착법(MOCVD)과 같은 공지된 증착법을 사용하는 것이다(하기 참조). 공정 조건으로는, 나노 와이어 형상을 갖는 수직 코어 영역(150)을 얻기 위해서, 수직 방향으로 성장하고, 측면 방향으로 성장이 억제되는 것이다. 코어 영역의 수직 성장은 금속 유기화학증착(MOCVD)과 함께 촉매를 사용해서 촉진될 수 있다. 이것은 상기 케이스이면, 촉매가 홀(160)에 제공되어야 하고, 하층 기판(101)을 완전히 덮지 않아서 MOCVD 전구체가 기판(101)에 도달할 수 있다(도 3).
수직 코어 영역(150)을 제공하는 단계 후 또는 중에, 수직 코어 영역(150)의 적어도 하나의 외측부(171)가 도핑되어, TFET 소자(100)의 수직 소스 영역(108)(의 일부)을 형성한다 (도 4a, 4b). 실시형태에 따르면, 수직 코어 영역(150)의 외측부(171)가 도핑되고, 이 경우에, 수직 소스 영역(108)은 도핑된 외측부(171)를 포함한다(도 4b). 실시형태에 따르면, 완전한 수직 코어 영역(complete vertical core region)(150)은, 이 경우에 수직 소스 영역(108)에 전체 수직 코어 영역(150)이 포함되도록 도핑될 수 있다(도 4a).
수직 코어 영역(150)은 전체 또는 부분적으로 도핑된 반도체 코어 물질을 포함한다. 반도체 코어 물질의 도핑부는 수직 TFET 소자(100)의 소스 영역으로서 기능할 수 있다.
실시형태에 따르면, 수직 소스 영역(108)은 반도체 기판(101)과 동일한 도핑 형태 또는 반도체 기판(101)의 상부층과 동일한 도핑 형태를 갖는다(반도체 기판의 상부층만이 도핑되는 경우).
수직 코어 영역(150)의 외측부(171)만 도핑되는 경우, 이러한 실시형태에 따라서 수직 코어 영역(150)은 도핑되지 않은 또는 본질적으로 도핑되어 있는 중앙부(170), 및 외측부, 필요에 따라 소자의 소스 영역에 도핑된 수직 소스 영역(108)을 포함한다(하기 참조).
반도체 물질의 도핑부는 바람직하게 적어도 수직 코어 영역(150)의 측벽에 있어야 하고, 수직 코어 영역(150)의 상면에 있을 수도 있다. 수직 코어 영역(150)은 도펀트가 측벽에서 수직 코어 영역(150)에 진입하는 경사진 주입 기술을 사용해서 도핑된다.
수직 코어 영역(150)의 적어도 하나의 외측부(171)는, 도핑 농도에 따라, 수직 코어 영역(150)의 외측부의 약 1 nm 내지 20 nm를 의미한다. 예를 들면, 1 e19/㎤보다 큰 도핑 농도에 대해서, 도핑 스팬(doping spanning)은, 수직 코어영역(150)의 적어도 하나의 외측부의 두께가 10 nm 이면 충분할 수 있다. 예를 들면, 도핑 농도 1 e17 내지 1 e19 (예를 들면, 약 1 e18/㎤) 에 대해서, 수직 코어 영역(150)의 외측부의 두꺼운 부분이 도핑될 수 있다(예를 들면, 적어도 20 nm).
수직 코어 영역(150)의 반도체 코어 물질은 Si, Ge, C과 같은 IV족 물질 및 이들의 2성분 화합물, In, Ga, As, Sb, Al, P, B, N과 같은 III 및 V족 물질 및 그 2성분, 3성분 및 4성분 화합물, 또는 Cd, Zn, S, Se, Te, O 와 같은 II족 및 VI족 물질, 및 2성분, 3성분, 4성분 화합물, 및 탄소나노튜브로부터 선택될 수 있다.
수직 소스(코어) 영역(108)(또는 수직 코어 영역(150)의 적어도 하나의 외측부(107))은 n-타입 TFET의 경우에 p-도핑될 수 있다(또는 또한 p 타입 TFET의 경우에 수직 소스 영역(108)이 n-도핑될 수 있다). 수직 소스 영역(108)(또는 수직 코어 영역(150)의 적어도 하나의 외측부(171)는 상당히 도핑(즉 도핑 농도가 1 e17 at/㎤ 이상)되는 것이 바람직하고, 예를 들면 소스 영역(108)의 도핑 농도(도핑 수준)가 1 e17/㎤ 내지 4 e21/㎤의 범위, 예를 들면 1 e19/㎤ 내지 5 e20/㎤ 의 범위일 수 있다.
n-TFET 또는 p-TFET 및 수직 코어 영역(150)의 물질에 따라서, 다른 도펀트 형태는 수직 소스 영역(108)에 대해서 사용될 수 있다. Si 기반 TFET에 대해서, 가능한 p- 타입 도펀트는 B, Al, Ga, In, Tl, Pd, Na, Be, Zn, Au, Co, V, Ni, MO, Hg, Sr, Ge, Cu, K, Sn, W, Pb, O, Fe이고; 및 가능한 n-타입 도펀트는 Li, Sb, P, As, Bi, Te, Ti, C, Mg, Se, Cr, Ta, Cs, Ba, S, Mn, Ag, Cd, Pt이다. Ge-기반 TFET에 대해서, 가능한 p-타입 도펀트는B, Al, Tl, Ga, In, Be, Zn, Cr, Cd, Hg, Co, Ni, Mn, Fe, Pt이고; 가능한 n-타입 도펀트가 Li, Sb, P, As, S, Se, Te, Cu, Au, Ag이다.
실시형태에 따르면, 수직 소스 층은 전이층(120) 또는 보조 소스층(190)을 더 포함하고, 이는 수직 코어 영역(150)의 도핑된 외측부 (171)의 측면에 형성된다(도 2의 단계 211)
수직 소스 영역(108)은 전이층(120)을 포함할 수 있다. 전이층(120)은 수직 코어 영역(150)의 측면에 형성된다(도 4c). TFET 소자의 수직 소스 영역(108)은 반도체 코어 물질의 도핑된(외측부 또는 완전한) 수직 코어 영역 및 전이층(120)으로 이루어진다. 전이층(120)은 바람직하게 반도체 코어 물질과 다른 반도체(예를 들면, Si, Ge, C과 같은 IV 족 물질 및 2성분 화합물, In, Ga, As, Sb, Al, P, B, N 과 같은 III 및 V족 물질, 및 2 성분, 3성분 및 4성분 화합물, 및 Cd, Zn, S, Se, Te, O 과 같은 II 및 VI족 화합물 및 2성분, 3성분, 및 4성분 화합물)를 포함하고, 수직 코어 영역(150) 및 수직 드레인 영역(107) 사이에 계면층으로서 제공되어 수직 드레인 영역(107)의 선택적 에피택셜 성장을 용이하게 한다(하기 참조). 전이층(120)은 산화물, 질화물,…과 같은 절연 물질을 포함하고, 이 경우에, 상기 층은, 상기 소자가 게이트 전압으로 오프될 때, 터널링 전류를 중단시키는 것을 도울 것이다. 전이층(120)은 바람직하게 수개의 단층이다. 전이층(120)의 두께는 1개의 단층 내지 약 2 nm일 수 있다.
수직 소스 영역(108)은 보조 소스층(190)을 더 포함할 수 있다. 보조 소스층(190)은 수직 코어 영역(150)의 측면에 형성된다(도 4d). TFET 소자의 수직 소스 영역(108)은 반도체 코어 물질의 도핑된(외측부 또는 완전한) 수직 코어 영역(150) 및 또 다른 반도체 물질의 보조 소스층(190)으로 이루어진다. 반도체 코어 물질은 바람직하게 기판으로부터 쉽게 성장하는 물질이다. 보조 소스층(190)의 두께는 소스 층(190)의 도핑 농도에 의존한다. 보조 소스층(190)의 두께는, TFET 소자의 활성 영역(하기 참조)이 수직 코어 영역의 도핑된 반도체 코어 물질에 이르지 않도록 하는 데에 충분한 것이어야 한다. 보조 소스층(190)은, 이 경우에, 터널 통로가 수직 소스 영역(108)의 일부(즉, 보조 소스층)에 존재하지만, 수직 코어 영역의 도핑부에는 존재하지 않기 때문에, TFET 소자의 '유효한 소스'의 한 종류로서 작용한다.
보조 소스층(190)을 사용하는 하나의 이유는 보조 소스층이 수직 드레인 영역에 대해 양호한 배열의 밴드 구조체를 갖는 물질로 형성되기 때문이다. 소자의 터널링 특성을 최적화하기 위해서, 기판 및 그 외의 제2물질(second other material)(보조 소스층)에서 용이하게 성장할 수 있는 제1 (수직 코어 반도체)물질이 사용된다. 사용된 보조 소스층(190)은, 나노 와이어 구성으로 쉽게 에피택셜 성장할 수 있는 또 다른 물질의 수직 코어 영역을 유지하면서, 높은 터널링 효율로, 보조 소스층과 수직 드레인 영역 사이에 헤테로 접합을 형성한다.
전이층(120)과 보조 소스층(190) 사이의 주요한 차이는 두께 및 기능이다. 전이층(120)은 수개의 단층만을 필요로 하지만, 보조 소스층(190)은 적어도 수 나노미터의 두께를 가져야 한다. 전이층(120)은 양호한 에피택셜 성장을 촉진해서(또는 절연물질의 경우에) 오프 전류를 감소시키는 반면, 보조 소스층(190)은 수직 드레인 영역에 대해 양호한 터널링 이벤트를 얻을 수 있는데, 이것은 소자의 온-전류를 향상시킨다.
본 발명의 제1측면에 따르는 TFET 소자(100)는 종축 방향에 따라 제 1드레인부(107a) 및 제2드레인부(107b)를 포함하는 수직 드레인 영역(107)을 포함하고, 제1드레인부(107a)는 수직 소스 영역(108)을 직접 둘러싸거나, 제1드레인부(107a)의 2개의 하위부 사이에 수직 소스 영역(108)을 직접 개재한다. 예를 들면, 수직 코어 영역이 나노 와이어이면, 수직 드레인 영역(107)은 나노 와이어 주위(실질적으로 주변)에 위치한다.
수직 드레인 영역(107)은 반도체 드레인 물질을 포함한다. 반도체 드레인 물질은 바람직하게 반도체 소스 물질과 다르다(즉, 헤테로 구조체). 수직 소스영역과 수직 드레인 영역은 서로 다른 물질이 요구되고, 이것에 의해서, 소자의 제조방법에서 드레인 영역에 대해서 소스 영역을 선택적으로 에칭할 수 있다. 버퍼 영역(132)이 사용되면, 헤테로 구조체는 필요하지 않고, 반도체 코어 물질과 반도체 드레인 물질에 대해서 동일한 물질(호모 구조체)이 사용될 수 있다. 수직 드레인 영역(107)의 반도체 드레인 물질은 Si, Ge, C 과 같은 IV족 물질 및 이들의 2성분 화합물, In, Ga, As, Sb, Al, P, B, N과 같은 III 및 V족 물질 및 이들의 2성분, 3성분 및 4성분 화합물, 또는 Cd, Zn, S, Se, Te, O 와 같은 II족 및 VI족 물질, 및 이들의 2성분, 3성분, 4성분 화합물로부터 선택된다.
수직 드레인 영역(107)은 도핑되지 않거나, 본질적으로 도핑되어 있거나, 상당히 도핑되거나 적게 도핑될 수 있다.
수직 드레인 영역(107)은 적게 도핑될 수 있고, 즉 도핑농도가 1 e16 at/㎤ 이하일 수 있다. 수직 드레인 영역(107)이 상당히 도핑된 경우에, 수직 소스 영역(108)의 상기 도핑 형태에 반대되는 도핑형태를 갖는다. 수직 드레인 영역(107)은, 적게 또는 본질적으로 도핑되어 있는 경우에, 수직 소스 영역(108)의 도핑 형태와 동일한 또는 반대인 도핑형태를 갖는다.
수직 드레인 영역(107)은 제1드레인부(107a) 및 제2드레인부(107b)를 포함한다. 제1드레인부(107a)는 일측의 수직 소스 영역(108)(즉, 수직 코어 영역 및 선택적으로 전이층 또는 보조 소스층의 도핑부) 및 타측의 게이트 유전체층(105)에 직접적인 전기적 접촉 및 물리적 접촉을 한다. 제2드레인부(107b)는 제1드레인부(107a) 상부에 직접 접촉해서 위치한다. 제2드레인부(107b)는 수직소스 영역(108)과 접촉할 수 있다. 제2드레인부(107b)는 게이트 유전체층(105)과 접촉하지 않는다. 제2드레인부(107b)는 수직 드레인 영역(107)의 일부이고, 이는 게이트 유전체층(105) 상부로 연장된다.(대시 라인(112)로 도시).
실시형태에 따르면, 제2드레인부(107b)는, 일측의 수직 소스 영역(108) 및 타측의 게이트 유전체층(105)에 직접적인 물리적 접촉을 하지 않는다(도 1). 수직 소스 영역(108)은 제1드레인부(107a) 사이에 개재되거나 이들로 둘러싸여 있지만(기하에 따라 다름), 제2드레인부(107b) 사이에 개재되거나 이들로 둘러싸이지 않는다. 제2드레인부(107b)는 수직 소스 영역(108)의 높이의 상부로 연장된다.
제2드레인부(107b)는, 일측의 수직 소스 영역(108)에 부분적으로 직접적인 물리적 접촉을 하지만, 타측의 게이트 유전체층(105)에 직접적인 물리적 접촉을 하지 않는다(도 17).
제2드레인부(107b)의 전체 또는 적어도 일부는, 수직 드레인 영역(107)을 드레인 컨택(103)에 제2드레인부(107b)에 접촉하기 위해서, 수직 소스 영역(108) 높이의 상부로 연장된다.
수직 드레인 영역(107), 구체적으로 제2드레인부(107b)는, 드레인 컨택(103)과 직접적인 물리적 접촉을 이루는 제3드레인부(107c)를 더 포함한다(하기 참조). 제3드레인부(107c)는 제2드레인부(107b)의 상부에 있다. 제 2드레인부(107b)의 비-오버랩핑 유지(감소)부는 드레인 컨택과 직접적으로 물리적 접촉을 하지 않는다.
수직 드레인 영역은 두께가 1개의 단층 내지 20 nm, 바람직하게 1 nm 내지 10 nm일 수 있다. 두께란 수평방향(x방향)으로 층의 크기를 의미한다. 수직 드레인 영역의 장축 또는 수직 방향(z-방향)의 높이는 수직 소스 영역(108), 게이트 유전체층(105) 및 게이트층(106)의 장축 또는 수직 방향(z-방향)의 높이보다 크다.
수직 소스 영역(108)(필요에 따라, 전이층(120) 또는 보조 소스층(190)을 포함함) 및 수직 TFET의 수직 드레인 영역(107)은 수직 드레인 영역(107)의 적어도 일부를 따라 직접적으로 접촉하기 때문에, 본 발명에 따른 수직 TFET 소자는, 예를 들면 미국 특허출원 US2011/0253981 A1에 기재된 것과 같은 공지된 p-i-n 수직 TFET 소자에 비해, 소위, 고유 채널 영역이 명백하게 존재하지 않는다. 달리 말하면, 소스 영역(108)과 드레인 영역(107) 사이에 고유 영역(제3 영역)이 존재하지 않는다.
도 15에 도시된 실시형태에 대해서는, 큰 밴드갭을 갖는 고유의 반도체일 수 있는 버퍼층(132)은, 소망의 소자 전류가 이러한 버퍼층(132)을 통해서 흐르지 않고, 누설전류만 버퍼층(132)을 통해서 흐를 수 있기 때문에, 고유 채널 영역으로 간주되지 않는 것을 유의해야 한다.
본 발명의 실시형태에 따르는 TFET 소자에 대해서, 소망의 소자 전류는, 소스 컨택(102)으로부터 기판(101) 내에 도핑된 영역을 통해 수직 소스 영역(108)(도핑된 외부층 또는 완전한 수직 코어 영역)으로, 필요에 따라 전이층(120) 및/또는 보조 소스층(190)을 통해 수직 드레인층(107), 그 다음에 수직 드레인층(107) 상부로부터 드레인 컨택(103)으로 흐른다. 이러한 소망의 터널 전류의 통로에서, 횡단되어야 할, 소위 드레인과 소스 사이에 고유 채널 영역(제3영역)이 존재하지 않는다.
도 15를 참조하는 실시형태에 대해서, 반도체 코어 물질(108) 및 반도체 드레인 물질(107)은 동일한 물질일 수 있고, 이는, 일반적으로 기재된 바와 같이 호모 구조체이며, 헤테로 구조체인 것은 아니다.
본 발명의 핵심적인 측면은, 소스로부터 드레인까지 기생 통로(게이트가 게이트 컨트롤을 포함하지 않는 통로)가 존재하지 않는 것인데, 이는, 영역(108) 상부에 영역(131)(절연물질포함) 또는 버퍼층(132)(큰 밴드갭 반도체 포함)이 존재하기 때문이다. 이것은 반도체 드레인 물질(107)에 대해서 반도체 코어 물질(108)의 선택적 제거에 의해서 가능하다. 전류 통로는 활성 영역을 통해서 배치되고 터널 접합을 포함하는 통로이다.
종래 기술 p-i-n TFET에서, i-채널 영역이 필요한데, 이는 게이트가 일반적으로 TFET의 전체 두께를 효율적으로 제어할 수 없고, 따라서 게이트를 포함하는 p-n 다이오드는, 게이트가 소자의 중심에서 터널링을 오프할 수 없기 때문에, 상당히 큰 누설전류를 가질 수 있다.
수직 TFET의 활성 영역(300)(도면에서 두꺼운 점선 사각형)은 높이(300H) 및 폭(300W)의 영역에 의해서 정의되고, 여기서 수직 소스 영역(108), 수직 드레인 영역(107)의 제1드레인부(107a), 게이트 유전체층(105) 및 게이트층(106)은 서로 인접해서 위치한다. 활성 영역은 수직 소스 영역의 일부(필요에 따라 전이층 및/또는 보조 소스층의 일부를 포함), 수직 드레인 영역의 일부를 포함한다.
실시형태에 따르면, 수직 소스 영역(108)을 형성하는 단계 후 수직 드레인 영역(107)이 수직 소스 영역(108)의 측면에 제공된다(단계 203).
다른 실시형태에는 수직 소스 영역(108)의 측면에 수직 드레인 영역(107)을 제공하는 것이 기재되어 있다(하기 참조).
실시형태에 따르면, 전이층(120) 또는 보조 소스층(190)은 수직 소스 영역(108)과 수직 드레인 영역(107)(또는 구체적으로 수직 드레인 영역의 제1드레인부(107a)) 사이에 존재할 수 있다(도 17). 본 발명의 이해를 위해서, 전이층(120) 또는 보조 소스층(190)은 TFET 소자의 소스의 일부인 것으로 간주된다. 따라서, 전이층(120) 및/또는 보조 소스층(190)이 존재하면, TFET 소스는 수직 소스영역(108), 전이층(120) 및/또는 보조 소스층(190)에 의해서 정의된다.
특히, TFET 소자를 형성하는 방법의 실시형태(도 5 내지 15)는 완전히 도핑되어 수직 소스 영역(108)을 형성하는 수직 코어 영역(150)을 참조해서 기재될 것이다. 그러나, 다른 실시형태에서, 상기 기재된, 수직 소스 영역(108)에 대한 상기 단계들이 변경될 수 있다는 것이 당업자에게 명백할 것이다.
실시형태에 따르면, 수직 드레인 영역(107)을 제공하는 단계는, 수직 소스 영역(108) 상에 반도체 드레인 물질(127) 층을 증착하는 단계를 포함한다(도 5). 금속 유기 화학증착법(MOCVD)과 같은 공지된 증착 기술을 사용해서, 반도체 드레인 물질(127)이 수직 소스 영역(108) 상에서 선택적으로 성장(이는 수직 표면으로부터 측벽 성장 및 상면으로부터 수직 성장을 의미한다)하는 반도체 드레인 물질(127) 층을 제공한다. 반도체 드레인 물질(127) 층은 수직 코어 영역(108)의 측벽 및 수직 코어 영역(108)의 상에 존재한다. 반도체 드레인 물질(127) 층은 유전체 분리층(104)에 의해서 기판으로부터 (전기적으로)분리된다. 바람직하게, 최소량의 결함 및 불순물을 포함하는 계면을 제공하기 위해서, 중간의 처리 단계 또는 공기 브레이킹 없이, 수직 소스 영역(108)을 제공하는 단계 직후에, 반도체 드레인 물질(127)이 제공된다.
그 다음에, 게이트 유전체 물질(125) 층은 반도체 드레인 물질(127) 층 상에 제공될 수 있다(도 6). 그 다음에, 게이트 물질(126) 층은 게이트 유전체 물질(125) 층 상에 제공될 수 있다(도 6). 층(125,126)은 원자층 증착법(ALD)과 같은 공지된 증착 기술을 사용해서 인시츄 증착될 수 있다. 게이트 물질은 스퍼터링 또는 증발과 같은 공지의 기술에 의해서 얻어질 수 있다. 바람직하게, 층(125, 126)의 등각 증착은, 반도체 드레인 물질(127)을 제공한 직후 반도체 드레인 물질(127) 주위에 얻어진다.
수직 TFET 소자의 게이트 길이는, 종래 기술의 평면 TFET 또는 핀펫 기반 구성에서 게이트 길이로 정의될 수는 없다. 본 발명에 따른 수직 TFET의 게이트 길이는, 수직 소스 영역, 필요에 따라 전이층 및/또는 보조 소스층, 수직 드레인 영역 및 게이트 영역이 오버랩된 활성 영역 높이(300H)로 정의될 수 있다. 수직 TFET 소자의 게이트 길이는 터널링이 발생하는 영역으로 정의된다. 터널 접합 표면(기판 표면에 수직)의 수직 방향에 기인해서, 수직 TFET 소자의 온-전류는 게이트 길이와 함께 스케일링 될 것이다.
게이트 유전체 물질(125) 층 및 게이트 물질(126) 층을 제공한 후, 게이트 유전체 물질(125) 층 및 게이트 물질 (126) 층은 다른 게이트 스택을 서로 분리하기 위해서 패터닝될 수 있다(도면에 미도시). 이러한 패터닝은 이소트로프법으로 다른 층(125,126)의 레지스트 마스크 드라이 에칭에 의해서 실시될 수 있다. 특정한 실시형태에서, 나노 와이어의 게이트 스택이 서로 전기적으로 결합되지 않도록 패터닝을 실시한다. 이러한 패터닝은 게이트층(106)이 게이트 유전체층(105)을 넘어서 연장되지 않고, 따라서, 유전체 분리층(104)에 직접 접촉되지 않도록 한다. 게이트를 분리하기 위한 게이트 스택의 패터닝은 게이트 스택 증착 직후에 실시될 필요는 없고, 나중에 실시될 수도 있다.
다음 단계에서, 인터레이어 유전체 물질(129)은 게이트 구조체 상에 제공된다(도 7). 이러한 인터레이어 유전체 물질(129)은 산화층, 예를 들면 고밀도 플라즈마(HDP) 산화물일 수 있다. 인터레이어 유전체 물질(129)은 유전체 절연층(104)의 물질과 다를 수 있다. 제공된 인터레이어 유전체 물질(129)을 화학기계연마법(CMP)과 같은 기계적 연마법에 의해서 연마한 후, 도 8에 도시된 게이트 전극 물질(126)을 나타내기 위해서, 수직 소스 영역(108) 주위에 인터레이어 유전체 물질(129)의 일부를 제거하는 에칭 백(etch back) 단계를 실시한다. 남은 인터레이어 유전체 물질(129)의 두께(T1IDM)는 수직 소스 영역(108)의 높이 이하이어야 한다(도 15에 관련된 실시형태 제외).
도포되지 않은, 게이트 유전체 물질(125) 층 및 게이트 물질(126) 층은 드라이 에칭 단계에 의해서 선택적으로 제거된다. 이것은 도 9에 도시된다. 게이트 유전체 물질(125) 층 및 게이트 물질(126) 층의 제거는 게이트 물질(126) 층의 드러난 부분 및 게이트 유전체 물질(125) 층의 드러난 부분을 제거하는 단계를 포함한다. 게이트 유전체 물질(125)층의 일부 및 게이트 물질(126) 층의 일부를 연속으로 제거함으로써, 반도체 드레인 물질(127) 층의 일부가 드러난다. 게이트 물질(126) 층 및 게이트 유전체 물질(125) 층의 에칭은 반도체 드레인 물질(127)에 대해서 선택적이어야 한다.
다음 단계에서, 반도체 드레인 물질(127)에 인접한 개구 영역(161)의 일부는 다시 인터레이어 유전체 물질(130)로 재충진해서 두께(T1IDM)을 또 다른 두께(T2IDM)까지 증가시킨다(도 10). 인터레이어 유전체 물질(130)은 바람직하게 인터레이어 유전체 물질(129)와 동일하다. 두께(T2IDM)는 최종 게이트 구조체(105,106)과 최종 드레인 컨택(103) 사이에서 전기적으로 접촉하지 않는 것을 보증하는 데에 충분한 것이어야 한다. 최대 두께(T2IDM)는 수직 드레인 영역(107)의 최종 높이와 동일하다. 최소 두께(T2IDM)는 인터레이어 유전체 물질(130)을 또 다른 두께(T3IDM)까지 리세싱하는 단계 후, 최종 드레인 컨택(103)과 최종 게이트 유전체(105) 사이에서 전기적으로 접촉하지 않도록 한다. T1IDM은 T3IDM보다 작고, T3IDM은 T2IDM보다 작다.
인터레이어 유전체 물질(130)을 재충진함으로써, 반도체 드레인 물질(127)의 일부가 노출되게 유지하고, 인터레이어 유전체 물질(130)의 상면 레벨의 상부로 연장된다. 또한, 수직 소스 영역(108)은, 공정 흐름에서 이 지점에서 인터레이어 유전체 물질(130) 레벨의 상부로 연장될 수 있다(도 10).
다음 단계에서, 인터레이어 유전체 물질(130) 레벨의 상부로 연장되는 반도체 드레인 물질(127)의 일부가 제거되어 최종 수직 드레인 영역(107)을 형성한다(도 11).
수직 소스 물질(108)의 일부가 제거되어 수직 제2드레인부의 벽 사이에 캐비티(140)를 남기고, 구체적으로 제2드레인부(107b)의 벽 사이에 캐비티(140)를 남긴다. 반도체 드레인 물질(127)의 일부를 제거하는 단계 및 수직 소스 영역(108)의 일부를 제거하는 단계는 당업자에게 공지된 에칭 단계를 사용해서 실시될 수 있다. 반도체 드레인 물질 및 반도체 코어 물질을 선택하고, 선택적으로 에칭할 수 있다는 이점이 있다. 예를 들면, 드라이 에칭 단계는, 반도체 코어(소스) 물질에 영향을 미치지 않고, 반도체 드레인 물질(127)을 제거하기 위해서 사용될 수 있다. 예를 들면, 선택적인 웨트 에칭 단계는, 남은 반도체 드레인 물질(127)에 영향을 미치지 않고, 반도체 코어 물질을 제거하기 위해서 사용될 수 있다. 드레인 물질(127) 및 소스 물질을 선택적으로 제거하는 방법의 다른 실시예는 반응성 이온 에칭(RIE) 또는 유도 결합 플라즈마(ICP) 에칭을 포함한다.
반도체 소스 물질(108)의 리세스 후, 제1드레인부(107a) 및 제2드레인부(107b)가 한정될 수 있다. 제1드레인부(107a)는 일측의 수직 소스 영역(108) 및 타측의 게이트 유전체층(105)에 직접적인 전기적 접촉 및 물리적 접촉을 한다.
실시형태에 따르면, 제2드레인부(107b)는 일측의 수직 소스 영역(108) 및 타측의 게이트 유전체층(105)과 직접적인 물리적 접촉을 하지 않는다(도 1). 실시형태에 따르면, 제2드레인부(107b)는 일측의 수직 코어 영역(108)에 직접적인 물리적 접촉을 하지 않고, 따라서 수직 소스영역(108)의 상면(109) 레벨의 상부로 연장되지만, 타측의 게이트 유전체층(105)에 부분적으로 직접적인 물리적 접촉을 할 수 있다(도 16). 실시형태에 따르면, 제2드레인부(107b)는, 일측의 수직 소스 영역(108)에 부분적으로 직접적인 물리적 접촉을 하지만, 타측의 게이트 유전체층(105)에 직접적인 물리적 접촉을 하지 않는다(도 17).
제2드레인부(107b)의 전체 또는 적어도 일부는, 수직 드레인 영역(107)을 제 2드레인부(107b)를 통해서 드레인 컨택(103)에 접촉시키기 위해서, 수직 소스 영역(108) 레벨의 상부로 연장된다.
수직 드레인 영역(107)(비 오버랩핑부(107a 및 107b)로 이루어짐)을 형성한 후, 수직 소스 영역(108) 상부의 캐비티(140)를 충진한다(도 12). 이것은 다른 실시형태 따라서 실시될 수도 있다.
실시형태에 따르면, 캐비티(140)는 유전체 물질(131)로 재충진된 후 유전체 물질(130,131)의 상부를 제거하고, 노출된 제2드레인부(107b)의 제3드레인부(107c)를 남길 수 있다(도 12). 유전체 물질(130)의 일부를 제거한 후, 최종 유전체 영역은 수직 TFET 소자의 양측에서의 영역(110)이라고 한다.
수직 드레인 영역(107)의 제1드레인부(107a) 측(및 수직 소스영역(108)과 반대측)에 접촉하면, TFET는 게이트 구조체(105,106)를 포함하고, 게이트 구조체(105,106)는 수직 드레인 영역(107)의 제1드레인부(107a)에 접촉하는 게이트 유전체층(105) 및 게이트 유전체층(105)에 접촉하는 게이트층(106)을 포함한다.
게이트 유전체층(105)의 유전체 물질은 실리콘 기반 옥사이드(예를 들면, 실리콘 디옥사이드, 실리콘 옥시니트라이드), 알루미늄 옥사이드, 및 높은 k 산화물(옥사이드, 니트라이드 옥사이드), 전이금속(예를 들면, Hf, Ta, Ti, Nb, V, Y, Zr)의 실리케이트 및 니트라이드 실리케이트로부터 선택될 수 있다. 구체적으로, 게이트 유전체층은 하프늄 옥사이드를 포함할 수 있다.
게이트층(106)의 전도성 물질은 폴리실리콘, 폴리게르마늄, Al, W, Ta, Ti, Ru, Pd, Rh, Re, PT 과 같은 금속 및 이들의 합금, TaN, TiN과 같은 금속 니트라이드, TaSiN과 같은 금속 실리콘 니트라이드, RuO2 및 ReO3과 같은 전도성 산화물, CoSi, NiSi, TiSi2,과 같은 충분히 실리사이드화된 금속 (FUSI), 충분히 게르마나이드화된 금속(FUGE), 일함수 조절 금속, 및 특정한 게이트 일함수를 얻기 위해서 엔지니어링된 물질로부터 선택될 수 있다. 구체적으로, 게이트 층은 일함수가 구체적으로 선택된 TFET 반도체 물질에 대해서 엔지니어링된 금속으로 형성될 수 있다. 게이트 구조체, 즉 게이트 유전체층(105) 및 게이트층(106)는 수직 드레인 영역을 제공하는 단계 후 제공된다(단계 204, 205).
실시형태에 따르면, 수직 소스 영역(108)의 상면(109)은 게이트 구조체(105,106)가 수직 소스 영역(108)의 측벽을 따라 연장되는 높이(112)보다 크거나, 작거나, 같을 수 있다. 수직 소스 영역(108)은 게이트 레벨의 상부 및 게이트 레벨의 하부로 연장될 수 있고, 또는 게이트 레벨과 정렬될 수 있다. 도 1 및 13에서, 예를 들면 수직 소스 영역(108)의 상면은, 게이트 구조체(105, 106)가 수직 소스 영역(108)의 측벽을 따라 연장되는 높이(112)에 정렬된다. 도 14, 15 및 16에서, 예를 들면, 수직 소스 영역(108)의 상면은 게이트 구조체(105,106)가 수직 소스 영역(108)의 측벽을 따라 연장되는 높이(112)보다 낮다. 언더랩 U는 게이트 구조체(105,106)의 상부(112) 및 수직 소스 영역(108)의 상면 사이의 높이 차이이다. 도 17 및 18에서, 예를 들면, 수직 소스 영역(108)의 상면은, 게이트 구조체(105,106)가 수직 소스 영역(108)의 측벽을 따라 연장되는 높이(112)보다 높다. 오버랩 O는 수직 소스 영역(108)의 상면과 게이트 구조체(105,106)의 상부(112) 사이에서 높이 차이이다.
각각의 수직 소스 영역(108), 수직 드레인 영역(107), 및 수직 게이트 구조체(게이트층(106) 및 게이트 유전체층(105))은 소스 컨택(102), 드레인 컨택(103) 및 게이트 컨택에 각각 전기적으로 접촉되어 있다. 소스 컨택(102), 드레인 컨택(103), 및 게이트 컨택은 서로 전기적으로 분리되어 있다. 소스 컨택(102), 드레인 컨택(103) 및 게이트 컨택의 배치가 도면에 도시되어 있다. 기재된 실시예에서, 소스 컨택(102)은 기판의 이면에 배치되어 있다. 당업자는, 이것은 단지 일례이며, 예를 들면, 소스 컨택이 수직 TFET 측에 존재할 수 있는 것과 같은(미도시), 소스 컨택(102)을 배치하는 다른 예도 포함될 수 있다는 것을 유의해야 한다.
소스 컨택(102)은 수직 소스 영역(108)에 전기적으로 결합되어야 한다. 접촉은, 예를 들면 도 1에 도시된 것과 같은, 직접적인 물리적 결합 또는 간접적인 접촉일 수 있는데, 여기서 소스 컨택(102)은 반도체 기판(101)의 이면측에 있고, 수직 소스 영역(108)은 반도체 기판(101)을 통해서 소스 컨택(102)에 전기적으로 접촉한다. 소스 컨택(102)은 TFET 소자의 측면에 위치되고, 반도체 기판(101)을 통해 소스 컨택(102)에 전기적으로 접촉할 수 있다(미도시).
드레인 컨택(103)은 수직 드레인 영역(107)에 결합되어야 하고, 구체적으로 제2드레인부(107b)의 제3드레인부(107c)에 결합되어야 한다. 게이트 컨택은 게이트층(106)에 결합되어야 한다. 드레인 컨택(103)은 수직 드레인 영역(107)의 제1드레인부(107)와 접촉하지 않는데, 이것은 소스 영역(108) 및/또는 게이트 구조체(105,106)로 쇼트닝을 일으키기 때문이다.
게이트 컨택은 도면에 도시되지 않지만, 인터레이어 유전체(110)를 통과하는 비아를 에칭해서 형성되고 게이트층(106)에 결합될 수 있다. 소스 컨택, 드레인 컨택 및 게이트 컨택 영역은 전도성 물질로부터 형성되고, 전도성 물질은 실리사이드 함유 구조체(NiSi, CoSi2, TiSi2,..), 게르마나이드 함유 구조체, 금속 함유 구조체, 폴리실리콘, 또한 그 조합으로부터 선택된다. 구체적으로 상기 컨택은 금속과 실리사이드의 조합일 수 있다.
드레인 컨택(103), 소스 컨택(102) 및 게이트 컨택이 서로 분리되어야 하는 것이 당업자에게 명백하다.
수직 소스 영역(108) 및 드레인 컨택(103)이 서로 분리되어야 한다. 이것은 수직 소스 영역(108)과 드레인 컨택(103) 사이에 캐비티(140) 내에 형성된 절연 물질(131)에 의해서 이루어질 수 있다.
실시형태에 따르면, 대안으로 또는 추가로, 버퍼 영역(132)은 수직 소스 영역(108) 상에 캐비티(140) 내에 형성될 수 있다(도 14, 15). 수직 소스 영역(108)과 수직 드레인 영역(107b) 사이에서 절연성 유전체 물질(131)에 의해 분리하는 것 대신에, 분리/절연은 버퍼 영역(132)(및 선택적으로 절연 유전체 물질(131))를 사용해서 이루어진다. 이러한 버퍼 영역(132)은 수직 소스 영역(108) 상에 에피택셜 성장할 수 있는 반도체 물질을 포함할 수 있다. 버퍼 영역(132)은 바람직하게 고유의 반도체 물질, 예를 들면 Si, Ge, C 와 같은 IV족 물질, 및 이들의 2성분 화합물, 또는 In, Ga, As, Sb, Al, P, B, N 과 같은 III-V족 물질 및 이들의 2성분, 3성분, 및 4성분 화합물, 또는 Cd, Zn, S, Se, Te, O 과 같은 II-VI족 물질 및 이들의 2성분, 3성분 및 4성분 화합물 또는 바람직하게 기생 전류가 수직 소스 영역(108)로부터 버퍼 영역(132)를 통해 드레인 컨택(103)으로 흐르지 않도록 하는 큰 밴드갭을 갖는 반도체 물질, 예를 들면 GaP, AlAs, GaAs, InAlAs, InP, 또는 AlSb을 포함한다. 예를 들면, AlSb 버퍼층(132)는 InAs 나노 와이어(소스)(108) 상에서 성장하고, AlSb 버퍼층(132) 및 InAs 나노 와이어 주위에 GaAsSb 쉘 층(드레인)(127)을 형성한다.
수직 소스 영역(108)의 상에 버퍼층(132)을 사용하는 이점은 수직 소스 영역(108)이 에칭 단계로부터 보호되고(예를 들면, 수직 드레인 영역(107)의 에칭), 따라서 터널 접합에서 결함의 양을 감소시키고 누설전류량을 감소시키는 것이다.
수직 소스 영역(108)의 상에 버퍼층(132)의 또 다른이점은 수직 드레인 영역(107)을 특별히 에칭할 필요는 없다는 것이다(도 15 참조).
도 15는 특정한 실시형태에 따라서 수직 TFET 소자의 개략도를 도시하고 여기서 수직 드레인 물질(127)을 제공하는 단계 전에 수직 소스 영역(108) 상에 버퍼층(132)이 형성된다. 도 15에 도시된 바와 같이, 수직 드레인 물질(127)이 제거되지 않고, 수직 소스 영역(108) 및 버퍼층(132)에 유지된다. 이 경우에, 제3드레인부(107c)는 버퍼층(132)의 상에 존재한다.
버퍼층(132)을 사용하는 본 발명의 실시형태에 따르면, 게이트 구조체(125,126)에 대해서 수직 소스 영역(108)의 언더랩 U 또는 오버랩 O가 존재할 수도 있다(예를 들면, 도 14, 15 참조).
본 발명의 실시형태에 따르면, 게이트 구조체(125,126)에 대해서 수직 소스 영역(108)의 언더랩은 (실질적으로)존재하지 않을 수 있다(예를 들면, 도 1, 13 참조)
본 발명의 실시형태에 따르면, 게이트 구조체(125,126)에 대해서 수직 소스 영역(108)의 오버랩 O이 존재할 수 있다(예를 들면, 도 17, 18 참조). 즉, 수직 소스 영역은 높이가 게이트 구조체(125, 126)보다 높을 수 있다. 오버랩은 수직 소스 영역(108)의 결함이 있는 상부에 대한 게이트 컨트롤을 줄이고, 따라서, 이러한 결함이 있는 영역에서 트랩-관련 터널링의 양을 줄이는 이점이 있다.
실시형태에 따른 수직 TFET 소자를 제조하는 예시의 공정 흐름은:
실리콘 기판, 예를 들면, 1 e19/㎤ p-타입의 도핑 및 6 degree miscut 을 갖는 (111) Si 웨이퍼를 제공하는 단계;
웨이퍼의 상면에 증착되는 SiO2 층을 제공하는 단계를 포함할 수 있다.
종래의 리소그래피법 및 종래의 SiO2 패터닝을 방법을 사용해서 SiO2 층에 개구를 패터닝한다.
패터닝된 SiO2 층의 개구를 통해서, 촉매-프리 나노 와이어가 성장하고, TFET 소자의 수직 소스 영역을 형성할 수 있다. 나노 와이어는, 예를 들면, III-V 족 물질의 나노 와이어, 예를 들면, GaSb 나노 와이어일 수 있다. GaSb 나노 와이어의 도핑은, 예를 들면 실리콘으로 2 e19/㎤ 정도 도핑될 수 있다.
나노 와이어의 촉매-프리 성장 후, 나노 와이어 상에 횡방향 성장에 의해서 수직 외부 드레인 영역을 형성한다. 예를 들면, GaSb 나노 와이어 상에 InAs 층을 형성할 수 있다. InAs 층 나노 와이어는, 예를 들면 실리콘으로 2 e17/㎤ 정도 n-타입 도핑될 수 있다.
게이트 구조체를 InAs 수직 드레인 층 상에 인시츄 형성하고, 즉 예를 들면 Al2O3, HfO2 를 포함하는 게이트 유전체층, 및 Ti를 포함하는 게이트 금속층의 ALD 증착에 의해서 형성한다.
다음, 게이트 구조체 측의 영역은, 예를 들면, SiO2 또는 벤조시클로부텐(BCB)과 같은 인터레이어 유전체 물질로 제1 높이(T1IDM)까지 충진되고 리세싱될 수 있다.
게이트 구조체, 즉 Ti 금속층 및 Al2O3/HfO2 층은, 예를 들면 드라이 에칭을 사용해서 에칭된다.
다음, 패터닝된 게이트 구조체 상부에 있는 수직 영역 측에 영역은, 예를 들면 SiO2 또는 벤조시클로부텐(BCB)과 같은 인터레이어 유전체 물질로 제2높이(T2IDM)까지 충진되고 리세싱될 수 있다.
다음, InAs 수직 드레인 영역 상부의 일부는 C6H8O7:H2O2 선택적 웨트 에칭을 사용해서 에칭한 후, GaSb 수직 소스 영역의 선택적 또는 지배적 HF:H2O2:H2O 웨트 에칭을 실시한다.
또 다른 재충진 및 리세싱 단계는 SiO2 또는 벤조시클로부텐(BCB)과 같은 인터레이어 유전체 물질로 실시되어, 에칭된 GsSb 나노 와이어 상부의 영역을 충진하고, 노출된, 수직 드레인층, 즉 InAs 층 상부의 일부만을 남긴다.
최종적으로, 소스 및 드레인 컨택이 제공되어 p 타입 기판 및 InAs 수직 드레인 층에 접촉한다.
실시형태에 따르는 예시의 수직 TFET 에 대해서,
n-타입 InAs / p-타입 GaSb 헤테로 접합은 InAs 드레인 영역의 두께에 따라 파손된 갭 또는 교차의 밴드 배열을 형성한다. 얇은 InAs 드레인 영역은 InAs 전도 밴드에서 양자 구속을 유도하고, 교차된 밴드 배열을 제공한다.
소스 컨택을 접지한다. 포지티브 전압을 드레인에 인가한다. 이것은 InAs-GaSb 헤테로 접합에서 전위 공핍 영역을 형성한다.
포지티브 전압을 게이트 전극에 인가하면, InAs 드레인 영역의 전도 밴드는 낮은 에너지 레벨로 이동한다. GaSb 밸런스 밴드의 상부가 InAs 전도 밴드에서 이용가능한 상태가 되도록 하면, GaSb 밸러스 밴드로부터 InAs 전도밴드로 전자가 터널링할 수 있다. 이러한 전자는 InAs 를 통해서 드레인 전극으로 배출된다. TFET는 현재 온 상태이다.
큰 네가티브 전압을 게이트 전극에 인가하면, InAs 드레인 영역의 전도 밴드는 높은 에너지 레벨로 이동되어, 밴드간 터널링 전류를 방지한다. TFET는 오프 상태이다.
GsSb로부터 InAs 로 모든 밴드간 터널링 통로는 전체의 터널 접합 상에서 동시에 온 상태로 되는데, 이는 전기장이 게이트 산화물에 직교하고, 터널 접합 전체에서 일정하기 때문이다. 이는 매우 갑작스러운 터널 온셋 및 급격한 서브 임계 스윙을 허용한다.
트랜지스터의 온-전류는 소자의 풋 프린트를 증가시키지 않고, 증가될 수 있다. 이는 수직 소스 및 수직 드레인의 높이를 증가시킴으로써 소스-드레인 터널 접합의 영역을 증가시킴으로써 달성된다.
수직 터널링 전계 효과 트랜지스터(100)
반도체 기판(101)
소스 컨택(102)
드레인 컨택(103)
유전체 분리층(104)
게이트 유전체층(105)
게이트층(106)
수직 드레인 영역(107)
제1드레인부(107a)
제2드레인부(107b)
제2드레인부(107b)의 제3드레인부(107c)
수직 코어영역(150)
수직 코어 영역의 도핑부(171)
수직 소스 영역(108)
수직 코어 영역의 도핑되지 않은 부분(170)
수직 코어영역(150)의 상면(109)
절연 물질(110)
전이층(120)
게이트 유전체 물질(125) 층
게이트 물질(126) 층
반도체 드레인 물질(127) 층
인터레이어 유전체 물질(129)
인터레이어 유전체 물질(130)
유전체 물질(131)
버퍼층(132)
캐비티(140)
개구, 홀(160)
보조 소스층(190)
활성 영역(300)
활성 영역 폭(300W)
활성 영역 높이(300H)
개구 영역(161)
게이트 구조체의 상면(112)

Claims (15)

  1. 반도체 기판(101)으로부터 수직으로 연장되는 수직 코어 영역(150) - 상기 수직 코어 영역(150)은 상면(109)을 가지며 도핑된 외측부(171) 및 중앙부(170)로 이루어짐 - ;
    상기 수직 코어 영역(150)의 상기 도핑된 외측부(171)를 포함하는, 반도체 코어 물질의 수직 소스 영역(108);
    종축 방향에 따라, 제1드레인부(107a) 및 제2드레인부(107b)를 포함하는 반도체 드레인 물질의 수직 드레인 영역(107) - 상기 제1드레인부(107a)는 상기 수직 소스 영역(108)을 직접 둘러싸거나, 상기 제1드레인부(107a)의 2개의 하위부 사이에 상기 수직 소스 영역(108)을 직접 개재하고, 상기 제2드레인부(107b)는 상기 제1드레인부(107a)의 상부에 직접 위치하고 접촉함 - ;
    상기 수직 드레인 영역(107)의 상기 제1드레인부(107a)의 바로 옆의 게이트 유전체층(105);
    상기 게이트 유전체층(105) 바로 옆의 게이트층(106);
    상기 게이트층(106) 및 게이트 유전체층(105) 상부로 연장되는 상기 제2드레인부(107b);
    제3드레인부(107c)에 직접 연결되는 드레인 컨택(103) - 상기 제3드레인부(107c)는 상기 수직 드레인 영역(107)의 상기 제2드레인부(107b)의 상부에 존재함 - ;
    상기 수직 소스 영역(108)에 전기적으로 결합되는 소스 컨택(102); 및
    상기 게이트층(106)에 전기적으로 결합되는 게이트 컨택;
    을 포함하는 수직 터널링 전계 효과 트랜지스터(100).
  2. 제1항에 있어서,
    상기 반도체 코어 물질은 상기 반도체 드레인 물질과 다른 물질인, 수직 터널링 전계 효과 트랜지스터(100).
  3. 제1항 또는 제2항에 있어서,
    상기 수직 코어 영역(150)의 상기 중앙부(170)는 상기 도핑된 외측부(171)와 동일하게 도핑되고, 상기 수직 소스 영역(108)은 상기 수직 코어 영역(150)의 상기 도핑된 중앙부(170)를 더 포함하는, 수직 터널링 전계 효과 트랜지스터(100).
  4. 제1항 또는 제2항에 있어서,
    상기 드레인 컨택(103)과 상기 수직 소스 영역(108) 사이에 분리 영역(131, 132)을 더 포함하는 수직 터널링 전계 효과 트랜지스터(100).
  5. 제4항에 있어서,
    상기 제3드레인부(107c)는 상기 분리 영역(131, 132) 상에 직접 접촉해서 위치하는, 수직 터널링 전계 효과 트랜지스터(100).
  6. 제1항 또는 제2항에 있어서,
    상기 반도체 기판(101)과 상기 수직 드레인 영역(107) 사이 및 상기 반도체 기판(101)과 게이트 유전체층(105) 사이에 유전체 분리층(104)을 더 포함하는 수직 터널링 전계 효과 트랜지스터(100).
  7. 제1항 또는 제2항에 있어서,
    상기 수직 코어 영역(150)은 나노 구조체인, 수직 터널링 전계 효과 트랜지스터(100).
  8. 반도체 기판(101)을 제공하는 단계;
    상기 반도체 기판(101)으로부터 수직으로 연장되는 수직 코어 영역(150) - 상기 수직 코어 영역(150)은 상면(109), 외측부(171) 및 중앙부(170)를 포함함 - 을 제공하는 단계;
    적어도 상기 수직 코어 영역(150)의 상기 외측부(171)를 도핑함으로써 수직 소스 영역(108)을 제공하는 단계;
    종축 방향에 따라 제1드레인부 (107a) 및 상기 제1드레인부(107a) 상부에 위치하고 접촉하는 제2드레인부(107b)를 포함하는 수직 드레인 영역(107)을 제공하는 단계 - 상기 제1드레인부(107a)는 상기 수직 소스 영역(108)을 직접 둘러싸거나, 상기 제1드레인부(107a)의 2개의 하위부 사이에 상기 수직 소스 영역(108)을 직접 개재함 - ;
    상기 수직 드레인 영역(107)의 상기 제1드레인부(107a)의 바로 옆에 게이트 유전체층(105)을 제공하는 단계;
    상기 게이트 유전체층(105) 바로 옆에 게이트층(106)을 제공하는 단계;
    상기 수직 소스 영역(108)과 드레인 컨택(103) 사이에 분리 영역(131, 132)을 제공하는 단계;
    제3드레인부(107c)에 상기 드레인 컨택(103)을 제공하는 단계 - 상기 제3드레인부(107c)는 상기 수직 드레인 영역(107)의 상기 제2드레인부(107b)의 상부에 존재함 - ;
    상기 수직 소스 영역(108)에 소스 컨택(102)을 제공하는 단계; 및
    상기 게이트층(106)에 게이트 컨택을 제공하는 단계;
    를 포함하는 수직 터널링 전계 효과 트랜지스터(100)의 제조방법.
  9. 제8항에 있어서,
    상기 수직 소스 영역(108)을 제공하는 단계는 상기 수직 코어 영역(150)의 상기 중앙부(170)를 상기 도핑된 외측부(171)와 동일하게 도핑하는 단계를 더 포함하는, 수직 터널링 전계 효과 트랜지스터(100)의 제조방법.
  10. 제8항 또는 제9항에 있어서,
    상기 수직 소스 영역(108)을 제공하는 단계는 전이층(120) 또는 보조 소스층(190)을, 상기 수직 코어 영역(150)의 측벽을 따라 제공하는 단계를 더 포함하는, 수직 터널링 전계 효과 트랜지스터(100)의 제조방법.
  11. 제8항 또는 제9항에 있어서,
    상기 반도체 기판(101)과 상기 수직 드레인 영역(107) 사이 및 상기 반도체 기판(101)과 게이트 유전체층(105) 사이에 유전체 분리층(104)을 제공하는 단계를 더 포함하는 수직 터널링 전계 효과 트랜지스터(100)의 제조방법.
  12. 제8항 또는 제9항에 있어서,
    상기 수직 코어 영역(150)을 제공하는 단계는 상기 반도체 기판(101) 상에 나노 구조체를 제공하는 단계를 포함하는, 수직 터널링 전계 효과 트랜지스터(100)의 제조방법.
  13. 제8항 또는 제9항에 있어서,
    상기 수직 드레인 영역(107)을 제공하는 단계, 상기 게이트 유전체층(105)을 제공하는 단계, 상기 게이트층(106)을 제공하는 단계는,
    상기 수직 코어 영역(150)의 상면(109) 상 및 측벽을 따라 반도체 드레인 물질(127)의 층을 제공하는 단계;
    상기 반도체 드레인 물질(127) 층 상에 게이트 유전체 물질(125)의 층을 제공하는 단계;
    상기 게이트 유전체 물질(125) 층 상에 게이트 물질(126)의 층을 제공하는 단계;
    상기 게이트 유전체 물질 (125) 층의 일부 및 상기 게이트 물질(126) 층의 일부를 제거하여 상기 게이트 유전체층(105) 및 게이트층(106)을 형성하는 단계
    를 포함하는 수직 터널링 전계 효과 트랜지스터(100)의 제조방법.
  14. 제13항에 있어서,
    상기 게이트 유전체층(105) 및 게이트층(106)을 형성한 후, 상기 드레인 물질(127)의 층의 일부를 패터닝해서, 상기 수직 드레인 영역(107)을 형성하는 단계,
    를 포함하는 수직 터널링 전계 효과 트랜지스터(100)의 제조방법.
  15. 제8항 또는 제9항에 있어서,
    상기 수직 코어 영역(150)을 제공하는 단계는 상기 반도체 기판(101) 상에 반도체 소스 물질을 제공하는 단계 및 상기 수직 드레인 영역(107)을 제공하는 단계 후 상기 반도체 소스 물질의 일부를 제거해서 캐비티(140)를 남기는 단계를 포함하는,
    수직 터널링 전계 효과 트랜지스터(100)의 제조방법.
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