KR20030085013A - 분자 전자 장치를 제조하는 방법, 장치 및 메모리 시스템 - Google Patents
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Abstract
프로세싱 동안에 전자 장치의 활성 분자층의 완전성을 보존하는 분자 전자 장치의 제조 프로세스가 개시된다. 일 측면에서, 상부 배선층의 패터닝 동안에 바닥 배선층과 상부 배선층 사이에 끼워지는 분자층을 열화로부터 보호하기 위해 장벽층이 제공된다. 이 제조 프로세스로부터 형성되는 분자 전자 장치 구조체 및 메모리 시스템이 개시된다.
Description
다수의 상이한 분자 장치 로직 및 메모리 장치가 제안되어 왔다.
예를 들면, 하나의 분자 전자 장치 구조체에 있어서, 분자층(예를 들면, 랭뮤어-블로젯(Langmuir-Blodgett) 필름)은 한 쌍의 전기적으로 도통하는 층들(가령, 한 쌍의 금속층, 금속 층과 도핑된 반도체층 또는 한 쌍의 도핑된 반도체층) 사이에 끼워진다. 분자층은, 터널 정크션 장치 또는 스위칭 장치로서 구성될 수 있는 금속-절연체-금속(metal-insulator-metal, MIM) 구조체, 또는 전자 발광(electroluminescent) 장치로서 구성될 수 있는 금속-절연체-반도체(metal-insulator-semiconductor, MIS) 구조체로 사용될 수 있는 얇은 절연 필름으로서 작용한다.
미국 특허 제 6,128,214호는 나노미터 규모(nanometer-scale) 장치의 2차원 어레이로부터 형성되는 분자 배선 크로스바 메모리(molecular wire crossbar memory, MWCM) 시스템으로서 구성되는 또 다른 분자 전자 장치 구조를 개시한다. 각각의 MWCM 장치는 교차된 배선의 쌍의 교차점(또는 정크션)에서 형성되는데, 여기서 적어도 하나의 분자 커넥터 종류는 교차된 배선의 쌍 사이에서 쌍안정(bi-stable) 분자 스위치로서 동작한다. 결과적으로 장치 구조는 저항, 다이오드 또는 비대칭 비선형 저항으로서 구성될 수 있다. 각각의 MWCM 장치의 상태는 상대적으로 높으나 파괴적이지 않은(non-destructive) 상태 변경 전압을 인가함으로써 변경될 수 있고, 상태 변경 전압이 아닌 전압(a non-state-changing voltage)으로 감지될 수 있다.
다른 분자 전자 장치들도 제안되어 왔다.
본 출원은 James R. Heath 등에 의해 출원되고 "Chemically Synthesized and Assembled Electronic Devices,"라 명명되며 본 명세서에 참조로서 통합되어 있는 미국 출원 제 09/282,048호에 관한 것이다.
본 발명은 분자 전자 장치를 제조하는 시스템 및 방법에 관한 것이다.
도 1은 두 개의 교차된 전기적 전도성 배선 사이에 끼워지는 적어도 하나의 전기적으로 어드레싱 가능한 분자 종류로 형성되는 분자 전자 장치의 개략적 투시도,
도 2는 도 1의 분자 전자 장치를 제조하기 위한 프로세스의 순서도,
도 3a 및 3b는 기판 위에 증착되는 패터닝된 바닥 배선층의 개략적 수직 단면 측면도,
도 4a 및 4b는 도 3a 및 3b의 패터닝된 바닥 배선층 위에 증착되는 패터닝된 복합층의 개략적 수직 단면 측면도,
도 5a 및 5b는 도 4a 및 4b의 패터닝된 복합층 위에 증착되는 분자층의 개략적 수직 단면 측면도,
도 6a 및 6b는 도 5a 및 5b의 분자층 위에 증착되는 전기적 전도성 층의 개략적 수직 단면 측면도,
도 7a 및 7b는 분자 전자 장치의 상부 배선층을 정의하기 위해 패터닝되는 도 6a 및 6b의 전기적 전도성 층의 개략적 수직 단면 측면도,
도 8은 도 7a 및 7b의 분자 전자 장치에 대응하는 장치의 어레이를 포함하는 저항성 크로스바 메모리 구조체의 회로도.
발명의 개요
본 발명은 프로세싱 동안에 전자 장치의 활성 분자층의 완전성(integrity)을 보존하는 분자 전자 장치를 제조하기 위한 신규의 프로세스를 특징으로 한다. 이에 더하여, 본 발명은 이러한 제조 프로세스로 형성되는 신규의 분자 전자 장치 구조체 및 신규의 메모리 시스템을 특징으로 한다.
일 측면에서, 본 발명은 장벽층이 제공되어, 바닥 배선층과 상부 배선층 사이에 끼워지는 분자층이 상부 배선층의 패터닝 동안, 열화(degradation)로부터 보호하는 분자 전자 장치 제조 방법을 특징으로 한다.
본 발명의 실시예는 하나 이상의 다음 특징들을 포함한다.
분자층 및 상부 배선층은 바람직하게, 분자 전자 장치를 정의하는 영역 내의 장벽층 두께보다 작은 결합 두께를 갖는다.
상부 배선층은 바람직하게, 장벽 층 위에 리프트오프(lift-off)층을 증착시키고, 그 분자층 및 리프트오프층 위에 전기적으로 전도성 층을 증착시키고, 그 리프트오프층을 용해시킴으로써 패터닝된다. 바람직하게, 리프트오프층은 장벽층과 다른 용해 특성을 갖는다. 리프트오프층은 바람직하게, 장벽층이 실질적으로 용해되지 않는(insoluable) 용제(solvent)를 이용하여 용해된다. 소정의 실시예에서, 리프트오프층은 폴리머(가령, PMMA)를 포함하고, 장벽층은 상이한 폴리머(가령, PDMS)를 포함할 수 있다. 이들 실시예에서, 리프트오프층은 아세톤에서 용해될 수 있다. 다른 실시예에서, 리프트오프층은 폴리머를 포함할 수 있고, 장벽층은 무기의(inorganic) 전기 절연체를 포함할 수 있다.
본 발명의 또 다른 측면에서, 분자 전자 장치는 다음과 같이 제조된다. 패터닝된 바닥 배선층은 기판 위에 증착된다. 리프트오프층 및 하위 장벽층을 포함하는 복합층이 이 패터닝된 바닥 배선층 위에 증착된다. 바닥 배선층이 리프트오프층 및 장벽층을 통해 노출되는 장치 영역을 정의하기 위해 복합층이 패터닝된다. 분자층 및 상부 배선층은 패터닝된 복합층 및 노출된 바닥 배선층 위에 증착된다. 분자층 및 상부 배선층은 장치 영역을 정의하는 장벽층의 두께보다 작은 결합된 두께를 장치 영역 내에서 갖는다. 상부 배선층은, 장벽층이 실질적으로 용해되지 않는 용매로 리프트오프층을 용해시킴으로써 패터닝된다.
또한, 본 발명은 바닥 배선층, 장치 영역 내의 바닥 배선층 위에 증착되는 분자층, 장치 영역 내의 분자층 위에 증착되는 상부 배선층 및 장벽층을 포함하는 분자 전자 장치를 특징으로 한다. 장벽층은 장치 영역을 정의하고, 분자층과 상부 배선층의 결합된 두께보다 큰 두께를 갖는다.
또 다른 측면에서, 본 발명은 위의 문단에서 설명된 분자 전자 장치에 대응하는 장치의 어레이를 포함하는 분자 메모리 시스템을 특징으로 한다.
본 발명의 다른 특징들 및 이점들은 도면 및 청구의 범위를 포함하는 다음 설명으로부터 명백해질 것이다.
다음 설명에서, 동일한 요소들을 식별하기 위해 동일한 참조 번호가 사용된다. 게다가, 도면은 예시적인 실시예의 주요 특징들을 개략적으로 도시하는 것으로 의도된다. 도면은 실제의 실시예의 모든 특징들이나 도시된 요소들의 상대적 크기를 도시하지 않는 것으로 의도되며 축척대로 도시되지 않는다.
도 1을 참조하면, 일 실시예에서, 분자 전자 장치(10)는 0이 아닌 각으로 교차된 두 개의 전기적 도통 배선(12, 14)을 포함한다. 각각의 배선(12, 14)은 금속 또는 도핑된 반도체 금속으로부터 형성될 수 있다. 쌍안정(bi-stable) 분자 또는 분자 화합물의 층(16)(심볼 R에 의해 표시됨)은 배선(12, 14) 사이에 끼워진다. 배선(12, 14)의 교차점(또는 정크션)에 위치되는 특정 분자 또는 분자들(18)(심볼Rs에 의해 표시됨)은 스위치 분자로서 작용하고 분자 전자 장치(10)의 활성부에 대응한다. 동작시, 분자 전자 장치(10)의 상태는, 배선(12, 14)을 가로 지르며 상대적으로 높은 상태 변경 전압을 인가함으로써 변경될 수 있다. 상태 변경 전압의 크기는 스위치 분자(18)를 산화 또는 환원시키기에 충분하다. 스위치 분자(18)는, 하나의 분자 종류가 산화(또는 환원)될 때, 다른 분자 종류가 환원(또는 산화)되도록 협력하여 전하를 밸런싱하는 분자 종류의 산화 환원 반응(redox) 쌍을 포함한다. 동작시, 일 예에서, 하나의 분자 종류는 환원될 수 있고 연관된 분자 종류(그 산화 환원 반응 쌍의 다른 반)는 환원될 수 있다. 또 다른 예에서, 하나의 분자 종류는 환원될 수 있고, 배선(12, 14) 중 하나는 산화될 수 있다. 제 3 예에서, 하나의 분자 종류는 산화될 수 있고, 배선(12, 14) 중 하나는 환원될 수 있다. 제 4 예에서, 하나의 배선은 산화될 수 있고, 다른(the other) 배선과 연관되는 산화물은 환원될 수 있다. 이들 예의 각각에서, 산화 또는 환원은 두 개의 배선 사이에 터널링 거리 또는 터널링 장벽에 영향을 주어, 배선 정크션을 건너 전하 전달의 레이트를 급격히 변화시킨다. 이러한 전자 기능성은, 분자 전자 장치(10)가 전기 스위치로서 동작하기 위한 기초로써의 역할을 한다.
분자 전자 장치(10)의 일반적 특징에 관한 추가 세부사항들은 미국 특허 제 6,128,214호로부터 얻을 수 있고, 이는 참조에 의해 본 명세서에 통합되어 있다.
이상에서 언급했듯이, 분자 전자 장치(10)는 활성 분자층(18)의 완전성을 보존하는 방법으로 제조될 수 있다. 도 2~8b를 참조하면, 일 실시예에서, 분자 전자장치(10)는 다음과 같이 제조될 수 있다.
도 2, 3a 및 3b를 먼저 참조하면, 패터닝된 바닥 배선층(12)은 기판(20) 위에 증착될 수 있다(단계(22)). 바닥 배선층(12)은 전기적으로 도통하는 금속 또는 도핑된 반도체 물질로부터 형성될 수 있고, 물리적 필름 증착 프로세스(가령, 자전관 스퍼터링(magnetron sputtering) 또는 전자빔 증착) 또는 화학적 필름 증착 프로세스(가령, 화학적 베이퍼 증착)를 포함하는 통상의 박막 증착 프로세스에 의해 기판(20) 상으로 증착될 수 있다. 기판(20)은 절연 물질, 가령, 반도체 기판 상에 형성되는 산화층(가령, 실리콘 기판 상에 형성되는 실리콘 이산화물(SiO2)층) 또는 사파이어(sapphire)로부터 형성될 수 있다. (가령, 리소그래피에 의한)패터닝 후에, 바닥 배선층(12)은, 0.01~0.1㎛ 범위의 두께 크기 및 1nm로부터 수 마이크론에 걸치는 범위 내의 폭 크기를 가질 수 있다.
도 4a 및 4b를 참조하면, 리프트오프층(26) 및 하위 장벽층(28)을 포함하는 복합층(24)은 바닥 배선층(12) 위에 증착되고 패터닝되어 장치 영역(30)을 정의한다(도 2의 단계(32)). 리프트오프층(26) 및 장벽층(28)은 상이한 물질로부터 형성된다. 특히, 리프트오프층(26) 및 장벽층(28)은 상이한 용해성을 갖는 물질로부터 형성되어 장벽층(28)이 실질적으로 용해되지 않는 용매에서 리프트오프층(26)이 용해되게 된다. 리프트오프층(26)은 폴리머(가령, PMMA(poly-methyl methacrylate))로부터 형성될 수 있고, 장벽층은 상이한 폴리머(가령, PDMS(polydimethysiloxane)) 또는 무기의(inorganic) 절연체(가령, SiO2, Si3N4또는AlOx와 같은 산화물))로부터 형성될 수 있다. PMMA 및 PDMS와 같은 폴리머층은 증착되고 통상의 리소그래피 기술 가령, 광학적 리소그래피, 자외선 리소그래피, 전자빔 리소그래피 또는 임프린팅 리소그래피(imprinting lithography)에 의해 패터닝된다. 무기의 절연체층은 증착되어 통상의 리소그래피 기술(가령, 광학적 리소그래피, 자외선 리소그래피, 전자빔 리소그래피 또는 임프린팅 리소그래피) 또는 에치 패터닝 기술에 의해 패터닝된다.
도 5a~6b에 도시되듯이, 분자층(16) 및 전기적으로 도통하는 상부 배선층(14)은 패터닝된 복합층(24) 위에 배치된다(도 2의 단계(34)). 장치 영역(30)에서, 장벽층(28)의 두께는, 분자층(16)과 상부 배선층(14)이 결합된 두께보다 크게 선택된다. 아래에서, 상세히 설명되듯이, 장벽층(28)의 두께 및 용해성은 후속하는 상부 배선층(14)의 패터닝 동안에 분자층(16)을 열화로부터 보호한다.
분자층(16)은 서로 다른 다양한 쌍안정 분자 종류(가령, 미국 출원 제 09/282,048호에 도시되는 하나 이상의 로탁산(rotaxane) 분자)로부터 형성될 수 있다. 소정의 실시예에서, 선택된 분자 종류는 용매(테라히드로퓨란 (tetrahydro-furan))에서 용해되고, 랭뮤어 단층(Langmuir monolayer)으로서 마련되고, 복합층(24)과, 장치 영역(30) 내의 복합층(24)을 통해 노출되는 바닥 배선층(12)의 부분 위에 랭뮤어-블로젯(Langmuir-Blodgett) 단일의 분자 단층 필름(16)으로서 전이될 수 있다. 이와 다르게, 선택된 분자 박막은 자기 조립 단층 방법 또는 열 증착 프로세스에 의해 마련될 수 있다. 다른 실시예에서, 적절한 분자 종류가 기판(20) 상으로 직접 증착될 수 있다.
상부 배선층(14)은 전기적으로 도통하는 금속 또는 도핑된 반도체 물질로부터 형성될 수 있고, 물리적 필름 증착 프로세스(가령, 자전관 스퍼터링(magnetron sputtering) 또는 전자빔 증착) 또는 화학적 필름 증착 프로세스(가령, 화학적 베이퍼 증착)를 포함하는 통상의 박막 증착 프로세스에 의해 분자층(16) 상으로 증착될 수 있다.
도 7a 및 7b를 참조하면, 상부 배선층(14)은 배선층이 실질적으로 용해되지 않는 용제로 리프트오프층을 용해시킴으로써 패터닝된다(도 2의 단계(36)). 장벽층(28)이 분자층(16)과 상부 배선층(14)가 결합된 두께보다 두껍기 때문에, 장벽층(28)은 분자층(16)을 밀봉하고 발진 용제의 관입(intrusion)에 대해 보호하는데, 그렇지 않으면, 관입은 분자층(16)을 열화시키거나 완전히 파괴할 것이다. 결과적으로 분자 전자 장치(10)는 장치 영역(30)을 정의하고, 분자층(16)과 상부 배선층(14)이 결합된 두께보다 큰 두께를 갖는 장벽층(28)을 특징으로 한다. 분자 전자 장치(10)는 0.01~0.1㎛ 범위의 두께 크기 및 10nm 내지 수 마이크론(several micron) 범위의 측면 크기를 가질 수 있다.
예 1
일 실시예에서, 바닥 배선층(12)은 통상의 증착 및 리소그래피 패터닝 기술을 사용하여 상부 AlOx코팅(약 1~2nm 두께)을 갖는 알루미늄층(약 0.01~0.1㎛ 두께)으로부터 형성된다. 상부 배선층(14)은 전자빔 증착 기술에 의해 증착되는 티타늄층(약 1~5nm 두께) 및 상부 알루미늄층(약 0.01~0.1㎛ 두께)으로부터 형성된다. 바닥 배선층(12) 및 상부 배선층(14)은 약 10nm 내지 수 마이크론 범위의 폭 크기를 가질 수 있다.
분자층(16)은 1999년 3월 29일에 출원된 미국 출원 제 09/282,048호에 개시되는 로탁산 분자들 중 하나로부터 형성될 수 있다. 선택된 로탁산 분자는 용제(가령, 테라히드로퓨란)에서 용해되고, 28 밀리 뉴톤(milli-Newtons)/미터의 표면 압력으로 랭뮤어 단층으로서 마련되고, 복합층(24)과, 장치 영역(30) 내의 복합층(24)을 통해 노출되는 바닥 배선층(12)의 부분 위에 랭뮤어-블로젯(Langmuir-Blodgett) 단일의 분자 단층 필름(16)으로서 전이된다. 결과적으로 분자층은 약 5Å 내지 약 100Å의 두께를 갖는 0.1~100nm2/molecule의 표면 커버리지를 가질 수 있다.
장벽층(28)은 PDMS 층(약 0.01~1㎛ 두께)으로부터 형성되고, 리프트오프층(26)은 PMMA층(약 0.01~1㎛ 두께)으로부터 형성된다. 장벽층(28) 및 리프트오프층(26)은 통상의 광학적 리소그래피 프로세스 또는 통상의 임프린팅 리소그래피 프로세스에 의해 패터닝될 수 있다. 리프트오프층(26)은, 아세톤으로 리프트오프층(26)을 용해함으로써 상부 배선층(14)의 발진 패터닝 동안 선택적으로 제거된다(도 2의 단계(36)).
예 2
또 다른 실시예에서, 바닥 배선층(12)은 통상의 증착 및 리소그래피 패터닝 기술을 사용하여 상부 AlOx(약 1~2nm 두께)를 갖는 알루미늄층(약 0.01~0.1㎛ 두께)으로부터 형성된다. 상부 배선층(14)은 전자빔 증착 기술에 의해 증착되는 티타늄층(약 1~5nm 두께) 및 상부 알루미늄층(약 0.01~0.1㎛ 두께)으로부터 형성된다. 바닥 배선층(12) 및 상부 배선층(14)은 약 10nm 내지 수 마이크론(several micron) 범위의 폭 크기를 가질 수 있다.
분자층(16)은 1999년 3월 29일에 출원된 미국 출원 제 09/282,048호에 개시되는 로탁산 분자들 중 하나로부터 형성될 수 있다. 선택된 로탁산 분자는 용제(가령, 테트라드로퓨란)에 용해되고, 28 밀리 뉴톤/미터의 표면 압력으로 랭뮤어 단층으로서 마련되고, 복합층(24) 및, 장치 영역(30) 내의 복합층(24)을 통해 노출되는 바닥 배선층(12)의 부분 위에 랭뮤어-블로젯(Langmuir-Blodgett) 단일의 분자 단층 필름(16)으로서 전이된다. 결과적으로 분자층은 약 5Å 내지 약 50Å의 두께를 갖는 0.1~100nm2/molecule의 표면 커버리지를 가질 수 있다.
장벽층(28)은 실리콘 이산화물층(약 0.01~1㎛ 두께)으로부터 형성되고, 리프트오프층(26)은 PMMA층(약 0.01~1㎛ 두께)으로부터 형성된다. 장벽층(28) 및 리프트오프층(26)은 각각 통상의 리소그래피 및 에칭 기술에 의해 패터닝될 수 있다. 리프트오프층(26)은, 아세톤으로 리프트오프층(26)을 용해함으로써 상부 배선층(14)의 발진 패터닝 동안 선택적으로 제거된다(도 2의 단계(36)).
분자층(16)을 위해 선택되는 분자 또는 물질에 따라, 분자 전자 장치(10)는 서로 다른 다양한 전기 스위칭 기능부로 작용할 수 있는데, 이 기능부는 바닥 배선층(12)과 상부 배선층(14)을 제어 가능하게 접속 또는 접속 해제하기 위해 사용될 수 있다. 분자 전자 장치는 단일 구성 가능 또는 재구성 가능일 수 있다. 단일 구성 가능한 실시예에서, 분자 전자 장치(10)의 초기 상태는 열리거나 닫힌 상태일 수 있다. 분자 전자 장치(10)를 특정 임계 전압 위로 전기적으로 바이어싱함으로써, 활성 물질 혹은 분자(18)는 산화 또는 환원되고 장치의 초기 상태를 영구적으로 역전시켜(reverse), 장치의 스위칭 상태를 비가역적으로(irreversibly) 개폐할 수 있다. 재구성 가능한 실시예에서, 스위칭 장치는, 선택된 활성 물질 혹은 분자(18)를 가역적으로(reversibly) 산화 및 환원시키는 적당함 임계 전압 위로 인가 전압의 극성 및 크기를 순환함(cycling)으로써 여러번 개폐할 수 있다.
일반적으로, 바닥 배선층(12)과 상부 배선층(14) 사이에 형성되는 전기 접합부의 유형은 배선층(12, 14) 및 분자층(16)을 형성하는 물질에 따라 다르다. 표 1은 상이한 장치 물질 조합으로부터 획득될 수 있는 전기 스위칭 기능부의 다양한 유형을 나타낸다.
도 8을 참조하면, 일 실시예에서, 분자 전자 장치(10)는, 다수의 행 및 다수의 열로 배치되는 복수 개의 메모리 셀(42)을 포함하는 저항성 분자 배선 크로스바 메모리(40)로 구현될 수 있다. 각각의 메모리 셀(42)은 제각기의 바닥 배선 라인(44, 46, 48, 50) 및 제각기의 상부 배선 라인(52, 54, 56, 58) 사이에 결합되는 분자 전자 장치(10)를 포함한다. 메모리 셀을 가로지르는 전압은, 그 사이에 메모리 셀이 결합되는, 바닥 배선 라인 및 상부 배선 라인에 인가되는 전압에 의해 결정된다. 제어 회로(60)는 메모리 셀 어레이(40) 내의 하나 이상의 메모리 셀(42)로부터 어드레싱(선택)하고, 셀 내로 정보를 프로그래밍하고, 그 정보를 판독하도록 구성된다. 분자 전자 장치(10)는 바닥 및 상부 배선 라인 사이에 끼워지는 분자(18)의 전기적 환원 또는 산화에 의해 활성화된다. 이러한 실시예에서, 분자층(16)의 분자는 전압 곡선(voltammogram)에서 큰 이력 현상(hysteresis)을 갖도록 선택되어서 스위치는 상대적으로 높은 전압에서 산화될 수 있고, 그 상태는 하위 전압에서 판독될 수 있게 된다. 스위치가 (전기 화학적으로) 닫힐 때, 접속하는 배선들 사이의 저항은 낮으며, 이는 "1"의 로직 레벨에 대응할 수 있다. 스위치가 열릴 때, 저항은 높으며, 이는 "0"의 로직 레벨에 대응할 수 있다. 저항성 분자 크로스바 메모리의 동작에 관한 다른 세부사항들은 미국 특허 제 6,128,214호로부터 얻을 수 있다.
다른 실시예들은 청구의 범위 내에 포함된다. 예를 들면, 저항성 분자 배선 크로스바 메모리에 더하여, 다른 분자 배선 크로스바 메모리 실시예들은 표 1에 식별되는 다른 스위칭 기능부들 중 하나를 제공하도록 구성되는 분자 전자 장치의 어레이를 포함할 수 있다. 이에 더하여, 위에서 설명한 분자 전자 장치는 하나 이상의 로직(메모리와 반대) 기능을 수행하도록 설계되는 회로로 구현될 수 있다.
또 다른 실시예들이 청구의 범위 내에 포함된다.
Claims (20)
- 분자 전자 장치를 제조하는 방법에 있어서,바닥 배선층과 상부 배선층 사이에 끼워지는 분자층을 상기 상부 층의 패터닝 동안 열화로부터 보호하기 위해 장벽 층을 제공하는 단계를 포함하는 분자 전자 장치 제조 방법.
- 제 1 항에 있어서,상기 분자층과 상기 상부 배선층이 결합된 두께는 상기 분자 전자 장치를 정의하는 영역 내의 장벽 층보다 작은분자 전자 장치 제조 방법.
- 제 1 항에 있어서,상기 상부 배선층은 상기 장벽 층 위에 발진(lift-off) 층을 증착시키고,상기 분자층 및 상기 리프트오프층 위에 전기적으로 전도성 층을 증착시키고,상기 리프트오프층을 용해시킴으로써 패터닝되는분자 전자 장치 제조 방법.
- 제 3 항에 있어서,상기 리프트오프층은 장벽 층과 상이한 용해성을 갖는 분자 전자 장치 제조 방법.
- 제 4 항에 있어서,상기 리프트오프층은 상기 장벽층이 실질적으로 용해되지 않는(insoluable) 용제(solvent)로 용해되는 분자 전자 장치 제조 방법.
- 제 3 항에 있어서,상기 리프트오프층은 폴리머를 포함하고,상기 장벽 층은 상이한 폴리머를 포함하는 분자 전자 장치 제조 방법.
- 제 6 항에 있어서,상기 리프트오프층은 PMMA를 포함하고,상기 장벽 층은 PDMS를 포함하는 분자 전자 장치 제조 방법.
- 제 7 항에 있어서,상기 리프트오프층은 아세톤(acetone)으로 용해되는 분자 전자 장치 제조 방법.
- 제 3 항에 있어서,상기 리프트오프층은 폴리머를 포함하고,상기 장벽층은 무기의(inorganic) 전기 절연체를 포함하는 분자 전자 장치 제조 방법.
- 제 1 항에 있어서,상기 장벽 층은 전기 절연체를 포함하는 분자 전자 장치 제조 방법.
- 제 10 항에 있어서,상기 장벽 층은 폴리머를 포함하는 분자 전자 장치 제조 방법.
- 제 11 항에 있어서,상기 장벽 층은 PDMS를 포함하는 분자 전자 장치 제조 방법.
- 제 11 항에 있어서,상기 장벽 층은 무기의 전기 절연체를 포함하는 분자 전자 장치 제조 방법.
- 분자 전자 장치를 제조하는 방법에 있어서,기판 위에 패터닝된 바닥 배선층을 증착시키는 단계와,패터닝된 바닥 배선층 위에 리프트오프층 및 하위 장벽층을 포함하는 복합층 을 증착시키고, 상기 복합층은 상기 리프트오프층 및 상기 장벽층을 통해 노출되는 장치 영역을 정의하기 위해 패터닝되는 단계와,상기 패터닝된 복합층 및 상기 노출된 바닥 배선층 위에 분자층 및 상부 배선층을 증착시키되, 상기 장치 영역 내에서의 결합된 두께가 상기 장치 영역을 정의하는 상기 장벽층보다 작게 증착시키는 단계와,상기 장벽층이 실질적으로 용해되지 않는 용제를 이용하여 상기 리프트오프층을 용해시킴으로써 상기 상부 배선층을 패터닝하는 단계를 포함하는 분자 전자 장치 제조 방법.
- 제 14 항에 있어서,상기 리프트오프층은 폴리머를 포함하고,상기 장벽층은 상이한 폴리머를 포함하는 분자 전자 장치 제조 방법.
- 제 15 항에 있어서,상기 리프트오프층은 PMMA를 포함하고,상기 장벽층은 PDMS를 포함하는 분자 전자 장치 제조 방법.
- 제 14 항에 있어서,상기 리프트오프층은 폴리머를 포함하고,상기 장벽층은 PDMS를 포함하는 분자 전자 장치 제조 방법.
- 제 14 항에 있어서,상기 리프트오프층은 아세톤으로 용해되는 분자 전자 장치 제조 방법.
- 분자 전자 장치에 있어서,바닥 배선층과,장치 영역 내의 상기 바닥 배선층 위에 증착되는 분자층과,상기 장치 영역 내의 상기 분자층 위에 증착되는 상부 배선층과,상기 장치 영역을 정의하고 상기 분자층과 상기 상부 배선층이 결합된 두께보다 큰 두께를 갖는 장벽층을 포함하는 분자 전자 장치.
- 분자 메모리 시스템에 있어서,분자 전자 장치의 어레이를 포함하되,각각의 분자 전자 장치는바닥 배선층과,장치 영역 내의 상기 바닥 배선층 위에 증착되는 분자층과,상기 장치 영역 내의 사익 분자층 위에 증착되는 상부 배선층과,상기 장치 영역을 정의하고 상기 분자층과 상기 상부 배선층이 결합된 두께보다 큰 두께를 갖는 장벽층을 포함하는 분자 메모리 시스템.
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Cited By (1)
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