JPH07120792B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07120792B2 JPH07120792B2 JP62222414A JP22241487A JPH07120792B2 JP H07120792 B2 JPH07120792 B2 JP H07120792B2 JP 62222414 A JP62222414 A JP 62222414A JP 22241487 A JP22241487 A JP 22241487A JP H07120792 B2 JPH07120792 B2 JP H07120792B2
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- Japan
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- layer
- current channel
- superlattice
- gaas
- semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体材料を用いた高速で動作する電
解効果トランシスタのためのエピタキシャル結晶基板の
改良に関する。
解効果トランシスタのためのエピタキシャル結晶基板の
改良に関する。
〔従来の技術〕 化合物半導体、特にGaAsを主体材料とするショットキー
障壁型電界効果トランジスタは、従来のSiバイポーラト
ランジスタに比べて高速動作が可能であるため高周波帯
の低雑音素子や高出力素子として広く利用され、さら
に、最近選択ドープのヘテロ接合を持ち、電流チャネル
として二次元電子ガスを利用した電界効果トランジスタ
が提案されている。これらの素子は、エピタキシャル結
晶基板を用いて製造され、結晶層構造が素子の特性を決
める重要な要因となっている。
障壁型電界効果トランジスタは、従来のSiバイポーラト
ランジスタに比べて高速動作が可能であるため高周波帯
の低雑音素子や高出力素子として広く利用され、さら
に、最近選択ドープのヘテロ接合を持ち、電流チャネル
として二次元電子ガスを利用した電界効果トランジスタ
が提案されている。これらの素子は、エピタキシャル結
晶基板を用いて製造され、結晶層構造が素子の特性を決
める重要な要因となっている。
第４図に通常のショットキー障壁型電界効果トランジス
タのゲート電極直下部のエピタキシャル結晶基板の断面
を示す。結晶層構造としては、半絶縁性半導体基板41上
に不純物を添加しない高純度のバッファー層42,キャリ
アが走行する２次元電子ガス43及び、バッファー層42よ
り電子親和力が大きく、かつ２次元電子ガス43へ電子を
供給するために不純物を添加した電子供給層44をショッ
トキーゲート電極45によって電流チャネルとしての２次
元電子ガス43中の電子濃度を制御している。
タのゲート電極直下部のエピタキシャル結晶基板の断面
を示す。結晶層構造としては、半絶縁性半導体基板41上
に不純物を添加しない高純度のバッファー層42,キャリ
アが走行する２次元電子ガス43及び、バッファー層42よ
り電子親和力が大きく、かつ２次元電子ガス43へ電子を
供給するために不純物を添加した電子供給層44をショッ
トキーゲート電極45によって電流チャネルとしての２次
元電子ガス43中の電子濃度を制御している。
また、これらの電界効果トランジスタは超高周波帯（10
GHz以上）での特性向上を目的としてゲート電極長を0.5
μｍ以下とする場合が多く、0.1μｍのゲート電極長の
ものも研究段階では実現している。
GHz以上）での特性向上を目的としてゲート電極長を0.5
μｍ以下とする場合が多く、0.1μｍのゲート電極長の
ものも研究段階では実現している。
ところが、上述した従来の電界効果トランジスタではゲ
ート電極長が0.5μｍ以下になると、ショートチャネル
効果が顕著に現われピンチオフ電圧が変動する。したが
てショートチャネル効果によりゲート電極長のバラツキ
が各素子間のピンチオフ電圧のバラツキに影響し、これ
らの素子を集積化したICの歩留りを著しく悪化させる。
ート電極長が0.5μｍ以下になると、ショートチャネル
効果が顕著に現われピンチオフ電圧が変動する。したが
てショートチャネル効果によりゲート電極長のバラツキ
が各素子間のピンチオフ電圧のバラツキに影響し、これ
らの素子を集積化したICの歩留りを著しく悪化させる。
また、低雑音ディスクリート素子として利用する場合
に、ショートチャネル効果が現われると相互コンダクタ
ンスの圧縮現象が生じる雑音指数を増加させ、期待され
た高性能が得られなくなる。
に、ショートチャネル効果が現われると相互コンダクタ
ンスの圧縮現象が生じる雑音指数を増加させ、期待され
た高性能が得られなくなる。
この現象はゲート電極長がサブミクロンオーダーになる
とゲート電極直下が高電界となり、高エネルギー状態の
電子が容易に電流チャネル層からしみ出しチャネル層下
を走行する様になることが原因であると考えられる。
とゲート電極直下が高電界となり、高エネルギー状態の
電子が容易に電流チャネル層からしみ出しチャネル層下
を走行する様になることが原因であると考えられる。
本発明によれば、電子の量子力学的波長と同程度かそれ
以下の膜厚を有し、電子親和力の異なる２種類の不純物
を添加しない半導体薄膜を交互に２層以上積層した超格
子と、この超格子上に形成され、この超格子の平均的な
電子親和力よりも大きな電子親和力を有し、不純物を添
加しない第１半導体層と、この第１半導体層上に形成さ
れた、第１半導体層内またはその上に形成された電子チ
ャネルと、該電子チャネルの電導度を制御する電極とを
有する半導体装置を得る。
以下の膜厚を有し、電子親和力の異なる２種類の不純物
を添加しない半導体薄膜を交互に２層以上積層した超格
子と、この超格子上に形成され、この超格子の平均的な
電子親和力よりも大きな電子親和力を有し、不純物を添
加しない第１半導体層と、この第１半導体層上に形成さ
れた、第１半導体層内またはその上に形成された電子チ
ャネルと、該電子チャネルの電導度を制御する電極とを
有する半導体装置を得る。
すなわち、上記した従来の問題点を解決するためには、
電流チャネル層から電荷キャリアが電流チャネル下に注
入されることをおさえることが必要となる。
電流チャネル層から電荷キャリアが電流チャネル下に注
入されることをおさえることが必要となる。
一つの方法として電流チャネル下に電気的なポテンシャ
ルの障壁を形成し、電荷キャリアの注入を抑えることが
考えられる。すなわち、電子を電荷キャリアとする素子
では電流チャネル層下に、電流チャネル層となる半導体
よりも電子親和力の小さな半導体層を形成することであ
る。
ルの障壁を形成し、電荷キャリアの注入を抑えることが
考えられる。すなわち、電子を電荷キャリアとする素子
では電流チャネル層下に、電流チャネル層となる半導体
よりも電子親和力の小さな半導体層を形成することであ
る。
しかしながら、異なる半導体は接合面（ヘテロ接合面）
には、電荷キャリアの捕獲するトラップが高い密度で存
在することが多い。しかもポテンシャルの障壁を形成す
るための半導体にトラップが高い密度で存在する場合に
は、電流チャネル直下にこの様な接合面を形成するより
もむしろ電流チャネルを形成する半導体と同一の半導体
のホモ接合を形成し、所定の空間的な距離を隔ててポテ
ンシャルを障壁を形成することがこれらのトラップによ
る素子特性への悪影響をさけるために望しい。
には、電荷キャリアの捕獲するトラップが高い密度で存
在することが多い。しかもポテンシャルの障壁を形成す
るための半導体にトラップが高い密度で存在する場合に
は、電流チャネル直下にこの様な接合面を形成するより
もむしろ電流チャネルを形成する半導体と同一の半導体
のホモ接合を形成し、所定の空間的な距離を隔ててポテ
ンシャルを障壁を形成することがこれらのトラップによ
る素子特性への悪影響をさけるために望しい。
本発明では、電流チャネル層よりも電子親和力の小さな
半導体層として不純物を添加しない電子親和力の異なる
半導体の50Å程度の厚さの薄膜を交互に積層してなる見
かけ上平均的な電子親和力を電流チャネル層よりも小さ
くした超格子を形成して電気的なポテンシャル障壁を形
成し、かつ、電流チャネル直下には、電流チャネル層と
同一で、不純物を添加しない半導体層を挿入することに
よって電流層直下の電荷キャリアのトラップの問題を避
ける。
半導体層として不純物を添加しない電子親和力の異なる
半導体の50Å程度の厚さの薄膜を交互に積層してなる見
かけ上平均的な電子親和力を電流チャネル層よりも小さ
くした超格子を形成して電気的なポテンシャル障壁を形
成し、かつ、電流チャネル直下には、電流チャネル層と
同一で、不純物を添加しない半導体層を挿入することに
よって電流層直下の電荷キャリアのトラップの問題を避
ける。
ここで電流チャネル層直下の不純物を添加しない電流チ
ャネル層と同一な半導体層の厚さが重要な点である。厚
くすると電流チャネル層からこの層への電荷キャリアの
注入が増加し、また、薄くすると、異種半導体の接合の
影響が素子特性上に顕著に現われる。２次元電子ガスを
利用した電界効果トランジスタを試作した結果、この厚
さが5000Åより厚くすると前述のショートチャネル効果
が見えはじめ一方、500Å未満の厚さでは、相互コンダ
クタンスの低下が見られた。この結果からこの半導体層
の厚さは500Å以上の5000Å未満が最適である。
ャネル層と同一な半導体層の厚さが重要な点である。厚
くすると電流チャネル層からこの層への電荷キャリアの
注入が増加し、また、薄くすると、異種半導体の接合の
影響が素子特性上に顕著に現われる。２次元電子ガスを
利用した電界効果トランジスタを試作した結果、この厚
さが5000Åより厚くすると前述のショートチャネル効果
が見えはじめ一方、500Å未満の厚さでは、相互コンダ
クタンスの低下が見られた。この結果からこの半導体層
の厚さは500Å以上の5000Å未満が最適である。
次に、本発明について図面を用いて説明する。
第１図及び第２図は２次元電子ガスを電流チャネルとす
る電界効果トランジスタを製造するために用いる本発明
の一実施例のエピタキシャル結晶基板の断面図である。
る電界効果トランジスタを製造するために用いる本発明
の一実施例のエピタキシャル結晶基板の断面図である。
まず第１図に示す様に半絶縁性GaAs基板１の上にバッフ
ァー層２として不純物を添加しないGaAsを周知の分子線
エピタキシ法（以下MBE法と記す。）によって5000Åの
厚さだけ成長させ、続いて第２図に示すところの不純物
を添加しないGaAs薄膜７とAlxGa1-xAs（ｘ＝0.3）薄膜
８をそれぞれの膜厚が50Åづつ交互に10層積み重ねた超
格子3,その上に二次元電子ガス層５が形成される層とし
て不純物を添加しないアンドープGaAs層４を3000Å，そ
の２次元電子ガス５へ電子を供給する電子供給層６とし
てSiを２×1018cm-3の濃度で添加したAlxGa1-xAs（ｘ＝
0.3）を500Åの厚さに順にMBE法を用いて連続して成長
する。成長温度は600℃,Asの分子線強度と、Ga及びAlの
分子線強度の比は圧力比として30とした。電界効果トラ
ンジスタは電子供給層６の上にこの電子供給層６とショ
ットキー接触するゲート電極を形成し、このゲート電極
の両側に電子供給層６を貫通して２次元電子ガス５に接
触するソース電極とドレイン電極とを形成すれば良い。
ァー層２として不純物を添加しないGaAsを周知の分子線
エピタキシ法（以下MBE法と記す。）によって5000Åの
厚さだけ成長させ、続いて第２図に示すところの不純物
を添加しないGaAs薄膜７とAlxGa1-xAs（ｘ＝0.3）薄膜
８をそれぞれの膜厚が50Åづつ交互に10層積み重ねた超
格子3,その上に二次元電子ガス層５が形成される層とし
て不純物を添加しないアンドープGaAs層４を3000Å，そ
の２次元電子ガス５へ電子を供給する電子供給層６とし
てSiを２×1018cm-3の濃度で添加したAlxGa1-xAs（ｘ＝
0.3）を500Åの厚さに順にMBE法を用いて連続して成長
する。成長温度は600℃,Asの分子線強度と、Ga及びAlの
分子線強度の比は圧力比として30とした。電界効果トラ
ンジスタは電子供給層６の上にこの電子供給層６とショ
ットキー接触するゲート電極を形成し、このゲート電極
の両側に電子供給層６を貫通して２次元電子ガス５に接
触するソース電極とドレイン電極とを形成すれば良い。
ここで超格子３の室温での平均的な伝導帯下端のエネル
ギーはGaAsの伝導帯下端のエネルギーよりも約150meV高
く、二次元電子層５から高電界下においてしみ出してく
る電流をこの超格子３によって防ぐことができる。
ギーはGaAsの伝導帯下端のエネルギーよりも約150meV高
く、二次元電子層５から高電界下においてしみ出してく
る電流をこの超格子３によって防ぐことができる。
しかも一般的に超格子３をMBE法で成長した場合、超格
子３の上方へ基板１からの転移の伝搬や不純物の拡散を
抑制することができ、アンドープGaAs層４の結晶中にお
ける電子移動度を向上させる効果も期待できる。本実施
例のエピタキシャル結晶基板を用いて製造した電界効果
トランジスタでは、従来のエピタキシャル結晶基板を用
いたものと比較してショートチャネル効果が、著しく改
善され、相互コンダクタンスの圧縮現象はまったく見ら
れずしたがって期待した優れた高周波特性が得られた。
子３の上方へ基板１からの転移の伝搬や不純物の拡散を
抑制することができ、アンドープGaAs層４の結晶中にお
ける電子移動度を向上させる効果も期待できる。本実施
例のエピタキシャル結晶基板を用いて製造した電界効果
トランジスタでは、従来のエピタキシャル結晶基板を用
いたものと比較してショートチャネル効果が、著しく改
善され、相互コンダクタンスの圧縮現象はまったく見ら
れずしたがって期待した優れた高周波特性が得られた。
第３図は、本発明の他の実施例としてGaAsショットキー
バリアゲート電界効果トランジスタを製造するために用
いるところのGaAsエピタキシャル結晶基板に対して本発
明を実施した場合を説明するためのエピタキシャル結晶
基板の断面図である。第３図に示す様に、半絶縁性GaAs
基板１の上にバッファー層２として、不純物を添加しな
いGaAsを5000Åの厚さに、続いて第２図に示した超格子
３をMBE法で成長する。連続して、その上にアンドープG
aAs層４を3000Å、ドナー不純物であるSiを２×1017cm
-3の濃度に添加したGaAs層を電界効果トランジスタの電
流チャネル層となるアクティブ層９として5000Åの厚さ
にMBE法を用いて成長する。MBE法におけるエピタキシャ
ル結晶成長条件は、第１および第２図に示した実施例と
同一である。この実施例においてもこのエピタキシャル
結晶基板を用いてアクティブ層９上にショットキー接触
するゲート電極を形成し、その両側のアクティブ層９に
ソースおよびドレイン電極を形成した電界効果トランジ
スタでは第１の実施例と同様に超格子３の効果によりシ
ョートチャーネル効果はほとんど見られず、しかもアン
ドープGaAs層４が存在することで、超格子３とGaAsとの
間のヘテロ接合の電荷トラップが、ドレインの電流特性
に悪影響を及ぼすことはなく、大幅な高周波特性の向上
が得られた。
バリアゲート電界効果トランジスタを製造するために用
いるところのGaAsエピタキシャル結晶基板に対して本発
明を実施した場合を説明するためのエピタキシャル結晶
基板の断面図である。第３図に示す様に、半絶縁性GaAs
基板１の上にバッファー層２として、不純物を添加しな
いGaAsを5000Åの厚さに、続いて第２図に示した超格子
３をMBE法で成長する。連続して、その上にアンドープG
aAs層４を3000Å、ドナー不純物であるSiを２×1017cm
-3の濃度に添加したGaAs層を電界効果トランジスタの電
流チャネル層となるアクティブ層９として5000Åの厚さ
にMBE法を用いて成長する。MBE法におけるエピタキシャ
ル結晶成長条件は、第１および第２図に示した実施例と
同一である。この実施例においてもこのエピタキシャル
結晶基板を用いてアクティブ層９上にショットキー接触
するゲート電極を形成し、その両側のアクティブ層９に
ソースおよびドレイン電極を形成した電界効果トランジ
スタでは第１の実施例と同様に超格子３の効果によりシ
ョートチャーネル効果はほとんど見られず、しかもアン
ドープGaAs層４が存在することで、超格子３とGaAsとの
間のヘテロ接合の電荷トラップが、ドレインの電流特性
に悪影響を及ぼすことはなく、大幅な高周波特性の向上
が得られた。
以上の様に、本発明では、電子を電荷キャリアとする電
界効果トランジスタにおける電流チャネル層下に電流チ
ャネル層を形成する半導体よりも電子親和力の小さな超
格子層を電子のポテンシャル障壁として設け、チャネル
層下に注入される電子の量を減少させ短チャネル効果を
抑制し、しかも、ポテンシャル障壁を形成する超格子層
と電流チャネル層の間に、所定の厚さの電流チャネル層
と同一の半導体層を形成することにより、異なる半導体
の接合面が直接電流チャネル層に接することをさけて、
この様な接合面に多く存在する電荷トラップの影響を無
くすることができた。
界効果トランジスタにおける電流チャネル層下に電流チ
ャネル層を形成する半導体よりも電子親和力の小さな超
格子層を電子のポテンシャル障壁として設け、チャネル
層下に注入される電子の量を減少させ短チャネル効果を
抑制し、しかも、ポテンシャル障壁を形成する超格子層
と電流チャネル層の間に、所定の厚さの電流チャネル層
と同一の半導体層を形成することにより、異なる半導体
の接合面が直接電流チャネル層に接することをさけて、
この様な接合面に多く存在する電荷トラップの影響を無
くすることができた。
第１図は本発明の一実施例を示す断面図、第２図は本発
明の実施例に用いた超格子をを示す断面図、第３図は本
発明の他の実施例を示す断面図、第４図は、従来のエピ
タキシャル基板の説明に供する断面図である。 １……半絶縁性GaAs基板、２……バッファー層、３……
超格子、４……アンドープGaAs層、５……２次元電子ガ
ス、６……電子供給層、７……GaAs薄膜、８……AlGaAs
薄膜、９……アクティブ層、41……半絶縁性半導体基
板、42……高抵抗層、43……２次元電子ガス、44……電
子供給層、45……ショットキーゲート電極。
明の実施例に用いた超格子をを示す断面図、第３図は本
発明の他の実施例を示す断面図、第４図は、従来のエピ
タキシャル基板の説明に供する断面図である。 １……半絶縁性GaAs基板、２……バッファー層、３……
超格子、４……アンドープGaAs層、５……２次元電子ガ
ス、６……電子供給層、７……GaAs薄膜、８……AlGaAs
薄膜、９……アクティブ層、41……半絶縁性半導体基
板、42……高抵抗層、43……２次元電子ガス、44……電
子供給層、45……ショットキーゲート電極。
Claims (1)
- 【請求項１】電子の量子力学的波長と同程度かそれ以下
の膜厚を有する不純物を添加しないGaAs薄膜とAlGaAs薄
膜とを交互に２層以上積層した超格子を有し、前記超格
子上に不純物を添加しないGaAs半導体層を500Å以上500
0Å未満の厚さに形成し、さらに前記半導体層内または
前記半導体層上に形成された電流チャネル層と、該電流
チャネル層の電導度を制御する電極とを含むことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62222414A JPH07120792B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62222414A JPH07120792B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6464367A JPS6464367A (en) | 1989-03-10 |
| JPH07120792B2 true JPH07120792B2 (ja) | 1995-12-20 |
Family
ID=16782009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62222414A Expired - Lifetime JPH07120792B2 (ja) | 1987-09-04 | 1987-09-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120792B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226733A (ja) * | 1989-02-28 | 1990-09-10 | Toshiba Corp | 半導体装置 |
| JPH036030A (ja) * | 1989-06-02 | 1991-01-11 | Sharp Corp | 電界効果型半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0815212B2 (ja) * | 1985-08-30 | 1996-02-14 | ソニー株式会社 | 半導体装置 |
| JPS63170A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体装置 |
-
1987
- 1987-09-04 JP JP62222414A patent/JPH07120792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6464367A (en) | 1989-03-10 |
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