JP3310514B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3310514B2 JP3310514B2 JP33502895A JP33502895A JP3310514B2 JP 3310514 B2 JP3310514 B2 JP 3310514B2 JP 33502895 A JP33502895 A JP 33502895A JP 33502895 A JP33502895 A JP 33502895A JP 3310514 B2 JP3310514 B2 JP 3310514B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- doped
- alinas
- phosphorus
- doped alinas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 229910052698 phosphorus Inorganic materials 0.000 claims description 72
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 62
- 239000011574 phosphorus Substances 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 47
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 28
- 125000004429 atom Chemical group 0.000 claims description 23
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 18
- 238000005253 cladding Methods 0.000 claims description 14
- 125000004437 phosphorous atom Chemical group 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- 239000000969 carrier Substances 0.000 claims description 2
- 229910052733 gallium Inorganic materials 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims description 2
- 239000002253 acid Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 21
- 230000006866 deterioration Effects 0.000 description 19
- 230000007423 decrease Effects 0.000 description 16
- 239000002019 doping agent Substances 0.000 description 16
- 238000010438 heat treatment Methods 0.000 description 12
- 238000001451 molecular beam epitaxy Methods 0.000 description 10
- 229910045601 alloy Inorganic materials 0.000 description 9
- 239000000956 alloy Substances 0.000 description 9
- 238000002474 experimental method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910000673 Indium arsenide Inorganic materials 0.000 description 5
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 5
- 210000004457 myocytus nodalis Anatomy 0.000 description 5
- FPIPGXGPPPQFEQ-OVSJKPMPSA-N all-trans-retinol Chemical compound OC\C=C(/C)\C=C\C=C(/C)\C=C\C1=C(C)CCCC1(C)C FPIPGXGPPPQFEQ-OVSJKPMPSA-N 0.000 description 4
- 230000002542 deteriorative effect Effects 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000011717 all-trans-retinol Substances 0.000 description 2
- 235000019169 all-trans-retinol Nutrition 0.000 description 2
- 210000004027 cell Anatomy 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
- H01L33/305—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table characterised by the doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
- H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/30—Structure or shape of the active region; Materials used for the active region
- H01S5/305—Structure or shape of the active region; Materials used for the active region characterised by the doping materials used in the laser structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/30—Structure or shape of the active region; Materials used for the active region
- H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
- H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
- H01S5/3235—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength longer than 1000 nm, e.g. InP-based 1300 nm and 1500 nm lasers
- H01S5/32391—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength longer than 1000 nm, e.g. InP-based 1300 nm and 1500 nm lasers based on In(Ga)(As)P
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Optics & Photonics (AREA)
- Electromagnetism (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Semiconductor Lasers (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関す
るものであり、より詳しくは、ＩnＰ基板上に形成され
た半導体装置に関する。
るものであり、より詳しくは、ＩnＰ基板上に形成され
た半導体装置に関する。
【０００２】
【従来の技術】従来、この種のＡlＩnＡs／ＧaＩnＡs系
ヘテロ接合バイポーラトランジスタとしては、例えば図
１０に示すようなものがある。
ヘテロ接合バイポーラトランジスタとしては、例えば図
１０に示すようなものがある。
【０００３】このヘテロ接合バイポーラトランジスタ
は、半絶縁性ＩnＰ基板４０１上に、ＳiドープＧaＩnＡ
sコレクタ層４０２、ＣドープＧaＩnＡsベース層４０
３、ＳiドープＡlＩnＡsエミッタ層４０４、およびＳiド
ープＧaＩnＡsキャップ層４０５、このキャップ層４０
５の上にＡuＧe／Ｎi/Ａuからなるエミッタ電極４１
０、ベース層４０３上にＡuＺn／Ｎi／Ａuからなるベー
ス電極４０９、コレクタ層４０２の上にＡuＧe／Ｎi／
Ａuからなるコレクタ電極４０８が設けられており（斜
線部は電極と半導体層とのアロイ領域を示してい
る。）、上記ＳiドープＧaＩnＡsキャップ層４０５は、
ＳiドープＡlＩnＡsエミッタ層４０４をパッシベーショ
ンし、オーミック接触抵抗を低減し、安定化することに
寄与する。
は、半絶縁性ＩnＰ基板４０１上に、ＳiドープＧaＩnＡ
sコレクタ層４０２、ＣドープＧaＩnＡsベース層４０
３、ＳiドープＡlＩnＡsエミッタ層４０４、およびＳiド
ープＧaＩnＡsキャップ層４０５、このキャップ層４０
５の上にＡuＧe／Ｎi/Ａuからなるエミッタ電極４１
０、ベース層４０３上にＡuＺn／Ｎi／Ａuからなるベー
ス電極４０９、コレクタ層４０２の上にＡuＧe／Ｎi／
Ａuからなるコレクタ電極４０８が設けられており（斜
線部は電極と半導体層とのアロイ領域を示してい
る。）、上記ＳiドープＧaＩnＡsキャップ層４０５は、
ＳiドープＡlＩnＡsエミッタ層４０４をパッシベーショ
ンし、オーミック接触抵抗を低減し、安定化することに
寄与する。
【０００４】従来、この種のＡlＩnＡs／ＧaＩnＡsＰ系
レーザとしては、例えば図１１に示すようなものがあ
る。この半導体レーザは、ＳドープＩnＰ基板５０１上
に、ＳiドープＡlＩnＡsクラッド層５０２、アンドープ
ＧaＩnＡsＰ活性層５０３、ＣドープＡlＩnＡsクラッド
層５０４、このＣドープＡlＩnＡsクラッド層５０４、の
上にＡuＺn／Ｎi／Ａuからなるオーミック電極５１０
が、ＳドープＩnＰ基板５０１下にＡuＧe／Ｎi／Ａuか
らなるオーミック電極５１１が設けられている（斜線部
は電極と半導体層とのアロイ領域を示している。）。
レーザとしては、例えば図１１に示すようなものがあ
る。この半導体レーザは、ＳドープＩnＰ基板５０１上
に、ＳiドープＡlＩnＡsクラッド層５０２、アンドープ
ＧaＩnＡsＰ活性層５０３、ＣドープＡlＩnＡsクラッド
層５０４、このＣドープＡlＩnＡsクラッド層５０４、の
上にＡuＺn／Ｎi／Ａuからなるオーミック電極５１０
が、ＳドープＩnＰ基板５０１下にＡuＧe／Ｎi／Ａuか
らなるオーミック電極５１１が設けられている（斜線部
は電極と半導体層とのアロイ領域を示している。）。
【０００５】従来、この種のＡlＩnＡs／ＧaＩnＡs系Ｍ
ＩＳＦＥＴとしては、例えば図１２に示すようなものが
ある。このＭＩＳＦＥＴは、半絶縁性ＩnＰ基板６０１
上に、アンドープＡlＩnＡsバッファ層６０２、Ｓiドー
プＧaＩnＡsチャネル層６０３、アンドープＡlＩnＡsシ
ョットキ層６０４、ＳiドープＡlＩnＡs電子供給層６０
５およびＳiドープＡlＩnＡs第１キャップ層６０７、Ｓ
iドープＧaＩnＡsキャップ層６０８が積層され、Ｓiド
ープＧaＩnＡsキャップ層６０８の略中央に、いわゆる
リセスエッチングによって、アンドープＡlＩnＡsショ
ットキ層６０５の表面に至るリセス溝６２０が形成され
ている。そしてゲート電極６１０は、露出したアンドー
プＡlＩnＡsショットキ層６０４の表面に設けられてい
る。上記キャップ層６０７、６０８は、ソース電極６１
１、ドレイン電極６１２などのノンアロイでオーミック
接触抵抗を低減し、安定化することに寄与する。
ＩＳＦＥＴとしては、例えば図１２に示すようなものが
ある。このＭＩＳＦＥＴは、半絶縁性ＩnＰ基板６０１
上に、アンドープＡlＩnＡsバッファ層６０２、Ｓiドー
プＧaＩnＡsチャネル層６０３、アンドープＡlＩnＡsシ
ョットキ層６０４、ＳiドープＡlＩnＡs電子供給層６０
５およびＳiドープＡlＩnＡs第１キャップ層６０７、Ｓ
iドープＧaＩnＡsキャップ層６０８が積層され、Ｓiド
ープＧaＩnＡsキャップ層６０８の略中央に、いわゆる
リセスエッチングによって、アンドープＡlＩnＡsショ
ットキ層６０５の表面に至るリセス溝６２０が形成され
ている。そしてゲート電極６１０は、露出したアンドー
プＡlＩnＡsショットキ層６０４の表面に設けられてい
る。上記キャップ層６０７、６０８は、ソース電極６１
１、ドレイン電極６１２などのノンアロイでオーミック
接触抵抗を低減し、安定化することに寄与する。
【０００６】
【発明が解決しようとする課題】例えば、ＩnＰ基板上
にエピタキシャル成長したＳiドープＡlＩnＡs層（キャ
リア濃度５×１０18cm-3)の場合、Ｏ2から生成されたプ
ラズマに曝して、上記ＳiドープＡlＩnＡs２層表面を酸
化させると、その後に、窒素雰囲気中で熱処理（３００
℃以上）すると、上記ＳiドープＡlＩnＡs層のキャリア
濃度が、１×１０12cm-3程度まで減少することが知られ
ている（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ
ｔｈｅ ５４ｔｈ Ａｕｔｕｍｎ Ｍｅｅｔｉｎｇ ｏ
ｆ ｔｈｅＪａｐａｎ Ｓｏｃｉｅｔｙ ｏｆ Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ ２９ａ−２Ｐ−１０，ｐ．
１２４２）。
にエピタキシャル成長したＳiドープＡlＩnＡs層（キャ
リア濃度５×１０18cm-3)の場合、Ｏ2から生成されたプ
ラズマに曝して、上記ＳiドープＡlＩnＡs２層表面を酸
化させると、その後に、窒素雰囲気中で熱処理（３００
℃以上）すると、上記ＳiドープＡlＩnＡs層のキャリア
濃度が、１×１０12cm-3程度まで減少することが知られ
ている（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ
ｔｈｅ ５４ｔｈ Ａｕｔｕｍｎ Ｍｅｅｔｉｎｇ ｏ
ｆ ｔｈｅＪａｐａｎ Ｓｏｃｉｅｔｙ ｏｆ Ａｐｐ
ｌｉｅｄ Ｐｈｙｓｉｃｓ ２９ａ−２Ｐ−１０，ｐ．
１２４２）。
【０００７】同様に、図１０に示したヘテロ接合バイポ
ーラトランジスタでは、製造工程中にＳiドープＡlＩn
Ａsコレクタ層４０２、ＳiドープＡlＩnＡsエミッタ層
４０４が酸化され、その後の熱処理によりＡlＩnＡsコ
レクタ層４０２、ＳiドープＡlＩnＡsエミッタ層４０４
中のドーパントのＳi原子が拡散してきたＯ原子と結合
する。これによりＳiドープＡlＩnＡsコレクタ層４０
２、ＳiドープＡlＩnＡsエミッタ層４０４中のドーパン
トのＳi原子はドーパントとして働かなくなり、Ｓiドー
プＡlＩnＡsコレクタ層４０２、ＳiドープＡlＩnＡsエ
ミッタ層４０４中のキャリア濃度が減少し、エミッタ・
ベース間、ベース・コレクタ間抵抗が増加し、最大発振
周波数ｆmax、遮断周波数ｆtが劣化することになる。同
様に、図１１に示した半導体レーザでは、製造工程中に
ＳiドープＡlＩnＡsクラッド層５０２が、酸化され、そ
の後の熱処理によりＳiドープＡlＩnＡsクラッド層５０
２中のドーパントのＳi原子が拡散してきたＯ原子と結
合する。これによりＳiドープＡlＩnＡsクラッド層５０
２中のドーパントのＳi原子はドーパントとして働かな
くなり、ＳiドープＡlＩnＡsクラッド層５０２中のキャ
リア濃度が減少し、しきい値電流が増加する。
ーラトランジスタでは、製造工程中にＳiドープＡlＩn
Ａsコレクタ層４０２、ＳiドープＡlＩnＡsエミッタ層
４０４が酸化され、その後の熱処理によりＡlＩnＡsコ
レクタ層４０２、ＳiドープＡlＩnＡsエミッタ層４０４
中のドーパントのＳi原子が拡散してきたＯ原子と結合
する。これによりＳiドープＡlＩnＡsコレクタ層４０
２、ＳiドープＡlＩnＡsエミッタ層４０４中のドーパン
トのＳi原子はドーパントとして働かなくなり、Ｓiドー
プＡlＩnＡsコレクタ層４０２、ＳiドープＡlＩnＡsエ
ミッタ層４０４中のキャリア濃度が減少し、エミッタ・
ベース間、ベース・コレクタ間抵抗が増加し、最大発振
周波数ｆmax、遮断周波数ｆtが劣化することになる。同
様に、図１１に示した半導体レーザでは、製造工程中に
ＳiドープＡlＩnＡsクラッド層５０２が、酸化され、そ
の後の熱処理によりＳiドープＡlＩnＡsクラッド層５０
２中のドーパントのＳi原子が拡散してきたＯ原子と結
合する。これによりＳiドープＡlＩnＡsクラッド層５０
２中のドーパントのＳi原子はドーパントとして働かな
くなり、ＳiドープＡlＩnＡsクラッド層５０２中のキャ
リア濃度が減少し、しきい値電流が増加する。
【０００８】これにより、より発熱した素子は、正帰還
がかかり劣化することになる。
がかかり劣化することになる。
【０００９】同様に、図１２に示したＭＥＳＦＥＴで
は、製造工程中にＳiドープＡlＩnＡs第１キャップ層６
０７が、酸化され、その後の熱処理によりＳiドープＡl
ＩnＡs第１キャップ層６０７中のドーパントのＳi原子
が拡散してきたＯ原子と結合する。これによりＳiドー
プＡlＩnＡs第１キャップ層中のドーパントのＳi原子は
ドーパントとして働かなくなり、ＳiドープＡlＩnＡs第
１キャップ層中のキャリア濃度が減少し、ソースあるい
はドレイン電極のオーミック性が劣化し、相互コンダク
タンスｇmが劣化することになる。
は、製造工程中にＳiドープＡlＩnＡs第１キャップ層６
０７が、酸化され、その後の熱処理によりＳiドープＡl
ＩnＡs第１キャップ層６０７中のドーパントのＳi原子
が拡散してきたＯ原子と結合する。これによりＳiドー
プＡlＩnＡs第１キャップ層中のドーパントのＳi原子は
ドーパントとして働かなくなり、ＳiドープＡlＩnＡs第
１キャップ層中のキャリア濃度が減少し、ソースあるい
はドレイン電極のオーミック性が劣化し、相互コンダク
タンスｇmが劣化することになる。
【００１０】そこで、この発明の目的は、製造工程中に
酸化したＳiドープＡlＩnＡs層中のＳi原子とＯ原子の
結合を防ぎ、ＳiドープＡlＩnＡs層のキャリア濃度の減
少や相互コンダクタンスの劣化を抑制する高信頼性半導
体装置を提供することにある。
酸化したＳiドープＡlＩnＡs層中のＳi原子とＯ原子の
結合を防ぎ、ＳiドープＡlＩnＡs層のキャリア濃度の減
少や相互コンダクタンスの劣化を抑制する高信頼性半導
体装置を提供することにある。
【００１１】
【課題を解決するための手段】請求項１に記載の半導体
装置は、基板上に第１の導電型のエミッタ領域と、第２
導電型のベース領域と、第１の導電型コレクタ領域から
なるヘテロ接合バイポーラトランジスタであって、上記
第１の導電型のエミッタまたはコレクタ領域にＳiドー
プＡlＩnＡs層にリンを含み、リン原子と酸素原子が結
合していることを特徴とするものである。
装置は、基板上に第１の導電型のエミッタ領域と、第２
導電型のベース領域と、第１の導電型コレクタ領域から
なるヘテロ接合バイポーラトランジスタであって、上記
第１の導電型のエミッタまたはコレクタ領域にＳiドー
プＡlＩnＡs層にリンを含み、リン原子と酸素原子が結
合していることを特徴とするものである。
【００１２】請求項２に記載の半導体装置は、上記Ｓi
ドープＡlＩnＡs層のリンの含まれている量が１０16cm
-3以上１０21cm-3以下であることを特徴とするものであ
る。
ドープＡlＩnＡs層のリンの含まれている量が１０16cm
-3以上１０21cm-3以下であることを特徴とするものであ
る。
【００１３】請求項３に記載の半導体装置は、基板上に
第１の導電型のクラッド層と、活性層と、第２の導電型
のクラッド層からなる半導体発光素子であって、第１ま
たは第２の導電型のクラッド層にＳiドープＡlＩnＡs層
にリンを含み、リン原子と酸素原子が結合していること
を特徴とするものである。
第１の導電型のクラッド層と、活性層と、第２の導電型
のクラッド層からなる半導体発光素子であって、第１ま
たは第２の導電型のクラッド層にＳiドープＡlＩnＡs層
にリンを含み、リン原子と酸素原子が結合していること
を特徴とするものである。
【００１４】請求項４に記載の半導体装置は、上記Ｓi
ドープＡlＩnＡs層のリンの含まれている量が１０16cm
-3以上１０21cm-3以下であることを特徴とするものであ
る。
ドープＡlＩnＡs層のリンの含まれている量が１０16cm
-3以上１０21cm-3以下であることを特徴とするものであ
る。
【００１５】請求項５に記載の半導体装置は、基板上
に、キャリアの導通経路となるべきチャネル層とショッ
トキ（Ｉn、Ｇa、Ａl、Ａs、Ｐ元素から構成されてい
る）層とＳiドープＡlＩnＡs第１キャップ層とＳiドー
プＧaＩnＡs第２キャップ層とが順に積層され、上記第
２キャップ層表面の所定の領域上にソース、ドレイン電
極とでオーミック接合を構成する電界効果トランジスタ
であって、上記ＳiドープＡlＩnＡs層にリンを含み、リ
ン原子と酸素原子が結合していることを特徴とするもの
である。
に、キャリアの導通経路となるべきチャネル層とショッ
トキ（Ｉn、Ｇa、Ａl、Ａs、Ｐ元素から構成されてい
る）層とＳiドープＡlＩnＡs第１キャップ層とＳiドー
プＧaＩnＡs第２キャップ層とが順に積層され、上記第
２キャップ層表面の所定の領域上にソース、ドレイン電
極とでオーミック接合を構成する電界効果トランジスタ
であって、上記ＳiドープＡlＩnＡs層にリンを含み、リ
ン原子と酸素原子が結合していることを特徴とするもの
である。
【００１６】請求項６に記載の半導体装置は、上記Ｓi
ドープＡlＩnＡs層のリンの含まれている量が１０16cm
-3以上１０21cm-3以下であることを特徴とするものであ
る。
ドープＡlＩnＡs層のリンの含まれている量が１０16cm
-3以上１０21cm-3以下であることを特徴とするものであ
る。
【００１７】
【００１８】以下、本発明の作用を記載する。
【００１９】この発明は、本発明者による実験、考察に
基づいて創出された。
基づいて創出された。
【００２０】本発明者の実験によれば、ＩnＰ基板上に
積層されたＳiドープＡlＩnＡs層（キャリア濃度５×１
０18cm-3、厚さ５０ｎｍ）をＯ2プラズマにより上記Ｓi
ドープＡlＩnＡs層表面を酸化し、その後に窒素雰囲気
中で熱処理（３００〜５００℃）を加えるとキャリア濃
度が１×１０16cm-3まで減少することを確認した。しか
し、基板上に積層されたＳiドープＡlＩnＡs層中にリン
が含まれている場合、上記同様の処理を行なってもキャ
リア濃度は、５×１０18cm-3から変化することはなかっ
た。
積層されたＳiドープＡlＩnＡs層（キャリア濃度５×１
０18cm-3、厚さ５０ｎｍ）をＯ2プラズマにより上記Ｓi
ドープＡlＩnＡs層表面を酸化し、その後に窒素雰囲気
中で熱処理（３００〜５００℃）を加えるとキャリア濃
度が１×１０16cm-3まで減少することを確認した。しか
し、基板上に積層されたＳiドープＡlＩnＡs層中にリン
が含まれている場合、上記同様の処理を行なってもキャ
リア濃度は、５×１０18cm-3から変化することはなかっ
た。
【００２１】これは、基板上に積層されたＳiドープＡl
ＩnＡs層中にリンが含まれている場合、ＳiドープＡlＩ
nＡs層表面が露出され、空気中の酸素あるいはＯ2プラ
ズマで酸化され、その後の熱処理工程によりＯ原子が直
下にある上記ＳiドープＡlＩnＡs層中に拡散しても、上
記ＳiドープＡlＩnＡs層はリンを含ませることにより、
Ｓi原子とＯ原子が結合を防ぎ、むしろ積極的にリン原
子とＯ原子の結合が生成されるため、ＳiドープＡlＩn
Ａs層中のドーパントのＳi原子はドーパントとして働
き、ＳiドープＡlＩnＡs層中のキャリア濃度が減少が抑
制されるからである。
ＩnＡs層中にリンが含まれている場合、ＳiドープＡlＩ
nＡs層表面が露出され、空気中の酸素あるいはＯ2プラ
ズマで酸化され、その後の熱処理工程によりＯ原子が直
下にある上記ＳiドープＡlＩnＡs層中に拡散しても、上
記ＳiドープＡlＩnＡs層はリンを含ませることにより、
Ｓi原子とＯ原子が結合を防ぎ、むしろ積極的にリン原
子とＯ原子の結合が生成されるため、ＳiドープＡlＩn
Ａs層中のドーパントのＳi原子はドーパントとして働
き、ＳiドープＡlＩnＡs層中のキャリア濃度が減少が抑
制されるからである。
【００２２】また、リンのドープ量を変えた実験を行な
い、Ｓiのドープ量と同程度のリンをドープすれば、Ｏ2
からなるプラズマに曝すことにより酸化し、５００℃ま
での熱処理を加えてもキャリア濃度の変化は測定誤差以
内であった。
い、Ｓiのドープ量と同程度のリンをドープすれば、Ｏ2
からなるプラズマに曝すことにより酸化し、５００℃ま
での熱処理を加えてもキャリア濃度の変化は測定誤差以
内であった。
【００２３】しかし、リンのドープ量が１０21cm-3を越
えると格子定数の変化が顕著になり、結晶性の劣化とい
った新たな問題を引き起こすことが分かった。
えると格子定数の変化が顕著になり、結晶性の劣化とい
った新たな問題を引き起こすことが分かった。
【００２４】同様の実験を分子線エピタキシ装置から成
長中にドープした場合、ＭＯＣＶＤ装置から成長中にド
ープした場合と製造方法に関しても検討したが、製造方
法によらず上記のリンのドープ量であれば、Ｏ2プラズ
マ酸化し、熱処理を加えてもキャリア濃度の変化はなか
った。
長中にドープした場合、ＭＯＣＶＤ装置から成長中にド
ープした場合と製造方法に関しても検討したが、製造方
法によらず上記のリンのドープ量であれば、Ｏ2プラズ
マ酸化し、熱処理を加えてもキャリア濃度の変化はなか
った。
【００２５】具体的な半導体装置では、基板上に積層さ
れたＳiドープＡlＩnＡs層中にリンが含まれている場
合、エッチング工程によりアンドープＡlＩnＡs層表面
および側面が露出され、製造工程中に酸化され、その後
の熱処理工程によりＯ原子が上記ＳiドープＡlＩnＡs層
中に拡散しても、上記ＳiドープＡlＩnＡs層はリンを含
ませることにより、Ｓi原子とＯ原子が結合を防ぎ、む
しろ積極的にリン原子とＯ原子の結合が生成されるた
め、ＳiドープＡlＩnＡs電子供給層中のドーパントのＳ
i原子はドーパントとして働き、ＳiドープＡlＩnＡs層
中のキャリア濃度が減少が抑制される。
れたＳiドープＡlＩnＡs層中にリンが含まれている場
合、エッチング工程によりアンドープＡlＩnＡs層表面
および側面が露出され、製造工程中に酸化され、その後
の熱処理工程によりＯ原子が上記ＳiドープＡlＩnＡs層
中に拡散しても、上記ＳiドープＡlＩnＡs層はリンを含
ませることにより、Ｓi原子とＯ原子が結合を防ぎ、む
しろ積極的にリン原子とＯ原子の結合が生成されるた
め、ＳiドープＡlＩnＡs電子供給層中のドーパントのＳ
i原子はドーパントとして働き、ＳiドープＡlＩnＡs層
中のキャリア濃度が減少が抑制される。
【００２６】また、特開平６−２１１０５号公報におい
て、表面に露出されるアンドープＡlＩnＡsショットキ
層表面にＰＨ3プラズマ処理などによってリン化物層を
設ける報告がなされているが、これは上記アンドープＡ
lＩnＡsショットキ層が酸化されるのを防ぎ、アンドー
プＡlＩnＡsショットキ層の空乏化を抑制し、ソース・
ゲート間直列抵抗の増大や相互コンダクタンスの劣化を
防ぎ、かつ、上記アンドープＡlＩnＡsショットキ層と
ゲート電極とで構成するショットキ接合のバリアハイト
を高めて、ゲートリーク電流を低減してゲート耐圧を向
上できるとしている。上記報告には本願のようなヘテロ
接合バイポーラトランジスタ等の電流制御型半導体装置
への適用という目的意識はなく、上記報告からは本願発
明は決して生まれ得ないものである。
て、表面に露出されるアンドープＡlＩnＡsショットキ
層表面にＰＨ3プラズマ処理などによってリン化物層を
設ける報告がなされているが、これは上記アンドープＡ
lＩnＡsショットキ層が酸化されるのを防ぎ、アンドー
プＡlＩnＡsショットキ層の空乏化を抑制し、ソース・
ゲート間直列抵抗の増大や相互コンダクタンスの劣化を
防ぎ、かつ、上記アンドープＡlＩnＡsショットキ層と
ゲート電極とで構成するショットキ接合のバリアハイト
を高めて、ゲートリーク電流を低減してゲート耐圧を向
上できるとしている。上記報告には本願のようなヘテロ
接合バイポーラトランジスタ等の電流制御型半導体装置
への適用という目的意識はなく、上記報告からは本願発
明は決して生まれ得ないものである。
【００２７】なお、本発明者は、上記リンを含む層のリ
ンのドープ量を変えた実験を行ない、素子特性および信
頼性について検討した。特に基板上に、半導体層を順に
積層する工程中に上記ＳiドープＡlＩnＡs層にリンを含
ませる工程で製造した電界効果型トランジスタでは、リ
ンはIII族原子と結合するので、ドープ量が１０21cm-3
を越えると格子定数の変化が顕著になり、結晶性の劣化
といった新たな問題を引き起こすことが分かった。ま
た、ＳiドープＡlＩnＡsエミッタ層中のＳiドープ量
は、通常１×１０16cm-3程度であるので同程度以上のリ
ンをドープしないと上記ＳiドープＡlＩnＡs層のキャリ
ア濃度が、半導体装置工程中に減少することが分かっ
た。したがって上記リンが含まれているＳiドープＡlＩ
nＡs層のリンのドープ量は１０18cm-3以上１０21cm-3以
下にすることが望ましい。
ンのドープ量を変えた実験を行ない、素子特性および信
頼性について検討した。特に基板上に、半導体層を順に
積層する工程中に上記ＳiドープＡlＩnＡs層にリンを含
ませる工程で製造した電界効果型トランジスタでは、リ
ンはIII族原子と結合するので、ドープ量が１０21cm-3
を越えると格子定数の変化が顕著になり、結晶性の劣化
といった新たな問題を引き起こすことが分かった。ま
た、ＳiドープＡlＩnＡsエミッタ層中のＳiドープ量
は、通常１×１０16cm-3程度であるので同程度以上のリ
ンをドープしないと上記ＳiドープＡlＩnＡs層のキャリ
ア濃度が、半導体装置工程中に減少することが分かっ
た。したがって上記リンが含まれているＳiドープＡlＩ
nＡs層のリンのドープ量は１０18cm-3以上１０21cm-3以
下にすることが望ましい。
【００２８】また、同様にヘテロ接合バイポーラトラン
ジスタの場合にも、ＳiドープＡlＩnＡsコレクタ層、Ｓ
iドープＡlＩnＡsエミッタ層中のキャリア濃度が減少を
抑制し、電流増幅率β、最大発振周波数ｆmax、遮断周
波数ｆtの劣化を防ぐことができ、より高い信頼性が得
られる。半導体層を順に積層する工程中に上記Ｓiドー
プＡlＩnＡs層にリンを含ませる工程で製造したヘテロ
接合バイポーラトランジスタでは、リンはIII族原子と
結合するので、ドープ量が１０21cm-3を越えると格子定
数の変化が顕著になり、結晶性の劣化といった新たな問
題を引き起こすことが分かった。また、ＳiドープＡlＩ
nＡsコレクタ層、ＳiドープＡlＩnＡsエミッタ層中のＳ
iドープ量は、通常１×１０16cm-3程度であるので同程
度以上のリンをドープしないと上記ＳiドープＡlＩnＡs
層のキャリア濃度が、ヘテロ接合バイポーラトランジス
タ製造工程中に減少することが分かった。したがって上
記リンが含まれているＳiドープＡlＩnＡs層のリンの含
まれている量は１０16cm-3以上１０21cm-3以下にするこ
とが望ましい。
ジスタの場合にも、ＳiドープＡlＩnＡsコレクタ層、Ｓ
iドープＡlＩnＡsエミッタ層中のキャリア濃度が減少を
抑制し、電流増幅率β、最大発振周波数ｆmax、遮断周
波数ｆtの劣化を防ぐことができ、より高い信頼性が得
られる。半導体層を順に積層する工程中に上記Ｓiドー
プＡlＩnＡs層にリンを含ませる工程で製造したヘテロ
接合バイポーラトランジスタでは、リンはIII族原子と
結合するので、ドープ量が１０21cm-3を越えると格子定
数の変化が顕著になり、結晶性の劣化といった新たな問
題を引き起こすことが分かった。また、ＳiドープＡlＩ
nＡsコレクタ層、ＳiドープＡlＩnＡsエミッタ層中のＳ
iドープ量は、通常１×１０16cm-3程度であるので同程
度以上のリンをドープしないと上記ＳiドープＡlＩnＡs
層のキャリア濃度が、ヘテロ接合バイポーラトランジス
タ製造工程中に減少することが分かった。したがって上
記リンが含まれているＳiドープＡlＩnＡs層のリンの含
まれている量は１０16cm-3以上１０21cm-3以下にするこ
とが望ましい。
【００２９】また、半導体レーザでは、ＳiドープＡlＩ
nＡsクラッド層中のキャリア濃度が減少を抑制し、発熱
による素子の劣化を防ぐことができる。
nＡsクラッド層中のキャリア濃度が減少を抑制し、発熱
による素子の劣化を防ぐことができる。
【００３０】また、発光ダイオードにおいても、Ｓiド
ープＡlＩnＡs層中のキャリア濃度が減少を抑制し、発
熱による素子の劣化を防ぐことができる。半導体層を順
に積層する工程中に上記ＳiドープＡlＩnＡs層にリンを
含ませる工程で製造した半導体レーザでは、リンはIII
族原子と結合するので、ドープ量が１０21cm-3を越える
と格子定数の変化が顕著になり、結晶性の劣化といった
新たな問題を引き起こすことが分かった。また、Ｓiド
ープＡlＩnＡsクラッド層中のＳiドープ量は、通常１×
１０16cm-3程度であるので同程度以上のリンをドープし
ないと上記ＳiドープＡlＩnＡs層のキャリア濃度が、半
導体レーザ製造工程中に減少することが分かった。した
がって上記リンが含まれているＳiドープＡlＩnＡs層の
リンの含まれている量は１０16cm-3以上１０21cm-3以下
にすることが望ましい。
ープＡlＩnＡs層中のキャリア濃度が減少を抑制し、発
熱による素子の劣化を防ぐことができる。半導体層を順
に積層する工程中に上記ＳiドープＡlＩnＡs層にリンを
含ませる工程で製造した半導体レーザでは、リンはIII
族原子と結合するので、ドープ量が１０21cm-3を越える
と格子定数の変化が顕著になり、結晶性の劣化といった
新たな問題を引き起こすことが分かった。また、Ｓiド
ープＡlＩnＡsクラッド層中のＳiドープ量は、通常１×
１０16cm-3程度であるので同程度以上のリンをドープし
ないと上記ＳiドープＡlＩnＡs層のキャリア濃度が、半
導体レーザ製造工程中に減少することが分かった。した
がって上記リンが含まれているＳiドープＡlＩnＡs層の
リンの含まれている量は１０16cm-3以上１０21cm-3以下
にすることが望ましい。
【００３１】同様に、ＭＥＳＦＥＴでは、ＳiドープＡl
ＩnＡs第１キャップ層中のキャリア濃度が減少を抑制
し、ソースあるいはドレイン電極のオーミック性の劣化
を抑制し、相互コンダクタンスｇmが劣化を防ぐことが
できる。半導体層を順に積層する工程中に上記Ｓiドー
プＡlＩnＡs層にリンを含ませる工程で製造したＭＥＳ
ＦＥＴでは、リンはIII族原子と結合するので、ドープ
量が１０21cm-3を越えると格子定数の変化が顕著にな
り、結晶性の劣化といった新たな問題を引き起こすこと
が分かった。
ＩnＡs第１キャップ層中のキャリア濃度が減少を抑制
し、ソースあるいはドレイン電極のオーミック性の劣化
を抑制し、相互コンダクタンスｇmが劣化を防ぐことが
できる。半導体層を順に積層する工程中に上記Ｓiドー
プＡlＩnＡs層にリンを含ませる工程で製造したＭＥＳ
ＦＥＴでは、リンはIII族原子と結合するので、ドープ
量が１０21cm-3を越えると格子定数の変化が顕著にな
り、結晶性の劣化といった新たな問題を引き起こすこと
が分かった。
【００３２】また、ＳiドープＡlＩnＡs第１キャップ層
中のＳiドープ量は、通常１×１０16cm-3程度であるの
で同程度以上のリンをドープしないと上記ＳiドープＡl
ＩnＡs層のキャリア濃度が、ＭＥＳＦＥＴ製造工程中に
減少することが分かった。したがって上記リンが含まれ
ているＳiドープＡlＩnＡs層のリンの含まれている量は
１０16cm-3以上１０21cm-3以下にすることが望ましい。
中のＳiドープ量は、通常１×１０16cm-3程度であるの
で同程度以上のリンをドープしないと上記ＳiドープＡl
ＩnＡs層のキャリア濃度が、ＭＥＳＦＥＴ製造工程中に
減少することが分かった。したがって上記リンが含まれ
ているＳiドープＡlＩnＡs層のリンの含まれている量は
１０16cm-3以上１０21cm-3以下にすることが望ましい。
【００３３】
【発明の実施の形態】以下、この発明の半導体装置の実
施例により詳細に説明する。
施例により詳細に説明する。
【００３４】図１は第１実施例のＡlＩnＡs／ＧaＩnＡs
系ヘテロ接合バイポーラトランジスタを示している。こ
のヘテロ接合バイポーラトランジスタは、半絶縁性Ｉn
Ｐ基板１０１上に、Ｓi、ＰドープＡlＩnＡsコレクタ層
１０２、ＢeドープＧaＩnＡsベース層１０３、Ｓi、Ｐ
ドープＡlＩnＡsエミッタ層１０４、ＳiドープＧaＩnＡ
sキャップ層１０５を順に備えている。このキャップ層
１０５の上にＡuＧe／Ｎi／Ａｕなどからなるエミッタ
電極１１０が設けられており、１０８はコレクタ電極、
１０９はベース電極を示している。（その直下の斜線部
は電極１０８、１０９、１１０と半導体層とのアロイ領
域を示している。）このヘテロ接合バイポーラトランジ
スタは、次のようにして作製される。
系ヘテロ接合バイポーラトランジスタを示している。こ
のヘテロ接合バイポーラトランジスタは、半絶縁性Ｉn
Ｐ基板１０１上に、Ｓi、ＰドープＡlＩnＡsコレクタ層
１０２、ＢeドープＧaＩnＡsベース層１０３、Ｓi、Ｐ
ドープＡlＩnＡsエミッタ層１０４、ＳiドープＧaＩnＡ
sキャップ層１０５を順に備えている。このキャップ層
１０５の上にＡuＧe／Ｎi／Ａｕなどからなるエミッタ
電極１１０が設けられており、１０８はコレクタ電極、
１０９はベース電極を示している。（その直下の斜線部
は電極１０８、１０９、１１０と半導体層とのアロイ領
域を示している。）このヘテロ接合バイポーラトランジ
スタは、次のようにして作製される。
【００３５】まず、図２に示す半絶縁性ＩnＰ基板２
０１を用意し、このＩnＰ基板１０１を分子線エピタキ
シ装置の成長室に搬入する。
０１を用意し、このＩnＰ基板１０１を分子線エピタキ
シ装置の成長室に搬入する。
【００３６】そして、Ａs圧下で基板温度５２０℃、３
分間の熱処理し、半絶縁性ＩnP基板１０１の酸化膜を除
去する。続いて、基板温度を４９０℃に下げて保持し、
この状態で基板表面から成長を開始する。分子線エピタ
キシ装置の場合Ｐセルを１５０℃に保持しておき、Ｓ
i、ＰドープＡlＩnＡsコレクタ層（Ｓiドープ量５×１
０18cm-3、Ｐドープ量５×１０20cm-3、厚さ１０００n
m）１０２成長と同時にＰセルシャッタを開け、規定の
厚さに達したらＰシャッタを閉じる。その後、Ｂeドー
プＧaＩnＡsベース層（Ｂeドープ量１×１０19cm-3、厚
さ１００nm）１０３を順次成長させる。Ｓi、Ｐドープ
ＡlＩnＡsエミッタ層（Ｓiドープ量５×１０17cm-3、Ｐ
ドープ量５×１０20cm-3、厚さ２００nm）１０４成長と
同時にセルシャッタを開ける。その後、規定の厚さに達
したらＰシャッタを閉じる。その後、ＳiドープＧaＩn
Ａsキャップ層（Ｓiドープ量１×１０19cm-3、厚さ２０
０nm）１０５を順次成長させる。
分間の熱処理し、半絶縁性ＩnP基板１０１の酸化膜を除
去する。続いて、基板温度を４９０℃に下げて保持し、
この状態で基板表面から成長を開始する。分子線エピタ
キシ装置の場合Ｐセルを１５０℃に保持しておき、Ｓ
i、ＰドープＡlＩnＡsコレクタ層（Ｓiドープ量５×１
０18cm-3、Ｐドープ量５×１０20cm-3、厚さ１０００n
m）１０２成長と同時にＰセルシャッタを開け、規定の
厚さに達したらＰシャッタを閉じる。その後、Ｂeドー
プＧaＩnＡsベース層（Ｂeドープ量１×１０19cm-3、厚
さ１００nm）１０３を順次成長させる。Ｓi、Ｐドープ
ＡlＩnＡsエミッタ層（Ｓiドープ量５×１０17cm-3、Ｐ
ドープ量５×１０20cm-3、厚さ２００nm）１０４成長と
同時にセルシャッタを開ける。その後、規定の厚さに達
したらＰシャッタを閉じる。その後、ＳiドープＧaＩn
Ａsキャップ層（Ｓiドープ量１×１０19cm-3、厚さ２０
０nm）１０５を順次成長させる。
【００３７】次に、上記各層を積層した基板１０１を
上記分子線エピタキシ装置から取り出す。通常のフォ
ト、エッチング、メタライズ、アロイ処理を行なって、
図３に示すようにベース電極１０９とエミッタ電極１１
０を形成する。
上記分子線エピタキシ装置から取り出す。通常のフォ
ト、エッチング、メタライズ、アロイ処理を行なって、
図３に示すようにベース電極１０９とエミッタ電極１１
０を形成する。
【００３８】次に、図１に示したように、通常のフォ
ト、エッチング工程によって、上記ＡlＩnＡsコレクタ
層１０２表面に、ＡuＧe／Ｎi／Ａuからなるコレクタ電
極１０８を設ける（作業完了）。
ト、エッチング工程によって、上記ＡlＩnＡsコレクタ
層１０２表面に、ＡuＧe／Ｎi／Ａuからなるコレクタ電
極１０８を設ける（作業完了）。
【００３９】このようにした場合、ＧaＩnＡsキャップ
層１０５を介して表面に露出したＳi、ＰドープＡlＩn
Ａsエミッタ層１０４が酸化され、その後の熱処理工程
で上記Ｓi、ＰドープＡlＩnＡsエミッタ層１０４中のＯ
原子が直下のＳiドープＡlＩnAsエミッタ層２０４中に
拡散しても、ＳiドープＡlＩnＡsエミッタ層１０４中の
Ｓi原子と結合することがなく、Ｐ原子と結合し、その
結果ＳiドープＡlＩnＡsエミッタ中のキャリア濃度が減
少が抑制され、エミッタコンタクト抵抗の劣化を防止す
ることができる（実際に測定誤差範囲内に抑えることが
できた。）。
層１０５を介して表面に露出したＳi、ＰドープＡlＩn
Ａsエミッタ層１０４が酸化され、その後の熱処理工程
で上記Ｓi、ＰドープＡlＩnＡsエミッタ層１０４中のＯ
原子が直下のＳiドープＡlＩnAsエミッタ層２０４中に
拡散しても、ＳiドープＡlＩnＡsエミッタ層１０４中の
Ｓi原子と結合することがなく、Ｐ原子と結合し、その
結果ＳiドープＡlＩnＡsエミッタ中のキャリア濃度が減
少が抑制され、エミッタコンタクト抵抗の劣化を防止す
ることができる（実際に測定誤差範囲内に抑えることが
できた。）。
【００４０】なお、本発明者は、上記リンを含む層のリ
ンのドープ量を変えた実験を行ない、素子特性および信
頼性について検討した。特に基板上に、半導体層を順に
積層する工程中に上記ＳiドープＡlＩnＡsエミッタ層に
リンを含ませる工程で製造したヘテロ接合バイポーラト
ランジスタでは、リンはIII族原子と結合するので、ド
ープ量が１０21cm-3を越えると格子定数の変化が顕著に
なり、結晶性の劣化といった新たな問題を引き起こすこ
とが分かった。また、ＳiドープＡlＩnＡs電子供給層中
のＳiドープ量は、通常１×１０18cm-3程度であるので
同程度以上のリンをドープしないと上記ＳiドープＡlＩ
nＡs層のキャリア濃度が、ヘテロ接合バイポーラトラン
ジスタ製造工程中に減少することが分かった。したがっ
て上記リンが含まれているＳiドープＡlＩnＡs層のリン
の含まれている量は１０18cm-3以上１０21cm-3以下にす
ることが望ましい。
ンのドープ量を変えた実験を行ない、素子特性および信
頼性について検討した。特に基板上に、半導体層を順に
積層する工程中に上記ＳiドープＡlＩnＡsエミッタ層に
リンを含ませる工程で製造したヘテロ接合バイポーラト
ランジスタでは、リンはIII族原子と結合するので、ド
ープ量が１０21cm-3を越えると格子定数の変化が顕著に
なり、結晶性の劣化といった新たな問題を引き起こすこ
とが分かった。また、ＳiドープＡlＩnＡs電子供給層中
のＳiドープ量は、通常１×１０18cm-3程度であるので
同程度以上のリンをドープしないと上記ＳiドープＡlＩ
nＡs層のキャリア濃度が、ヘテロ接合バイポーラトラン
ジスタ製造工程中に減少することが分かった。したがっ
て上記リンが含まれているＳiドープＡlＩnＡs層のリン
の含まれている量は１０18cm-3以上１０21cm-3以下にす
ることが望ましい。
【００４１】また、第１実施例と全く同様の構造のヘテ
ロ接合バイポーラトランジスタをＭＯＣＶＤ装置で成長
し検討したが、製造工程中にエミッタコンタクト抵抗の
増加等の劣化はみられなかった（Ｐのドーパントガスと
して、ＰＨ3あるいはＴＢＰを用いた。）。
ロ接合バイポーラトランジスタをＭＯＣＶＤ装置で成長
し検討したが、製造工程中にエミッタコンタクト抵抗の
増加等の劣化はみられなかった（Ｐのドーパントガスと
して、ＰＨ3あるいはＴＢＰを用いた。）。
【００４２】図４は第２実施例のＡlＩnＡs／ＧaＩnＡs
系レーザ発光素子を示している。このレーザ発光素子
は、ｎ−ＩnＰ基板２０１上に、Ｓi、ＰドープＡlＩnＡ
sクラッド層２０２、アンドープＧaＩnＡsＰ活性層２０
３、ＣドープＡlＩnＡsクラッド層２０４を順に備えて
いる。このクラッド層２０６の上にＡuＺn／Ｎi／Ａuな
どからなるオーミック電極２１０が設けられており、ｎ
−ＩnＰ基板２０１の下には、ＡuＧe／Ｎi／Ａuなどか
らなる別のオーミック電極２１１が設けられている（そ
の直下の斜線部は電極２０８、２０９、２１０と半導体
層とのアロイ領域を示している。）。また、光の出射面
にはＳi／Ａl2Ｏ3からなる多層膜が通常の蒸着法により
蒸着されている。
系レーザ発光素子を示している。このレーザ発光素子
は、ｎ−ＩnＰ基板２０１上に、Ｓi、ＰドープＡlＩnＡ
sクラッド層２０２、アンドープＧaＩnＡsＰ活性層２０
３、ＣドープＡlＩnＡsクラッド層２０４を順に備えて
いる。このクラッド層２０６の上にＡuＺn／Ｎi／Ａuな
どからなるオーミック電極２１０が設けられており、ｎ
−ＩnＰ基板２０１の下には、ＡuＧe／Ｎi／Ａuなどか
らなる別のオーミック電極２１１が設けられている（そ
の直下の斜線部は電極２０８、２０９、２１０と半導体
層とのアロイ領域を示している。）。また、光の出射面
にはＳi／Ａl2Ｏ3からなる多層膜が通常の蒸着法により
蒸着されている。
【００４３】このレーザ発光素子は、次のようにして作
製される。
製される。
【００４４】まず、図５に示すｎ−ＩnＰ基板２０１
を用意し、このＩnＰ基板２０１を分子線エピタキシ装
置の成長室に搬入する。
を用意し、このＩnＰ基板２０１を分子線エピタキシ装
置の成長室に搬入する。
【００４５】そして、Ａs圧下で基板温度６２０℃、３
分間の熱処理し、ｎ−ＩnＰ基板２０１の酸化膜を除去
する。続いて、基板温度を５９０℃に下げて保持し、こ
の状態で基板表面から成長を開始する。分子線エピタキ
シ装置の場合Ｐセルを１５０℃に保持しておき、Ｓi、
ＰドープＡlＩnＡsクラッド層（Ｓiドープ量５×１０18
cm-3、Ｐドープ量５×１０20cm-3、厚さ１０００nm）２
０２成長と同時にＰセルシャッタを開け、規定の厚さに
達したらＰシャッタを閉じる。その後、アンドープＧa
ＩnＡsＰ活性層２０３（厚さ１００nm）２０３を順次成
長させ、最後に、ＣドープＡlＩnＡsクラッド層（Ｃド
ープ量５×１０18cm-3、厚さ２０００nm）２０４成長す
る。
分間の熱処理し、ｎ−ＩnＰ基板２０１の酸化膜を除去
する。続いて、基板温度を５９０℃に下げて保持し、こ
の状態で基板表面から成長を開始する。分子線エピタキ
シ装置の場合Ｐセルを１５０℃に保持しておき、Ｓi、
ＰドープＡlＩnＡsクラッド層（Ｓiドープ量５×１０18
cm-3、Ｐドープ量５×１０20cm-3、厚さ１０００nm）２
０２成長と同時にＰセルシャッタを開け、規定の厚さに
達したらＰシャッタを閉じる。その後、アンドープＧa
ＩnＡsＰ活性層２０３（厚さ１００nm）２０３を順次成
長させ、最後に、ＣドープＡlＩnＡsクラッド層（Ｃド
ープ量５×１０18cm-3、厚さ２０００nm）２０４成長す
る。
【００４６】次に、上記各層を積層した基板２０１を
上記分子線エピタキシ装置から取り出す。通常のフォ
ト、メタライズ、アロイ処理を行なって、図６に示すよ
うにオーミック電極２１０、２１１を形成する。
上記分子線エピタキシ装置から取り出す。通常のフォ
ト、メタライズ、アロイ処理を行なって、図６に示すよ
うにオーミック電極２１０、２１１を形成する。
【００４７】次に、図４に示したように、光の出射面
にはＳi／Ａl2Ｏ3からなる多層膜２１２が通常の蒸着法
により蒸着されている（作業完了）。
にはＳi／Ａl2Ｏ3からなる多層膜２１２が通常の蒸着法
により蒸着されている（作業完了）。
【００４８】このようにした場合、表面に露出したＳ
i、ＰドープＡlＩnＡsクラッド層２０２が酸化され、そ
の後の熱処理工程で上記Ｓi、ＰドープＡlＩnＡsクラッ
ド層２０２表面中のＯ原子がＳiドープＡlＩnＡsクラッ
ド層２０２中に拡散しても、ＳiドープＡlＩnＡsクラッ
ド層２０２中のＳi原子と結合することがなく、Ｐ原子
と結合し、その結果ＳiドープＡlＩnＡsエミッタ中のキ
ャリア濃度が減少が抑制され、オーミックコンタクト抵
抗の劣化を防止することができる（実際に測定誤差範囲
内に抑えることができた。）。
i、ＰドープＡlＩnＡsクラッド層２０２が酸化され、そ
の後の熱処理工程で上記Ｓi、ＰドープＡlＩnＡsクラッ
ド層２０２表面中のＯ原子がＳiドープＡlＩnＡsクラッ
ド層２０２中に拡散しても、ＳiドープＡlＩnＡsクラッ
ド層２０２中のＳi原子と結合することがなく、Ｐ原子
と結合し、その結果ＳiドープＡlＩnＡsエミッタ中のキ
ャリア濃度が減少が抑制され、オーミックコンタクト抵
抗の劣化を防止することができる（実際に測定誤差範囲
内に抑えることができた。）。
【００４９】なお、本発明者は、上記リンを含む層のリ
ンのドープ量を変えた実験を行ない、素子特性および信
頼性について検討した。特に基板上に、半導体層を順に
積層する工程中に上記ＳiドープＡlＩnＡsエミッタ層に
リンを含ませる工程で製造したレーザ発光素子では、リ
ンはIII族原子と結合するので、ドープ量が１０21cm-3
を越えると格子定数の変化が顕著になり、結晶性の劣化
といった新たな問題を引き起こすことが分かった。ま
た、ＳiドープＡlＩnＡsクラッド層中のＳiドープ量
は、通常１×１０18cm-3程度であるので同程度以上のリ
ンをドープしないと上記ＳiドープＡlＩnＡs層のキャリ
ア濃度が、レーザ発光素子製造工程中に減少することが
分かった。したがって上記リンが含まれているＳiドー
プＡlＩnＡs層のリンの含まれている量は１０18cm-3以
上１０21cm-3以下にすることが望ましい。
ンのドープ量を変えた実験を行ない、素子特性および信
頼性について検討した。特に基板上に、半導体層を順に
積層する工程中に上記ＳiドープＡlＩnＡsエミッタ層に
リンを含ませる工程で製造したレーザ発光素子では、リ
ンはIII族原子と結合するので、ドープ量が１０21cm-3
を越えると格子定数の変化が顕著になり、結晶性の劣化
といった新たな問題を引き起こすことが分かった。ま
た、ＳiドープＡlＩnＡsクラッド層中のＳiドープ量
は、通常１×１０18cm-3程度であるので同程度以上のリ
ンをドープしないと上記ＳiドープＡlＩnＡs層のキャリ
ア濃度が、レーザ発光素子製造工程中に減少することが
分かった。したがって上記リンが含まれているＳiドー
プＡlＩnＡs層のリンの含まれている量は１０18cm-3以
上１０21cm-3以下にすることが望ましい。
【００５０】また、第２実施例と全く同様の構造のレー
ザ発光素子をＭＯＣＶＤ装置で成長し検討したが、製造
工程中にオーミックコンタクト抵抗の増加等の劣化はみ
られなかった（Ｐのドーパントガスとして、ＰＨ3ある
いはＴＢＰを用いた。）。
ザ発光素子をＭＯＣＶＤ装置で成長し検討したが、製造
工程中にオーミックコンタクト抵抗の増加等の劣化はみ
られなかった（Ｐのドーパントガスとして、ＰＨ3ある
いはＴＢＰを用いた。）。
【００５１】図７は第３実施例のＡlＩnＡs／ＧaＩnＡs
系ＭＩＳＦＥＴを示している。このＭＩＳＦＥＴは、ソ
ース・ドレインノンアロイ電極用のＳiドープＧaＩnＡs
キャップ層３０８とＳi、ＰドープＡlＩnＡsキャップ層
３０７を備えている。このキャップ層３０７、３０８の
略中央に、アンドープＡlＩnＡsショットキ層３０５に
至るリセス溝３２０が形成されている。そして、ゲート
電極３１０は、露出したアンドープＡlＩnＡsショット
キ層３０５の表面に設けられている。上記キャップ層３
０７、３０８は、ソース電極３１１、ドレイン電極３１
２などのオーミック接触抵抗を低減し、安定化すること
に寄与する。このＭＩＳＦＥＴは、次のように作製され
る。
系ＭＩＳＦＥＴを示している。このＭＩＳＦＥＴは、ソ
ース・ドレインノンアロイ電極用のＳiドープＧaＩnＡs
キャップ層３０８とＳi、ＰドープＡlＩnＡsキャップ層
３０７を備えている。このキャップ層３０７、３０８の
略中央に、アンドープＡlＩnＡsショットキ層３０５に
至るリセス溝３２０が形成されている。そして、ゲート
電極３１０は、露出したアンドープＡlＩnＡsショット
キ層３０５の表面に設けられている。上記キャップ層３
０７、３０８は、ソース電極３１１、ドレイン電極３１
２などのオーミック接触抵抗を低減し、安定化すること
に寄与する。このＭＩＳＦＥＴは、次のように作製され
る。
【００５２】まず、図８に示す半絶縁性ＩnＰ基板３
０１を用意し、このＩnＰ基板３０１を分子線エピタキ
シ装置の成長室に搬入する。そして、Ａs圧下で基板温
度５２０℃、３分間の熱処理し、半絶縁性ＩnＰ基板２
０１の酸化膜を除去する。続いて、基板温度を４９０℃
に下げて保持し、この状態で基板表面からアンドープＡ
lＩnＡsバッファ層（厚さ５００nm）３０２と、アンド
ープＧaＩnＡsチャネル層（厚さ２０nm）３０３と、Ｓi
ドープＡlＩnＡs電子供給層（Ｓiドープ量５×１０18cm
-3、厚さ５nm）３０４と、アンドープＡlＩnＡsショッ
トキ層（厚さ３０nm）２０５を順次成長させる。
０１を用意し、このＩnＰ基板３０１を分子線エピタキ
シ装置の成長室に搬入する。そして、Ａs圧下で基板温
度５２０℃、３分間の熱処理し、半絶縁性ＩnＰ基板２
０１の酸化膜を除去する。続いて、基板温度を４９０℃
に下げて保持し、この状態で基板表面からアンドープＡ
lＩnＡsバッファ層（厚さ５００nm）３０２と、アンド
ープＧaＩnＡsチャネル層（厚さ２０nm）３０３と、Ｓi
ドープＡlＩnＡs電子供給層（Ｓiドープ量５×１０18cm
-3、厚さ５nm）３０４と、アンドープＡlＩnＡsショッ
トキ層（厚さ３０nm）２０５を順次成長させる。
【００５３】分子線エピタキシ装置の場合Ｐセルを１５
０℃に保持しておき、Ｓi、ＰドープＡlＩnＡsキャップ
層（Ｓiドープ量５×１０18cm-3、Ｐドープ量５×１０
20cm-3、厚さ５nm）３０７成長と同時にセルシャッタを
開ける。その後、規定の厚さに達したらＰシャッタを閉
じる。最後に、ＳiドープＧaＩnＡsキャップ層（Ｓiド
ープ量５×１０18cm-3、厚さ５nm）３０８を順次成長さ
せる。
０℃に保持しておき、Ｓi、ＰドープＡlＩnＡsキャップ
層（Ｓiドープ量５×１０18cm-3、Ｐドープ量５×１０
20cm-3、厚さ５nm）３０７成長と同時にセルシャッタを
開ける。その後、規定の厚さに達したらＰシャッタを閉
じる。最後に、ＳiドープＧaＩnＡsキャップ層（Ｓiド
ープ量５×１０18cm-3、厚さ５nm）３０８を順次成長さ
せる。
【００５４】次に、上記各層を積層した基板３０１を
上記分子線エピタキシ装置から取り出す。通常のフォ
ト、エッチング、メタライズ、アロイ処理を行なって、
図９に示すように素子の両側にソース電極３１１とドレ
イン電極３１２を形成する。そして、図７に示すよう
に、キャップ層３０７の略中央に、いわゆるリセスエッ
チングによって、アンドープＡlＩnＡsショットキ層３
０５に至るリセス溝３２０を形成する。
上記分子線エピタキシ装置から取り出す。通常のフォ
ト、エッチング、メタライズ、アロイ処理を行なって、
図９に示すように素子の両側にソース電極３１１とドレ
イン電極３１２を形成する。そして、図７に示すよう
に、キャップ層３０７の略中央に、いわゆるリセスエッ
チングによって、アンドープＡlＩnＡsショットキ層３
０５に至るリセス溝３２０を形成する。
【００５５】次に、図７に示したように、通常のフォ
ト、エッチング工程によって、上記アンドープＡlＩnＡ
sショットキ層３０５表面に、Ｔi／Ｐt／Ａuからなるゲ
ート電極３１０を設ける（作業完了）。
ト、エッチング工程によって、上記アンドープＡlＩnＡ
sショットキ層３０５表面に、Ｔi／Ｐt／Ａuからなるゲ
ート電極３１０を設ける（作業完了）。
【００５６】このようにした場合、表面に露出したＳ
i、ＰドープＡlＩnＡsキャップ層３０７が酸化され、そ
の後の熱処理工程で上記Ｓi、ＰドープＡlＩnＡs層３０
７表面中のＯ原子がＳiドープＡlＩnＡsキャップ層３０
７中に拡散しても、ＳiドープＡlＩnＡsキャップ層３０
７中のＳi原子と結合することがなく、Ｐ原子と結合
し、その結果ＳiドープＡlＩnＡsキャップ層中のキャリ
ア濃度が減少が抑制され、ソース抵抗、相互コンダクタ
ンスｇmが劣化を防止することができる（実際に測定誤
差範囲内に抑えることができた。）。なお、本発明者
は、上記リンを含む層のリンのドープ量を変えた実験を
行ない、素子特性および信頼性について検討した。特に
基板上に、半導体層を順に積層する工程中に上記Ｓiド
ープＡlＩnＡs層にリンを含せた電界効果型トランジス
タでは、リンはIII族原子と結合するので、ドープ量が
１０21cm-3を越えると格子定数の変化が顕著になり、結
晶性の劣化といった新たな問題を引き起こすことが分か
った。また、ＳiドープＡlＩnＡs電子供給層中のＳiド
ープ量は、通常１×１０18cm-3程度であるので同程度以
上のリンをドープしないと上記ＳiドープＡlＩnＡs層の
キャリア濃度が、電界効果型トランジスタ製造工程中に
減少することが分かった。したがって上記リンが含まれ
ているＳiドープＡlＩnＡs層のリンの含まれている量は
１０18cm-3以上１０21cm-3以下にすることが望ましい。
i、ＰドープＡlＩnＡsキャップ層３０７が酸化され、そ
の後の熱処理工程で上記Ｓi、ＰドープＡlＩnＡs層３０
７表面中のＯ原子がＳiドープＡlＩnＡsキャップ層３０
７中に拡散しても、ＳiドープＡlＩnＡsキャップ層３０
７中のＳi原子と結合することがなく、Ｐ原子と結合
し、その結果ＳiドープＡlＩnＡsキャップ層中のキャリ
ア濃度が減少が抑制され、ソース抵抗、相互コンダクタ
ンスｇmが劣化を防止することができる（実際に測定誤
差範囲内に抑えることができた。）。なお、本発明者
は、上記リンを含む層のリンのドープ量を変えた実験を
行ない、素子特性および信頼性について検討した。特に
基板上に、半導体層を順に積層する工程中に上記Ｓiド
ープＡlＩnＡs層にリンを含せた電界効果型トランジス
タでは、リンはIII族原子と結合するので、ドープ量が
１０21cm-3を越えると格子定数の変化が顕著になり、結
晶性の劣化といった新たな問題を引き起こすことが分か
った。また、ＳiドープＡlＩnＡs電子供給層中のＳiド
ープ量は、通常１×１０18cm-3程度であるので同程度以
上のリンをドープしないと上記ＳiドープＡlＩnＡs層の
キャリア濃度が、電界効果型トランジスタ製造工程中に
減少することが分かった。したがって上記リンが含まれ
ているＳiドープＡlＩnＡs層のリンの含まれている量は
１０18cm-3以上１０21cm-3以下にすることが望ましい。
【００５７】また、第６実施例と全く同様の構造の電界
効果型トランジスタをＭＯＣＶＤ装置で成長し検討した
が、製造工程中に飽和ソース・ドレイン間電流の減少、
相互コンダクタンスの劣化はみられなかった（Ｐのドー
パントガスとして、ＰＨ3あるいはＴＢＰを用い
た。）。
効果型トランジスタをＭＯＣＶＤ装置で成長し検討した
が、製造工程中に飽和ソース・ドレイン間電流の減少、
相互コンダクタンスの劣化はみられなかった（Ｐのドー
パントガスとして、ＰＨ3あるいはＴＢＰを用い
た。）。
【００５８】最後に、アンドープＡlＩnＡsショットキ
層２０５の代わりにアンドープＧaＩnＰ層、アンドープ
ＡlＩnＰ層、ＩnＰ層、ＩnＧaＡlＡsＰ層を用いた、第
６実施例と全く同様の構造の電界効果型トランジスタを
ＭＯＣＶＤ装置で成長し検討したが、製造工程中に飽和
ソース・ドレイン間電流の減少、相互コンダクタンスの
劣化はみられなかった。
層２０５の代わりにアンドープＧaＩnＰ層、アンドープ
ＡlＩnＰ層、ＩnＰ層、ＩnＧaＡlＡsＰ層を用いた、第
６実施例と全く同様の構造の電界効果型トランジスタを
ＭＯＣＶＤ装置で成長し検討したが、製造工程中に飽和
ソース・ドレイン間電流の減少、相互コンダクタンスの
劣化はみられなかった。
【００５９】
【発明の効果】以上より明らかなように、この発明は、
ＳiドープＡlＩnＡs層の酸化と熱によるキャリア濃度の
減少するという劣化を防ぐことができる。例えば、電界
効果型トランジスタに適用した場合では、ＳiドープＡl
ＩnＡsキャップ層中のＳi原子とＯ原子が結合すること
を防ぐことができる。その結果、ＳiドープＡlＩnＡsキ
ャップ層のキャリアを減少させることなく、ソース抵抗
の増加、相互コンダクタンスの減少などの劣化を防ぐこ
とができる。
ＳiドープＡlＩnＡs層の酸化と熱によるキャリア濃度の
減少するという劣化を防ぐことができる。例えば、電界
効果型トランジスタに適用した場合では、ＳiドープＡl
ＩnＡsキャップ層中のＳi原子とＯ原子が結合すること
を防ぐことができる。その結果、ＳiドープＡlＩnＡsキ
ャップ層のキャリアを減少させることなく、ソース抵抗
の増加、相互コンダクタンスの減少などの劣化を防ぐこ
とができる。
【図１】この発明の第１実施例のＡlＩnＡs／ＩnＰ系ヘ
テロ接合バイポーラトランジスタの断面構造を示す図で
ある。
テロ接合バイポーラトランジスタの断面構造を示す図で
ある。
【図２】上記第１実施例のＡlＩnＡs／ＩnＰ系ヘテロ接
合バイポーラトランジスタの作製過程の状態を示す図で
ある。
合バイポーラトランジスタの作製過程の状態を示す図で
ある。
【図３】上記第１実施例のＡlＩnＡs／ＩnＰ系ヘテロ接
合バイポーラトランジスタの作製過程の状態を示す図で
ある。
合バイポーラトランジスタの作製過程の状態を示す図で
ある。
【図４】この発明の第２実施例のＡlＩnＡs／ＧaＩnＡs
Ｐ系レーザ発光素子の断面構造を示す図である。
Ｐ系レーザ発光素子の断面構造を示す図である。
【図５】上記第２実施例のＡlＩnＡs／ＧaＩnＡsＰ系レ
ーザ発光素子の作製過程の状態を示す図である。
ーザ発光素子の作製過程の状態を示す図である。
【図６】上記第２実施例のＡlＩnＡs／ＧaＩnＡsＰ系レ
ーザ発光素子の作製過程の状態を示す図である。
ーザ発光素子の作製過程の状態を示す図である。
【図７】この発明の第３実施例のＡlＩnＡs／ＧaＩnＡs
系ＭＩＳＦＥＴの断面構造を示す図である。
系ＭＩＳＦＥＴの断面構造を示す図である。
【図８】上記第３実施例のＡlＩnＡs／ＧaＩnＡs系ＭＩ
ＳＦＥＴの作製過程の状態を示す図である。
ＳＦＥＴの作製過程の状態を示す図である。
【図９】上記第３実施例のＡlＩnＡs／ＧaＩnＡs系ＭＩ
ＳＦＥＴの作製過程の状態を示す図である。
ＳＦＥＴの作製過程の状態を示す図である。
【図１０】従来のＡlＩnＡs／ＧaＩnＡs系ヘテロ接合バ
イポーラトランジスタの作製過程の断面構造を示す図で
ある。
イポーラトランジスタの作製過程の断面構造を示す図で
ある。
【図１１】従来のＡlＩnＡs／ＧaＩnＡsＰ系レーザの作
製過程の断面構造を示す図である。
製過程の断面構造を示す図である。
【図１２】従来のリセス型ＡlＩnＡs／ＧaＩnＡs系ＭＥ
ＳＦＥＴの断面構造を示す図である。
ＳＦＥＴの断面構造を示す図である。
１０１、４０１ 半絶縁性ＩnＰ基板 １０２ Ｓi、ＰドープＡlＩnＡsコレクタ層 １０３、４０３ ＢeまたはＣドープＧaＩnＡsベース層 １０４ Ｓi、ＰドープＡlＩnＡsエミッタ層 １０５、４０４ ＳiドープＧaＩnＡsキャップ層 １０８、４０８ コレクタ電極 １０９、４０９ ベース電極 １１０、４１０ エミッタ電極 ４０２ ＳiドープＡlＩnＡsコレクタ層 ４０４ ＳiドープＡlＩnＡsエミッタ層 ２０１、５０１ ｎ−ＩnＰ基板 ２０２ Ｓi、ＰドープＡlＩnＡsクラッド層 ２０３、５０３ アンドープＧaＩnＡsＰ活性層 ２０４、５０４ ＣドープＡlＩnＡsクラッド層 ２１０、５１０ Ｐ型オーミック電極 ２１１、５１１ ｎ型オーミック電極 ２１２、５１２ Ｓi／Ａl2Ｏ3多層膜 ５０２ ＳiドープＡlＩnＡsクラッド層 ３０１、６０１ 半絶縁性ＩnＰ基板 ３０２、６０２ アンドープＡlＩnＡsバッファ層 ３０３、６０３ アンドープＧaＩnＡsチャネル層 ３０４、６０４ ＳiドープＡlＩnＡs電子供給層 ３０５、６０５ アンドープＡlＩnＡsショットキ層 ３０７ Ｓi、ＰドープＡlＩnＡsキャップ層 ３０８、６０８ ＳiドープＧaＩnＡsキャップ層 ３１０、６１０ ゲート電極 ３１１、６１１ ソース電極 ３１２、６１２ ドレイン電極 ６０７ ＳiドープＡlＩnＡsキャップ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｓ 5/323 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/363 H01L 29/73 - 29/737 H01L 29/203 H01L 29/205 H01L 29/778 H01L 29/80 H01L 29/812 H01L 33/00 H01S 5/00 H01S 5/323 H01S 5/343
Claims (6)
- 【請求項１】 基板上に第１の導電型のエミッタ領域
と、第２導電型のベース領域と、第１の導電型コレクタ
領域からなるヘテロ接合バイポーラトランジスタであっ
て、 上記第１の導電型のエミッタまたはコレクタ領域にＳi
ドープＡlＩnＡs層にリンを含み、リン原子と酸素原子
が結合していることを特徴とする半導体装置。 - 【請求項２】 上記ＳiドープＡlＩnＡs層のリンの含ま
れている量が１０16ｃｍ-3以上１０21ｃｍ-3以下である
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 基板上に第１の導電型のクラッド層と、
活性層と、第２の導電型のクラッド層からなる半導体発
光素子であって、 第１または第２の導電型のクラッド層にＳiドープＡlＩ
nＡs層にリンを含み、リン原子と酸素原子が結合してい
ることを特徴とする半導体装置。 - 【請求項４】 上記ＳiドープＡlＩnＡs層のリンの含ま
れている量が１０16ｃｍ-3以上１０21ｃｍ-3以下である
ことを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 基板上に、キャリアの導通経路となるべ
きチャネル層とショットキ（Ｉn、Ｇa、Ａl、Ａs、Ｐ元
素から構成されている）層とＳiドープＡlＩnＡs第１キ
ャップ層とＳiドープＧaＩnＡs第２キャップ層とが順に
積層され、上記第２キャップ層表面の所定の領域上にソ
ース、ドレイン電極とでオーミック接合を構成する電界
効果トランジスタであって、 上記ＳiドープＡlＩnＡs層にリンを含み、リン原子と酸
素原子が結合していることを特徴とする半導体装置。 - 【請求項６】 上記ＳiドープＡlＩnＡs層のリンの含ま
れている量が１０16ｃｍ-3以上１０21ｃｍ-3以下である
ことを特徴とする請求項５に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33502895A JP3310514B2 (ja) | 1995-12-22 | 1995-12-22 | 半導体装置 |
| US08/770,462 US5828087A (en) | 1995-12-22 | 1996-12-20 | AlInAs semiconductor device contaning Si and P |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33502895A JP3310514B2 (ja) | 1995-12-22 | 1995-12-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181087A JPH09181087A (ja) | 1997-07-11 |
| JP3310514B2 true JP3310514B2 (ja) | 2002-08-05 |
Family
ID=18283937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33502895A Expired - Fee Related JP3310514B2 (ja) | 1995-12-22 | 1995-12-22 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5828087A (ja) |
| JP (1) | JP3310514B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680497B1 (en) * | 2000-09-22 | 2004-01-20 | Trw Inc. | Interstitial diffusion barrier |
| US6479844B2 (en) * | 2001-03-02 | 2002-11-12 | University Of Connecticut | Modulation doped thyristor and complementary transistor combination for a monolithic optoelectronic integrated circuit |
| JP5628681B2 (ja) | 2008-10-21 | 2014-11-19 | ルネサスエレクトロニクス株式会社 | バイポーラトランジスタ |
| CN102246283B (zh) * | 2008-10-21 | 2014-08-06 | 瑞萨电子株式会社 | 双极晶体管 |
| JP2013131650A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0555711A (ja) * | 1991-08-22 | 1993-03-05 | Furukawa Electric Co Ltd:The | 半導体レーザ素子とその製造方法 |
| US5436468A (en) * | 1992-03-17 | 1995-07-25 | Fujitsu Limited | Ordered mixed crystal semiconductor superlattice device |
| JP3154556B2 (ja) * | 1992-07-01 | 2001-04-09 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5448585A (en) * | 1994-06-29 | 1995-09-05 | At&T Ipm Corp. | Article comprising a quantum well laser |
| JP3116731B2 (ja) * | 1994-07-25 | 2000-12-11 | 株式会社日立製作所 | 格子不整合系積層結晶構造およびそれを用いた半導体装置 |
| US5606185A (en) * | 1994-12-01 | 1997-02-25 | Hughes Aircraft Company | Parabolically graded base-collector double heterojunction bipolar transistor |
-
1995
- 1995-12-22 JP JP33502895A patent/JP3310514B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-20 US US08/770,462 patent/US5828087A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09181087A (ja) | 1997-07-11 |
| US5828087A (en) | 1998-10-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06132318A (ja) | ヘテロ接合電界効果トランジスタおよびその製造方法 | |
| EP0151309B1 (en) | High electron mobility field-effect transistor | |
| US20020003245A1 (en) | Compound semiconductor device and method of manufacturing the same | |
| JP3458349B2 (ja) | 半導体装置 | |
| US20050199909A1 (en) | Heterojunction bipolar transistor and manufacturing method thereof | |
| JP3310514B2 (ja) | 半導体装置 | |
| EP2416353A1 (en) | Semiconductor device | |
| JP2758803B2 (ja) | 電界効果トランジスタ | |
| US6797996B1 (en) | Compound semiconductor device and method for fabricating the same | |
| US6034386A (en) | Field effect transistor and method of manufacturing the same | |
| JPH08139105A (ja) | 電界効果型半導体装置 | |
| JPS6242569A (ja) | 電界効果型トランジスタ | |
| JP3154556B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| KR102543619B1 (ko) | 금속 산화물 반도체 소자 및 그 제조방법 | |
| JP4347919B2 (ja) | 半導体装置 | |
| EP0690511A1 (en) | Compound semiconductor device and its manufacturing method | |
| JP3481554B2 (ja) | ヘテロ構造型電界効果トランジスタ | |
| KR970004485B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3127863B2 (ja) | 半導体装置及びその製造方法 | |
| JP3507662B2 (ja) | 電界効果トランジスタ | |
| Tsai et al. | Improvements in direct-current characteristics of Al/sub 0.45/Ga/sub 0.55/As-GaAs digital-graded superlattice-emitter HBTs with reduced turn-on voltage by wet oxidation | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JP3857609B2 (ja) | 化合物半導体装置の製造方法 | |
| JP4714959B2 (ja) | 半導体装置とその製造方法 | |
| JP3083683B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |