JP3507662B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、高速性、高周波特
性に優れた電界効果トランジスタに関し、特にＩｎＡｌ
Ａｓ層中またはＡｌＧａＡｓ層中にドナーを添加するこ
とによってチャネルにキャリアを供給することで動作さ
せる電界効果トランジスタに関するものである。
性に優れた電界効果トランジスタに関し、特にＩｎＡｌ
Ａｓ層中またはＡｌＧａＡｓ層中にドナーを添加するこ
とによってチャネルにキャリアを供給することで動作さ
せる電界効果トランジスタに関するものである。
【０００２】
【従来の技術】ＩｎＧａＡｓ動作層とＩｎＡｌＡｓドナ
ー層を有するヘテロ接合電界効果トランジスタの一般的
な構造の従来例としては、ブラウン（A.S. Brown) らに
よって、アイイーイーイー・ガリウムひ素・アイシー・
シンポジウム（IEEE GaAs IC Symposium) 論文集、１４
３−１４６頁、１９８９年に報告されている。この報告
例は、半絶縁性ＩｎＰ基板上にこれと格子整合して設け
られた高純度なＩｎＧａＡｓ動作層と、所定の伝導帯の
不連続をもってヘテロ接合を形成するＩｎＡｌＡｓドナ
ー層を順次結晶成長した後、該ＩｎＡｌＡｓドナー層に
ゲート電極を形成したヘテロ接合電界効果トランジスタ
に関するものである。
ー層を有するヘテロ接合電界効果トランジスタの一般的
な構造の従来例としては、ブラウン（A.S. Brown) らに
よって、アイイーイーイー・ガリウムひ素・アイシー・
シンポジウム（IEEE GaAs IC Symposium) 論文集、１４
３−１４６頁、１９８９年に報告されている。この報告
例は、半絶縁性ＩｎＰ基板上にこれと格子整合して設け
られた高純度なＩｎＧａＡｓ動作層と、所定の伝導帯の
不連続をもってヘテロ接合を形成するＩｎＡｌＡｓドナ
ー層を順次結晶成長した後、該ＩｎＡｌＡｓドナー層に
ゲート電極を形成したヘテロ接合電界効果トランジスタ
に関するものである。
【０００３】このＩｎＰ基板上に作製されるヘテロ接合
電界効果トランジスタでは、たとえばチャネルにはＩｎ
０．５３Ｇａ０．４７Ａｓが、ショットキー層としてＩ
ｎ０．５２Ａｌ０．４８Ａｓが広く用いられる。この構
造でチャネルに用いるＩｎ０．５３Ｇａ０．４７層中で
は、電子移動度が室温で約１００００ｃｍ2 ／Ｖｓと高
いといｂう利点がある。また、Ｉｎ０．５３Ｇａ
０．４７Ａｓ／Ｉｎ０．５２Ａｌ０．４８Ａｓヘテロ接
合は伝導帯の不連続量が０．５２ｅＶと大きいため、電
子の閉じ込め効果が大きいといった利点もある。その結
果、従来のＧａＡｓ基板上に作製されるヘテロ接合電界
効果トランジスタに比べて高い性能を示す。
電界効果トランジスタでは、たとえばチャネルにはＩｎ
０．５３Ｇａ０．４７Ａｓが、ショットキー層としてＩ
ｎ０．５２Ａｌ０．４８Ａｓが広く用いられる。この構
造でチャネルに用いるＩｎ０．５３Ｇａ０．４７層中で
は、電子移動度が室温で約１００００ｃｍ2 ／Ｖｓと高
いといｂう利点がある。また、Ｉｎ０．５３Ｇａ
０．４７Ａｓ／Ｉｎ０．５２Ａｌ０．４８Ａｓヘテロ接
合は伝導帯の不連続量が０．５２ｅＶと大きいため、電
子の閉じ込め効果が大きいといった利点もある。その結
果、従来のＧａＡｓ基板上に作製されるヘテロ接合電界
効果トランジスタに比べて高い性能を示す。
【０００４】
【発明が解決しようとする課題】しかし、この構造のヘ
テロ接合電界効果トランジスタでは、ＩｎＡｌＡｓドナ
ー層上にゲート電極が形成されるため、ゲート電極形成
後に該ＩｎＡｌＡｓ層が表面に曝されることになる。こ
のＩｎＡｌＡｓ層は雰囲気からフッ素を取り込み、熱工
程時にはこのフッ素が結晶内部へ侵入し、その結果、Ｓ
ｉなどのドナーと結合することでドナーを不活性化する
ことがHayafujiらによってアプライド・フィジックス・
レターズ（Appl. Phys. Lett.)、６６巻、７号、８６３
−８６５頁、１９９５年に報告されている。その結果、
ドレイン電流の低下や相互コンダクタンスの減少といっ
た素子特性の劣化を招くという問題がある。
テロ接合電界効果トランジスタでは、ＩｎＡｌＡｓドナ
ー層上にゲート電極が形成されるため、ゲート電極形成
後に該ＩｎＡｌＡｓ層が表面に曝されることになる。こ
のＩｎＡｌＡｓ層は雰囲気からフッ素を取り込み、熱工
程時にはこのフッ素が結晶内部へ侵入し、その結果、Ｓ
ｉなどのドナーと結合することでドナーを不活性化する
ことがHayafujiらによってアプライド・フィジックス・
レターズ（Appl. Phys. Lett.)、６６巻、７号、８６３
−８６５頁、１９９５年に報告されている。その結果、
ドレイン電流の低下や相互コンダクタンスの減少といっ
た素子特性の劣化を招くという問題がある。
【０００５】本発明の目的は、上述の問題点を解決し、
熱工程時においても外部からのフッ素の侵入を抑制する
ことができ、その結果ドナーの不活性化を防止し、ドレ
イン電流の低下や相互コンダクタンスの減少といったデ
バイス特性の劣化を避けることができるヘテロ接合電界
効果トランジスタを提供することである。
熱工程時においても外部からのフッ素の侵入を抑制する
ことができ、その結果ドナーの不活性化を防止し、ドレ
イン電流の低下や相互コンダクタンスの減少といったデ
バイス特性の劣化を避けることができるヘテロ接合電界
効果トランジスタを提供することである。
【０００６】
【課題を解決するための手段】本発明者らは、研究の結
果ＩｎＡｌＡｓショットキー層中の表面側に負に帯電し
た層、すなわちｐ型ＩｎＡｌＡｓ層を導入することによ
り外部からのフッ素の侵入によるドナーの不活性化を防
ぎ、デバイス特性の劣化を抑制することができることを
見出し、それに基づいて本発明を完成するに至ったもの
である。
果ＩｎＡｌＡｓショットキー層中の表面側に負に帯電し
た層、すなわちｐ型ＩｎＡｌＡｓ層を導入することによ
り外部からのフッ素の侵入によるドナーの不活性化を防
ぎ、デバイス特性の劣化を抑制することができることを
見出し、それに基づいて本発明を完成するに至ったもの
である。
【０００７】第１の本発明は、チャネルに電子を供給す
るためのドナーが少なくとも一部に添加されたＩｎＡｌ
Ａｓ層を有する電界効果トランジスタにおいて、該Ｉｎ
ＡｌＡｓ層中であって該ドナー層とゲート電極との間に
ドナーの添加された領域よりも表面側にアクセプタが添
加されたフッ素侵入を抑制するＩｎＡｌＡｓ層を有し、
前記アクセプタの面密度が１×１０ 12 ｃｍ -2 以上である
ことを特徴とする電界効果トランジスタである。
るためのドナーが少なくとも一部に添加されたＩｎＡｌ
Ａｓ層を有する電界効果トランジスタにおいて、該Ｉｎ
ＡｌＡｓ層中であって該ドナー層とゲート電極との間に
ドナーの添加された領域よりも表面側にアクセプタが添
加されたフッ素侵入を抑制するＩｎＡｌＡｓ層を有し、
前記アクセプタの面密度が１×１０ 12 ｃｍ -2 以上である
ことを特徴とする電界効果トランジスタである。
【０００８】本発明者らは、さらに研究の結果ＡｌＧａ
Ａｓドナー層を有する電界効果トランジスタにおいても
同様な効果があることを見出し、それに基づいて次の発
明を完成するに至った。
Ａｓドナー層を有する電界効果トランジスタにおいても
同様な効果があることを見出し、それに基づいて次の発
明を完成するに至った。
【０００９】第２の本発明は、チャネルに電子を供給す
るためのドナーが少なくとも一部に添加されたＡｌＧａ
Ａｓ層を有する電界効果トランジスタにおいて、該Ａｌ
ＧａＡｓ層中であって該ドナー層とゲート電極との間に
ドナーの添加された領域よりも表面側にアクセプタが添
加されたフッ素侵入を抑制するＡｌＧａＡｓ層を有し、
前記アクセプタの面密度が１×１０ 12 ｃｍ -2 以上である
ことを特徴とする電界効果トランジスタである。
るためのドナーが少なくとも一部に添加されたＡｌＧａ
Ａｓ層を有する電界効果トランジスタにおいて、該Ａｌ
ＧａＡｓ層中であって該ドナー層とゲート電極との間に
ドナーの添加された領域よりも表面側にアクセプタが添
加されたフッ素侵入を抑制するＡｌＧａＡｓ層を有し、
前記アクセプタの面密度が１×１０ 12 ｃｍ -2 以上である
ことを特徴とする電界効果トランジスタである。
【００１０】以上の第１又は２の本発明を集約して換言
すれば、本発明の電界効果トランジスタは少なくとも一
部にドナーの添加されたＩｎＡｌＡｓドナー層またはＡ
ｌＧａＡｓドナー層を有し、ドナーの添加された領域よ
りも表面側にアクセプタが添加されたフッ素侵入を抑制
するＩｎＡｌＡｓ層またはＡｌＧａＡｓ層を有し、添加
するアクセプタの面密度は１×１０ 12 ｃｍ -2 以上である
ことを特徴とする。
すれば、本発明の電界効果トランジスタは少なくとも一
部にドナーの添加されたＩｎＡｌＡｓドナー層またはＡ
ｌＧａＡｓドナー層を有し、ドナーの添加された領域よ
りも表面側にアクセプタが添加されたフッ素侵入を抑制
するＩｎＡｌＡｓ層またはＡｌＧａＡｓ層を有し、添加
するアクセプタの面密度は１×１０ 12 ｃｍ -2 以上である
ことを特徴とする。
【００１１】フッ素はＩｎＡｌＡｓ層表面から取り込ま
れ、熱工程時には結晶内部侵入する。その際、フッ素は
負イオンの形で存在しており、従来の電界効果トランジ
スタの構造のＩｎＡｌＡｓ層中では図６（ｂ）に示す内
部電界が生じているため、内部から表面方向への電界に
よって、フッ素は結晶内部への侵入が促進される。
れ、熱工程時には結晶内部侵入する。その際、フッ素は
負イオンの形で存在しており、従来の電界効果トランジ
スタの構造のＩｎＡｌＡｓ層中では図６（ｂ）に示す内
部電界が生じているため、内部から表面方向への電界に
よって、フッ素は結晶内部への侵入が促進される。
【００１２】一方、本発明における電界効果トランジス
タの構造では、表面付近に添加されたアクセプタが負に
帯電することで負に帯電するため、図１（ｂ）に示すよ
うにＩｎＡｌＡｓ層表面から内部に向かう電界が生じ
る。そのため、フッ素は結晶内部への侵入を妨げられ
る。したがって、本発明においては、熱工程時において
もフッ素侵入に伴う電流減少などの特性変動は抑制され
る。
タの構造では、表面付近に添加されたアクセプタが負に
帯電することで負に帯電するため、図１（ｂ）に示すよ
うにＩｎＡｌＡｓ層表面から内部に向かう電界が生じ
る。そのため、フッ素は結晶内部への侵入を妨げられ
る。したがって、本発明においては、熱工程時において
もフッ素侵入に伴う電流減少などの特性変動は抑制され
る。
【００１３】
【発明の実施の形態】本発明の実施の形態を以下に説明
する。
する。
【００１４】
【実施例】以下、実施例により本発明を具体的に示す
が、本発明はこれに限定されるものではなく、適宜本発
明の範囲内で変更できるものである。
が、本発明はこれに限定されるものではなく、適宜本発
明の範囲内で変更できるものである。
【００１５】実施例１
図１（ａ）は第１の本発明に基づく実施例の主要部分の
断面図である。
断面図である。
【００１６】この図において１は半絶縁性ＩｎＰ基板、
２は高純度ＩｎＡｌＡｓバッファ層、３は高純度ＩｎＧ
ａＡｓチャネル層、４は高純度ＩｎＡｌＡｓスペーサ
層、５はｎ−ＩｎＡｌＡｓ層（ドナー層）、６はノンド
ープの高純度ＩｎＡｌＡｓ層、７はアクセプタが添加さ
れたｐ型ＩｎＡｌＡｓ層、８はノンドープの高純度Ｉｎ
ＡｌＡｓ層、９はｎ−ＩｎＧａＡｓオーミック接触層、
１０はソース電極、１１はドレイン電極、１２はゲート
電極である。ゲート電極１２はｎ−ＩｎＧａＡｓオーミ
ック接触層９をエッチングにより除去した後に露出した
高純度ＩｎＡｌＡｓ層８の上に形成した。すなわち、こ
の実施例の電界効果トランジスタにおいては、アクセプ
タが添加されたｐ型ＩｎＡｌＡｓ層をＩｎＡｌＡｓ層中
であってドナー層とゲート電極との間に有する構成とな
っている。
２は高純度ＩｎＡｌＡｓバッファ層、３は高純度ＩｎＧ
ａＡｓチャネル層、４は高純度ＩｎＡｌＡｓスペーサ
層、５はｎ−ＩｎＡｌＡｓ層（ドナー層）、６はノンド
ープの高純度ＩｎＡｌＡｓ層、７はアクセプタが添加さ
れたｐ型ＩｎＡｌＡｓ層、８はノンドープの高純度Ｉｎ
ＡｌＡｓ層、９はｎ−ＩｎＧａＡｓオーミック接触層、
１０はソース電極、１１はドレイン電極、１２はゲート
電極である。ゲート電極１２はｎ−ＩｎＧａＡｓオーミ
ック接触層９をエッチングにより除去した後に露出した
高純度ＩｎＡｌＡｓ層８の上に形成した。すなわち、こ
の実施例の電界効果トランジスタにおいては、アクセプ
タが添加されたｐ型ＩｎＡｌＡｓ層をＩｎＡｌＡｓ層中
であってドナー層とゲート電極との間に有する構成とな
っている。
【００１７】図６（ｂ）に示すように、従来の電界効果
トランジスタの構造では、ドナー層内にあってイオン化
して正に帯電したドナーからチャネル内の電子または表
面電荷に向かって電界が生じる。表面に露出したＩｎＡ
ｌＡｓ層は雰囲気からフッ素化合物を取り込みやすく、
取り込まれたフッ素は負イオンの形で存在しており、ド
ナーから表面に向かう電界によるクーロン力を受ける。
この状態で熱工程に曝されると、この電界によりフッ素
イオンの結晶内部への熱拡散が促進され、ドナー層に集
中することで、ドナーを不活性化する。その結果、キャ
リア密度の減少を招き、デバイス特性の劣化を引き起こ
す。
トランジスタの構造では、ドナー層内にあってイオン化
して正に帯電したドナーからチャネル内の電子または表
面電荷に向かって電界が生じる。表面に露出したＩｎＡ
ｌＡｓ層は雰囲気からフッ素化合物を取り込みやすく、
取り込まれたフッ素は負イオンの形で存在しており、ド
ナーから表面に向かう電界によるクーロン力を受ける。
この状態で熱工程に曝されると、この電界によりフッ素
イオンの結晶内部への熱拡散が促進され、ドナー層に集
中することで、ドナーを不活性化する。その結果、キャ
リア密度の減少を招き、デバイス特性の劣化を引き起こ
す。
【００１８】本実施例の電界効果トランジスタの構造で
は、ｐ型ＩｎＡｌＡｓ層が表面付近にあり、この層に添
加されたアクセプタが負に帯電するため、図１（ｂ）に
示すようにＩｎＡｌＡｓ層表面から内部に向かう電界が
生じ、ドナー層から表面側に向かう電界はこのｐ型Ｉｎ
ＡｌＡｓ層で終端する。そのため、表面に付着してもフ
ッ素は結晶内部への侵入を妨げられる。したがって、熱
工程時においてもフッ素イオンがクーロン力により結晶
内部への侵入を促進されることはなく、フッ素侵入に伴
う電流減少などのデバイス特性変動を抑制することがで
きる。
は、ｐ型ＩｎＡｌＡｓ層が表面付近にあり、この層に添
加されたアクセプタが負に帯電するため、図１（ｂ）に
示すようにＩｎＡｌＡｓ層表面から内部に向かう電界が
生じ、ドナー層から表面側に向かう電界はこのｐ型Ｉｎ
ＡｌＡｓ層で終端する。そのため、表面に付着してもフ
ッ素は結晶内部への侵入を妨げられる。したがって、熱
工程時においてもフッ素イオンがクーロン力により結晶
内部への侵入を促進されることはなく、フッ素侵入に伴
う電流減少などのデバイス特性変動を抑制することがで
きる。
【００１９】この実施例の電界効果トランジスタは以下
のようにして作製した。まず、半絶縁性ＩｎＰ基板１上
に、３００ｎｍの高純度ＩｎＡｌＡｓバッファ層２と、
４０ｎｍの高純度ＩｎＧａＡｓチャネル層３と、３ｎｍ
の高純度ＩｎＡｌＡｓ層４、１×１０19ｃｍ-3程度にＳ
ｉの添加された厚さ５ｎｍのｎ−ＩｎＡｌＡｓドナー層
５、２０ｎｍの高純度ＩｎＡｌＡｓ層６、１×１０19ｃ
ｍ-3程度にＢｅの添加された厚さ２ｎｍのｐ−ＩｎＡｌ
Ａｓ層７、３ｎｍの高純度ＩｎＡｌＡｓ層８、５×１０
18ｃｍ-3程度にＳｉの添加された厚さ５０ｎｍのｎ−Ｉ
ｎＧａＡｓオーミック接触層９とを順次結晶成長させ
た。続いて、素子分離を行った後、ＡｕＧｅ，Ｎｉ，Ａ
ｕをオーミック接触層９上に堆積し、アロイ処理を行う
ことにより、ソース電極１０、ドレイン電極１１を形成
した。さらにソース電極１０、ドレイン電極１１間のｎ
型ＩｎＧａＡｓオーミック接触層９を一部エッチングに
より除去した後に露出した高純度ＩｎＡｌＡｓ層８上に
Ｔｉ，Ｐｔ，Ａｕを順次堆積し、ゲート電極１２を形成
することにより、本実施例の電界効果トランジスタを形
成した。ここで、ｎ型ＩｎＧａＡｓオーミック接触層を
エッチング除去する際に、たとえば、クエン酸と過酸化
水素からなる水溶液を用いると、ＩｎＡｌＡｓ層に対し
てＩｎＧａＡｓ層のみを高い選択比をもってエッチング
除去できることが知られている。この方法を用いること
により、高純度ＩｎＡｌＡｓ層８でエッチングが停止さ
れ、ｐ−ＩｎＡｌＡｓ層７を確実に残しながら、ゲート
電極１２を高純度ＩｎＡｌＡｓ層８上に形成することが
可能であった。
のようにして作製した。まず、半絶縁性ＩｎＰ基板１上
に、３００ｎｍの高純度ＩｎＡｌＡｓバッファ層２と、
４０ｎｍの高純度ＩｎＧａＡｓチャネル層３と、３ｎｍ
の高純度ＩｎＡｌＡｓ層４、１×１０19ｃｍ-3程度にＳ
ｉの添加された厚さ５ｎｍのｎ−ＩｎＡｌＡｓドナー層
５、２０ｎｍの高純度ＩｎＡｌＡｓ層６、１×１０19ｃ
ｍ-3程度にＢｅの添加された厚さ２ｎｍのｐ−ＩｎＡｌ
Ａｓ層７、３ｎｍの高純度ＩｎＡｌＡｓ層８、５×１０
18ｃｍ-3程度にＳｉの添加された厚さ５０ｎｍのｎ−Ｉ
ｎＧａＡｓオーミック接触層９とを順次結晶成長させ
た。続いて、素子分離を行った後、ＡｕＧｅ，Ｎｉ，Ａ
ｕをオーミック接触層９上に堆積し、アロイ処理を行う
ことにより、ソース電極１０、ドレイン電極１１を形成
した。さらにソース電極１０、ドレイン電極１１間のｎ
型ＩｎＧａＡｓオーミック接触層９を一部エッチングに
より除去した後に露出した高純度ＩｎＡｌＡｓ層８上に
Ｔｉ，Ｐｔ，Ａｕを順次堆積し、ゲート電極１２を形成
することにより、本実施例の電界効果トランジスタを形
成した。ここで、ｎ型ＩｎＧａＡｓオーミック接触層を
エッチング除去する際に、たとえば、クエン酸と過酸化
水素からなる水溶液を用いると、ＩｎＡｌＡｓ層に対し
てＩｎＧａＡｓ層のみを高い選択比をもってエッチング
除去できることが知られている。この方法を用いること
により、高純度ＩｎＡｌＡｓ層８でエッチングが停止さ
れ、ｐ−ＩｎＡｌＡｓ層７を確実に残しながら、ゲート
電極１２を高純度ＩｎＡｌＡｓ層８上に形成することが
可能であった。
【００２０】本発明は、初期特性において従来例と比較
してほぼ同様な電流−電圧特性が得られるとともに、耐
圧の向上も見られた。図２は本発明および従来例での高
温保管試験時の電流変化を示す。本発明では、前述の通
り、ｐ−ＩｎＡｌＡｓが作る電界により高温保管試験に
おいてもＦの結晶内部への侵入を阻止することができ
た。その結果、高温保管試験においても、電流減少割合
を従来例の３０％から５％以下に低減できた。
してほぼ同様な電流−電圧特性が得られるとともに、耐
圧の向上も見られた。図２は本発明および従来例での高
温保管試験時の電流変化を示す。本発明では、前述の通
り、ｐ−ＩｎＡｌＡｓが作る電界により高温保管試験に
おいてもＦの結晶内部への侵入を阻止することができ
た。その結果、高温保管試験においても、電流減少割合
を従来例の３０％から５％以下に低減できた。
【００２１】参考例
図３は本発明の参考例を示す主要部分の断面図である。
【００２２】この図において１は半絶縁性ＩｎＰ基板、
２は高純度ＩｎＡｌＡｓバッファ層、３は高純度ＩｎＧ
ａＡｓチャネル層、４は高純度ＩｎＡｌＡｓスペーサ
層、５はｎ−ＩｎＡｌＡｓ層（ドナー層）、６はノンド
ープの高純度ＩｎＡｌＡｓ層、７は低温成長されたＩｎ
ＡｌＡｓ層、８はノンドープの高純度ＩｎＡｌＡｓ層、
９はｎ−ＩｎＧａＡｓオーミック接触層、１０はソース
電極、１１はドレイン電極、１２はゲート電極である。
低温成長されたＩｎＡｌＡｓ層７は多数の電子トラップ
を含んでいる。この場合も実施例１と同様にゲート電極
１２はｎ−ＩｎＧａＡｓオーミック接触層９をエッチン
グにより除去した後に露出した高純度のＩｎＡｌＡｓ層
８の上に形成した。この参考例の電界効果トランジスタ
においては、低温成長されて多数の電子トラップを含有
するＩｎＡｌＡｓ層をＩｎＡｌＡｓ層中であってドナー
層とゲート電極との間に有する構成となっている。
２は高純度ＩｎＡｌＡｓバッファ層、３は高純度ＩｎＧ
ａＡｓチャネル層、４は高純度ＩｎＡｌＡｓスペーサ
層、５はｎ−ＩｎＡｌＡｓ層（ドナー層）、６はノンド
ープの高純度ＩｎＡｌＡｓ層、７は低温成長されたＩｎ
ＡｌＡｓ層、８はノンドープの高純度ＩｎＡｌＡｓ層、
９はｎ−ＩｎＧａＡｓオーミック接触層、１０はソース
電極、１１はドレイン電極、１２はゲート電極である。
低温成長されたＩｎＡｌＡｓ層７は多数の電子トラップ
を含んでいる。この場合も実施例１と同様にゲート電極
１２はｎ−ＩｎＧａＡｓオーミック接触層９をエッチン
グにより除去した後に露出した高純度のＩｎＡｌＡｓ層
８の上に形成した。この参考例の電界効果トランジスタ
においては、低温成長されて多数の電子トラップを含有
するＩｎＡｌＡｓ層をＩｎＡｌＡｓ層中であってドナー
層とゲート電極との間に有する構成となっている。
【００２３】本参考例の電界効果トランジスタの構造で
は、低温成長されて電子トラップを含有するＩｎＡｌＡ
ｓ層が表面付近にあり、実施例１の場合と同様に、ドナ
ー層から表面側に向かう電界はこのＩｎＡｌＡｓ層領域
で終端する。そのため、表面に付着してもフッ素は結晶
内部への侵入を妨げられる。したがって、熱工程におい
てもフッ素イオンがクーロン力により結晶内部への侵入
を促進されることはなく、フッ素侵入に伴う電流減少な
どのデバイス特性変動を抑制することができる。
は、低温成長されて電子トラップを含有するＩｎＡｌＡ
ｓ層が表面付近にあり、実施例１の場合と同様に、ドナ
ー層から表面側に向かう電界はこのＩｎＡｌＡｓ層領域
で終端する。そのため、表面に付着してもフッ素は結晶
内部への侵入を妨げられる。したがって、熱工程におい
てもフッ素イオンがクーロン力により結晶内部への侵入
を促進されることはなく、フッ素侵入に伴う電流減少な
どのデバイス特性変動を抑制することができる。
【００２４】この参考例の電界効果トランジスタは以下
のようにして作製した。まず、半絶縁性ＩｎＰ基板１上
に、３００ｎｍの高純度ＩｎＡｌＡｓバッファ層２と、
４０ｎｍの高純度ＩｎＧａＡｓチャネル層３と、３ｎｍ
の高純度ＩｎＡｌＡｓ層４、１×１０19ｃｍ-3程度にＳ
ｉの添加された厚さ５ｎｍのｎ−ＩｎＡｌＡｓドナー層
５、２０ｎｍの高純度ＩｎＡｌＡｓ層６とをＭＢＥ法に
より、基板温度を４５０〜５００℃とし、Ａｓ分圧を１
×１０-5Ｔｏｒｒで成長させた。次に、基板温度を３５
０℃に下げて厚さ５ｎｍのＩｎＡｌＡｓ層１７を成長さ
せた。ＩｎＡｌＡｓ層中の電子トラップ密度は成長温度
を３７０℃以下に設定することにより急激に増えること
は確認された。次に基板温度を４５０〜５００℃に戻
し、３ｎｍの高純度ＩｎＡｌＡｓ層８、５×１０18ｃｍ
-3程度にＳｉの添加された厚さ５０ｎｍのｎ−ＩｎＧａ
Ａｓオーミック接触層９とを順次結晶成長させた。続い
て、素子分離を行った後、ＡｕＧｅ，Ｎｉ，Ａｕをオー
ミック接触層９上に堆積し、アロイ処理を行うことによ
り、ソース電極１０、ドレイン電極１１を形成した。さ
らにソース電極１０、ドレイン電極１１間のｎ型ＩｎＧ
ａＡｓオーミック接触層９を一部エッチングにより除去
した後に露出した高純度ＩｎＡｌＡｓ層８上にＴｉ，Ｐ
ｔ，Ａｕを順次堆積し、ゲート電極１２を形成すること
により、本参考例の電界効果トランジスタを形成した。
ここで、ｎ型ＩｎＧａＡｓオーミック接触層をエッチン
グ除去する際に、たとえば、クエン酸と過酸化水素から
なる水溶液を用いると、ＩｎＡｌＡｓ層に対してＩｎＧ
ａＡｓ層のみを高い選択比をもってエッチング除去でき
ることが知られている。この方法を用いることにより、
高純度ＩｎＡｌＡｓ層８でエッチングが停止され、電子
トラップを含有するＩｎＡｌＡｓ層１７を確実に残しな
がら、ゲート電極１２を高純度ＩｎＡｌＡｓ層８上に形
成することが可能であった。
のようにして作製した。まず、半絶縁性ＩｎＰ基板１上
に、３００ｎｍの高純度ＩｎＡｌＡｓバッファ層２と、
４０ｎｍの高純度ＩｎＧａＡｓチャネル層３と、３ｎｍ
の高純度ＩｎＡｌＡｓ層４、１×１０19ｃｍ-3程度にＳ
ｉの添加された厚さ５ｎｍのｎ−ＩｎＡｌＡｓドナー層
５、２０ｎｍの高純度ＩｎＡｌＡｓ層６とをＭＢＥ法に
より、基板温度を４５０〜５００℃とし、Ａｓ分圧を１
×１０-5Ｔｏｒｒで成長させた。次に、基板温度を３５
０℃に下げて厚さ５ｎｍのＩｎＡｌＡｓ層１７を成長さ
せた。ＩｎＡｌＡｓ層中の電子トラップ密度は成長温度
を３７０℃以下に設定することにより急激に増えること
は確認された。次に基板温度を４５０〜５００℃に戻
し、３ｎｍの高純度ＩｎＡｌＡｓ層８、５×１０18ｃｍ
-3程度にＳｉの添加された厚さ５０ｎｍのｎ−ＩｎＧａ
Ａｓオーミック接触層９とを順次結晶成長させた。続い
て、素子分離を行った後、ＡｕＧｅ，Ｎｉ，Ａｕをオー
ミック接触層９上に堆積し、アロイ処理を行うことによ
り、ソース電極１０、ドレイン電極１１を形成した。さ
らにソース電極１０、ドレイン電極１１間のｎ型ＩｎＧ
ａＡｓオーミック接触層９を一部エッチングにより除去
した後に露出した高純度ＩｎＡｌＡｓ層８上にＴｉ，Ｐ
ｔ，Ａｕを順次堆積し、ゲート電極１２を形成すること
により、本参考例の電界効果トランジスタを形成した。
ここで、ｎ型ＩｎＧａＡｓオーミック接触層をエッチン
グ除去する際に、たとえば、クエン酸と過酸化水素から
なる水溶液を用いると、ＩｎＡｌＡｓ層に対してＩｎＧ
ａＡｓ層のみを高い選択比をもってエッチング除去でき
ることが知られている。この方法を用いることにより、
高純度ＩｎＡｌＡｓ層８でエッチングが停止され、電子
トラップを含有するＩｎＡｌＡｓ層１７を確実に残しな
がら、ゲート電極１２を高純度ＩｎＡｌＡｓ層８上に形
成することが可能であった。
【００２５】本参考例においても、初期特性において従
来例と比較してほぼ同様な電流−電圧特性が得られると
ともに、高温保管試験における電流減少量を従来例より
も大幅に低減することができた。
来例と比較してほぼ同様な電流−電圧特性が得られると
ともに、高温保管試験における電流減少量を従来例より
も大幅に低減することができた。
【００２６】実施例２
図４は第２の本発明に基づく実施例の主要部分の断面図
である。
である。
【００２７】この図において２１は半絶縁性ＧａＡｓ基
板、２２は高純度ＡｌＧａＡｓバッファ層、２３は高純
度ＩｎＧａＡｓチャネル層、２４は高純度ＡｌＧａＡｓ
スペーサ層、２５はｎ−ＡｌＧａＡｓ層（ドナー層）、
２６はノンドープ高純度ＡｌＧａＡｓ層、２７はアクセ
プタが添加されたｐ型ＡｌＧａＡｓ層、２８はノンドー
プの高純度ＡｌＧａＡｓ層、２９はｎ−ＧａＡｓオーミ
ック接触層、３０はソース電極、３１はドレイン電極、
３２はゲート電極である。ゲート電極３２はｎ−ＧａＡ
ｓオーミック接触層２９をエッチングにより除去した後
に露出した高純度ＡｌＧａＡｓ層２８の上に形成した。
すなわち、この実施例の電界効果トランジスタにおいて
は、アクセプタが添加されたｐ型ＡｌＧａＡｓ層をＡｌ
ＧａＡｓ層中であってドナー層とゲート電極との間に有
する構成となっている。
板、２２は高純度ＡｌＧａＡｓバッファ層、２３は高純
度ＩｎＧａＡｓチャネル層、２４は高純度ＡｌＧａＡｓ
スペーサ層、２５はｎ−ＡｌＧａＡｓ層（ドナー層）、
２６はノンドープ高純度ＡｌＧａＡｓ層、２７はアクセ
プタが添加されたｐ型ＡｌＧａＡｓ層、２８はノンドー
プの高純度ＡｌＧａＡｓ層、２９はｎ−ＧａＡｓオーミ
ック接触層、３０はソース電極、３１はドレイン電極、
３２はゲート電極である。ゲート電極３２はｎ−ＧａＡ
ｓオーミック接触層２９をエッチングにより除去した後
に露出した高純度ＡｌＧａＡｓ層２８の上に形成した。
すなわち、この実施例の電界効果トランジスタにおいて
は、アクセプタが添加されたｐ型ＡｌＧａＡｓ層をＡｌ
ＧａＡｓ層中であってドナー層とゲート電極との間に有
する構成となっている。
【００２８】本実施例の電界効果トランジスタの構造で
は、ｐ型ＡｌＧａＡｓ層が表面付近にあり、この層に添
加されたアクセプタが負に帯電するため、前述のＩｎＡ
ｌＡｓ層を用いた電界効果トランジスタの実施例１の場
合と同様に、ＡｌＧａＡｓ表面から内部に向かう電界が
生じ、ドナー層から表面に向かう電界はこのｐ型ＡｌＧ
ａＡｓ層で終端する。そのため、表面に付着してもフッ
素は結晶内部への侵入が妨げられる。したがって、熱工
程時においてもフッ素イオンがクローン力により結晶内
部への侵入を促進されることはなく、フッ素侵入に伴う
電流減少などのデバイス特性変動を抑制することができ
る。
は、ｐ型ＡｌＧａＡｓ層が表面付近にあり、この層に添
加されたアクセプタが負に帯電するため、前述のＩｎＡ
ｌＡｓ層を用いた電界効果トランジスタの実施例１の場
合と同様に、ＡｌＧａＡｓ表面から内部に向かう電界が
生じ、ドナー層から表面に向かう電界はこのｐ型ＡｌＧ
ａＡｓ層で終端する。そのため、表面に付着してもフッ
素は結晶内部への侵入が妨げられる。したがって、熱工
程時においてもフッ素イオンがクローン力により結晶内
部への侵入を促進されることはなく、フッ素侵入に伴う
電流減少などのデバイス特性変動を抑制することができ
る。
【００２９】この実施例の電界効果トランジスタは以下
のようにして作製した。まず、半絶縁性ＧａＡｓ基板２
１上に、３００ｎｍの高純度ＡｌＧａＡｓバッファ層２
２と、４０ｎｍの高純度ＩｎＧａＡｓチャネル層２３
と、３ｎｍの高純度ＡｌＧａＡｓ層２４、１×１０19ｃ
ｍ-3程度にＳｉの添加された厚さ５ｎｍのｎ−ＡｌＧａ
Ａｓドナー層２５、２０ｎｍの高純度ＡｌＧａＡｓ層２
６、１×１０19ｃｍ-3程度にＢｅの添加された厚さ２ｎ
ｍのｐ−ＡｌＧａＡｓ層２７、３ｎｍの高純度ＡｌＧａ
Ａｓ層２８、５×１０18ｃｍ-3程度にＳｉの添加された
厚さ５０ｎｍのｎ−ＧａＡｓオーミック接触層２９とを
順次結晶成長させた。続いて、素子分離を行った後、Ａ
ｕＧｅ，Ｎｉ，Ａｕをオーミック接触層２９上に堆積
し、アロイ処理を行うことにより、ソース電極３０、ド
レイン電極３１を形成した。さらにソース電極３０、ド
レイン電極３１間のｎ型ＧａＡｓオーミック接触層２９
を一部エッチングにより除去した後に露出した高純度Ａ
ｌＧａＡｓ層２８上にＴｉ，Ｐｔ，Ａｕを順次堆積し、
ゲート電極３２を形成することにより、本実施例の電界
効果トランジスタ形成した。ここで、ｎ型ＧａＡｓオー
ミック接触層をエッチング除去する際に、たとえば、ク
エン酸と過酸化水素からなる水溶液を用いると、ＡｌＧ
ａＡｓ層に対してＧａＡｓ層のみを高い選択比をもって
エッチング除去できることが知られている。この方法を
用いることにより、高純度ＡｌＧａＡｓ層２８でエッチ
ングが停止され、ｐ−ＡｌＧａＡｓ層２７を確実に残し
ながら、ゲート電極３２を高純度ＡｌＧａＡｓ層２８上
に形成することが可能であった。
のようにして作製した。まず、半絶縁性ＧａＡｓ基板２
１上に、３００ｎｍの高純度ＡｌＧａＡｓバッファ層２
２と、４０ｎｍの高純度ＩｎＧａＡｓチャネル層２３
と、３ｎｍの高純度ＡｌＧａＡｓ層２４、１×１０19ｃ
ｍ-3程度にＳｉの添加された厚さ５ｎｍのｎ−ＡｌＧａ
Ａｓドナー層２５、２０ｎｍの高純度ＡｌＧａＡｓ層２
６、１×１０19ｃｍ-3程度にＢｅの添加された厚さ２ｎ
ｍのｐ−ＡｌＧａＡｓ層２７、３ｎｍの高純度ＡｌＧａ
Ａｓ層２８、５×１０18ｃｍ-3程度にＳｉの添加された
厚さ５０ｎｍのｎ−ＧａＡｓオーミック接触層２９とを
順次結晶成長させた。続いて、素子分離を行った後、Ａ
ｕＧｅ，Ｎｉ，Ａｕをオーミック接触層２９上に堆積
し、アロイ処理を行うことにより、ソース電極３０、ド
レイン電極３１を形成した。さらにソース電極３０、ド
レイン電極３１間のｎ型ＧａＡｓオーミック接触層２９
を一部エッチングにより除去した後に露出した高純度Ａ
ｌＧａＡｓ層２８上にＴｉ，Ｐｔ，Ａｕを順次堆積し、
ゲート電極３２を形成することにより、本実施例の電界
効果トランジスタ形成した。ここで、ｎ型ＧａＡｓオー
ミック接触層をエッチング除去する際に、たとえば、ク
エン酸と過酸化水素からなる水溶液を用いると、ＡｌＧ
ａＡｓ層に対してＧａＡｓ層のみを高い選択比をもって
エッチング除去できることが知られている。この方法を
用いることにより、高純度ＡｌＧａＡｓ層２８でエッチ
ングが停止され、ｐ−ＡｌＧａＡｓ層２７を確実に残し
ながら、ゲート電極３２を高純度ＡｌＧａＡｓ層２８上
に形成することが可能であった。
【００３０】本実施例においても、初期特性においてＧ
ａＡｓ基板上に形成される通常のＡｌＧａＡｓ／ＩｎＧ
ａＡｓ系の電界効果トランジスタと比較してほぼ同様な
電流−電圧特性が得られるとともに、高温保管試験にお
ける電流減少量を大幅に低減することができた。
ａＡｓ基板上に形成される通常のＡｌＧａＡｓ／ＩｎＧ
ａＡｓ系の電界効果トランジスタと比較してほぼ同様な
電流−電圧特性が得られるとともに、高温保管試験にお
ける電流減少量を大幅に低減することができた。
【００３１】参考例
図５は本発明の参考例を示す主要部分の断面図である。
【００３２】この図において２１は半絶縁性ＧａＡｓ基
板、２２は高純度ＡｌＧａＡｓバッファ層、２３は高純
度ＩｎＧａＡｓチャネル層、２４は高純度ＡｌＧａＡｓ
スペーサ層、２５はｎ−ＡｌＧａＡｓ層（ドナー層）、
２６はノンドープの高純度ＡｌＧａＡｓ層、３７は低温
成長されたＡｌＧａＡｓ層、２８はノンドープの高純度
ＡｌＧａＡｓ層、２９はｎ−ＧａＡｓオーミック接触
層、３０はソース電極、３１はドレイン電極、３２はゲ
ート電極である。低温成長されたＡｌＧａＡｓ層３７は
多数の電子トラップを含んでいる。ゲート電極３２はｎ
−ＧａＡｓオーミック接触層２９をエッチングにより除
去した後に露出した高純度ＡｌＧａＡｓ層２８上に形成
した。この参考例の電界効果トランジスタにおいては、
低温成長されて多数の電子トラップを含有するＡｌＧａ
Ａｓ層をＡｌＧａＡｓ層中であってドナー層とゲート電
極との間に有する構成となっている。
板、２２は高純度ＡｌＧａＡｓバッファ層、２３は高純
度ＩｎＧａＡｓチャネル層、２４は高純度ＡｌＧａＡｓ
スペーサ層、２５はｎ−ＡｌＧａＡｓ層（ドナー層）、
２６はノンドープの高純度ＡｌＧａＡｓ層、３７は低温
成長されたＡｌＧａＡｓ層、２８はノンドープの高純度
ＡｌＧａＡｓ層、２９はｎ−ＧａＡｓオーミック接触
層、３０はソース電極、３１はドレイン電極、３２はゲ
ート電極である。低温成長されたＡｌＧａＡｓ層３７は
多数の電子トラップを含んでいる。ゲート電極３２はｎ
−ＧａＡｓオーミック接触層２９をエッチングにより除
去した後に露出した高純度ＡｌＧａＡｓ層２８上に形成
した。この参考例の電界効果トランジスタにおいては、
低温成長されて多数の電子トラップを含有するＡｌＧａ
Ａｓ層をＡｌＧａＡｓ層中であってドナー層とゲート電
極との間に有する構成となっている。
【００３３】本参考例の電界効果トランジスタの構造で
は、低温成長されて電子トラップを含有するＡｌＧａＡ
ｓ層が表面付近にあり、上述の参考例の場合と同様に、
ドナー層から表面側に向かう電界はこのＡｌＧａＡｓ層
領域で終端する。そのため、表面に付着してもフッ素は
結晶内部への侵入が妨げられる。したがって、熱工程時
においてもフッ素イオンがクローン力により結晶内部へ
の侵入を促進されることはなく、フッ素侵入に伴う電流
減少などのデバイス特性変動を抑制することができる。
は、低温成長されて電子トラップを含有するＡｌＧａＡ
ｓ層が表面付近にあり、上述の参考例の場合と同様に、
ドナー層から表面側に向かう電界はこのＡｌＧａＡｓ層
領域で終端する。そのため、表面に付着してもフッ素は
結晶内部への侵入が妨げられる。したがって、熱工程時
においてもフッ素イオンがクローン力により結晶内部へ
の侵入を促進されることはなく、フッ素侵入に伴う電流
減少などのデバイス特性変動を抑制することができる。
【００３４】この参考例の電界効果トランジスタは以下
のようにして作製した。まず、半絶縁性ＧａＡｓ基板２
１上に、３００ｎｍの高純度ＡｌＧａＡｓバッファ層２
２と、４０ｎｍの高純度ＩｎＧａＡｓチャネル層２３
と、３ｎｍの高純度ＡｌＧａＡｓ層２４、１×１０19ｃ
ｍ-3程度にＳｉの添加された厚さ５ｎｍのｎ−ＡｌＧａ
Ａｓドナー層２５、２０ｎｍの高純度ＡｌＧａＡｓ層２
６とをＭＢＥ法により、基板温度を４５０〜５００℃と
し、Ａｓ圧を１×１０-5Ｔｏｒｒｏとして成長させた。
次に基板温度を３５０℃に下げて厚さ５ｎｍのＡｌＧａ
Ａｓ層３７を成長させた。次に基板温度を４５０〜５０
０℃に戻し、３ｎｍの高純度ＡｌＧａＡｓ層２８、５×
１０18ｃｍ-3程度にＳｉの添加された厚さ５０ｎｍのｎ
−ＧａＡｓオーミック接触層２９とを順次結晶成長させ
た。続いて、素子分離を行った後、ＡｕＧｅ，Ｎｉ，Ａ
ｕオーミック接触層２９上に堆積し、アロイ処理を行う
ことにより、ソース電極３０、ドレイン電極３１を形成
した。さらにソース電極３０、ドレイン電極３１間のｎ
型ＧａＡｓオーミック接触層２９を一部エッチングによ
り除去した後に露出した高純度ＡｌＧａＡｓ層２８上に
Ｔｉ，Ｐｔ，Ａｕを順次堆積し、ゲート電極３２を形成
することにより、本参考例の電界トランジスタを形成し
た。ここで、ｎ型ＧａＡｓオーミック接触層をエッチン
グ除去する際に、たとえば、クエン酸と過酸化水素から
なる水溶液を用いると、ＡｌＧａＡｓ層に対してＧａＡ
ｓ層のみを高い選択比をもってエッチング除去できるこ
とが知られている。この方法を用いることにより、高純
度ＡｌＧａＡｓ層２８でエッチングが停止され、電子ト
ラップを含有するＡｌＧａＡｓ層３７を確実に残しなが
ら、ゲート電極３２を高純度ＡｌＧａＡｓ層２８上に形
成することが可能であった。
のようにして作製した。まず、半絶縁性ＧａＡｓ基板２
１上に、３００ｎｍの高純度ＡｌＧａＡｓバッファ層２
２と、４０ｎｍの高純度ＩｎＧａＡｓチャネル層２３
と、３ｎｍの高純度ＡｌＧａＡｓ層２４、１×１０19ｃ
ｍ-3程度にＳｉの添加された厚さ５ｎｍのｎ−ＡｌＧａ
Ａｓドナー層２５、２０ｎｍの高純度ＡｌＧａＡｓ層２
６とをＭＢＥ法により、基板温度を４５０〜５００℃と
し、Ａｓ圧を１×１０-5Ｔｏｒｒｏとして成長させた。
次に基板温度を３５０℃に下げて厚さ５ｎｍのＡｌＧａ
Ａｓ層３７を成長させた。次に基板温度を４５０〜５０
０℃に戻し、３ｎｍの高純度ＡｌＧａＡｓ層２８、５×
１０18ｃｍ-3程度にＳｉの添加された厚さ５０ｎｍのｎ
−ＧａＡｓオーミック接触層２９とを順次結晶成長させ
た。続いて、素子分離を行った後、ＡｕＧｅ，Ｎｉ，Ａ
ｕオーミック接触層２９上に堆積し、アロイ処理を行う
ことにより、ソース電極３０、ドレイン電極３１を形成
した。さらにソース電極３０、ドレイン電極３１間のｎ
型ＧａＡｓオーミック接触層２９を一部エッチングによ
り除去した後に露出した高純度ＡｌＧａＡｓ層２８上に
Ｔｉ，Ｐｔ，Ａｕを順次堆積し、ゲート電極３２を形成
することにより、本参考例の電界トランジスタを形成し
た。ここで、ｎ型ＧａＡｓオーミック接触層をエッチン
グ除去する際に、たとえば、クエン酸と過酸化水素から
なる水溶液を用いると、ＡｌＧａＡｓ層に対してＧａＡ
ｓ層のみを高い選択比をもってエッチング除去できるこ
とが知られている。この方法を用いることにより、高純
度ＡｌＧａＡｓ層２８でエッチングが停止され、電子ト
ラップを含有するＡｌＧａＡｓ層３７を確実に残しなが
ら、ゲート電極３２を高純度ＡｌＧａＡｓ層２８上に形
成することが可能であった。
【００３５】本参考例においても、初期特性においてＧ
ａＡｓ基板上に形成される通常のＡｌＧａＡｓ／ＩｎＧ
ａＡｓ系の電界効果トランジスタと比較してほぼ同様な
電流−電圧特性が得られるとともに、高温保管試験にお
ける電流減少量を大幅に低減することができた。
ａＡｓ基板上に形成される通常のＡｌＧａＡｓ／ＩｎＧ
ａＡｓ系の電界効果トランジスタと比較してほぼ同様な
電流−電圧特性が得られるとともに、高温保管試験にお
ける電流減少量を大幅に低減することができた。
【００３６】
【発明の効果】以上説明したように、ＩｎＡｌＡｓドナ
ー層またはＡｌＧａＡｓドナー層を有する電界効果トラ
ンジスタにおいて、ドナー層よりも表面側のＩｎＡｌＡ
ｓ層中またはＡｌＧａＡｓ層中にｐ型層を導入すること
で、熱工程時においても外部からの不純物（Ｆ）の侵入
を抑制することができる。その結果、ＩｎＡｌＡｓドナ
ー層中またはＡｌＧａＡｓドナー層中のドナーの不活性
化を防止し、電流低下や相互コンダクタンス低下といっ
た素子特性の劣化を避けることができる。
ー層またはＡｌＧａＡｓドナー層を有する電界効果トラ
ンジスタにおいて、ドナー層よりも表面側のＩｎＡｌＡ
ｓ層中またはＡｌＧａＡｓ層中にｐ型層を導入すること
で、熱工程時においても外部からの不純物（Ｆ）の侵入
を抑制することができる。その結果、ＩｎＡｌＡｓドナ
ー層中またはＡｌＧａＡｓドナー層中のドナーの不活性
化を防止し、電流低下や相互コンダクタンス低下といっ
た素子特性の劣化を避けることができる。
【００３７】本発明によれば、従来構造のものと同等な
特性を維持しながら、信頼性高く、高速性、高周波特性
の優れた電界効果トランジスタを提供することができ
る。
特性を維持しながら、信頼性高く、高速性、高周波特性
の優れた電界効果トランジスタを提供することができ
る。
【図１】本発明の実施例１の電界効果トランジスタを説
明するための図面で、（ａ）はその模式的断面図、
（ｂ）はその伝導帯のエネルギーバンドと電界強度のプ
ロファイルを示す図である。
明するための図面で、（ａ）はその模式的断面図、
（ｂ）はその伝導帯のエネルギーバンドと電界強度のプ
ロファイルを示す図である。
【図２】本発明と従来例における高温保管時の電流変動
を示す図である。
を示す図である。
【図３】本発明の参考例を示す電界効果トランジスタを
説明するための模式的断面図である。
説明するための模式的断面図である。
【図４】本発明の実施例２の電界効果トランジスタを説
明するための模式的断面図である。
明するための模式的断面図である。
【図５】本発明の参考例を示す電界効果トランジスタを
説明するための模式的断面図である。
説明するための模式的断面図である。
【図６】従来例の電界効果トランジスタを説明するため
の図面で、（ａ）はその模式的断面図、（ｂ）はその伝
導帯のエネルギーバンドと電界強度のプロファイルを示
す図である。
の図面で、（ａ）はその模式的断面図、（ｂ）はその伝
導帯のエネルギーバンドと電界強度のプロファイルを示
す図である。
１ 半絶縁性ＩｎＰ基板
２ 高純度ＩｎＡｌＡｓ層
３ 高純度ＩｎＧａＡｓ層
４ 高純度ＩｎＡｌＡｓ層
５ ｎ−ＩｎＡｌＡｓ層
６ 高純度ＩｎＡｌＡｓ層
７ ｐ−ＩｎＡｌＡｓ層
８ 高純度ＩｎＡｌＡｓ層
９ ｎ−ＩｎＧａＡｓ層
１０ ソース電極
１１ ドレイン電極
１２ ゲート電極
１７ 低温成長ＩｎＡｌＡｓ層
２１ 半絶縁性ＧａＡｓ基板
２２ 高純度ＡｌＧａＡｓ層
２３ 高純度ＩｎＧａＡｓ層
２４ 高純度ＡｌＧａＡｓ層
２５ ｎ−ＡｌＧａＡｓ層
２６ 高純度ＡｌＧａＡｓ層
２７ ｐ−ＡｌＧａＡｓ層
２８ 高純度ＡｌＧａＡｓ層
２９ ｎ−ＧａＡｓ層
３０ ソース電極
３１ ドレイン電極
３２ ゲート電極
３７ 低温成長ＡｌＧａＡｓ層
フロントページの続き
(72)発明者 分島 彰男
東京都港区芝五丁目７番１号 日本電気
株式会社内
(56)参考文献 特開 平６−77256（ＪＰ，Ａ)
特開 平５−211177（ＪＰ，Ａ)
特開 平５−166844（ＪＰ，Ａ)
特開 平８−115925（ＪＰ，Ａ)
Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａ
ｌ Ｇｒｏｗｔｈ，Ｖｏｌ．111，Ｎｏ.
１／４，ｐ．26−29
Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ
Ｓｃｉｅｎｃｅ ＆ Ｔｅｃｈｎｏｌ
ｏｇｙ Ｂ，Ｖｏｌ．14，Ｎｏ．３,
（Ｍａｙ／Ｊｕｎｅ 1996）ｐ．1745−
1751
Claims (2)
- 【請求項１】 チャネルに電子を供給するためのドナー
が少なくとも一部に添加されたＩｎＡｌＡｓ層を有する
電界効果トランジスタにおいて、該ＩｎＡｌＡｓ層中で
あって該ドナー層とゲート電極との間にドナーの添加さ
れた領域よりも表面側にアクセプタが添加されたフッ素
侵入を抑制するＩｎＡｌＡｓ層を有し、前記アクセプタ
の面密度が１×１０ 12 ｃｍ -2 以上であることを特徴とす
る電界効果トランジスタ。 - 【請求項２】 チャネルに電子を供給するためのドナー
が少なくとも一部に添加されたＡｌＧａＡｓ層を有する
電界効果トランジスタにおいて、該ＡｌＧａＡｓ層中で
あって該ドナー層とゲート電極との間にドナーの添加さ
れた領域よりも表面側にアクセプタが添加されたフッ素
侵入を抑制するＡｌＧａＡｓ層を有し、前記アクセプタ
の面密度が１×１０ 12 ｃｍ -2 以上であることを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18222597A JP3507662B2 (ja) | 1997-07-08 | 1997-07-08 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18222597A JP3507662B2 (ja) | 1997-07-08 | 1997-07-08 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126750A JPH1126750A (ja) | 1999-01-29 |
| JP3507662B2 true JP3507662B2 (ja) | 2004-03-15 |
Family
ID=16114537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18222597A Expired - Fee Related JP3507662B2 (ja) | 1997-07-08 | 1997-07-08 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3507662B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456443B2 (en) | 2004-11-23 | 2008-11-25 | Cree, Inc. | Transistors having buried n-type and p-type regions beneath the source region |
-
1997
- 1997-07-08 JP JP18222597A patent/JP3507662B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ Ｇｒｏｗｔｈ，Ｖｏｌ．１１１，Ｎｏ．１／４，ｐ．２６−２９ |
| Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔｅｃｈｎｏｌｏｇｙ Ｂ，Ｖｏｌ．１４，Ｎｏ．３，（Ｍａｙ／Ｊｕｎｅ １９９６）ｐ．１７４５−１７５１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1126750A (ja) | 1999-01-29 |
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