JPH06267994A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPH06267994A JPH06267994A JP5183493A JP5183493A JPH06267994A JP H06267994 A JPH06267994 A JP H06267994A JP 5183493 A JP5183493 A JP 5183493A JP 5183493 A JP5183493 A JP 5183493A JP H06267994 A JPH06267994 A JP H06267994A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor layer
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ゲ−トのリ−ク電流を増大させることなく半
導体層の表面の酸化を防止した、信頼性の高いヘテロ接
合電界効果型化合物半導体装置を提供すること。 【構成】 ヘテロ接合を有する半導体多層構造と、この
半導体多層構造の上にそれぞれ形成されたソ−ス電極、
ドレイン電極及びゲ−ト電極を具備するヘテロ接合電界
効果型半導体装置。半導体多層構造は、Ａｌを含む禁制
帯幅の広い第１の半導体層１４と、この第１の半導体層
上に形成されたＡｌを含まない第２の半導体層１８とを
有し、この第２の半導体層上にソ−ス電極１５、ドレイ
ン電極１７及びゲ−ト電極１６が形成されており、ゲ−
ト電極と第２の半導体層とは合金層２９を形成し、この
合金層が第１の半導体層に到達していることを特徴とす
る。
導体層の表面の酸化を防止した、信頼性の高いヘテロ接
合電界効果型化合物半導体装置を提供すること。 【構成】 ヘテロ接合を有する半導体多層構造と、この
半導体多層構造の上にそれぞれ形成されたソ−ス電極、
ドレイン電極及びゲ−ト電極を具備するヘテロ接合電界
効果型半導体装置。半導体多層構造は、Ａｌを含む禁制
帯幅の広い第１の半導体層１４と、この第１の半導体層
上に形成されたＡｌを含まない第２の半導体層１８とを
有し、この第２の半導体層上にソ−ス電極１５、ドレイ
ン電極１７及びゲ−ト電極１６が形成されており、ゲ−
ト電極と第２の半導体層とは合金層２９を形成し、この
合金層が第１の半導体層に到達していることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置に係
り、特にヘテロ接合電界効果型トランジスタに関する。
り、特にヘテロ接合電界効果型トランジスタに関する。
【０００２】
【従来の技術】電界効果型トランジスタの１種として、
ヘテロ接合を有する半導体多層構造の上にソ−ス電極、
ゲ−ト電極、及びドレイン電極を設けたヘテロ接合電界
効果型トランジスタ（以下、ＨＦＥＴと略す）が知られ
ている。
ヘテロ接合を有する半導体多層構造の上にソ−ス電極、
ゲ−ト電極、及びドレイン電極を設けたヘテロ接合電界
効果型トランジスタ（以下、ＨＦＥＴと略す）が知られ
ている。
【０００３】図４は従来のＨＦＥＴの断面構造を示す図
である。図２において、半絶縁性半導体基板４１上に
は、順次、バッファ−層４２、電子走行層４３、及び半
導体層４４が形成されている。この半導体層４４の上
に、ソ−ス電極４５、ドレイン電極４７、及びゲ−ト電
極４６が設けられている。この場合、ゲ−ト電極４６、
半導体層４４との間でショットキ−接合を形成してい
る。
である。図２において、半絶縁性半導体基板４１上に
は、順次、バッファ−層４２、電子走行層４３、及び半
導体層４４が形成されている。この半導体層４４の上
に、ソ−ス電極４５、ドレイン電極４７、及びゲ−ト電
極４６が設けられている。この場合、ゲ−ト電極４６、
半導体層４４との間でショットキ−接合を形成してい
る。
【０００４】図４に示す従来のＨＦＥＴにおいて、ゲ−
トのリ−ク電流を減らすためには、ゲ−トが接触する半
導体層４４を、禁制帯幅の広い材料により構成し、ショ
ットキ−障壁を高めることが必要である。そのための半
導体材料として、Ａｌを多く含むＡｌＧａＡｓやＩｎＡ
ｌＡｓ層がよく用いられる。なお、電子走行層４３とし
ては、単なる単層膜に限らず、禁制帯の広い半導体に高
濃度の不純物をド−プした層と、禁制帯の狭い層とを組
合せた、選択ド−プ構造のものも含まれる。
トのリ−ク電流を減らすためには、ゲ−トが接触する半
導体層４４を、禁制帯幅の広い材料により構成し、ショ
ットキ−障壁を高めることが必要である。そのための半
導体材料として、Ａｌを多く含むＡｌＧａＡｓやＩｎＡ
ｌＡｓ層がよく用いられる。なお、電子走行層４３とし
ては、単なる単層膜に限らず、禁制帯の広い半導体に高
濃度の不純物をド−プした層と、禁制帯の狭い層とを組
合せた、選択ド−プ構造のものも含まれる。
【０００５】また、半導体層４４の上に、ソ−ス電極４
５及びドレイン電極４７の接触抵抗を下げるために、キ
ャップ層を設けることも可能である。この場合、ゲ−ト
電極４６は、ゲ−ト領域及びその周辺のキャップ層をエ
ッチングにより除去した後に形成する必要がある。従っ
て、ゲ−ト領域の周辺では、半導体層４４は露出してい
る。
５及びドレイン電極４７の接触抵抗を下げるために、キ
ャップ層を設けることも可能である。この場合、ゲ−ト
電極４６は、ゲ−ト領域及びその周辺のキャップ層をエ
ッチングにより除去した後に形成する必要がある。従っ
て、ゲ−ト領域の周辺では、半導体層４４は露出してい
る。
【０００６】
【発明が解決しようとする課題】上述のように、ゲ−ト
のリ−ク電流を減らすためには、ゲ−トが接触する半導
体層４４を、禁制帯幅の広い材料により構成し、ショッ
トキ−障壁を高めることが行なわれている。そのための
半導体材料として、Ａｌを多く含むＡｌＧａＡｓやＩｎ
ＡｌＡｓ層がよく用いられる。しかし、これらＡｌを多
く含む材料は、Ａｌの量が多いほど表面に露出した部分
が酸化されたり、不純物が吸着したりという表面汚染を
受け易く、トランジスタの信頼性が低下してしまうとい
う問題がある。ＳｉＮ等で表面をパッシベ−ションする
方法もあるが、ＳｉＮを堆積する際、上記の理由によ
り、表面変性が起こり、特性の劣化を引き起こしてしま
う。
のリ−ク電流を減らすためには、ゲ−トが接触する半導
体層４４を、禁制帯幅の広い材料により構成し、ショッ
トキ−障壁を高めることが行なわれている。そのための
半導体材料として、Ａｌを多く含むＡｌＧａＡｓやＩｎ
ＡｌＡｓ層がよく用いられる。しかし、これらＡｌを多
く含む材料は、Ａｌの量が多いほど表面に露出した部分
が酸化されたり、不純物が吸着したりという表面汚染を
受け易く、トランジスタの信頼性が低下してしまうとい
う問題がある。ＳｉＮ等で表面をパッシベ−ションする
方法もあるが、ＳｉＮを堆積する際、上記の理由によ
り、表面変性が起こり、特性の劣化を引き起こしてしま
う。
【０００７】そこで、本発明の目的は、ゲ−トのリ−ク
電流を増大させることなく半導体層の表面の酸化を防止
した、信頼性の高いヘテロ接合電界効果型化合物半導体
装置を提供することにある。
電流を増大させることなく半導体層の表面の酸化を防止
した、信頼性の高いヘテロ接合電界効果型化合物半導体
装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、ヘテロ接合を
有する半導体多層構造と、この半導体多層構造の上にそ
れぞれ形成されたソ−ス電極、ドレイン電極及びゲ−ト
電極を具備するヘテロ接合電界効果型半導体装置であっ
て、前記半導体多層構造は、Ａｌを含む禁制帯幅の広い
第１の半導体層と、この第１の半導体層上に形成された
Ａｌを含まない第２の半導体層とを有し、この第２の半
導体層上に前記ソ−ス電極、ドレイン電極及びゲ−ト電
極が形成されており、前記ゲ−ト電極と第２の半導体層
とは合金層を形成し、この合金層は、前記第１の半導体
層とショットキ−接合を形成していることを特徴とする
ヘテロ接合電界効果型半導体装置を提供する。
有する半導体多層構造と、この半導体多層構造の上にそ
れぞれ形成されたソ−ス電極、ドレイン電極及びゲ−ト
電極を具備するヘテロ接合電界効果型半導体装置であっ
て、前記半導体多層構造は、Ａｌを含む禁制帯幅の広い
第１の半導体層と、この第１の半導体層上に形成された
Ａｌを含まない第２の半導体層とを有し、この第２の半
導体層上に前記ソ−ス電極、ドレイン電極及びゲ−ト電
極が形成されており、前記ゲ−ト電極と第２の半導体層
とは合金層を形成し、この合金層は、前記第１の半導体
層とショットキ−接合を形成していることを特徴とする
ヘテロ接合電界効果型半導体装置を提供する。
【０００９】本発明のヘテロ接合電界効果型半導体装置
において、ゲ−ト電極を構成する材料は、第１の半導体
層とショットキ−接合を形成するとともに、第２の半導
体層に熱拡散して合金層を形成し得るものである。その
ような材料として、Ｐｔ、Ｐｄ等を用いることが出来
る。また、第１の半導体層としては、通常、Ａｌを含む
III-Ｖ族化合物半導体、例えばＡｌＧａＡｓ、ＩｎＡｌ
Ａｓ等を、第２の半導体層としては、通常、ＧａＡｓ、
ＩｎＰ等を、それぞれ使用することが出来る。
において、ゲ−ト電極を構成する材料は、第１の半導体
層とショットキ−接合を形成するとともに、第２の半導
体層に熱拡散して合金層を形成し得るものである。その
ような材料として、Ｐｔ、Ｐｄ等を用いることが出来
る。また、第１の半導体層としては、通常、Ａｌを含む
III-Ｖ族化合物半導体、例えばＡｌＧａＡｓ、ＩｎＡｌ
Ａｓ等を、第２の半導体層としては、通常、ＧａＡｓ、
ＩｎＰ等を、それぞれ使用することが出来る。
【００１０】
【作用】本発明のヘテロ接合電界効果型化合物半導体装
置では、ゲ−ト電極とショットキ−接合を形成する、Ａ
ｌを含む禁制帯幅の広い第１の半導体層とゲ−ト電極と
の間に、Ａｌを含まない第２の半導体層を介在させてい
る。そのため、Ａｌを含む第１の半導体層は、熱工程の
際には露出しておらず、酸化による表面汚染が生ずるこ
とがない。その結果、デバイスの信頼性を向上すること
が出来る。
置では、ゲ−ト電極とショットキ−接合を形成する、Ａ
ｌを含む禁制帯幅の広い第１の半導体層とゲ−ト電極と
の間に、Ａｌを含まない第２の半導体層を介在させてい
る。そのため、Ａｌを含む第１の半導体層は、熱工程の
際には露出しておらず、酸化による表面汚染が生ずるこ
とがない。その結果、デバイスの信頼性を向上すること
が出来る。
【００１１】また、ゲ−ト電極と第２の半導体層とは合
金層を形成し、この合金層が、Ａｌを含む禁制帯幅の広
い第１の半導体層とショットキ−接合を形成している。
そのため、ゲ−トリ−ク電流が増大することはない。
金層を形成し、この合金層が、Ａｌを含む禁制帯幅の広
い第１の半導体層とショットキ−接合を形成している。
そのため、ゲ−トリ−ク電流が増大することはない。
【００１２】また特に、第２の半導体層として、Ｖ族元
素がＰであるような化合物半導体を用いることにより、
その表面がより安定となるとともに、更にその上に形成
されたキャップ層を高い選択比で選択的にエッチングし
て第２の半導体層を均一に露出することが可能となり、
その結果、特性のバラツキのないヘテロ接合電界効果型
半導体装置を得ることが出来る。
素がＰであるような化合物半導体を用いることにより、
その表面がより安定となるとともに、更にその上に形成
されたキャップ層を高い選択比で選択的にエッチングし
て第２の半導体層を均一に露出することが可能となり、
その結果、特性のバラツキのないヘテロ接合電界効果型
半導体装置を得ることが出来る。
【００１３】このように、本発明によると、ゲ−トリ−
ク電流が増大することなく、表面汚染を防止することが
可能な、信頼性の高いヘテロ接合電界効果型化合物半導
体装置を得ることが可能である。
ク電流が増大することなく、表面汚染を防止することが
可能な、信頼性の高いヘテロ接合電界効果型化合物半導
体装置を得ることが可能である。
【００１４】
【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。図１は、本発明の第１の実施例に係るＨ
ＦＥＴの断面図である。このトランジスタの製造工程に
つき、以下に説明する。
いて説明する。図１は、本発明の第１の実施例に係るＨ
ＦＥＴの断面図である。このトランジスタの製造工程に
つき、以下に説明する。
【００１５】まず、ＭＢＥ法を用い、ＧａＡｓ基板１１
上にノンド−プＧａＡｓバッファ−層１２を１０００オ
ングストロ−ムの厚さに成長させ、その上に１×１０18
ｃｍ-3のＳｉがド−プされたＧａＡｓ層１３を５００オ
ングストロ−ムの厚さに成長させた。更にその上にノン
ド−プＡｌ0.3 Ｇａ0.7 Ａｓ層１４を２００オングスト
ロ−ムの厚さに成長させ、続いてノンド−プＧａＡｓ層
１８を１００オングストロ−ムの厚さに成長させた。
上にノンド−プＧａＡｓバッファ−層１２を１０００オ
ングストロ−ムの厚さに成長させ、その上に１×１０18
ｃｍ-3のＳｉがド−プされたＧａＡｓ層１３を５００オ
ングストロ−ムの厚さに成長させた。更にその上にノン
ド−プＡｌ0.3 Ｇａ0.7 Ａｓ層１４を２００オングスト
ロ−ムの厚さに成長させ、続いてノンド−プＧａＡｓ層
１８を１００オングストロ−ムの厚さに成長させた。
【００１６】次に、ノンド−プＧａＡｓ層１８上に、ホ
トリソグラフィ−によりＡｕＧｅ−Ｎｉからなるソ−ス
電極１５及びドレイン電極１７を形成した後、ホトリソ
グラフィ−によりＰｄからなるゲ−ト電極１６を形成し
た。この状態では、ＧａＡｓ層１８の存在のため、Ｇａ
Ａｓ層１８がない従来の構造のヘテロ接合電界効果型ト
ランジスタに比べ、ゲ−トのリ−ク電流は１０〜１００
倍となる。
トリソグラフィ−によりＡｕＧｅ−Ｎｉからなるソ−ス
電極１５及びドレイン電極１７を形成した後、ホトリソ
グラフィ−によりＰｄからなるゲ−ト電極１６を形成し
た。この状態では、ＧａＡｓ層１８の存在のため、Ｇａ
Ａｓ層１８がない従来の構造のヘテロ接合電界効果型ト
ランジスタに比べ、ゲ−トのリ−ク電流は１０〜１００
倍となる。
【００１７】ゲ−ト電極１６成後、３７０℃で１０分
間、熱処理すると、ゲ−ト電極１６を構成するＰｄは熱
拡散してＧａＡｓと反応し合金層１９を形成し、この合
金層１９はＡｌ0.3 Ｇａ0.7 Ａｓ層１４と接触するに至
り、ショットキ−接合を形成する。このように構成され
る図１に示すＨＦＥＴは、従来の構造のＨＦＥＴと同
様、低いゲ−トリ−ク電流を示した。
間、熱処理すると、ゲ−ト電極１６を構成するＰｄは熱
拡散してＧａＡｓと反応し合金層１９を形成し、この合
金層１９はＡｌ0.3 Ｇａ0.7 Ａｓ層１４と接触するに至
り、ショットキ−接合を形成する。このように構成され
る図１に示すＨＦＥＴは、従来の構造のＨＦＥＴと同
様、低いゲ−トリ−ク電流を示した。
【００１８】なお、図１に示すＨＦＥＴは、言わばデジ
タル用のＨＦＥＴであり、これに対し図２は、アナログ
用に好適なＨＦＥＴを示す。即ち、ソ−ス電極１５及び
ドレイン電極１７は、Ａｌ0.3 Ｇａ0.7 Ａｓ層１４内に
まで入り込み、合金層を形成している。図３は、本発明
の第２の実施例に係るＨＦＥＴの断面図である。このト
ランジスタの製造工程につき、以下に説明する。
タル用のＨＦＥＴであり、これに対し図２は、アナログ
用に好適なＨＦＥＴを示す。即ち、ソ−ス電極１５及び
ドレイン電極１７は、Ａｌ0.3 Ｇａ0.7 Ａｓ層１４内に
まで入り込み、合金層を形成している。図３は、本発明
の第２の実施例に係るＨＦＥＴの断面図である。このト
ランジスタの製造工程につき、以下に説明する。
【００１９】まず、ＭＢＥ法を用い、ＩｎＰ基板２１上
にＩｎＰに格子整合するノンド−プＩｎＡｌＡｓバッフ
ァ−層２２を３０００オングストロ−ムの厚さに成長さ
せ、その上にノンド−プＩｎＧａＡｓからなる電子走行
層２３を８００オングストロ−ムの厚さに成長させた。
更にその上にＩｎＡｌＡｓからなるスペ−サ層３０を２
０オングストロ−ムの厚さに成長させ、その上に３×１
０18ｃｍ-3のＳｉがド−プされたＩｎＡｌＡｓからなる
電子供給層３１を５００オングストロ−ムの厚さに成長
させた。続いて、その上にノンド−プＩｎＡｌＡｓ層２
４を１００オングストロ−ムの厚さに成長させ、更にそ
の上にノンド−プＩｎＰ層２８を５０オングストロ−ム
の厚さに成長させ、最後に３×１０18ｃｍ-3のＳｉがド
−プされたＩｎＧａＡｓからなるオ−ミックコンタクト
層３２を１００オングストロ−ムの厚さに成長させた。
にＩｎＰに格子整合するノンド−プＩｎＡｌＡｓバッフ
ァ−層２２を３０００オングストロ−ムの厚さに成長さ
せ、その上にノンド−プＩｎＧａＡｓからなる電子走行
層２３を８００オングストロ−ムの厚さに成長させた。
更にその上にＩｎＡｌＡｓからなるスペ−サ層３０を２
０オングストロ−ムの厚さに成長させ、その上に３×１
０18ｃｍ-3のＳｉがド−プされたＩｎＡｌＡｓからなる
電子供給層３１を５００オングストロ−ムの厚さに成長
させた。続いて、その上にノンド−プＩｎＡｌＡｓ層２
４を１００オングストロ−ムの厚さに成長させ、更にそ
の上にノンド−プＩｎＰ層２８を５０オングストロ−ム
の厚さに成長させ、最後に３×１０18ｃｍ-3のＳｉがド
−プされたＩｎＧａＡｓからなるオ−ミックコンタクト
層３２を１００オングストロ−ムの厚さに成長させた。
【００２０】次に、ＩｎＧａＡｓ層３２上に、ホトリソ
グラフィ−によりＡｕＧｅ−Ｎｉからなるソ−ス電極２
５及びドレイン電極２７を形成した後、全面にレジスト
膜を形成し、このレジスト膜を電子ビ−ム露光法により
直接描画し、現像して、寸法０．１５μｍの開口部を形
成した。
グラフィ−によりＡｕＧｅ−Ｎｉからなるソ−ス電極２
５及びドレイン電極２７を形成した後、全面にレジスト
膜を形成し、このレジスト膜を電子ビ−ム露光法により
直接描画し、現像して、寸法０．１５μｍの開口部を形
成した。
【００２１】続いて、開口部を有するレジスト膜をマス
クとして用いて、Ｈ3 ＰＯ4 、Ｈ2０2 及びＨ2 ０の混
合液からなるエッチング液により、オ−ミックコンタク
ト層３２をリセスエッチングした。この時、ＩｎＰ層２
８はこのエッチング液によっては殆どエッチングされな
いため、オ−ミックコンタクト層３２のみが選択的にエ
ッチングされ、ＩｎＰ層２８が部分的に露出した。
クとして用いて、Ｈ3 ＰＯ4 、Ｈ2０2 及びＨ2 ０の混
合液からなるエッチング液により、オ−ミックコンタク
ト層３２をリセスエッチングした。この時、ＩｎＰ層２
８はこのエッチング液によっては殆どエッチングされな
いため、オ−ミックコンタクト層３２のみが選択的にエ
ッチングされ、ＩｎＰ層２８が部分的に露出した。
【００２２】次いで、全面にＰｔ及びＡｕを順に蒸着
し、レジスト膜及びその上のＰｔ−Ａｕ膜をリフトオフ
し、露出したＩｎＰ層２８の上にゲ−ト長０．２μｍの
ゲ−ト電極２６を形成した。
し、レジスト膜及びその上のＰｔ−Ａｕ膜をリフトオフ
し、露出したＩｎＰ層２８の上にゲ−ト長０．２μｍの
ゲ−ト電極２６を形成した。
【００２３】この状態でゲ−トのリ−ク電流を測定した
ところ、ＩｎＰ層２８のない従来の構造のＨＦＥＴに比
べ、１０〜１００倍のリ−ク電流となった。しかし、ゲ
−ト電極２６の形成後、３５０℃で１０分間、熱処理す
ると、ゲ−ト電極を構成するＰｔは熱拡散してＩｎＰと
反応し合金層２９を形成した。この合金層２９はＩｎＡ
ｌＡｓ層２４と接触するに至り、ショットキ−接合を形
成する。このように構成される図３に示すＨＦＥＴは、
従来の構造のヘテロ接合電界効果型トランジスタと同
様、低いゲ−トリ−ク電流を示した。
ところ、ＩｎＰ層２８のない従来の構造のＨＦＥＴに比
べ、１０〜１００倍のリ−ク電流となった。しかし、ゲ
−ト電極２６の形成後、３５０℃で１０分間、熱処理す
ると、ゲ−ト電極を構成するＰｔは熱拡散してＩｎＰと
反応し合金層２９を形成した。この合金層２９はＩｎＡ
ｌＡｓ層２４と接触するに至り、ショットキ−接合を形
成する。このように構成される図３に示すＨＦＥＴは、
従来の構造のヘテロ接合電界効果型トランジスタと同
様、低いゲ−トリ−ク電流を示した。
【００２４】図３に示すＨＦＥＴと、ＩｎＰ層２８のな
い従来の構造のＨＦＥＴとを、酸素雰囲気中で２００℃
で１０分間、熱処理したところ、従来の構造のＨＦＥＴ
は、ドレイン飽和電流が２００ｍＡ／ｍｍと約半分に減
少した。これは、ＩｎＡｌＡｓ層２４が表面汚染された
ためである。一方、図３に示すヘテロ接合電界効果型ト
ランジスタのドレイン飽和電流は、４００ｍＡ／ｍｍと
全く変動がなかった。
い従来の構造のＨＦＥＴとを、酸素雰囲気中で２００℃
で１０分間、熱処理したところ、従来の構造のＨＦＥＴ
は、ドレイン飽和電流が２００ｍＡ／ｍｍと約半分に減
少した。これは、ＩｎＡｌＡｓ層２４が表面汚染された
ためである。一方、図３に示すヘテロ接合電界効果型ト
ランジスタのドレイン飽和電流は、４００ｍＡ／ｍｍと
全く変動がなかった。
【００２５】次に、図３に示すＨＦＥＴについて、ソ−
ス・ドレイン飽和電流、相互コンダクタンス、スレッシ
ュホ−ルド電圧のばらつきを測定したところ、ＩｎＰ層
２８のない従来の構造のＨＦＥＴに比べ、ばらつきは約
１／４減少した。
ス・ドレイン飽和電流、相互コンダクタンス、スレッシ
ュホ−ルド電圧のばらつきを測定したところ、ＩｎＰ層
２８のない従来の構造のＨＦＥＴに比べ、ばらつきは約
１／４減少した。
【００２６】なお、ＩｎＰ層２８の下のＩｎＡｌＡｓ層
２４がない構造のＨＦＥＴも、ゲ−トリ−ク電流が多少
増えるものの、ソ−ス・ドレイン飽和電流、相互コンダ
クタンス、スレッシュホ−ルド電圧のばらつきについて
は、図３に示すＨＦＥＴとほぼ同等であった。
２４がない構造のＨＦＥＴも、ゲ−トリ−ク電流が多少
増えるものの、ソ−ス・ドレイン飽和電流、相互コンダ
クタンス、スレッシュホ−ルド電圧のばらつきについて
は、図３に示すＨＦＥＴとほぼ同等であった。
【００２７】
【発明の効果】以上説明したように、本発明によると、
ゲ−トリ−ク電流が増大することなく、表面汚染を防止
することが可能な、信頼性の高いヘテロ接合電界効果型
半導体装置を得ることが可能である。
ゲ−トリ−ク電流が増大することなく、表面汚染を防止
することが可能な、信頼性の高いヘテロ接合電界効果型
半導体装置を得ることが可能である。
【図１】 本発明の１実施例に係るヘテロ接合電界効果
型トランジスタの断面図。
型トランジスタの断面図。
【図２】 図１に示すヘテロ接合電界効果型トランジス
タの変形例を示す断面図。
タの変形例を示す断面図。
【図３】 本発明の他の実施例に係るヘテロ接合電界効
果型トランジスタの断面図。
果型トランジスタの断面図。
【図４】 従来のヘテロ接合電界効果型トランジスタの
断面図。
断面図。
【符号の説明】 １１…ＧａＡｓ基板 １２…ノンド−プＧａＡｓバッファ−層 １３…ＧａＡｓ層 １４…ノンド−プＡｌ0.3 Ｇａ0.7 Ａｓ層 １５…ソ−ス電極 １６…ゲ−ト電極 １７…ドレイン電極 １８…ノンド−プＧａＡｓ層 ２１…ＩｎＰ基板 ２２…ノンド−プＩｎＡｌＡｓバッファ−層 ２３…電子走行層 ２４…ノンド−プＩｎＡｌＡｓ層 ２５…ソ−ス電極 ２６…ゲ−ト電極 ２７…ドレイン電極 ２８…ＩｎＰ層 ２９…合金層 ３０…スペ−サ層 ３１…電子供給層 ３２…ＩｎＧａＡｓ層
Claims (1)
- 【請求項１】 ヘテロ接合を有する半導体多層構造と、
この半導体多層構造の上にそれぞれ形成されたソ−ス電
極、ドレイン電極及びゲ−ト電極を具備するヘテロ接合
電界効果型半導体装置であって、前記半導体多層構造
は、Ａｌを含む禁制帯幅の広い第１の半導体層と、この
第１の半導体層上に形成されたＡｌを含まない第２の半
導体層とを有し、この第２の半導体層上に前記ソ−ス電
極、ドレイン電極及びゲ−ト電極が形成されており、前
記ゲ−ト電極と第２の半導体層とは合金層を形成し、こ
の合金層が前記第１の半導体層に到達していることを特
徴とするヘテロ接合電界効果型化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183493A JPH06267994A (ja) | 1993-03-12 | 1993-03-12 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183493A JPH06267994A (ja) | 1993-03-12 | 1993-03-12 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267994A true JPH06267994A (ja) | 1994-09-22 |
Family
ID=12897897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183493A Pending JPH06267994A (ja) | 1993-03-12 | 1993-03-12 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808332A (en) * | 1995-03-14 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Field-effect semiconductor device |
| US6605831B1 (en) | 1999-09-09 | 2003-08-12 | Murata Manufacturing Co., Ltd. | Field-effect semiconductor device |
-
1993
- 1993-03-12 JP JP5183493A patent/JPH06267994A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808332A (en) * | 1995-03-14 | 1998-09-15 | Mitsubishi Denki Kabushiki Kaisha | Field-effect semiconductor device |
| US6605831B1 (en) | 1999-09-09 | 2003-08-12 | Murata Manufacturing Co., Ltd. | Field-effect semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6627473B1 (en) | Compound semiconductor device with delta doped layer under etching stopper layer for decreasing resistance between active layer and ohmic electrode and process of fabrication thereof | |
| US4827320A (en) | Semiconductor device with strained InGaAs layer | |
| EP0725432B1 (en) | Refractory gate heterostructure field effect transistor and method | |
| JP3272259B2 (ja) | 半導体装置 | |
| US5610410A (en) | III-V compound semiconductor device with Schottky electrode of increased barrier height | |
| JP3086748B2 (ja) | 高電子移動度トランジスタ | |
| US5719415A (en) | Hetero-junction bipolar transistor | |
| US6586319B1 (en) | High-speed compound semiconductor device having a minimized parasitic capacitance and resistance | |
| JP3119248B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH06267994A (ja) | 化合物半導体装置 | |
| JPH10173137A (ja) | 半導体装置およびその製造方法 | |
| JP3127863B2 (ja) | 半導体装置及びその製造方法 | |
| JP3154556B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH1197669A (ja) | 半導体装置 | |
| JPH04277680A (ja) | トンネルトランジスタ及びその製造方法 | |
| JPH09181087A (ja) | 半導体装置およびその製造方法 | |
| JP2708492B2 (ja) | 半導体装置の製造方法 | |
| JP3064559B2 (ja) | 高電子移動度トランジスタの製造方法 | |
| JPS59181673A (ja) | 半導体装置 | |
| JPH05129342A (ja) | 化合物半導体装置 | |
| JP3425855B2 (ja) | 半導体装置 | |
| JPH06163600A (ja) | 電界効果トランジスタ | |
| JPH07283396A (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH0797636B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JPH06302625A (ja) | 電界効果トランジスタおよびその製造方法 |