JPS62122276A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPS62122276A JPS62122276A JP26112885A JP26112885A JPS62122276A JP S62122276 A JPS62122276 A JP S62122276A JP 26112885 A JP26112885 A JP 26112885A JP 26112885 A JP26112885 A JP 26112885A JP S62122276 A JPS62122276 A JP S62122276A
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- Japan
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- layer
- source
- compound semiconductor
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は化合物半導体装置、特にＧ ａ Ａ ｓ （ガ
リウム・砒素）化合物半導体を使用するＦＥＴ（電界効
果トランジスタ）の電極形成技術に関する。
リウム・砒素）化合物半導体を使用するＦＥＴ（電界効
果トランジスタ）の電極形成技術に関する。
ＧａＡｓ−ＩＣを構成する基本素子であるＦＥＴにおい
ては、ＭＥＴ （ショットキ障壁形ＦＥＴ）が主流とな
って開発か進められている。
ては、ＭＥＴ （ショットキ障壁形ＦＥＴ）が主流とな
って開発か進められている。
従来から知られているＭＥＳＦＥＴの基本構造の一つと
して第１１図に示すようなリセス形ＭＥＳＦＥＴがある
。
して第１１図に示すようなリセス形ＭＥＳＦＥＴがある
。
このリセス形ＭＥＳＦＥＴは第７図乃至第１１図を診照
し下記のようなプロセスに従って製造される。
し下記のようなプロセスに従って製造される。
（１１半絶縁性ＧａＡｓ基板１の上にエピタキシャル法
によるバッファ層２．ｎ型活性層３を形成する。
によるバッファ層２．ｎ型活性層３を形成する。
（第７図）
（２）ｎ型活性層３０表面にＳｉ、Ｓｅなどのドナ不純
物のイオン注入により高濃度ｎ 型層４を１〜２μｍの
厚さに形成する。この上にＣＶＤ（化学的気相析１ｉ）
によるＳｉｎ、膜５及びレジスト（感光性有機樹脂）膜
６を形成する。（第８図）（３） レジストを部分露
光、現像してマスクとし、５ｉＯｚ膜の一部を除去して
ｎ＋型層を露１ｔｈ１する。
物のイオン注入により高濃度ｎ 型層４を１〜２μｍの
厚さに形成する。この上にＣＶＤ（化学的気相析１ｉ）
によるＳｉｎ、膜５及びレジスト（感光性有機樹脂）膜
６を形成する。（第８図）（３） レジストを部分露
光、現像してマスクとし、５ｉＯｚ膜の一部を除去して
ｎ＋型層を露１ｔｈ１する。
（第９図）
（４） Ｓ ＩＯ！膜をマスクにウェットエッチを行
ってｎ型活性層３に達するリセス（凹部）７を形成する
。（第１０図） （５） リセス内に露出するｎ型活性層にショットキ障
壁をつくるＡ２等を蒸着することにより、ゲート電極Ｇ
を形成し、一方、ゲートを挾むｎ″″型層表面にオーミ
ックコンタクトするＡｕ −Ｇｅ ／ Ｎ ｉ等よりな
るソース・ドレイン電極Ｓ、Ｄを形成する。
ってｎ型活性層３に達するリセス（凹部）７を形成する
。（第１０図） （５） リセス内に露出するｎ型活性層にショットキ障
壁をつくるＡ２等を蒸着することにより、ゲート電極Ｇ
を形成し、一方、ゲートを挾むｎ″″型層表面にオーミ
ックコンタクトするＡｕ −Ｇｅ ／ Ｎ ｉ等よりな
るソース・ドレイン電極Ｓ、Ｄを形成する。
（第１１図）
このようなＭＥＴにおいて、ソース・ドレイン間に電圧
（Ｖｄ８）を印加した状態でゲート電圧（Ｖｇ）を変化
させることでゲート電極下の空乏層を制御し、ソース・
ドレイン電流のオンオフ動作の切換えを可能とする。
（Ｖｄ８）を印加した状態でゲート電圧（Ｖｇ）を変化
させることでゲート電極下の空乏層を制御し、ソース・
ドレイン電流のオンオフ動作の切換えを可能とする。
（株）工業調査会発行電子材料１９８３年１月ｐ４３こ
のようにリセス形のＭＥＳにおいては、リセスエッチに
よってソース・ドレインコンタクト部となるｎ＋型層を
選択拡散によることな（形成できるが、ウェットエッチ
の深さによってチャネル部となるｎ型活性層の幅を制御
することになり、これか±１０〜２０％にばらつくこと
にがり問題である。すなわち、ゲート直下のｎ型活性層
の幅がばらつくことでＭＥＴのしきい電圧■ＴＨ，ソー
スドレイン電流士ＤＳが太き（ばらつき、ＧａＡｓ製品
の信頼性の向上が期待できなか・りた。
のようにリセス形のＭＥＳにおいては、リセスエッチに
よってソース・ドレインコンタクト部となるｎ＋型層を
選択拡散によることな（形成できるが、ウェットエッチ
の深さによってチャネル部となるｎ型活性層の幅を制御
することになり、これか±１０〜２０％にばらつくこと
にがり問題である。すなわち、ゲート直下のｎ型活性層
の幅がばらつくことでＭＥＴのしきい電圧■ＴＨ，ソー
スドレイン電流士ＤＳが太き（ばらつき、ＧａＡｓ製品
の信頼性の向上が期待できなか・りた。
本発明は上記した従来技術の問題を克服するためになさ
れたものである。
れたものである。
本発明の一つの目的はｖＴＨ！ Ｉｏｓｓのばらつきの
ないＧａＡｓＦＥＴの製造方法を提供することにある。
ないＧａＡｓＦＥＴの製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面からあきらかになろう。
明細書の記述及び添付図面からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明丁れば、下記のとおりである。
を簡単に説明丁れば、下記のとおりである。
丁なわち、ＧａＡｓ基体の一主表面にショットキバリア
をつ（る金属からなるゲート電極と、ゲートを挟んで基
体とオーミックコンタクトをとる金属からなるソース・
ドレイン電極を形成するＧａＡｓＦＥＴの製造方法であ
って、上記Ｇａ Ａｓ基体上に所要とする厚さのｎ型活
性層を形成し、ソース・ドレイン電極とオーミックコン
タクトをとるための高濃度ｎ＋型層を選択的エピタキシ
ャル法により上記活性層上に部分的に形成することによ
り、実質的にリセス状となしたｎ型活性層上にゲート電
極を形成することで、ゲート直下の活性層幅（深さ）を
制御でき、ｖＴＨ等のばらつきを低減することが可能と
なり前記目的を達成できろ。
をつ（る金属からなるゲート電極と、ゲートを挟んで基
体とオーミックコンタクトをとる金属からなるソース・
ドレイン電極を形成するＧａＡｓＦＥＴの製造方法であ
って、上記Ｇａ Ａｓ基体上に所要とする厚さのｎ型活
性層を形成し、ソース・ドレイン電極とオーミックコン
タクトをとるための高濃度ｎ＋型層を選択的エピタキシ
ャル法により上記活性層上に部分的に形成することによ
り、実質的にリセス状となしたｎ型活性層上にゲート電
極を形成することで、ゲート直下の活性層幅（深さ）を
制御でき、ｖＴＨ等のばらつきを低減することが可能と
なり前記目的を達成できろ。
第１図乃至ｗＪｓ図は本発明の一実施例を示すものであ
って、ＧａＡｓを基板とするＭＥＳＦＥＴの製造プロセ
スの工程断面図である。
って、ＧａＡｓを基板とするＭＥＳＦＥＴの製造プロセ
スの工程断面図である。
以下各工程にそって詳述する。
（１）半絶縁性ＧａＡｓ基板１を用意し、この上にエピ
タキシャル成長により、バッファ層となるＧａ Ａｓ層
２（厚さ０〜３μｍ）を介しｎ型層３を形成する。この
ｎ型層３は活性層となる部分であって不純物Ｓｉをドー
ピングし、厚さ０．１μｍとなるように制御しながら成
長させる。（第１図）（２）全面にＣＶＤ法によりＳ
ｒ ０２を生成し、ホトレジストを使用してドライエッ
チを行うことによりゲート部分のＳ ｉＯｘ膜８を残し
て他部を取り除く。（第２図） （３）選択的エピタキシャル法（６００℃程度のやや低
温、数Ｔｏｒｒ〜数十Ｔｏｒｒの減圧条件で行う）によ
り、Ｓｉｎ、膜８を取り除いたｎ型層上にｎ＋型層９を
形成する。このｎ＋型層はソース・ドレイン電極とオー
ミックコンタクトさせるだめの部分であって、初めｎ型
層を形成しその上に高濃度のｎ＋型層を形成するように
してもよい。（第３図）（４）ゲート部分の５ｉＯｚ膜
８をいったん除去し、全面にＣＶＤ法によるＰＳＧ（リ
ン・シリケートガラス）又はＣＶＤ法によるＳｉｎ、膜
１０を形成する。（第４図） （５）ホトレジストを用いてＰ Ｓ Ｇ （Ｓ ｔ Ｏ
ｘ ）膜の一部を取り除き各領域を窓開した後、新たに
ホトレジストマスク１１を利用したソフトオフ法により
、Ａｕ−Ｇｅ等を順次蒸着してソース・ドレイン部にＡ
ｕＧｅ／ＮｉＡｕ膜からなるソース・ドレイン電極Ｓ、
Ｄを形成する。（第５図） （６）新たにホトレジストマスク１２を形成し、リフト
オフ法によりゲート部にＡ！膜からなるゲート電極Ｇを
形成する。（第６図） このあと、図示されないが、全面をパシベーション膜で
覆い、電極取出し用Ａ石配線を形成することによって、
ＩＣ用ＭＥＳＦＥＴが完成する。
タキシャル成長により、バッファ層となるＧａ Ａｓ層
２（厚さ０〜３μｍ）を介しｎ型層３を形成する。この
ｎ型層３は活性層となる部分であって不純物Ｓｉをドー
ピングし、厚さ０．１μｍとなるように制御しながら成
長させる。（第１図）（２）全面にＣＶＤ法によりＳ
ｒ ０２を生成し、ホトレジストを使用してドライエッ
チを行うことによりゲート部分のＳ ｉＯｘ膜８を残し
て他部を取り除く。（第２図） （３）選択的エピタキシャル法（６００℃程度のやや低
温、数Ｔｏｒｒ〜数十Ｔｏｒｒの減圧条件で行う）によ
り、Ｓｉｎ、膜８を取り除いたｎ型層上にｎ＋型層９を
形成する。このｎ＋型層はソース・ドレイン電極とオー
ミックコンタクトさせるだめの部分であって、初めｎ型
層を形成しその上に高濃度のｎ＋型層を形成するように
してもよい。（第３図）（４）ゲート部分の５ｉＯｚ膜
８をいったん除去し、全面にＣＶＤ法によるＰＳＧ（リ
ン・シリケートガラス）又はＣＶＤ法によるＳｉｎ、膜
１０を形成する。（第４図） （５）ホトレジストを用いてＰ Ｓ Ｇ （Ｓ ｔ Ｏ
ｘ ）膜の一部を取り除き各領域を窓開した後、新たに
ホトレジストマスク１１を利用したソフトオフ法により
、Ａｕ−Ｇｅ等を順次蒸着してソース・ドレイン部にＡ
ｕＧｅ／ＮｉＡｕ膜からなるソース・ドレイン電極Ｓ、
Ｄを形成する。（第５図） （６）新たにホトレジストマスク１２を形成し、リフト
オフ法によりゲート部にＡ！膜からなるゲート電極Ｇを
形成する。（第６図） このあと、図示されないが、全面をパシベーション膜で
覆い、電極取出し用Ａ石配線を形成することによって、
ＩＣ用ＭＥＳＦＥＴが完成する。
以上実施例で説明した本発明によれば下記のように効果
が得られろ。
が得られろ。
（１） 従来のプロセスはリセス形成のため、ウェッ
トエッチによりゲート下のチャネル幅となるｎ型層の幅
ｄを制御していたので、その制御性は±１０〜２０％に
及んだが、本発明によればゲート下のｎ型層の幅をつく
るエピタキシャル層は厚さｄの制御か容易で、制御性は
±１〜２％となる。
トエッチによりゲート下のチャネル幅となるｎ型層の幅
ｄを制御していたので、その制御性は±１０〜２０％に
及んだが、本発明によればゲート下のｎ型層の幅をつく
るエピタキシャル層は厚さｄの制御か容易で、制御性は
±１〜２％となる。
このことにより、ＦＥＴのしきい値ＶＴＲ及びソース・
ドレイン電流ＩＤａ８のばらつきを低減することができ
る。
ドレイン電流ＩＤａ８のばらつきを低減することができ
る。
（２） ソース・ドレインコンタクト部となるｎ＋型
層を充分に厚く形成することか可能となり、ｇｍを向上
でき、雑音特性ＮＦ、 Ｐ、等を改善することができる
。
層を充分に厚く形成することか可能となり、ｇｍを向上
でき、雑音特性ＮＦ、 Ｐ、等を改善することができる
。
（３）リセス形成の場合と異なり、ゲート部分の加工精
度がよくなり、第６図を参照しゲート電極とｎ＋型層と
の間隔！を小さくすることが可能となり、特性改善に有
利である。
度がよくなり、第６図を参照しゲート電極とｎ＋型層と
の間隔！を小さくすることが可能となり、特性改善に有
利である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
たとえば、ＭＥＳＦＥＴにおいて、Ｇ ａ Ａ ｓ基板
と活性Ｎ （ｎ Ｎｔ ）との間のバッファ層を省略し
てもよい。
と活性Ｎ （ｎ Ｎｔ ）との間のバッファ層を省略し
てもよい。
あるいは、ｎ＋型層の選択エピタキシャル成長のマスク
としてＣＶ Ｄ−８ｉｏｔ以外の物質、たとえばＳｉＮ
等を用いてもよい。
としてＣＶ Ｄ−８ｉｏｔ以外の物質、たとえばＳｉＮ
等を用いてもよい。
本発明は化合物半導体を基体とするＦＥＴ（単体又はＩ
Ｃ）に適用することができる。
Ｃ）に適用することができる。
本発明はＧ ａ Ａ ｓを用いた元デバイス、たとえば
レーザ素子にも広く応用できろものである。
レーザ素子にも広く応用できろものである。
第１図乃至第６図は本発明の一実施例を示すものであっ
て、ＧａＡｓＦＥＴの製造プロセスの工程断面図である
。 第７図乃至第１１図はこれまでのリセス形ＧａＡｓＦＥ
Ｔの製造プロセスの工程断面図である。 ｌ・・・ＧａＡｓ基板、２・・・バッファ層、３・・・
活性ｎ型層、４・・・ソース・ドレインコンタクトのた
めのｎ＋型型数散層５− ＣＶ Ｄ−３ｉｏｔ膜、６・
・・レジスト膜、７・・・凹部（リセス）、８・・・Ｃ
Ｖ Ｄ−８ｔ Ｏｘ膜、９・・・エピタキシャルｎ＋型
層、１０・・・ＣＶＤ・ＳｉＯ，膜、１１・・・レジス
トマスク、１２・・・レジストマスク、Ｇ・・・グー）
Ａ−ｇｍ極、Ｓ、 Ｄ・・・ソース・ドレインＡｕ Ｇ
ａ ／ Ｎ ｉ Ａｕ ＠、極。 代理人 弁理士 小 川 勝 男 〆′°′・、 第 １ 図 第２図 第３図 第 ６ 図 第 ７ 図 第 ９ 図 第 １０ 図 第１１図
て、ＧａＡｓＦＥＴの製造プロセスの工程断面図である
。 第７図乃至第１１図はこれまでのリセス形ＧａＡｓＦＥ
Ｔの製造プロセスの工程断面図である。 ｌ・・・ＧａＡｓ基板、２・・・バッファ層、３・・・
活性ｎ型層、４・・・ソース・ドレインコンタクトのた
めのｎ＋型型数散層５− ＣＶ Ｄ−３ｉｏｔ膜、６・
・・レジスト膜、７・・・凹部（リセス）、８・・・Ｃ
Ｖ Ｄ−８ｔ Ｏｘ膜、９・・・エピタキシャルｎ＋型
層、１０・・・ＣＶＤ・ＳｉＯ，膜、１１・・・レジス
トマスク、１２・・・レジストマスク、Ｇ・・・グー）
Ａ−ｇｍ極、Ｓ、 Ｄ・・・ソース・ドレインＡｕ Ｇ
ａ ／ Ｎ ｉ Ａｕ ＠、極。 代理人 弁理士 小 川 勝 男 〆′°′・、 第 １ 図 第２図 第３図 第 ６ 図 第 ７ 図 第 ９ 図 第 １０ 図 第１１図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基体の一主表面に金属からなるゲート
電極と、ゲートを挟んで基体とオーミックコンタクトを
とる金属からなるソース・ドレイン電極を形成する化合
物半導体装置の製造方法であって、上記基体上に所要と
する厚さの活性層を形成し、ソース・ドレイン電極とオ
ーミックコンタクトをとるための高濃度半導体層を選択
エピタキシャル法により上記活性層上に部分的に形成す
ることを特徴とする化合物半導体装置の製造方法。 ２、上記高濃度半導体層の選択エピタキシャル法による
形成は上記活性層の一部に形成した基体と異なる物質の
被膜からなるマスクを利用する特許請求の範囲第１項に
記載の化合物半導体装置の製造方法。 ３、上記化合物半導体には表面がｎ型のＧａＡｓ化合物
半導体を使用し、上記活性層をｎ型層とし、ソース・ド
レイン電極とオーミックコンタクトをとる高濃度層はｎ
＾＋型層である特許請求の範囲第１項又は第２項に記載
の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26112885A JPS62122276A (ja) | 1985-11-22 | 1985-11-22 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26112885A JPS62122276A (ja) | 1985-11-22 | 1985-11-22 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122276A true JPS62122276A (ja) | 1987-06-03 |
Family
ID=17357483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26112885A Pending JPS62122276A (ja) | 1985-11-22 | 1985-11-22 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122276A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270228A (en) * | 1991-02-14 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating gate electrode in recess |
-
1985
- 1985-11-22 JP JP26112885A patent/JPS62122276A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270228A (en) * | 1991-02-14 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating gate electrode in recess |
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