JPH06151472A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH06151472A JPH06151472A JP31444492A JP31444492A JPH06151472A JP H06151472 A JPH06151472 A JP H06151472A JP 31444492 A JP31444492 A JP 31444492A JP 31444492 A JP31444492 A JP 31444492A JP H06151472 A JPH06151472 A JP H06151472A
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- JP
- Japan
- Prior art keywords
- substrate
- protective film
- sqrt
- total stress
- electrode
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】保護膜により、特性が劣化せず、信頼性の高い
ＧａＡｓ−ＦＥＴの構造を提供する。 【構成】ＧａＡｓ単結晶からなる基板と、該基板上の離
隔した位置にそれぞれオーミック接触するソース電極お
よびドレイン電極と、前記ソース電極およびドレイン電
極間の該基板とショットキー接合するゲート長Ｌ[cm]の
ゲート電極と、該基板およびゲート電極を被覆し全応力
Ｓ[dyn/cm]を有する保護膜とを含み、該全応力Ｓの絶対
値｜Ｓ｜が ｜Ｓ｜≦１００／SQRT(Ｌ) （ただし、SQRT(Ｌ)は、Ｌの平方根を示す。）である。
ＧａＡｓ−ＦＥＴの構造を提供する。 【構成】ＧａＡｓ単結晶からなる基板と、該基板上の離
隔した位置にそれぞれオーミック接触するソース電極お
よびドレイン電極と、前記ソース電極およびドレイン電
極間の該基板とショットキー接合するゲート長Ｌ[cm]の
ゲート電極と、該基板およびゲート電極を被覆し全応力
Ｓ[dyn/cm]を有する保護膜とを含み、該全応力Ｓの絶対
値｜Ｓ｜が ｜Ｓ｜≦１００／SQRT(Ｌ) （ただし、SQRT(Ｌ)は、Ｌの平方根を示す。）である。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ化合物半導体
を用いたショットキー接合型電界効果トランジスタ（以
下、ＧａＡｓ−ＦＥＴという。）の構造に関し、特には
保護膜（パッシベーション膜）の構造に関する。
を用いたショットキー接合型電界効果トランジスタ（以
下、ＧａＡｓ−ＦＥＴという。）の構造に関し、特には
保護膜（パッシベーション膜）の構造に関する。
【０００２】
【従来の技術】ＧａＡｓ−ＦＥＴは、ＧａＡｓ半導体の
高い電子移動度を利用し、マイクロ波帯以上の周波数で
優れた高周波特性が得られる。ＧａＡｓ−ＦＥＴでは、
雰囲気に影響されず、信頼性を向上させるために窒化シ
リコン、酸化シリコンなどの絶縁膜からなる保護膜によ
り半導体および電極の表面を被覆している。
高い電子移動度を利用し、マイクロ波帯以上の周波数で
優れた高周波特性が得られる。ＧａＡｓ−ＦＥＴでは、
雰囲気に影響されず、信頼性を向上させるために窒化シ
リコン、酸化シリコンなどの絶縁膜からなる保護膜によ
り半導体および電極の表面を被覆している。
【０００３】
【発明が解決しようとする課題】しかしながら、保護膜
の条件によっては特性に劣化を生じ、信頼性が乏しい。
これは、保護膜として充分な厚さの保護膜を圧電性のあ
るＧａＡｓ上に形成した場合、保護膜の応力によりＧａ
Ａｓ−ＦＥＴの特性が変化することが主な原因と考えら
れる。本発明は、特性が劣化せず、信頼性の高いＧａＡ
ｓ−ＦＥＴの構造を提供することを目的とする。
の条件によっては特性に劣化を生じ、信頼性が乏しい。
これは、保護膜として充分な厚さの保護膜を圧電性のあ
るＧａＡｓ上に形成した場合、保護膜の応力によりＧａ
Ａｓ−ＦＥＴの特性が変化することが主な原因と考えら
れる。本発明は、特性が劣化せず、信頼性の高いＧａＡ
ｓ−ＦＥＴの構造を提供することを目的とする。
【０００４】
【課題を解決するための手段及び作用】本発明者はＧａ
Ａｓ−ＦＥＴの信頼性が保護膜の応力とゲート長に依存
していることを鋭意検討した結果、本発明をなした。
Ａｓ−ＦＥＴの信頼性が保護膜の応力とゲート長に依存
していることを鋭意検討した結果、本発明をなした。
【０００５】すなわち、本発明による電界効果トランジ
スタは、ＧａＡｓ単結晶からなる基板と、該基板上の離
隔した位置にそれぞれオーミック接触するソース電極お
よびドレイン電極と、前記ソース電極およびドレイン電
極間の該基板とショットキー接合するゲート長Ｌ[cm]の
ゲート電極と、該基板およびゲート電極を被覆し全応力
Ｓ[dyn/cm]を有する保護膜とを含み、該全応力Ｓの絶対
値｜Ｓ｜が ｜Ｓ｜≦１００／SQRT(Ｌ) （ただし、SQRT(Ｌ)は、Ｌの平方根を示す。）であるこ
とを特徴とする。なお、応力の方向は、引張り、圧縮の
どちらの方向でもよい。保護膜としては、緻密で、密着
性のよい材質が一般に用いられる。全応力Ｓの絶対値｜
Ｓ｜は、１０／SQRT(Ｌ)以上とすることが望ましい。
スタは、ＧａＡｓ単結晶からなる基板と、該基板上の離
隔した位置にそれぞれオーミック接触するソース電極お
よびドレイン電極と、前記ソース電極およびドレイン電
極間の該基板とショットキー接合するゲート長Ｌ[cm]の
ゲート電極と、該基板およびゲート電極を被覆し全応力
Ｓ[dyn/cm]を有する保護膜とを含み、該全応力Ｓの絶対
値｜Ｓ｜が ｜Ｓ｜≦１００／SQRT(Ｌ) （ただし、SQRT(Ｌ)は、Ｌの平方根を示す。）であるこ
とを特徴とする。なお、応力の方向は、引張り、圧縮の
どちらの方向でもよい。保護膜としては、緻密で、密着
性のよい材質が一般に用いられる。全応力Ｓの絶対値｜
Ｓ｜は、１０／SQRT(Ｌ)以上とすることが望ましい。
【０００６】本発明によれば、保護膜の全応力Ｓの絶対
値を１００／SQRT(Ｌ)以下とするので、ＧａＡｓの圧電
性による特性の劣化が充分に抑制され、ＦＥＴの特性が
劣化せず、信頼性を高めることができる。加えて、保護
膜の応力Ｓの絶対値を１０／SQRT(Ｌ)以上とするので、
比較的応力の大きな緻密で密着性のよい膜を所定の厚さ
として用いることができるので環境の影響を受けにく
い。
値を１００／SQRT(Ｌ)以下とするので、ＧａＡｓの圧電
性による特性の劣化が充分に抑制され、ＦＥＴの特性が
劣化せず、信頼性を高めることができる。加えて、保護
膜の応力Ｓの絶対値を１０／SQRT(Ｌ)以上とするので、
比較的応力の大きな緻密で密着性のよい膜を所定の厚さ
として用いることができるので環境の影響を受けにく
い。
【０００７】
【実施例】本発明をＧａＡｓ−ＦＥＴ（以下ＦＥＴとい
う）を実施例として詳細に説明する。
う）を実施例として詳細に説明する。
【０００８】まず、ＦＥＴの作製方法について説明す
る。半絶縁性ＧａＡｓ（砒化ガリウム）単結晶からなる
基板の表面に29Ｓｉイオンを注入する。その後、プラズ
マＣＶＤ法により窒化シリコン膜を基板の両面に堆積
し、熱処理を行うことにより、活性層を形成する。
る。半絶縁性ＧａＡｓ（砒化ガリウム）単結晶からなる
基板の表面に29Ｓｉイオンを注入する。その後、プラズ
マＣＶＤ法により窒化シリコン膜を基板の両面に堆積
し、熱処理を行うことにより、活性層を形成する。
【０００９】窒化シリコン膜をエッチング除去した後、
ソース・ドレイン電極として、ＡｕＧｅ／Ｎｉを蒸着
し、合金化処理を行うことで活性層上にオーミック電極
を形成する。ソース、ドレイン電極間の活性層表面をエ
ッチングし、その上にゲート電極を真空蒸着法により形
成する。このゲート電極はＴｉ／Ａｌ／Ｔｉを積層した
金属層からなり、ゲート電極とソース、ドレイン電極と
の距離はそれぞれ３μｍであり、ゲート、ソースおよび
ドレイン電極は周知のリソグラフィ技術を用いて所定形
状に形成される。
ソース・ドレイン電極として、ＡｕＧｅ／Ｎｉを蒸着
し、合金化処理を行うことで活性層上にオーミック電極
を形成する。ソース、ドレイン電極間の活性層表面をエ
ッチングし、その上にゲート電極を真空蒸着法により形
成する。このゲート電極はＴｉ／Ａｌ／Ｔｉを積層した
金属層からなり、ゲート電極とソース、ドレイン電極と
の距離はそれぞれ３μｍであり、ゲート、ソースおよび
ドレイン電極は周知のリソグラフィ技術を用いて所定形
状に形成される。
【００１０】ゲート、ソース、ドレイン電極を含む基板
の表面にプラズマＣＶＤ法により窒化シリコンによる緻
密な保護膜を形成する。この保護膜の応力は、１×１０
9dyn/cm2であり、所定の全応力となるようにその厚さを
設定する。その後、ダイシングソーを用いてそれぞれの
ＦＥＴに分離し、特性を評価する。ＦＥＴの特性の劣化
は、ゲート電極に逆方向電圧（１８Ｖ）を１分間印加し
た前後のピンチオフ電圧変化ΔＶｐにより評価する。
の表面にプラズマＣＶＤ法により窒化シリコンによる緻
密な保護膜を形成する。この保護膜の応力は、１×１０
9dyn/cm2であり、所定の全応力となるようにその厚さを
設定する。その後、ダイシングソーを用いてそれぞれの
ＦＥＴに分離し、特性を評価する。ＦＥＴの特性の劣化
は、ゲート電極に逆方向電圧（１８Ｖ）を１分間印加し
た前後のピンチオフ電圧変化ΔＶｐにより評価する。
【００１１】全応力Ｓを変えた場合のピンチオフ電圧変
化ΔＶｐを図１に示す。全応力Ｓは保護膜の厚さを変え
ることで設定しており、ゲート長Ｌは１μｍとしてい
る。図から明らかなように、ピンチオフ電圧変化ΔＶｐ
は全応力Ｓの２乗に比例しており、全応力Ｓを１×１０
4dyn/cm以下とすれば、充分な信頼性が得られるピンチ
オフ電圧変化ΔＶｐである０．０３Ｖ以下とすることが
できる。そして、全応力Ｓを１×１０5dyn/cm以上にす
れば、保護膜を充分な厚さとすることができる。
化ΔＶｐを図１に示す。全応力Ｓは保護膜の厚さを変え
ることで設定しており、ゲート長Ｌは１μｍとしてい
る。図から明らかなように、ピンチオフ電圧変化ΔＶｐ
は全応力Ｓの２乗に比例しており、全応力Ｓを１×１０
4dyn/cm以下とすれば、充分な信頼性が得られるピンチ
オフ電圧変化ΔＶｐである０．０３Ｖ以下とすることが
できる。そして、全応力Ｓを１×１０5dyn/cm以上にす
れば、保護膜を充分な厚さとすることができる。
【００１２】また、全応力Ｓを１×１０4dyn/cmとし、
ゲート長Ｌを変えた場合のピンチオフ電圧変化ΔＶｐを
図２に示す。ピンチオフ電圧変化ΔＶｐは、ゲート長Ｌ
の平方根に逆比例し、ゲート長Ｌを１μｍ以上とすれ
ば、ピンチオフ電圧変化ΔＶｐが０．０３Ｖ以下となる
ことが図からわかる。
ゲート長Ｌを変えた場合のピンチオフ電圧変化ΔＶｐを
図２に示す。ピンチオフ電圧変化ΔＶｐは、ゲート長Ｌ
の平方根に逆比例し、ゲート長Ｌを１μｍ以上とすれ
ば、ピンチオフ電圧変化ΔＶｐが０．０３Ｖ以下となる
ことが図からわかる。
【００１３】
【発明の効果】以上説明したように、本発明による電界
効果トランジスタは、ＧａＡｓ単結晶からなる基板と、
該基板上の離隔した位置にそれぞれオーミック接触する
ソース電極およびドレイン電極と、前記ソース電極およ
びドレイン電極間の該基板とショットキー接合するゲー
ト長Ｌ[cm]のゲート電極と、該基板およびゲート電極を
被覆し全応力Ｓ[dyn/cm]を有する保護膜とを含み、該全
応力Ｓの絶対値｜Ｓ｜が ｜Ｓ｜≦１００／SQRT(Ｌ) （ただし、SQRT(Ｌ)は、Ｌの平方根を示す。）であるこ
とを特徴としている。
効果トランジスタは、ＧａＡｓ単結晶からなる基板と、
該基板上の離隔した位置にそれぞれオーミック接触する
ソース電極およびドレイン電極と、前記ソース電極およ
びドレイン電極間の該基板とショットキー接合するゲー
ト長Ｌ[cm]のゲート電極と、該基板およびゲート電極を
被覆し全応力Ｓ[dyn/cm]を有する保護膜とを含み、該全
応力Ｓの絶対値｜Ｓ｜が ｜Ｓ｜≦１００／SQRT(Ｌ) （ただし、SQRT(Ｌ)は、Ｌの平方根を示す。）であるこ
とを特徴としている。
【００１４】したがって、本発明によれば、保護膜の応
力Ｓの絶対値を１００／SQRT(Ｌ)以下とするので、Ｇａ
Ａｓの圧電性による特性の劣化が充分に抑制されるの
で、ＦＥＴ特性のが劣化を効率的に抑制でき、かつ、信
頼性を向上することができる。
力Ｓの絶対値を１００／SQRT(Ｌ)以下とするので、Ｇａ
Ａｓの圧電性による特性の劣化が充分に抑制されるの
で、ＦＥＴ特性のが劣化を効率的に抑制でき、かつ、信
頼性を向上することができる。
【図１】全応力Ｓを変えた場合のピンチオフ電圧変化Δ
Ｖｐを示す特性図。
Ｖｐを示す特性図。
【図２】ゲート長Ｌを変えた場合のピンチオフ電圧変化
ΔＶｐを示す特性図。
ΔＶｐを示す特性図。
Claims (1)
- 【請求項１】 ＧａＡｓ単結晶からなる基板と、該基板
上の離隔した位置にそれぞれオーミック接触するソース
電極およびドレイン電極と、前記ソース電極およびドレ
イン電極間の該基板とショットキー接合するゲート長Ｌ
[cm]のゲート電極と、該基板およびゲート電極を被覆し
全応力Ｓ[dyn/cm]を有する保護膜とを含み、該全応力Ｓ
の絶対値｜Ｓ｜が ｜Ｓ｜≦１００／SQRT(Ｌ) （ただし、SQRT(Ｌ)は、Ｌの平方根を示す。）であるこ
とを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31444492A JPH06151472A (ja) | 1992-10-30 | 1992-10-30 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31444492A JPH06151472A (ja) | 1992-10-30 | 1992-10-30 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151472A true JPH06151472A (ja) | 1994-05-31 |
Family
ID=18053433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31444492A Pending JPH06151472A (ja) | 1992-10-30 | 1992-10-30 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151472A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698888A (en) * | 1995-04-24 | 1997-12-16 | Nec Corporation | Compound semiconductor field effect transistor free from piezoelectric effects regardless of orientation of gate electrode |
-
1992
- 1992-10-30 JP JP31444492A patent/JPH06151472A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698888A (en) * | 1995-04-24 | 1997-12-16 | Nec Corporation | Compound semiconductor field effect transistor free from piezoelectric effects regardless of orientation of gate electrode |
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