JPH038344A - 半導体装置の製造方法及びそれにより製造された半導体装置 - Google Patents
半導体装置の製造方法及びそれにより製造された半導体装置Info
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- JPH038344A JPH038344A JP14340189A JP14340189A JPH038344A JP H038344 A JPH038344 A JP H038344A JP 14340189 A JP14340189 A JP 14340189A JP 14340189 A JP14340189 A JP 14340189A JP H038344 A JPH038344 A JP H038344A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体層とショットキ障壁を形成する金属ゲートを有す
る半導体装置の製造方法に関し。
る半導体装置の製造方法に関し。
雑音指数および動作速度の向上を目的とし。
第１の半導体層上に、第１の開口を有する第２の半導体
層を形成する工程と、該第１の開口の内面および該第２
の半導体層上に絶縁層を形成する工程と２．該第１の開
口内における該絶縁層に該第１の半導体層に達する第２
の開口を形成する工程と、該第２の開口内に表出する該
第１の半導体層とショットキ接触し且つ該絶縁層上に延
在する端部を有する金属電極を形成する工程と、少なく
とも該金属電極と第２の半導体層間に存在する該絶縁層
を除去して該第１の半導体層を表出する工程を含むこと
から構成される。
層を形成する工程と、該第１の開口の内面および該第２
の半導体層上に絶縁層を形成する工程と２．該第１の開
口内における該絶縁層に該第１の半導体層に達する第２
の開口を形成する工程と、該第２の開口内に表出する該
第１の半導体層とショットキ接触し且つ該絶縁層上に延
在する端部を有する金属電極を形成する工程と、少なく
とも該金属電極と第２の半導体層間に存在する該絶縁層
を除去して該第１の半導体層を表出する工程を含むこと
から構成される。
本発明は、半導体層とショットキ障壁を形成する金属ゲ
ートを有する半導体装置、特にＨＥＭＴ （高電子移動
度トランジスタ）の製造方法に関する。
ートを有する半導体装置、特にＨＥＭＴ （高電子移動
度トランジスタ）の製造方法に関する。
ＧａＡｓを中心とする化合物半導体を用いてＭＥＳＦＥ
Ｔ（金属−半導体電界効果トランジスタ）やＨＥＭＴが
実用化されている。これらは＋ ＧａＡｓ等の化合物半
導体の高電子移動度を利用した高スイ・ンチング速度を
特徴とし、半導体層とショットキ障壁を形成する金属ゲ
ートを備えた構造を有する。とくに。
Ｔ（金属−半導体電界効果トランジスタ）やＨＥＭＴが
実用化されている。これらは＋ ＧａＡｓ等の化合物半
導体の高電子移動度を利用した高スイ・ンチング速度を
特徴とし、半導体層とショットキ障壁を形成する金属ゲ
ートを備えた構造を有する。とくに。
２次元電子ガスをキャリヤとするＨＥＭＴは、 ＭＢＳ
ＦＥＴに比べて電子移動度が大きく、このため、雑音指
数が小さく、かつ、動作速度が高い。このような特徴を
有効に発揮させるためには、真性機能、すなわち、トラ
ンスコンダクタンス（ｇｍ）を高め、かつ、寄生容量（
Ｃｇｓ、 Ｃｇｄ）を減少させることが重要である。
ＦＥＴに比べて電子移動度が大きく、このため、雑音指
数が小さく、かつ、動作速度が高い。このような特徴を
有効に発揮させるためには、真性機能、すなわち、トラ
ンスコンダクタンス（ｇｍ）を高め、かつ、寄生容量（
Ｃｇｓ、 Ｃｇｄ）を減少させることが重要である。
従来のＭＥＳＦＥＴあるいはＨＩＥＭＴにおいては、ゲ
ート電極とソース／ドレイン領域のコンダクト層となる
半導体層との間に形成された１例えば５ｉ０２から成る
絶縁層に起因する特性不良が生じる問題があった。以下
、従来のＨＥＭＴを例に、上記問題点を説明する。
ート電極とソース／ドレイン領域のコンダクト層となる
半導体層との間に形成された１例えば５ｉ０２から成る
絶縁層に起因する特性不良が生じる問題があった。以下
、従来のＨＥＭＴを例に、上記問題点を説明する。
第４図は従来の）ＩＥＭＴの構造の要部断面図であって
、電子走行層となる真性ＧａＡｓ （ｉ−ＧａＡｓ）層
１と電子供給層となるｎ” −ＡＩ ＧａＡｓ層２が積
層されており、ｎ″−−ＡＩ ＧａＡｓ層２にショット
キ接触するゲート電極８が形成されている。そして、ゲ
ート電極８の両側には、ソース／ドレイン領域に接触す
るコンタクト層（またはキャップ層）となるｎ”−Ｇａ
Ａｓ層３が形成されており、さらに、 ｎ” −Ｇ
ａ Ａｓ層３にオーミック接触する金属層から成るソー
ス／ドレイン電極１０が形成されている。
、電子走行層となる真性ＧａＡｓ （ｉ−ＧａＡｓ）層
１と電子供給層となるｎ” −ＡＩ ＧａＡｓ層２が積
層されており、ｎ″−−ＡＩ ＧａＡｓ層２にショット
キ接触するゲート電極８が形成されている。そして、ゲ
ート電極８の両側には、ソース／ドレイン領域に接触す
るコンタクト層（またはキャップ層）となるｎ”−Ｇａ
Ａｓ層３が形成されており、さらに、 ｎ” −Ｇ
ａ Ａｓ層３にオーミック接触する金属層から成るソー
ス／ドレイン電極１０が形成されている。
第４図に示すように＋ ｎ” −Ｇａ Ａｓ層３に設
けられた開口、すなわち、 ｎ” −Ｇａ Ａｓ層３
のリセス部分には、 ＳｉＯ□から成る側壁層７が存在
している。
けられた開口、すなわち、 ｎ” −Ｇａ Ａｓ層３
のリセス部分には、 ＳｉＯ□から成る側壁層７が存在
している。
このＳｉｎｇ側壁層７は、第５図（ａ）に示すように、
レジストパターン９をマスクとしてゲート電極８がパタ
ーンニングされ、このときに表出した５ｉ０２層４を、
第５図（ト））に示すように、ゲート電極８をマスクと
してエツチング除去してｎ” −Ｇａ Ａｓ層３を表出
させた際に、ゲート電極８直下にＳｉＯ□層が残ったも
のである。このＳｉＯ□側壁層７の存在により次のよう
な問題が生じる。
レジストパターン９をマスクとしてゲート電極８がパタ
ーンニングされ、このときに表出した５ｉ０２層４を、
第５図（ト））に示すように、ゲート電極８をマスクと
してエツチング除去してｎ” −Ｇａ Ａｓ層３を表出
させた際に、ゲート電極８直下にＳｉＯ□層が残ったも
のである。このＳｉＯ□側壁層７の存在により次のよう
な問題が生じる。
■ゲート電極８とｎ” −Ｇａ Ａｓ層３およびｎ”−
ＡＩ ＧａＡｓ層２との間の寄生容量を増大させ、とく
に。
ＡＩ ＧａＡｓ層２との間の寄生容量を増大させ、とく
に。
３端子でのトランジスタ動作の速度に大きく影響するゲ
ート・ドレイン間容量（Ｃ９ｄ）の主成分となる ■ｎ” −Ｇａ Ａｓ層３のリセス部分の不連続面には
。
ート・ドレイン間容量（Ｃ９ｄ）の主成分となる ■ｎ” −Ｇａ Ａｓ層３のリセス部分の不連続面には
。
５ｔ（ｈ側壁層７とｎ” −ＡＩ ＧａＡｓ層２および
ｎ”−ＧａＡｓ層３との間の格子整合および熱膨張率差
に起因する応力が集中しており、このために、ゲート・
ソース間あるいはゲート・ドレイン間の逆方向耐圧の低
下が生じやすくなり、また、同一ウェハ上に形成される
多数の素子の逆方向耐圧に大きなバラツキが生じる ■ｎ” −Ｇａ Ａｓ層３のリセス部分に接するＳｉＯ
□側壁層７には、上記応力集中により多数のマイクロク
ランクが発生し、静電破壊が生しやすくなる。
ｎ”−ＧａＡｓ層３との間の格子整合および熱膨張率差
に起因する応力が集中しており、このために、ゲート・
ソース間あるいはゲート・ドレイン間の逆方向耐圧の低
下が生じやすくなり、また、同一ウェハ上に形成される
多数の素子の逆方向耐圧に大きなバラツキが生じる ■ｎ” −Ｇａ Ａｓ層３のリセス部分に接するＳｉＯ
□側壁層７には、上記応力集中により多数のマイクロク
ランクが発生し、静電破壊が生しやすくなる。
このため、ソース−ドレイン間耐圧の低下の原因となる
本発明は上記従来の構造における問題点を解決し、トラ
ンジスタの高周波動作特性ならびに直流耐圧を向上する
ことを目的とする。
ンジスタの高周波動作特性ならびに直流耐圧を向上する
ことを目的とする。
上記目的は、第１の半導体層上に、第１の開口を有する
第２の半導体層を形成する工程と、該第１の開口の内面
および該第２の半導体層上に絶縁層を形成する工程と、
該第１の開口内における該絶縁層に該第１の半導体層に
達する第２の開口を形成する工程と、該第２の開口内に
表出する該第１の半導体層とショットキ接触し且つ該絶
縁層上に延在する端部を有する金属電極を形成する工程
と、少なくとも該金属電極と第２の半導体層間に存在す
る該絶縁層を除去して該第１の半導体層を表出する工程
を含むことを特徴とする本発明に係る半導体装置の製造
方法によって達成される。
第２の半導体層を形成する工程と、該第１の開口の内面
および該第２の半導体層上に絶縁層を形成する工程と、
該第１の開口内における該絶縁層に該第１の半導体層に
達する第２の開口を形成する工程と、該第２の開口内に
表出する該第１の半導体層とショットキ接触し且つ該絶
縁層上に延在する端部を有する金属電極を形成する工程
と、少なくとも該金属電極と第２の半導体層間に存在す
る該絶縁層を除去して該第１の半導体層を表出する工程
を含むことを特徴とする本発明に係る半導体装置の製造
方法によって達成される。
ｎ“−Ｇａ Ａ３層３のリセス部分とゲート電極８との
間の絶縁層を除去し、この間を絶縁物で埋め込まないよ
うにすることによってゲート・ソース間。
間の絶縁層を除去し、この間を絶縁物で埋め込まないよ
うにすることによってゲート・ソース間。
ゲート・ドレイン間寄生容量が低減され１その結果、高
周波特性が向上される。また、 ｎ” −Ｇａ Ａｓ
層３のリセス部分に、従来のＳｉＯ□側壁層７のような
厚い絶縁層が接しないので、応力集中や絶縁層のマイク
ロクランクが発生せず、これらに応力集中やマイクロク
ラックに起因する耐圧低下や絶縁層の静電破壊が生じな
い。
周波特性が向上される。また、 ｎ” −Ｇａ Ａｓ
層３のリセス部分に、従来のＳｉＯ□側壁層７のような
厚い絶縁層が接しないので、応力集中や絶縁層のマイク
ロクランクが発生せず、これらに応力集中やマイクロク
ラックに起因する耐圧低下や絶縁層の静電破壊が生じな
い。
以下本発明の実施例を図面を参照して説明する。
同
以下の図面において、既出の図面におけるのとｉじ部分
には同一符号を付しである。
には同一符号を付しである。
第１図は本発明に係るＨＥＭＴの構造を示す要部断面図
であって、第４図に示す従来の構造と同様に。
であって、第４図に示す従来の構造と同様に。
電子走行層となる１−ＧａＡｓ層ｌと電子供給層となる
ｎ” −ＡＩ ＧａＡｓ層２が積層されており、 ｎ
” −ＡＩ ＧａＡｓ層２にショットキ接触する金属層
から成るゲート電極８が形成されている。ゲート電極８
の両側には、ソース／ドレイン領域に接触するキャップ
層となるｎ” −Ｇａ Ａｓ層３が形成されており、ｎ
９−Ｇａ Ａｓｊｉ ３にオーミック接触する金属層か
ら成るソース／ドレイン電極１０が形成されている。
ｎ” −ＡＩ ＧａＡｓ層２が積層されており、 ｎ
” −ＡＩ ＧａＡｓ層２にショットキ接触する金属層
から成るゲート電極８が形成されている。ゲート電極８
の両側には、ソース／ドレイン領域に接触するキャップ
層となるｎ” −Ｇａ Ａｓ層３が形成されており、ｎ
９−Ｇａ Ａｓｊｉ ３にオーミック接触する金属層か
ら成るソース／ドレイン電極１０が形成されている。
第１図においては、 ｎ” −Ｇａ Ａｓ層３に設け
られた開口、・すなわち、 ｎ” −Ｇａ Ａｓｊｌ
３のリセス部分を埋め込む絶縁層、すなわち、第４図
における側壁Ｎ７が存在していない。ゲート電極８とｎ
”−Ｇａ Ａｓ層３間には、空隙１１が存在する。そし
て、ｎ−Ｇａ Ａｓ層３の露出表面、ゲート電極８表面
およびソース／ドレイン電極１０表面は１例えば５ｉＪ
４から成る薄い絶縁層１２によって覆われている。その
結果、ゲート・ソース間およびゲート・ドレイン間の寄
生容量（ＣｇｓおよびＣｇｄ）が低減され、高周波特性
が向上可能となり、また、素子の直流耐圧が向上される
。さらに、絶縁層１２は、その厚さが小さいため応力を
受けてもマイクロクランクが生じ難Ｆ ｎ“−ＡＩ
ＧａＡｓ層２の露出表面を保護し。
られた開口、・すなわち、 ｎ” −Ｇａ Ａｓｊｌ
３のリセス部分を埋め込む絶縁層、すなわち、第４図
における側壁Ｎ７が存在していない。ゲート電極８とｎ
”−Ｇａ Ａｓ層３間には、空隙１１が存在する。そし
て、ｎ−Ｇａ Ａｓ層３の露出表面、ゲート電極８表面
およびソース／ドレイン電極１０表面は１例えば５ｉＪ
４から成る薄い絶縁層１２によって覆われている。その
結果、ゲート・ソース間およびゲート・ドレイン間の寄
生容量（ＣｇｓおよびＣｇｄ）が低減され、高周波特性
が向上可能となり、また、素子の直流耐圧が向上される
。さらに、絶縁層１２は、その厚さが小さいため応力を
受けてもマイクロクランクが生じ難Ｆ ｎ“−ＡＩ
ＧａＡｓ層２の露出表面を保護し。
素子特性の安定性が保証される。
第２図は１本発明に係るＨＥ？ｌＴの製造工程における
要部断面図である。まず、同図（ａ）を参照して。
要部断面図である。まず、同図（ａ）を参照して。
１−ＧａＡｓ層ｌ上に、 ｎ” −ＡＩ ＧａＡｓ層
２およびｎ”−Ｇａ Ａｓ層３が順次形成された基板上
に、厚さ約０．３μｍのＳｉＯ□層４を堆積したのち、
ＳｉＯ□層４上にレジストを塗布する。このレジスト
層（図示省略）に２周知のりソグラフィの手法を用いて
、約０．４μ−のゲート長を有するゲートパターンに対
応する開口を設ける。このレジスト層をマスクとして。
２およびｎ”−Ｇａ Ａｓ層３が順次形成された基板上
に、厚さ約０．３μｍのＳｉＯ□層４を堆積したのち、
ＳｉＯ□層４上にレジストを塗布する。このレジスト
層（図示省略）に２周知のりソグラフィの手法を用いて
、約０．４μ−のゲート長を有するゲートパターンに対
応する開口を設ける。このレジスト層をマスクとして。
前記開口内に表出しているＳｔＯ！層４をエツチング除
去する。このようにして、 ＳｉＯ□層４には開口５が
形成される。
去する。このようにして、 ＳｉＯ□層４には開口５が
形成される。
前記レジスト層を除去し２次いで、 Ｓｉ０２層４をマ
スクとして、開口５内に表出しているｎ”−ＧａＡｓ層
３を、異方性のエツチング方法１例えばＣＣＩ。
スクとして、開口５内に表出しているｎ”−ＧａＡｓ層
３を、異方性のエツチング方法１例えばＣＣＩ。
ｐｇ （フロン１２）をエッチャントとする周知のりア
クティブイオンエツチング（ＲＩＥ）法によって。
クティブイオンエツチング（ＲＩＥ）法によって。
選択除去する。これにより１図示のように、ｎ゛−Ｇａ
Ａｓ層３にリセス部６が形成される。
Ａｓ層３にリセス部６が形成される。
次いで１周知のＣＶＯ法を用いて、第２図ら）に示すよ
うに、 ＳｔＯ□層４上およびリセス部６に表出するｎ
” −Ａｔ ＧａＡｓ層２上に厚さ約０．３ ａｔｅＯ
５ｉｎ□層７゜を堆積したのち１例えばｃｐ４（４弗化
炭素）をエッチャントとする周知のＲＩＥ法により、
Ｓｉｎ、層７゜に対して、いわゆるエッチバックを施す
。これによりｎ” −ＡＩ ＧａＡｓ層２が再び表出さ
れると共に。
うに、 ＳｔＯ□層４上およびリセス部６に表出するｎ
” −Ａｔ ＧａＡｓ層２上に厚さ約０．３ ａｔｅＯ
５ｉｎ□層７゜を堆積したのち１例えばｃｐ４（４弗化
炭素）をエッチャントとする周知のＲＩＥ法により、
Ｓｉｎ、層７゜に対して、いわゆるエッチバックを施す
。これによりｎ” −ＡＩ ＧａＡｓ層２が再び表出さ
れると共に。
第２図（ｅ）に示すように、リセス部６におけるｎ。
−Ｇａ Ａｓ層３の側面°に、 ＳｉＯ□層７゜から成
る側壁層７が残留する。リセス部６以外の１” −Ｇａ
Ａｓ層３上には、実質的に前記Ｓｉｎ１層４のみが残
留する。
る側壁層７が残留する。リセス部６以外の１” −Ｇａ
Ａｓ層３上には、実質的に前記Ｓｉｎ１層４のみが残
留する。
次いで、第２図（ｄ）に示すように、３１０□層４と側
壁層７上およびリセス部６に表出するｎ” −ＡＩ Ｇ
ａＡｓ層２上に金属層８゜を形成する。金属層８゜は、
厚さ約０．２μ場のタングステンシリサイド（ＷＳｉ）
層。
壁層７上およびリセス部６に表出するｎ” −ＡＩ Ｇ
ａＡｓ層２上に金属層８゜を形成する。金属層８゜は、
厚さ約０．２μ場のタングステンシリサイド（ＷＳｉ）
層。
厚さ約０．０２μｍのチタン（Ｔｉ）層、および、厚さ
約０．４μ鋼の金（Ａｕ）層を順次堆積して成る積層構
造を有し９周知のスパッタリング法により形成する。
約０．４μ鋼の金（Ａｕ）層を順次堆積して成る積層構
造を有し９周知のスパッタリング法により形成する。
次いで、金属層８゜上にレジストを塗布し１周知のりソ
グラフィ手法により、第２図（ｅ）に示すように、前記
リセス部６を覆うレジストパターン９（通称オーバーゲ
ート）を形成し、レジストパターン９をマスクとして１
表出する金属層８゜を１周知のＲＩＥ法により除去する
。このようにして、金属層８゜から成るゲート電極８が
形成される。
グラフィ手法により、第２図（ｅ）に示すように、前記
リセス部６を覆うレジストパターン９（通称オーバーゲ
ート）を形成し、レジストパターン９をマスクとして１
表出する金属層８゜を１周知のＲＩＥ法により除去する
。このようにして、金属層８゜から成るゲート電極８が
形成される。
次いで、緩衝弗酸溶液を用いてＳｉＯ□層４をエツチン
グ除去する。本発明においては、ゲート電極８直下のＳ
ｉＯ□側壁層７も同時に除去する。その結果、第２図（
ｆ）に示すように、 ｎ” −Ｇａ Ａｓｊｉ３が表
出するとともに、ゲート電極８とｎ” −Ｇａ Ａｓ層
３との間には＋ ｎ” −ＡＩ ＧａＡｓ層２が表出
する。
グ除去する。本発明においては、ゲート電極８直下のＳ
ｉＯ□側壁層７も同時に除去する。その結果、第２図（
ｆ）に示すように、 ｎ” −Ｇａ Ａｓｊｉ３が表
出するとともに、ゲート電極８とｎ” −Ｇａ Ａｓ層
３との間には＋ ｎ” −ＡＩ ＧａＡｓ層２が表出
する。
レジストパターン９を除去し１次いで、ゲート電極８を
マスクとして、 ｎ” −Ｇａ Ａｓ層３とオーミッ
ク接触する金属層を堆積し、これをパターンニングして
、第２図（ｇ）に示すように、ソース／ドレイン電極１
０を形成する。ソース／ドレイン電極１０を構成する上
記金属層は、厚さ約０．０５μｍの金ゲルマニウム（Ａ
ｕＧｅ）層、厚さ約０．０１μｍのニッケル（Ｎｉ）層
、および厚さ約０．２μ信の金（Ａｕ）層を順次堆積し
て成る積層構造を有し１周知の真空蒸着法により形成さ
れる。
マスクとして、 ｎ” −Ｇａ Ａｓ層３とオーミッ
ク接触する金属層を堆積し、これをパターンニングして
、第２図（ｇ）に示すように、ソース／ドレイン電極１
０を形成する。ソース／ドレイン電極１０を構成する上
記金属層は、厚さ約０．０５μｍの金ゲルマニウム（Ａ
ｕＧｅ）層、厚さ約０．０１μｍのニッケル（Ｎｉ）層
、および厚さ約０．２μ信の金（Ａｕ）層を順次堆積し
て成る積層構造を有し１周知の真空蒸着法により形成さ
れる。
上記ののち、 ｎ” −Ｇａ Ａｓ層３の露出表面、
ゲート電極８表面およびソース／ドレイン電極１０表面
に１例えばＳｉ、Ｎ４から成る厚さ２００〜３００人の
絶縁層１２を形成し、第１図に示した本発明に係るＨＥ
ＭＴが形成される。絶縁層１２の形成は１例えば周知の
紫外光励起による化学気相成長（ＣＶＤ）法を用いて低
温で行う。紫外光励起ＣＶＤ法は、他のＣＶＯ法におけ
るような、化合物半導体結晶に対する熱的損傷やイオン
衝撃による損傷がなく、電流特性や高周波特性が安定し
た素子が得られる。
ゲート電極８表面およびソース／ドレイン電極１０表面
に１例えばＳｉ、Ｎ４から成る厚さ２００〜３００人の
絶縁層１２を形成し、第１図に示した本発明に係るＨＥ
ＭＴが形成される。絶縁層１２の形成は１例えば周知の
紫外光励起による化学気相成長（ＣＶＤ）法を用いて低
温で行う。紫外光励起ＣＶＤ法は、他のＣＶＯ法におけ
るような、化合物半導体結晶に対する熱的損傷やイオン
衝撃による損傷がなく、電流特性や高周波特性が安定し
た素子が得られる。
上記本発明のＨＥＭＴにおいては。
■ゲート電極８直下にＳｔＯ□側壁層が存在しないため
、ドレイン帰還容量は、従来の０．０７ （ｐＦ／２０
０μｍ）から０．０２５ （ｐＦ／２００μｍ）に減少
された。
、ドレイン帰還容量は、従来の０．０７ （ｐＦ／２０
０μｍ）から０．０２５ （ｐＦ／２００μｍ）に減少
された。
Ｓｔ、Ｎ、絶縁層１２を設けたことによるドレイン帰還
容量の変化は、０．０２５ （ｐＰ／２００μ！Ｉ）か
ら０．０３ （ｐＦ７２００μｍ）程度であり、はとん
ど変わらない。その結果、高周波特性は、第３図に示す
ように、測定周波数ｆｄ２ＧＨｚにおける雑音指数（Ｎ
Ｆ）が０．２ｄＢ以上の減少し、付随利得（Ｇ、、）が
２ｄＢ以上向上した。なお、同図において、傘印は前記
側壁層７を有する従来の構造のＨＥＭＴについての測定
値８＃印は本発明によるＨＥＭＴについての測定値であ
る。
容量の変化は、０．０２５ （ｐＰ／２００μ！Ｉ）か
ら０．０３ （ｐＦ７２００μｍ）程度であり、はとん
ど変わらない。その結果、高周波特性は、第３図に示す
ように、測定周波数ｆｄ２ＧＨｚにおける雑音指数（Ｎ
Ｆ）が０．２ｄＢ以上の減少し、付随利得（Ｇ、、）が
２ｄＢ以上向上した。なお、同図において、傘印は前記
側壁層７を有する従来の構造のＨＥＭＴについての測定
値８＃印は本発明によるＨＥＭＴについての測定値であ
る。
■ＳｉＯ□側壁層が存在しないため、ｎ・−Ｇａ Ａｓ
層３のリセス部分の不連続面における応力集中が低減さ
れ、その結果、ゲート・ソース間逆方向耐圧（Ｖ□。）
およびゲート・ドレイン間逆方向耐圧（Ｖｉａ。）は、
従来の４〜６■から８〜ＩＩＶに上昇した。
層３のリセス部分の不連続面における応力集中が低減さ
れ、その結果、ゲート・ソース間逆方向耐圧（Ｖ□。）
およびゲート・ドレイン間逆方向耐圧（Ｖｉａ。）は、
従来の４〜６■から８〜ＩＩＶに上昇した。
■Ｓｉｎ、側壁層に生じるマイクロクランクに起因する
静電破壊の問題が回避される結果、ソース・ドレイン間
耐圧の分布が、従来の２０〜３０Ｖから５０〜６０Ｖに
上昇した。
静電破壊の問題が回避される結果、ソース・ドレイン間
耐圧の分布が、従来の２０〜３０Ｖから５０〜６０Ｖに
上昇した。
上記においてはＨＥＭＴを例に説明したが１本発明は、
半導体層とショットキ障壁を形成する金属ゲートを有す
るその他の半導体装置にも適用可能であることは言うま
でもない。
半導体層とショットキ障壁を形成する金属ゲートを有す
るその他の半導体装置にも適用可能であることは言うま
でもない。
本発明によれば、ショットキ接触ゲートを有するＭＥＳ
ＦＥＴやＨＥＭＴ等の高周波特性、ゲート耐圧およびソ
ース・ドレイン間耐圧を改善するとともに動作時の信鎖
性を向上し、かつ、これら半導体装置の製造における特
性のバラツキを低減し、製造歩留りを向上可能とする効
果がある。
ＦＥＴやＨＥＭＴ等の高周波特性、ゲート耐圧およびソ
ース・ドレイン間耐圧を改善するとともに動作時の信鎖
性を向上し、かつ、これら半導体装置の製造における特
性のバラツキを低減し、製造歩留りを向上可能とする効
果がある。
第１図は本発明に係る）！ＥＭＴの構造の要部断面図。
第２図は本発明に係るＨＥＭＴの製造工程における要部
断面図。 第３図は本発明によるＨＥＭＴの高周波特性の向上例を
示すグラフ。 第４図は従来のＩＩＥＭＴの構造の要部断面図。 第５図は従来のＩＩＥＭＴの製造工程における要部断面
図 である。 図において。 ｌは１−ＧａＡｓ層、 ２はｎ” −Ａｔ ＧａＡｓ
層。 ３はｎ” −Ｇａ Ａｓ層、 ４と７゜は５ｉｎ２層
。 ５は開口、 ６はリセス部。 ７は側壁層、 ８はゲート電極 ８゜は金属層、 ９はレジストパターン。 １０はソース／ドレイン電極、１１は空気層。 １２は絶縁層 である。 一一＼１ ＊’ｆ！司呵ｌ二［５ＨＥＭＴの髪ｉＩＰ！？；２７
（〒の２） ／ 本免明１：ＬるＨＥＭＴの晶里皮椅・Ｉ生の向且例第３
２
断面図。 第３図は本発明によるＨＥＭＴの高周波特性の向上例を
示すグラフ。 第４図は従来のＩＩＥＭＴの構造の要部断面図。 第５図は従来のＩＩＥＭＴの製造工程における要部断面
図 である。 図において。 ｌは１−ＧａＡｓ層、 ２はｎ” −Ａｔ ＧａＡｓ
層。 ３はｎ” −Ｇａ Ａｓ層、 ４と７゜は５ｉｎ２層
。 ５は開口、 ６はリセス部。 ７は側壁層、 ８はゲート電極 ８゜は金属層、 ９はレジストパターン。 １０はソース／ドレイン電極、１１は空気層。 １２は絶縁層 である。 一一＼１ ＊’ｆ！司呵ｌ二［５ＨＥＭＴの髪ｉＩＰ！？；２７
（〒の２） ／ 本免明１：ＬるＨＥＭＴの晶里皮椅・Ｉ生の向且例第３
２
Claims (1)
- 【特許請求の範囲】 第１の半導体層上に、第１の開口を有する第２の半導体
層を形成する工程と、 該第１の開口の内面および該第２の半導体層上に絶縁層
を形成する工程と、 該第１の開口内における該絶縁層に該第１の半導体層に
達する第２の開口を形成する工程と、該第２の開口内に
表出する該第１の半導体層とショットキ接触し且つ該絶
縁層上に延在する端部を有する金属電極を形成する工程
と、 少なくとも該金属電極と第２の半導体層間に存在する該
絶縁層を除去して該第１の半導体層を表出する工程 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143401A JP2591162B2 (ja) | 1989-06-06 | 1989-06-06 | 半導体装置の製造方法及びそれにより製造された半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143401A JP2591162B2 (ja) | 1989-06-06 | 1989-06-06 | 半導体装置の製造方法及びそれにより製造された半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH038344A true JPH038344A (ja) | 1991-01-16 |
| JP2591162B2 JP2591162B2 (ja) | 1997-03-19 |
Family
ID=15337911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1143401A Expired - Lifetime JP2591162B2 (ja) | 1989-06-06 | 1989-06-06 | 半導体装置の製造方法及びそれにより製造された半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591162B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272095A (en) * | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170072A (ja) * | 1985-01-24 | 1986-07-31 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS62177970A (ja) * | 1986-01-30 | 1987-08-04 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS62279678A (ja) * | 1986-05-28 | 1987-12-04 | Hitachi Ltd | 半導体装置 |
| JPS63155771A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-06-06 JP JP1143401A patent/JP2591162B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170072A (ja) * | 1985-01-24 | 1986-07-31 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS62177970A (ja) * | 1986-01-30 | 1987-08-04 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS62279678A (ja) * | 1986-05-28 | 1987-12-04 | Hitachi Ltd | 半導体装置 |
| JPS63155771A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272095A (en) * | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2591162B2 (ja) | 1997-03-19 |
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