JPS62279678A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62279678A JPS62279678A JP12100286A JP12100286A JPS62279678A JP S62279678 A JPS62279678 A JP S62279678A JP 12100286 A JP12100286 A JP 12100286A JP 12100286 A JP12100286 A JP 12100286A JP S62279678 A JPS62279678 A JP S62279678A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の利用分野〕
本発明はロウ・ノイズ（Ｉ、 ＯｗＮｏｉｓｅ）高周波
の電界効果型トランジスタの性能向上に係り、特にソー
ス・ゲート間寄生抵抗低減に好適なデバイス構造に関す
る。
の電界効果型トランジスタの性能向上に係り、特にソー
ス・ゲート間寄生抵抗低減に好適なデバイス構造に関す
る。
ロウ・ノイズ（Ｌ ｏ ｗ Ｎｏ１ｓｅ）の高周波トラ
ンジスタとして、磁化ガリウム（ＧａＡｓ）を用いたシ
ョットキーメタル型電界効果型トランジスタ（ＧａＡｓ
ＭＥＳ ＦＥＴ）は、従来、論文（例えばＩＥＥＥＴ
ＲＡＮＳＡＣＴｌ０ＮＳ ＯＮ ＥＬＥＣＴＲＯＮ Ｄ
ＩＥＶＩＣＥＳ、 Ｖｏ Ｑ 、 Ｅ Ｄ−２７、Ｎｕ
６ 、 Ｊｕｎｅ １９８０ ｐ １．０２９）にみ
られる様に、いわゆるリセス構造を用いて形成されてい
た。
ンジスタとして、磁化ガリウム（ＧａＡｓ）を用いたシ
ョットキーメタル型電界効果型トランジスタ（ＧａＡｓ
ＭＥＳ ＦＥＴ）は、従来、論文（例えばＩＥＥＥＴ
ＲＡＮＳＡＣＴｌ０ＮＳ ＯＮ ＥＬＥＣＴＲＯＮ Ｄ
ＩＥＶＩＣＥＳ、 Ｖｏ Ｑ 、 Ｅ Ｄ−２７、Ｎｕ
６ 、 Ｊｕｎｅ １９８０ ｐ １．０２９）にみ
られる様に、いわゆるリセス構造を用いて形成されてい
た。
第１図に従来のトランジスタの断面図を示す。
図中、１０は半絶縁性ＧａＡｓ基板、１１はｐ−型Ｇａ
Ａｇ、］２はｎ型ＧａＡｓ、１３はｎ十型ＧａＡｓであ
る。
Ａｇ、］２はｎ型ＧａＡｓ、１３はｎ十型ＧａＡｓであ
る。
２０はゲート電極、２１はソース電極、２２はドレイン
電極である。
電極である。
従来この様なリセス構造を実現する上でデバイス、プロ
セス上次の様な問題点が存在した。
セス上次の様な問題点が存在した。
デバイス構造の面からは、ゲート電極とリセスされた部
分の間に存在する目あき抵抗がｎ半領域の残っている部
分（図中Ｌ２と示されている）に比べて２倍から３倍人
きくなるため寄生抵抗を更に低減するためのデバイス構
造上の工夫が必要となる。
分の間に存在する目あき抵抗がｎ半領域の残っている部
分（図中Ｌ２と示されている）に比べて２倍から３倍人
きくなるため寄生抵抗を更に低減するためのデバイス構
造上の工夫が必要となる。
デバイス試作上の問題としては、リセス工程をエツチン
グで行うため、リセス深さにバラツキが生じ、ｎ型能ｉ
Ｆｌ［１２の膜厚ｄ、ドーピングレベルＮｏの結晶成長
時のバラツキと相俟って、ソース・ドレイン電流Ｉｄｓ
ｓ、Ｌきい値電圧Ｖ＋Ｕを大きく変動させてしまい、ト
ランジスタ製作上の歩留りを大きく下げていた。
グで行うため、リセス深さにバラツキが生じ、ｎ型能ｉ
Ｆｌ［１２の膜厚ｄ、ドーピングレベルＮｏの結晶成長
時のバラツキと相俟って、ソース・ドレイン電流Ｉｄｓ
ｓ、Ｌきい値電圧Ｖ＋Ｕを大きく変動させてしまい、ト
ランジスタ製作上の歩留りを大きく下げていた。
本発明の目的は、ソース・ゲート間寄生抵抗を低減化す
るのに好適で、再現性の良いソース・ドレイン電流を得
るのに好適なロウ・ノイズ（Ｌｏυｎｏｉｓｅ ）高周
波ＦＥＴデバイス構造を提供することにある。
るのに好適で、再現性の良いソース・ドレイン電流を得
るのに好適なロウ・ノイズ（Ｌｏυｎｏｉｓｅ ）高周
波ＦＥＴデバイス構造を提供することにある。
ｎ型能動層の上にｎ半周が形成しであることを特徴とす
るＦＥＴにおいては、ｎ＋Ｗのみ、リセスエッチングで
除去し、除去した場所にゲート電極は形成できる構造が
最も望ましい。
るＦＥＴにおいては、ｎ＋Ｗのみ、リセスエッチングで
除去し、除去した場所にゲート電極は形成できる構造が
最も望ましい。
本発明のＦＥＴ構造では、ｎ型能動層とｎ半周の間にご
く薄いｎ半周と異なる物質（挿入層）からなる薄層を挿
入することで、所望のＦＥＴ構造を実現する。そことき
この挿入層は通常半導体層を用いるが、その満たすべき
条件は次の如きである。
く薄いｎ半周と異なる物質（挿入層）からなる薄層を挿
入することで、所望のＦＥＴ構造を実現する。そことき
この挿入層は通常半導体層を用いるが、その満たすべき
条件は次の如きである。
（Ｉ）オーミック電極形成し支障がなく、比接触抵抗ρ
Ｃが１０−”Ｑａ＋Ｔ以下であることを保障できること
。
Ｃが１０−”Ｑａ＋Ｔ以下であることを保障できること
。
（２）リセス時にｎ半周のみエツチングでき、挿入層は
全てか或いは、一部分残すことができる。
全てか或いは、一部分残すことができる。
この挿入層の厚みは１０人〜５０人蒸着を用いる。
ＧａＡｓ ＭＩＥＳＦＥＴの場合この様な条件をみたす
挿入層としてはＡ Ｑ ｘ Ｇ ａ ５−ｘＡ ｓ
（Ｉ≧ｘ ＞ Ｏ）がある。本発明のトランジスタをＧ
ａＡｓ ＭｒＥＳＦＥＴに適用した場合の断面図を第２
図に示す。
挿入層としてはＡ Ｑ ｘ Ｇ ａ ５−ｘＡ ｓ
（Ｉ≧ｘ ＞ Ｏ）がある。本発明のトランジスタをＧ
ａＡｓ ＭｒＥＳＦＥＴに適用した場合の断面図を第２
図に示す。
半絶縁性ＧａＡｓ基板３０上にアンドープＡ Ｑ Ｇａ
Ａ ｓ（又はＧａＡｓ） ３１を１μｍ程度形成し、そ
の上に、ｎ型ＧａＡｓ層３２、大略５０Å以下のＡＱＧ
ａＡｓ３４、更にｎ＋ ＧａＡｓ３３が形成されている
。２１．２２はソース・ドレイン電極で、２０はゲート
電極である。
Ａ ｓ（又はＧａＡｓ） ３１を１μｍ程度形成し、そ
の上に、ｎ型ＧａＡｓ層３２、大略５０Å以下のＡＱＧ
ａＡｓ３４、更にｎ＋ ＧａＡｓ３３が形成されている
。２１．２２はソース・ドレイン電極で、２０はゲート
電極である。
この様に、Ａ彦ＧａＡ ｑを挿入することで、ｎ型Ｇａ
Ａｓを選択的にドライエツチングで取り除き、オーミッ
ク形成に影響のない様に、Ａ Ｑ ＧａＡ ｓ膜厚を薄
く形成しである。
Ａｓを選択的にドライエツチングで取り除き、オーミッ
ク形成に影響のない様に、Ａ Ｑ ＧａＡ ｓ膜厚を薄
く形成しである。
ＡＤ、ＧａＡｓのショットキー接合は不安定になり易い
ので、ゲート電極形成直前に薄いＡ Ｑ ＧａＡ ｓ層
３４を取り除きゲート電極を形成することが多い。
ので、ゲート電極形成直前に薄いＡ Ｑ ＧａＡ ｓ層
３４を取り除きゲート電極を形成することが多い。
以下実施例を通して更に詳しく本発明を説明する。
実施例ｌ
ＧａＡｓ ＭＩＥＳＦＥＴに対して本発明を適用した場
合の実施例を第３図（ａ）、（ｂ）、（ｃ）に示す。
合の実施例を第３図（ａ）、（ｂ）、（ｃ）に示す。
半絶縁性ＧａＡｓ基板１０上に、ＭＢＥ （分子線エピ
タキシー法）又は杓ｃｖｏ （有機、金属熱分解法）に
よりアンドープＧａＡｓ１ｌ（通常ＭＢＥではｐ−であ
り、１０１′■−３の不純物レベル）をバッファ一層と
してｌμｒｎ成長させ、Ｓｊを５Ｘ１０１７■−３ドー
プしたＧａＡｓ層１２を７００人成長させ引き続きＳｉ
を１．４ Ｘ １０１８（７）″′８程度含有するＡＱ
ｘＧａｉ−ｘＡｓ （ｘ−０，３）層３４ （この層
が本発明に係わる挿入層である。）を２０人成長させひ
き続きｎ＋ＧａＡｓ層１３を２５０ｏ人（２Ｘ１０”ロ
ー８のドーピングレベル）成長させた（第３図（ａ））
。次いでソース・ドレイン電極２１゜２２をＡｕＧｅ／
Ｎ ｆ＋ ／ Ａ ｕを用いて形成した。４０はソー
ス・ドレイン電極を形成時のリフトオフスペーサーでＣ
ＶＤ Ｓｉ、Ｏｚより成）Ｊ３０００人であった。続
いてＣＣｆｌ ｚＦｚ ／ Ｈａ混合ガスによる反応性
イオンエツチング（ＲＩＥ）を用いてｎ ＋ＧａＡｓ１
３を除去した。このとき、ＧａＡｓとＡ ｎ ｘＧ ａ
ｘ−Ｊｓのエツチング選択比は２００：１であり、Ａ
Ｑ ＧａＡ ５層３４は各良人を残された。化学エツ
チングにより残ったＡ Ｑ ＧａＡ ｓ層３４を取り除
き、ゲートメタルとしてＡ店を６０００人真空中で被着
させ、リフトオフ法を用いてゲート電極２０を形成した
（第３図（Ｃ））。
タキシー法）又は杓ｃｖｏ （有機、金属熱分解法）に
よりアンドープＧａＡｓ１ｌ（通常ＭＢＥではｐ−であ
り、１０１′■−３の不純物レベル）をバッファ一層と
してｌμｒｎ成長させ、Ｓｊを５Ｘ１０１７■−３ドー
プしたＧａＡｓ層１２を７００人成長させ引き続きＳｉ
を１．４ Ｘ １０１８（７）″′８程度含有するＡＱ
ｘＧａｉ−ｘＡｓ （ｘ−０，３）層３４ （この層
が本発明に係わる挿入層である。）を２０人成長させひ
き続きｎ＋ＧａＡｓ層１３を２５０ｏ人（２Ｘ１０”ロ
ー８のドーピングレベル）成長させた（第３図（ａ））
。次いでソース・ドレイン電極２１゜２２をＡｕＧｅ／
Ｎ ｆ＋ ／ Ａ ｕを用いて形成した。４０はソー
ス・ドレイン電極を形成時のリフトオフスペーサーでＣ
ＶＤ Ｓｉ、Ｏｚより成）Ｊ３０００人であった。続
いてＣＣｆｌ ｚＦｚ ／ Ｈａ混合ガスによる反応性
イオンエツチング（ＲＩＥ）を用いてｎ ＋ＧａＡｓ１
３を除去した。このとき、ＧａＡｓとＡ ｎ ｘＧ ａ
ｘ−Ｊｓのエツチング選択比は２００：１であり、Ａ
Ｑ ＧａＡ ５層３４は各良人を残された。化学エツ
チングにより残ったＡ Ｑ ＧａＡ ｓ層３４を取り除
き、ゲートメタルとしてＡ店を６０００人真空中で被着
させ、リフトオフ法を用いてゲート電極２０を形成した
（第３図（Ｃ））。
本実施例では、バッファ一層１．１としてＧａＡｓを用
いたが、Ａ Ｑ ＧａＡ Ｓを用いてもよい。Ａ Ｑ
ＧａＡ ｓを用いるとピンチオフ近傍でのリーク電流を
押える効果がある。
いたが、Ａ Ｑ ＧａＡ Ｓを用いてもよい。Ａ Ｑ
ＧａＡ ｓを用いるとピンチオフ近傍でのリーク電流を
押える効果がある。
又、ゲートメタルのショットキー接合の性質を良くする
ために、能動層１２とゲートメタル２０の間に薄い（大
略５０人程度）ＧａＡ ｓ （又はＡＱＧａＡｓ）を挿
入することもできる。ＡΩＧａＡ ｓの高いショットキ
ー障壁を利用するためＡ Ｑ ＧａＡ Ｓの一部を残し
てゲートメタルを被着させることも可能である。
ために、能動層１２とゲートメタル２０の間に薄い（大
略５０人程度）ＧａＡ ｓ （又はＡＱＧａＡｓ）を挿
入することもできる。ＡΩＧａＡ ｓの高いショットキ
ー障壁を利用するためＡ Ｑ ＧａＡ Ｓの一部を残し
てゲートメタルを被着させることも可能である。
実施例２
実施例１においてゲート電極形成工程の別の実施例を第
４図（ａ）、（ｂ）に示す。
４図（ａ）、（ｂ）に示す。
第３図（ｂ）の工程を経た後、フォトレジスト５０を除
去し、全面に薄い（５００人程蒸着ＳｊＯ２４１をＣＶ
Ｄで形成する（第４図（ａ））。
去し、全面に薄い（５００人程蒸着ＳｊＯ２４１をＣＶ
Ｄで形成する（第４図（ａ））。
続いてゲートリセス部分４５のリセス底辺の５３０ｚ４
６のみをドライエツチングで除去し、ゲート電極２０を
ＡＱで６０００人形成した（第４図（ｂ）−）。
６のみをドライエツチングで除去し、ゲート電極２０を
ＡＱで６０００人形成した（第４図（ｂ）−）。
こうして半導体装置が完成する。
以上の実施例ではＧａＡ ｓ ＭＥＳＦＥＴの場合のみ
を示した。しかし、これは必ずしも必要なく、ＩｎＰ。
を示した。しかし、これは必ずしも必要なく、ＩｎＰ。
ＩｎＧａＡｓ、 Ｓ ｉ等においても有効である。
ＩｎＰの場合選択性エツチングのできろ挿入物としては
、ＩｎＧａＡｓｐ、 ＩｎＧａＡｓ、 ＩｎＧａｐ等が
ある。
、ＩｎＧａＡｓｐ、 ＩｎＧａＡｓ、 ＩｎＧａｐ等が
ある。
又、本発明の有効性は、ゲート電極の種類（ゲートメタ
ルの種類、 Ｊｕｎｃｔｉｏｎ型ゲート構造等）には影
響されない。
ルの種類、 Ｊｕｎｃｔｉｏｎ型ゲート構造等）には影
響されない。
又、直接高周波用トランジスタには役立たないが、ｐチ
ャンネルのＦＥＴにおいても、本発明トランジスタにお
いて、ｎ型半導体をｎ型半導体に変えることで本発明の
有効性は実現できる。
ャンネルのＦＥＴにおいても、本発明トランジスタにお
いて、ｎ型半導体をｎ型半導体に変えることで本発明の
有効性は実現できる。
本発明によれば、能動層の直上に能動層とは、エツチン
グ速度の極めて遅い薄いエツチングストッパ一層を形成
したので、下記の如き利点を有する。
グ速度の極めて遅い薄いエツチングストッパ一層を形成
したので、下記の如き利点を有する。
］、五極管領域の電流を再現性良く形成でき、製品歩留
りが向上した。
りが向上した。
２、ストッパ一層が極めて薄い（≦ｌｏｎｍ）ので。
オーミック電極形式（ρｃ＜１．０−６Ωｄ）に支障を
きたさない。
きたさない。
本発明ＦＥＴの主要工程を表わす断面図である。
１０・・・半絶縁性ＧａＡｓ基板、１１．３１・・・ｐ
−（又はｎ”−）バッファ一層、１２．３２・・能動層
（ｎ型ＧａＡｓ） 、３４・・エツチングストッパ一層
（Ａ？、ｘＧａｘ−ｘＡｓ）、１３．３３−ｎ−半導体
層、２ｏ・・・ゲート電極、２１．２２・・・ソース・
ド茅 １７ ■Ｚ 図 葛 ３ 図
−（又はｎ”−）バッファ一層、１２．３２・・能動層
（ｎ型ＧａＡｓ） 、３４・・エツチングストッパ一層
（Ａ？、ｘＧａｘ−ｘＡｓ）、１３．３３−ｎ−半導体
層、２ｏ・・・ゲート電極、２１．２２・・・ソース・
ド茅 １７ ■Ｚ 図 葛 ３ 図
Claims (1)
- 【特許請求の範囲】 １、能動層（ I ）を形成する半導体と、該能動層（ I
）に接続する半導体層（II）と該半導体層（II）に接
続する半導体層（III）は能動層（ I ）と同伝導型を有
し、該半導体層（III）は、能動層（ I ）に比べ約一桁
から三桁ドーピングレベルが高くなる構造の三層半導体
において、半導体層（III）に電子的に接続する少なく
とも２個以上の電極と、能動層（ I ）内担体を制御す
る電極が半導体層（III）の全てと、半導体層（III）の
全てかあるいはその一部を除去されて形成されており、
半導体層（II）は、半導体層（III）に比べてエッチン
グ速度を一桁以上遅くできる半導体で構成でき、半導体
（III）への電子的に接続する電極の特性に影響を与え
ないことを特徴とする半導体装置。 ２、上記能動層（ I ）をｎ型 ＧａＡｓで、半導体層（II）をＡｌ＿ｘＧａ＿１＿−＿
ｘＡｓ（０＜ｘ≦１）で、半導体層（III）をｎ＾＋型
ＧａＡｓで形成することを特徴とする特許請求の範囲第
１項記載の半導体装置。 ３、上記Ａｌ＿ｘＧａ＿１＿−＿ｘＡｓ の膜厚を１０ｎｍ以下にすることを特徴とする特許請求
の範囲第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12100286A JPS62279678A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12100286A JPS62279678A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279678A true JPS62279678A (ja) | 1987-12-04 |
Family
ID=14800350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12100286A Pending JPS62279678A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02273937A (ja) * | 1989-04-17 | 1990-11-08 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH02309634A (ja) * | 1989-05-24 | 1990-12-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH038344A (ja) * | 1989-06-06 | 1991-01-16 | Fujitsu Ltd | 半導体装置の製造方法及びそれにより製造された半導体装置 |
-
1986
- 1986-05-28 JP JP12100286A patent/JPS62279678A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02273937A (ja) * | 1989-04-17 | 1990-11-08 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| JPH02309634A (ja) * | 1989-05-24 | 1990-12-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH038344A (ja) * | 1989-06-06 | 1991-01-16 | Fujitsu Ltd | 半導体装置の製造方法及びそれにより製造された半導体装置 |
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