JPH04111431A - 電解効果トランジスタの製造方法 - Google Patents
電解効果トランジスタの製造方法Info
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- JPH04111431A JPH04111431A JP22827890A JP22827890A JPH04111431A JP H04111431 A JPH04111431 A JP H04111431A JP 22827890 A JP22827890 A JP 22827890A JP 22827890 A JP22827890 A JP 22827890A JP H04111431 A JPH04111431 A JP H04111431A
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- Pending
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野】
本発明は、ショットキー接合を形成するゲート電極を備
えた電界効果トランジスタの製造方法に関し、特に、化
合物半導体上に保護用誘電体膜（パッシベーション膜）
を形成する方法に関するものである。 ［従来の技術〕 ＧａＡｓなどの化合物半導体上にショットキー接合を形
成するゲート電極を備えた電界効果トランジスタ（以下
、ＦＥＴという）は、高速動作に優れ、マイクロ波帯の
増幅素子として多く用いられている。このＦＥＴの表面
には、半導体表面および電極の保護のため、酸化シリコ
ン、窒化シリコンなどからなる保護用の誘電体膜を形成
する必要がある。 従来、これらのＦＥＴの保護用の誘電体膜は、リフトオ
フ法などによりソース、ドレインおよびゲート電極を形
成した後、プラズマＣＶＤ法などにより形成されていた
。 〔発明が解決しようとする課題］ しかし、上記従来の方法で作成した場合、誘電体膜と半
導体界面に多くの界面準位が生じソース・ドレイン電極
間にドリフト電流が流れ、ＦＥＴの信頼性が充分得られ
ないことが知られていた０例えば、逆バイアス時におけ
るピンチオフ特性やす−グミ流が経時的に変化するため
信頼性が充分でなかった。 本発明は、上記の欠点を解決したもので、本発明の目的
は保護用誘電体膜を形成した場合でも、信頼性が低下し
ない電界効果トランジスタの製造方法を提供することに
ある。 〔課題を解決するための手段および作用〕本発明は、保
護用の誘電体膜形成後に半導体と誘電体膜の界面に何ら
かの処理をすることで、界面準位の影響を低減でき、Ｆ
ＥＴの信頼性の劣化を防止できるとの着想に基づいたも
のである。 本発明による電界効果トランジスタの製造方法は、化合
物半導体からなる基板の主面上にソース電極、ドレイン
電極およびショットキー接合を形成するゲート電極を形
成する第１の工程； 前記基板の主面上に誘電体膜を形
成する第２の工程；および 前記誘電体膜上から前記半
導体を高抵抗化する不純物原子をイオン注入する第３の
工程；を順次行うことを特徴とするものである。 本発明によれば、ソース電極、ドレイン電極、ゲート電
極および誘電体膜を形成した後に、半導体を高抵抗化す
る不純物をイオン注入するので、以下の作用により、Ｆ
ＥＴの信頼性の劣化を防止できる。 （ｉ）各電極下の半導体部分は高抵抗化されず、各電極
間の高抵抗化が必要な領域のみを高抵抗化できる。 （ｉｉ）誘電体を介してイオン注入するため、誘電体の
膜厚に対応したイオン注入エネルギーを選択することに
より、界面部分にのみ多量の不純物をドーピングするこ
とができる。 （ｉｉｉ）半導体表面に当初から形成されていた界面準
位だけでなく、誘電体膜の形成により生じた界面準位の
影響をも低減することが可能となる。 〔実施例〕 本発明の一実施例であるＦＥＴの製造工程を、第１図お
よび第２図を用いて以下に説明する。 第１図に示すように、半絶縁性のＧａＡｓ半導体単結晶
１上に０．３μｍ程度の膜厚を有する導電性のＧａＡｓ
エピタキシャル局からなる活性層２を形成し基板を作成
する。活性層２にオーミック接合するソース電極３およ
びドレイン電極４を形成する。次に、ソース電極３およ
びドレイン電極４間にリフトオフ法により、活性層２と
ショットキー接合を形成するゲート電極５を形成する。 その後、ソース電極３、ドレイン電極４およびゲート電
極５上を含む活性層２上の全面に厚さ１１００ｎの二酸
化シリコンＮ６（ＳｉＯ，）をプラズマＣＶＤ法により
形成する。 次に、第２図に示すように二酸化シリコン膜６の全面に
イオン注入する。これにより、ソース電極３とドレイン
電極４間の活性層２の表面に高抵抗層７が形成される。 イオン注入は、はう素Ｂを加速度２０ＫｅＶの条件で行
う。この場合の不純物の深さ方向の分布は、第３図（ａ
）に示すように、二酸化シリコン膜６と活性層２の界面
近傍が最も不純物濃度が高く、数百人の幅でのみ不純物
濃度を高くすることができる。比較例として、二酸化シ
リコン膜のない場合の分布を、第３図（ｂ）に示す。こ
の場合は、界面準位が発生する活性層表面よりも、数百
ｎｍ深い部分に不純物分布のピークがあるため、ＦＥＴ
の動作に影響を与えるとともに、充分に活性層表面を高
抵抗化することはできない。 本実施例によれば、各電極下の半導体部分は高抵抗化さ
れずＦＥＴの動作に影響を与えないが、各電極間の高抵
抗化が必要な領域のみが高抵抗化される。また、活性層
表面に当初から形成されていた界面準位だけでなく、二
酸化シリコン膜の形成により生じた新たな界面準位の影
響をもイオン注入された不純物により低減することが可
能となる。加えて、二酸化シリコン膜などの誘電体を介
してイオン注入するため、Ｕｔ体の膜厚に対応したエネ
ルギーでイオン注入することにより、界面準位が発生す
る界面部分に、のみ多量の不純物をドーピングすること
ができる。したがって、誘電体膜と半導体界面に生じる
界面準位によるソース・ドレイン電極間のドリフト電流
などを防ぐことがでる。 なお、以上の実施例では二酸化シリコン膜を誘電体膜と
して用いているが、窒化シリコン族などを用いることも
できる。また、イオン注入する不純物として、はう素Ｂ
を用いているが、酸素Ｏ、クロムＣｒ、水素Ｈなどを用
いることもできる。 ［発明の効果］ 以上説明したように、本発明による電界効果トランジス
タの製造方法は、化合物半導体からなる基板の主面上に
ソース電極、ドレイン電極およびショットキー接合を形
成するゲート電極を形成する第１の工程； 前記基板の
主面上に誘電体膜を形成する第２の工程；および 前記
誘電体股上から前記半導体を高抵抗化する不純物原子を
イオン注入する第３の工程；を順次行うことを特徴とす
るものである。 したがって、本発明による電界効果型トランジスタは保
護用誘電体膜を形成した場合でも、誘電体膜と半導体界
面に生じる界面準位の影響を低減し、ソース・ドレイン
電極間を流れるドリフト電流を防止し、ＦＥＴの信頼性
を向上させるものである。 より作成した不純物の深さ方向分布を示す図である。 図において、 ｌ・・・ＧａＡｓ半導体単結晶、 ２・・・活性層、 ３・・・ソース電極、４
・・・ドレイン電極、 ５・・・ゲート電極、６・
・・二酸化シリコン膜、７・・・高抵抗層。
えた電界効果トランジスタの製造方法に関し、特に、化
合物半導体上に保護用誘電体膜（パッシベーション膜）
を形成する方法に関するものである。 ［従来の技術〕 ＧａＡｓなどの化合物半導体上にショットキー接合を形
成するゲート電極を備えた電界効果トランジスタ（以下
、ＦＥＴという）は、高速動作に優れ、マイクロ波帯の
増幅素子として多く用いられている。このＦＥＴの表面
には、半導体表面および電極の保護のため、酸化シリコ
ン、窒化シリコンなどからなる保護用の誘電体膜を形成
する必要がある。 従来、これらのＦＥＴの保護用の誘電体膜は、リフトオ
フ法などによりソース、ドレインおよびゲート電極を形
成した後、プラズマＣＶＤ法などにより形成されていた
。 〔発明が解決しようとする課題］ しかし、上記従来の方法で作成した場合、誘電体膜と半
導体界面に多くの界面準位が生じソース・ドレイン電極
間にドリフト電流が流れ、ＦＥＴの信頼性が充分得られ
ないことが知られていた０例えば、逆バイアス時におけ
るピンチオフ特性やす−グミ流が経時的に変化するため
信頼性が充分でなかった。 本発明は、上記の欠点を解決したもので、本発明の目的
は保護用誘電体膜を形成した場合でも、信頼性が低下し
ない電界効果トランジスタの製造方法を提供することに
ある。 〔課題を解決するための手段および作用〕本発明は、保
護用の誘電体膜形成後に半導体と誘電体膜の界面に何ら
かの処理をすることで、界面準位の影響を低減でき、Ｆ
ＥＴの信頼性の劣化を防止できるとの着想に基づいたも
のである。 本発明による電界効果トランジスタの製造方法は、化合
物半導体からなる基板の主面上にソース電極、ドレイン
電極およびショットキー接合を形成するゲート電極を形
成する第１の工程； 前記基板の主面上に誘電体膜を形
成する第２の工程；および 前記誘電体膜上から前記半
導体を高抵抗化する不純物原子をイオン注入する第３の
工程；を順次行うことを特徴とするものである。 本発明によれば、ソース電極、ドレイン電極、ゲート電
極および誘電体膜を形成した後に、半導体を高抵抗化す
る不純物をイオン注入するので、以下の作用により、Ｆ
ＥＴの信頼性の劣化を防止できる。 （ｉ）各電極下の半導体部分は高抵抗化されず、各電極
間の高抵抗化が必要な領域のみを高抵抗化できる。 （ｉｉ）誘電体を介してイオン注入するため、誘電体の
膜厚に対応したイオン注入エネルギーを選択することに
より、界面部分にのみ多量の不純物をドーピングするこ
とができる。 （ｉｉｉ）半導体表面に当初から形成されていた界面準
位だけでなく、誘電体膜の形成により生じた界面準位の
影響をも低減することが可能となる。 〔実施例〕 本発明の一実施例であるＦＥＴの製造工程を、第１図お
よび第２図を用いて以下に説明する。 第１図に示すように、半絶縁性のＧａＡｓ半導体単結晶
１上に０．３μｍ程度の膜厚を有する導電性のＧａＡｓ
エピタキシャル局からなる活性層２を形成し基板を作成
する。活性層２にオーミック接合するソース電極３およ
びドレイン電極４を形成する。次に、ソース電極３およ
びドレイン電極４間にリフトオフ法により、活性層２と
ショットキー接合を形成するゲート電極５を形成する。 その後、ソース電極３、ドレイン電極４およびゲート電
極５上を含む活性層２上の全面に厚さ１１００ｎの二酸
化シリコンＮ６（ＳｉＯ，）をプラズマＣＶＤ法により
形成する。 次に、第２図に示すように二酸化シリコン膜６の全面に
イオン注入する。これにより、ソース電極３とドレイン
電極４間の活性層２の表面に高抵抗層７が形成される。 イオン注入は、はう素Ｂを加速度２０ＫｅＶの条件で行
う。この場合の不純物の深さ方向の分布は、第３図（ａ
）に示すように、二酸化シリコン膜６と活性層２の界面
近傍が最も不純物濃度が高く、数百人の幅でのみ不純物
濃度を高くすることができる。比較例として、二酸化シ
リコン膜のない場合の分布を、第３図（ｂ）に示す。こ
の場合は、界面準位が発生する活性層表面よりも、数百
ｎｍ深い部分に不純物分布のピークがあるため、ＦＥＴ
の動作に影響を与えるとともに、充分に活性層表面を高
抵抗化することはできない。 本実施例によれば、各電極下の半導体部分は高抵抗化さ
れずＦＥＴの動作に影響を与えないが、各電極間の高抵
抗化が必要な領域のみが高抵抗化される。また、活性層
表面に当初から形成されていた界面準位だけでなく、二
酸化シリコン膜の形成により生じた新たな界面準位の影
響をもイオン注入された不純物により低減することが可
能となる。加えて、二酸化シリコン膜などの誘電体を介
してイオン注入するため、Ｕｔ体の膜厚に対応したエネ
ルギーでイオン注入することにより、界面準位が発生す
る界面部分に、のみ多量の不純物をドーピングすること
ができる。したがって、誘電体膜と半導体界面に生じる
界面準位によるソース・ドレイン電極間のドリフト電流
などを防ぐことがでる。 なお、以上の実施例では二酸化シリコン膜を誘電体膜と
して用いているが、窒化シリコン族などを用いることも
できる。また、イオン注入する不純物として、はう素Ｂ
を用いているが、酸素Ｏ、クロムＣｒ、水素Ｈなどを用
いることもできる。 ［発明の効果］ 以上説明したように、本発明による電界効果トランジス
タの製造方法は、化合物半導体からなる基板の主面上に
ソース電極、ドレイン電極およびショットキー接合を形
成するゲート電極を形成する第１の工程； 前記基板の
主面上に誘電体膜を形成する第２の工程；および 前記
誘電体股上から前記半導体を高抵抗化する不純物原子を
イオン注入する第３の工程；を順次行うことを特徴とす
るものである。 したがって、本発明による電界効果型トランジスタは保
護用誘電体膜を形成した場合でも、誘電体膜と半導体界
面に生じる界面準位の影響を低減し、ソース・ドレイン
電極間を流れるドリフト電流を防止し、ＦＥＴの信頼性
を向上させるものである。 より作成した不純物の深さ方向分布を示す図である。 図において、 ｌ・・・ＧａＡｓ半導体単結晶、 ２・・・活性層、 ３・・・ソース電極、４
・・・ドレイン電極、 ５・・・ゲート電極、６・
・・二酸化シリコン膜、７・・・高抵抗層。
Claims (1)
- （１）化合物半導体からなる基板の主面上にソース電極
、ドレイン電極およびショットキー接合を形成するゲー
ト電極を形成する第１の工程；前記基板の主面上に誘電
体膜を形成する第２の工程；および 前記誘電体膜上から前記半導体を高抵抗化する不純物原
子をイオン注入する第３の工程； を順次行なうことを特徴とした電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22827890A JPH04111431A (ja) | 1990-08-31 | 1990-08-31 | 電解効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22827890A JPH04111431A (ja) | 1990-08-31 | 1990-08-31 | 電解効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111431A true JPH04111431A (ja) | 1992-04-13 |
Family
ID=16873976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22827890A Pending JPH04111431A (ja) | 1990-08-31 | 1990-08-31 | 電解効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111431A (ja) |
-
1990
- 1990-08-31 JP JP22827890A patent/JPH04111431A/ja active Pending
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