JPS60117676A

JPS60117676A - 半導体装置

Info

Publication number: JPS60117676A
Application number: JP58224096A
Authority: JP
Inventors: Toshiyuki Usagawa; 利幸宇佐川; Yoshifumi Katayama; 片山　良史; Yuichi Ono; 小野　佑一; Susumu Takahashi; 進高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-11-30
Filing date: 1983-11-30
Publication date: 1985-06-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕この発明はへテロ接合とホモ接合とを有する半導体装置
に関するものである。

〔発明の背景〕

最近、ガリウム砒素（ＧａＡｓ　）とアルミニ１クム・
ガリウム砒素（Ａ１．ＧａＡｓ　）のへテロ接合界面を
利用した高速の電界効果形トランジスタ（以下、ＦＥＴ
という）が開発されている。

第１図は従来のへテロ接合形ＦＥＴを示す図である。図
において１ｏはＧａＡｓからなる半絶縁性基板、１１は
ＧａＡｓからなるアンドープ半導体層、１２はＡｔＸＧ
ａ１−ｘＡｓ　（ｘ−０，３）からなるアンドープ半導
体層、１３はＡｔｘＧａｌ−ｘＡｓ　（ｘ−０，３）か
らなるｎ形半導体層、１４はＧａＡｓからなるｎ形半導
体層、１６ａ。

１６ｂはソース、ドレイン電極、１７はゲート電極、１
５は半導体層１４上に形成された５ｉ０２などからなる
保護膜である。

このようなＦＥＴは、ヘテロ接合界面に二次元状の担体
を形成して能動層に利用するため、非常に。

高精度のへテロ接合界面が要求されるので、ヘテロ接合
を形成するには、分子線エピタキシー（以下、ＭＢＥと
いう）法または有機熱分解（以下、ＯＭ　−ＶＰＥとい
う）法により結晶成長させている。

ところで、ＧａＡｓからなる半絶縁性基板１ｏを用いた
場合には、従来の８１技術と比較して、素子の′１（ｆ
生容量、抵抗が小さく、また素子間の分１ζ１（が容易
であるという利点があるが、基板１０にバイアス電位を
加えて閾値電圧をンフトさせることができない。そして
、閾値電圧は半導体層１２〜１４の膜厚で制御されるが
、半導体層１２〜１４をＭ　１３　Ｉ号〆ｌ１．ＯＭ＝
ＶＰＥ法で形成した場合には、ウェハ面内の膜厚の一様
性、均−性は非常に優れているのに対して、ウェハ毎の
膜厚の再現性に劣っている。このため、閾値電圧を任意
の値にすることができない。

また、デプレシ１ン形（以下、Ｄ形という）ＦＥＴとエ
ンハンスメント形（以下、Ｅ形という）　ＦＥＴとを同
一基板上に高集積化して形成する場合は、（１）Ｄ形Ｆ
ＥＴを直接提供する結晶構造を先に与え。

その後結晶成長膜の膜厚等を制御することで、Ｉ３形Ｆ
ＥＴを形成する場合と、（２）Ｅ形ＦＥＴ構造を与える
結晶構造を先に与え、その後イオン注入なとでＤ形ＦＥ
Ｔを形成する場合との２通りに大別される。そして、（
１１の場合には、素子間の電気的絶縁が問題となり、従
来メサ形分離法、０２イオン＋１込みにより能動層を破
壊する方法などが適用されてきた。また、（２）の場合
には、ソース、ドレイン電極とゲート電極との間の領域
の寄生抵抗が非常に大きくなり、ＦＥＴの高速性が妨げ
られていた。

そのため、従来上記領域部分にイオン注入などの方法に
より活性層を設け、寄生抵抗を低減する方法がとられて
いた。しかしながら、ヘテロ接合形成後にイオンを注入
したときには、アニール時に不純物が拡散して、ヘテロ
接合界面の急峻性が損われ、トランジスタ特性が低下す
るという欠点を持っていた。

〔発明の目的〕

この発明は上述の問題点を解決するためになされたもの
で、閾値電圧を任意の値にすることができ、さらに素子
間が確実に絶縁され、またソース。

ドレイン電極とゲート電極との間の寄生抵抗が小さく、
かつトランジスタ特性が低下することのない半導体装置
を提供することを目的とする。

〔発明の概要〕

この発明の原理を第２図に示すエネルギーバンド図を用
いて説明する。第１の半導体１ｉ′７１１３Ａと第２の
半導体層１］、Ａとをヘテロ接合し、第２の半導体層１
１Ａと第３の半導体層１８Ａとをホモ接合し、第１の半
導体層１３Ａの電子親和力を第２．第３の半導体層１１
Ａ、　１８Ａのそれより小さくし、第１の半導体層１３
Ａをｎ形にドープするかあるいは故、Ｏ：にはドープせ
ず、第２の半導体層１１Ａには故意には不純物を１・−
プせず、第３の半導体層１８Ａをｎ形にドープし、第１
の半導体層１３Ａに接続された、ヘテロ接合近傍に生ず
る二次元状の担体２４Ａを制御するための第２の電極１
７Ａを設け、第３の半導体層１８Ａに接続された第３の
電極２１Ａを設ける。

また、ＥＦはフェルミレベルを示している。なお、図で
は第２の電極１７Ａが金属との７ヨツトキ一接合で得ら
れるバンド図が示しであるが、ｎ−ｐ接合により得られ
る形の電極でもよ（、また制御電極でなく、絶縁物等の
保護膜が存在する場合でもよい。又、前記第１および第
２の半導体層に故、０：に不純物をドープしない場合ｌ
　ＮＡ　Ｎ１）ｌ≦５ＸＩＯ”Ｃｍ　３程度となされて
いる。

発明の要点は、ヘテロ接合界面に生成削減する二次元状
の担体２４Ａを、ヘテロ接合界面をへだてて両側に存在
する第２の電極１７Ａ、第３の電極２］Ａにより制御で
きるという原理を利用して、担体２４Ａの濃度を制御す
ることにある。すなわち、第２の電極ｉ７Ａに電圧を印
加すれば、第２の電４４λ１７Ａの接続場所から第１の
半一〇体層１３Ａに伸びるキャリアのない空乏層の厚み
を制御することがてきるがら、担体２４Ａの数を変調す
ることが可能である。

また、第３の電極２１Ａに電圧を印加することで、第２
の半導体層１．ＩＡに生ずる空乏層の厚みを制御するこ
とができるから、担体２４Ａの数を変調させることが可
能である。

このような構造にしたため、第３の電極２１Ａに一定の
電圧を印加して閾値電圧を所望の値に調整しておき、第
２の電極１７Ａでヘテロ接合界面に生ずる担体２４Ａを
変調させることで、ＦＥＴ動作を行なわせることができ
る。すなわち、閾値電圧を外部電圧により制御すること
が可能である。また、第１の半導体層１３Ａと電子的に
接合された１対の第１の電極と第２の電極］、３Ａとの
間の領域の真下に第３の半導体層１８Ａを形成して、外
部電圧を第３の電極２１Ａに印加し、担体２４Ａの数を
増加すれば、寄生抵抗を小さくすることができる。さら
に、２つの素子の第１の電極間の領域の真下に第３の半
導体層１８Ａを形成して、外部電圧を第３の電極２１Ａ
に印加し、担体２４Ａの数を減少すれば、素子間を確実
に分離することが可能である。

〔発明の実施例〕

実施例１第３図はこの発明に係るＤ形ＦＥＴを示す正断面図、第
４図は同じ（平面図、第５図は第４図のＡ−Ａ断面図で
ある。図において１８は基板１０内に形成されたｎ形半
導体層で、半導体層１８はケート電極１７の真下に位置
している。２］は半導体層１８と接続された電極、３１
は５ｉ０２からなる保護膜、２４はへテロ接合近傍に生
じた二次元状の担体である。

このＦＥＴにおいては、ソース電極１６ａをアースして
、電極２１に電圧を印加すれば、閾値電圧を所望の値に
調整することができる。なお、半導体層１８が基板１０
内に埋込まれているから、半導体層１８に加えられる印
加電位の影響を適用される部分にのみ効果的に及ぼすこ
とができる。また、半導体層１２はへテロ接合界面での
不純物によるクーロン散乱に基づくキャリアの移動度の
減少を防ぐために導入されており、半導体層１４は半導
体層１３の酸化を防ぐために導入されている。

つぎに、第６図により製造方法を説明する。まず、Ｃｒ
ドープのＧａ、Ａｓからなる半絶縁性基板１０」二にフ
ォトレジスト膜２６を設けたのち、加速電圧１２５ｋＶ
、ドーズ量７Ｘ１０１２ｃｍ　２　（ｙ）打込み条件で
、基板１０に選択的にＳｉイオン１９を打込み、半導体
層１８を形成する（第６図（ａ））。つぎに、試料をＯ
Ｍ−ＶＰＥ法による結晶成長を行なうための反応炉にセ
ットし、常圧下Ａｓ雰囲気中で８００℃のアニールを３
０分間行なう。ついで、（ＣＨ３）　ＱａとＡｓＨ３の
ＩＩＩ／Ｖ比を３０にし、基板温度を６５０℃にして、
故意には不純物をドープしない５　Ｘ　１０”　ｃｍ　
３以下の濃度をもつＱａＡｓからなり、厚さが１μｍ程
度の半導体層】１を形成する。なお、半導体層１１は！
二１的と集積度に応・じて５０００人から３μｍ程度の
厚さにするのが普通であり、また弱いｐ−形にするのが
望ましい。ついで（ＣＨ３）　ＡＡを加え、故意には不
純物をドープしないＡｔ（１，３Ｇａｏ、７Ａｓからな
り、厚さが７０Ａ程度の半導体層１２を形成する。つい
で、ＳｉＨ４によりＳｌを１０１７　ｃｍ’−３ドープ
したＡ１．ｏ、３　Ｇａｏ、７　Ａｓからなり、厚さ４
００Ａのｎ形半導体層１３を形成する。つぎに、Ｓｉを
同様の方法で５　Ｘ　１０１７ｃｍ−３ドープしたＧａ
Ａｓからなり、厚さ２０ＯＡの半導体層１４を形成する
（第６図（１）ｌ　）。ついて、通常のフォトレジスト
を用い、Ｆ　Ｅ　Ｔ　動作に関１′係する部分のみを残
すように化学的に半導体層１１〜１４をエツチングする
。この場合、エツチング深さは５０００〜１２００ＯＡ
程度にするのが通常である。つぎに、ＣＶＤ法により全
面に５ｉ０２を３０００　Ａ被着して、保護膜１５．３
１を形成する。ついで、ソース電ｌ極１６ａ、ドレイン
電極１６ｂ部分および電極２１部分に対応する部分の５
ｉ０２をエツチングで除去し、半導体層１４表面の酸化
物を除去したのち、１０’Ｔｏｒｒの真空蒸着装置によ
り、Ａｔ　−Ｇｅ合金（２０００Ａ　）　−ＩＮＩ　（
６ＬＪｔＪ　ＡノーＡｕ　（２０００Ａ　）　からなる
電極金属を蒸着し、リフトオフ法を用いて不要な部分の
蒸着金属を取除き、Ｈ２雰囲気中で４５０℃、３分間の
アロイを行なっｔ、ソース電極１６ａ、ドレイン電極１
６ｂ、電極２１を形成する。この結果、１０−６９ｃｍ
２以下の比接触抵抗を得た。つぎに、同様にして、半導
体層１８ノ真上にＴｉ　（１５００Ａ）　−ＰＬ　（５
００Ａ）　−Ａｕ　（２０００Ａ＞からなるゲート電極
１７を蒸着により形成する（第３図〜第５図）。

実施例２第７図に示すように、同一基板内にエピタキシャル成長
法を用いてＤ形ＦＥＴを基本とする多数のＦＥＴを製作
する場合、１つの素子のソース電極１６ａと他の素子の
ドレイン電極１６ｂとの間の領域のへテロ接合界面には
担体２４が蓄積しており、素子間の電気的分離を困難に
しているが、」ユ記領ｊｄの真下すなわち素子間の保護
膜Ｊ５ｎの真下に半シΩ体層１８を形成し、半導体層１
８と接続された電極２１を設け、半導体層１８に外部か
ら一種の基板バイアス電圧を印加すれば、上記領域のへ
テロ接合界面に存在する担体２４を消滅させることがで
きるので、素子間を確実に分離することが可能である。

実施例３第８図はこの発明に係るＥ形ＦＥ’ｌ”を示す図で、こ
のＦＥＴではソース電極１６ａ、ドレイン電極１６ｂと
ゲート電極１７との間の領域の真下に半導体層１８が形
成されており、半導体層１８と接続された電極２１カ設
けられている。このため、半導体層１８に電圧を印加し
て、担体２４の総数を増加させることができるので、こ
の部分の寄生抵抗を従来の約１１５以下に低減すること
が可能である。すなわち、従Ｉ来常温でシート抵抗は約
１．３Ｘ１０３Ｑ／口であったが・、０．２５　Ｘ　１
０３Ω／口に低減できる。

このようなＦＥＴを製造するには、半導体層１４をｃｃ
ｔ２ｐ２とＨｅの混合ガスを用いて選択的にドライエツ
チングで除去し、その後金属を蒸着してゲート電極１７
を形成すればよい。なお、半導体層１４を選択的に除去
する代わりに、半導体層１３の厚さを２５ＯＡ程度と薄
くしてもよい。

実施例４第９図はこの発明に係る他のＥ形ＦＥＴを示す図である
。このＦＥＴにおいては、半導体層１１上に故意には不
純物をドープしない５Ｘ１０”　ｃｍ　３　以下の濃度
をもツＡＬｏ３ＧａＯ，７Ａｓからなり、厚さが４００
Ａのアンドープ半導体層１３ａが形成されており、半導
体層１３ａ上に１０１６ｃｍ−３の濃度をもつＳｉドー
プのＧａＡｓからなり、厚さが２０ＯＡの弱いｎ形の半
導体層１４ａが形成されていて、ゲート電極１７の下部
を除く部分にＳｉイオンかへテロ接合界面に十分届くよ
うに打込まれている。また、ゲート電極１７の真下に半
導体層１８が形成されており、半導体層１８と接続され
た電極２１が設けられている。

このＦＥＴにおいては、電極２１に外部電圧を印加しな
い場合には、閾値電圧が＋０．６Ｖと高いが、ソース電
極１６ａをアースした状態で、電極２１に電圧を印加す
ることで、閾値電圧を一ト０．１　ｖまで低下すること
ができる。

つぎに、第１０図により一製造方法を説明する。まず、
ＣｒドープのＧａＡｓからなる半絶縁性基板１０」二に
フォトレジスト膜２６を設けたのち、加速電圧１００ｋ
Ｖ、ドーズ量Ｉ　Ｘ　ＩＱ１３ｃｍ　２の打込み条件で
、基板１０に選択的にＳｉイオン１９を打込み、半導体
層１８を形成する（第１０図（ａ））。つぎに、全面を
ＣＶＩ）法により３０００　久の５ｉ０２膜で被ったの
ち、水素フッ゛ス雰囲気中で８５０℃のアニールを３０
分間行なシＡ、５ｉ０２膜を化学エツチングで除去する
。ついで、試料をＭＢＥ装置の結晶成長室に設置し、１
０　”Ｔｏｒｒの超高真空中において、基板温度を６０
０℃とし、故意には不純物をドープしない５Ｘ１．０’
　Ｃｍ　３　以下の濃度をもつＧａＡｓからなり、厚さ
が約１μｍの半導体層１１を形成する。つぎに、故意に
は不純物をドープしない５ｘｌＱ”ａｍ　３以下の濃度
をもつＡｔｏ、３　Ｇａｏ、７　Ａｓからなり、厚さが
４０ＯＡのアンドープ半導体層１３ａを形成する。なお
、半導体層１３ａは弱いｎ−形にするのが望ましい。つ
いで、Ｓｉを１０１６１０ｌ６ドープしたＧａＡｓから
なり、厚さが２００　ＡＩの弱いｎ形の半導体層１４ａ
を形成する（第１０図中））。

つぎに、通常のフォトリソグラフィーを用いて、半導体
層１８の真上にＷシリサイド（２００ＯＡ　）からなる
ゲート電極１７を、１Ｏ−６Ｔｏｒｒの真空蒸着装置内
で蒸着する。ついで、ゲート電極１７をマスクと（ツて
、加速電圧１２５ｋＶ、ドーズ量］ＸＪＯ１３ｃｍ　２
でＳ１イオン２９をヘテロ接合界面まで十分に届くよう
に注入したのち、常圧下Ａｓ雰囲気中で８００℃、３０
分間のアニールを行なう（第１０図（Ｃ））。つぎに、
ＦＥＴの素子間分離のために、ＦＥＴ動作に関係する部
分を残すように化学的に約１５μｍ程度エツチングする
。

ついで、厚さ３０００　Ａの５１０２を全面にＣＶＤ法
で被着させたのち、Ａｕ−Ｇｅ合金（２０００Ａ）　Ｎ
ｉ　（３３０Ａ）−Ａｕ　（１０００Ａ　）からなるソ
ース電極１６ａ、Ｉ’レイン電極１６ｂおよび電極２１
を形成し、水素雰囲気中で４５０℃、３分間のアロイを
行なう。この結果、０．５Ｘ１０’ΩＣｍ２の低い比接
触抵抗を得た（第９図）。

実施例５第１１図は第９図に示したヘテロ接合形Ｆ　Ｅ’Ｌ”を
同一基板上に集積化した半導体装置を示す図である１−
５この半導体装置においては、基板１０内にｎ形半導体
層１８ａ、　１８ｂが形成されており、半導体層１８ａ
。

１８ｂに接続された電極２１が設けられているので、半
導体層ｉｓａ、　１８ｂにそれぞれ異なる外部電圧を印
加すれば、Ｄ形ＦＥＴとＥ形１”ＥＴとを同−基板上に
集積化することができる。なお、第１２図に示すように
、半導体層１８ｂおよび半導体層１８ｂに接続された電
極２１を設けなくともよい。

なお、実施例１〜３においては、半導体層１１〜１４を
ＯＭ−ＶＰＥ法により結晶成長させて形成したが、ＭＢ
Ｅ法により結晶成長させて形成してもよい。

また、実施例１〜３においては、Ｔｉ−Ｐｔ　−Ａｕか
らなるゲート電極１７を設けたが、Ｍ（３０００Ａ）。

からなるゲート電極１７を設けてもよい。さらに、上述
実施例においては、ｎ形不純物としてＳｌを用いたが、
Ｓｅ　、　Ｓｎ　、　Ｔｅ　、　Ｓ等を用いてもよい。

また・、上述実施例においては、ゲート電極１７をショ
ットキー接合したが、これに限定されないのは明らかで
ある。さらに、上述実施例においては、ＡｔＧａＡ＋ｓ
−ＧａＡｓ−ＧａＡｓ系のへテロ接合／ホモ接合を用い
たが、ＩｎＰ　−ＩｎＧａＡｓＰ　−ＩｎＧａＡｓＰ　
、　ＡｔｙＧａＩ−ｙＡｓ　−ＡｔｘＧａｌ−ＸＡＳ　
−ＡｔｘＧａｌ−ＸＡＳ　、　ＧａＡｓ　−ＡＬ　Ｇａ
ＡｓＰ　−ｊＳＬｔＧａＡｓＰ　、　ＩｎＰ−ＩｎＧａ
Ａｓ　−ＩｎＧａＡｓ　、　ＩｎＡｓ　−ＧａＡｓ５ｂ
−ＧａＡｓＳｂ等のへテロ接合／ホモ接合系を用いても
よい。要はへテロ接合、ホモ接合された三層の半導体層
を形成し、２つ以上の電極を用いてヘテロ接合界面に生
成される二次元状の担体を制御すればよい。

〔発明の効果〕

以上説明したように、この発明に係る半導体装置におい
ては、第３の半導体層に接続された第３の電極から外部
電圧を印加することにより、閾値電圧を制御できるため
、ＭＢＥ法、ＯＭ−Ｖｌ）Ｅ法による結晶成長の特長で
ある膜厚の面内均一性が優れているという長所を最大限
に生かすことができる。すなわち、ウェハ毎の膜厚にば
らつきが生じたとしても、閾値電圧を所望の値にするこ
とが可能であるから、歩留りを向」ニすることができる
。

また、イオン打込み法、メサ形分肖１１法などを使わず
に、素子間を確実に分離することができる。さらに、ソ
ース電極、ドレイン電極とゲート電極との間の寄生抵抗
を従来に比べて１１５以下にすることが可能である。ま
た、第１の半導体層に故意には不純物をドープしない構
造のものについては、閾値電圧を大きくシフトすること
が可能になり、閾値電圧が＋０．１■のＥ形ＦＥＴを提
供できる。このように、この発明の効果は顕著である。

【図面の簡単な説明】

第１図は従来のへテロ接合形ＦＥＴを示す図、第２図は
この発明の詳細な説明するためのエネル・１・−バンド
図、第３図はこの発明に係るＤ形ＦＥＴを示す正断面図
、第４図は同じく平面図、第５図は第４図のＡ−Ａ断面
図、第６図は第３図ないし第５図に示したＦＥＴの製造
方法の説明図、第７図ないし第９図はこの発明に係る他
のＦＥＴを示す図・、第１０図は第９図に示したＦＥ’
ｌ”の製造方法の説明図、第１１図、第１２図はそれぞ
れこの発明に係る半導体装置を示す図である。１１・・・アンドープ半導体層　１３・・・ｎ形半導体
層１３ａ・・・アンドープ半導体層　１６ａ・・・ソー
ス電極１６ｂ・・・ドレイン電極　１７・・・ゲート電
極１１３、１８ａ、　１８ｂ・−ｎ形半導体層２１・・
・電極代理人弁理士　中村純之助卆１図倉３（５）矛４四矛畦ｊ７十〇図１Ｐ７必１十８１；１’９図１−１０図第１１へ１１Ｐ１２（２）１５０　１６０

Claims

【特許請求の範囲】

（１）第１の半導体層と第２の半導体層とかへテロ接合
され、その第２の半導体層と第３の半導体層とがホモ接
合され、上記第１の半導体層の電子親和力が上記第２．
第３の半導体層のそれより小さく、上記第１の半導体層
がｎ形にドープされまたは故意には不純物がドープされ
ず、」ユ記第２の半導体層が故意に−は不純物がドープ
されず、上記第３の半導体層がｎ形にドープされ、上記
第１の半導体層と電子的に接続された少なくとも１対の
第１の電極、上記第１の半導体層に接続された上記へテ
ロ接合近傍に生ずる担体を制御するための第２の電極お
よび上記第３の半導体層に接続された第３の電極を有す
ることを特徴とする半導体装置。
（２）」二記第３の半導体層を選択的に形成したことを
特徴とする特許請求の範囲第１項記載の半導体装置。
（３）　上記第３の半導体層を上記第２の電極の真下に
形成したことを特徴とする特許請求の範囲第２項記載の
半導体装置。
（４）上記第３の半導体層に選択的に上記第３の電極を
接続したことを特徴とする特許請求の範囲第３項記載の
半導体装置。
（５）上記第３の半導体層を上記第１の電極と上記第２
の電極との間の領域の真下に形成したことを特徴とする
特許請求の範囲第２項記載の半導体装置。
（６）１つの素子の上記第１の電極と他の素子の上記第
１の電極との間の領域の真下に」−記第３の半導体層を
形成したことを特徴とする特許請求の範囲第２項記載の
半導体装置。