JPS60103678A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ヘテロ接合型電界効果型トランジスタに係シ
、特に、高集積化に好適な、超高速トランジスタに関す
る。

〔発明の背景〕

従来電界効果型トランジスタはゲート構造の種類に対応
して、（１）ＭＯＳＦＥＴ（Ｍｅｔａｌ−□ｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　ＩＥ：ｆｆｅ
ｃｔ　Ｔｒｏｎｓｉｓｔｏｒ）、（２）ＭＩＥＳＦＥＴ
（Ｍｅｔａｌ　−８ｅｍｉｃｏｎｄｕｔｏｒ　Ｆ　Ｅ　
Ｔ　、１、（３１ＪＦｌ１８Ｔ［Ｊｕｎｃｔｉｏｎ　Ｆ
　Ｅ　Ｔ　：ｌ　（Ｄ三種類に大別すれてきた。各々長
所欠点が存在するが、ゲート電極に加えられる電圧の広
さの点ではＭＯＳＦＥＴが最も優れ、次いでＪＦＥＴ、
Ｍｇ５ｌｌＴの順番になるのが普通である。

本発明に関係する、ヘテロ接合界面に蓄積する二次元状
キアリアを、ゲート電圧で制御するヘテロ接合型ＰＥＴ
においても、適当な絶縁物がみつかっていないＧａｐｓ
、、　ＡｔＧａＡｓ系では、ＭＯ８型構造は、充分には
機能していない。ところで、従来のへテロ接合型ＦＥＴ
の典型的な例を第１図。

第２図および第３図に示す。第１図は、実質的に不純物
を含有しない、電子親和力が大きく、バンドギャップの
小さい半導体１１（通常ＧａＡｓが使われることが多い
）上に非常に薄い（〜５００Ａ程度）電子親和力の小さ
い、バンドギャップの大きい、ｎ型にドープされた半導
体１２（通常Ａｔｘ　Ｇ　ａ　ｓ−ｘ　Ａ　ｓ　（Ｘ〜
０．３　）が使われることが多い。）をＭＢＥ（分子線
エビタキシー法）によ多結晶成長させた後、ソース（又
はドレイン）電極１６とゲート電極１５を設け、ヘテロ
接合界面に、二次元状の担体を、電子供給層により供給
を受けることを特徴とするヘテロ接合型ＦＥＴ０例を示
している。第２図は電子供給層１２０代りに、実質的に
不純物の存在しないバンドギャップの大きい、電子親和
力の小さい半導体１３（通常ドープされていないＡｔ工
ＧＥＩＩ−ｘＡｓ（Ｘ〜０．３）が使用されている）を
使用したヘテロ接合型Ｆ’ＥＴの例で、第１図の場合に
比べ、’ＭＯ８型Ｏ８Ｔの酸化膜の役割シを、不純物を
ドープしない半導体層１３にさせることを特徴とし、ゲ
ート電圧によりヘテロ界面に、二次元状の担体を反転さ
せるヘテロ接合型ＦＥＴを示している。第３図は、第１
図で、ソース、ドレイン、ゲート電極を設ける前に、ｐ
型の半導体１４を結晶成長させ、ソース、ドレイン電極
１６とゲート電極１７を設けたものである。第３図に示
す場合は第１図、第２図の例にくらべ、ｐ−ｎ接合を利
用したＪＰＥＴであるために、ゲート電圧を広い範囲に
とるととができることを特徴にしている。但し、ＪＦＥ
Ｔには、微細化技術が充分進歩しておらず、高集積化に
は向いていない。第１．第２図で示されるヘテロ接合型
ＦＥＴの問題点の一つは、ソース（又はドレイン）電極
とゲート電極の間隙に生じる寄生抵抗を小さくすること
で、ヘテロ接合型Ｆ　Ｅ　Ｔ　カ本来持つ高速性をひき
出すために必要不可欠の技術である。

〔発明の目的〕

本発明は、ヘテロ接合型ＦｇＴにおいて、埋込み型Ｊｕ
ｎｃｔｉｏｎ接合型ゲート電極を形成することでソース
（又はドレイン）電極とゲート電極の間隙に生じる寄生
抵抗を低減し、ゲート電極特性を改善できる高速のへテ
ロ接合型ＦＥＴを提供することにある。

〔発明の概要〕

本発明は、ｎ　−ｐ　Ｊｕｎｃｔｉｏｎゲートの論理振
幅を広くとれる利点を生かし、通常のへテロ接合型のＰ
ＥＴで問題になるノース（又はドレイン）１！極の間隙
部分よりなる寄生抵抗を激減させる構造を提出するとと
Ｋある。

第４．５．５図に各々本発明のトランジスタの断面構造
、平面構造、ゲート電極をとジだし方を示す断面構造を
示す。第７，８図はそのトランジスタ動作を説明するた
めのエネルギーバンド図である。

図において１６．１６’は各々ソース・ドレイン電極、
工９は絶縁物又は半導体１２のパシベーション膜である
。以下上記の図を用いて本発明の詳細な説明する。

本発明は、ヘテロ接合を形成する半導体層１２と半導体
層１１において、半導体１２はｎ型にドープされている
か、不純物を実質的には含んでいないかの２通シの場合
があり、半導体１１は実質的に不純物を含んでおらず電
子親和力は１２の方が１１に比べ小さく、通常バンドギ
ャップは１２の方が１１に比べて大きいことを特徴とす
るヘテロ接合において、第４図に示す如く電子親和力の
弱い半導体１２に接するソース・ドレイン電極１６．１
６’を形成し、電子親和力の強い半導体１１に接するｎ
型半導体１８に対しオーミツ、り接触をするゲート電極
２０に制御電圧を加えてヘテ口接合界面に二次元状の担
体を生成・消たさせることを特徴とするＦＥＴである。

ソース・ドレイン間間隙部分は、半導体１２を空乏化さ
せる様に適当な表面電位を持つ様な絶縁物１９又は適当
なパシベーション膜を用いて保護すると同時に、ＦＥＴ
動作時に電流が半導体１２のバルクな部分を流れない様
にすることが重要である。半導体１２と絶縁物１９との
間の仕事関数の差がない場合について、半導体１２層に
ｎ型不純物がドープされている場合を第７図に、故意に
はドープされていない場合を第８図に各々バンド図の形
で示した。第７図は、絶縁物１９と半導体１２との間の
界面ポテンシャルのためと、ヘテロ接合界面に生じるポ
テンシャルのために半導体１２は全て空乏化され、ヘテ
ロ接合界面に二次元状の担体２２が形成されている場合
（゛ノーマリオン型）を示す。第８図は、半導体１２に
ドープされた不純物が全くないか、はとんどない場合で
、絶縁物１９と半導体１２との間の界面ポテンシャルに
より半導体１２は空乏化され、ヘテロ界面にも担体が形
成されていない場合（ノーマリオフ型）を示す。

いずれの場合も、ソー子・ドレイン電極１６゜１６′は
、ヘテロ接合界面までアロイを進行させてヘテロ接合界
面に生成される二次元状担体とオーミック接触すること
が必要で、これはＳｉにおけるＭＯ８型ＦＥＴのソース
・ドレイン電極と同様である。

〔発明の実施例〕

以下、本発明を実施例を用いて詳しく説明する。

実施例１ 第９図に、本発明の実施例としてデプレション型へテロ
接合ＦＥＴの主要工程を示す。

半絶縁性０８人Ｓ基板３０にホトレジストを用いて将来
ゲート電極につながる部分について選択的に加速電圧１
２５　ｋＶ、ドーズ量５　Ｘ　１０１２層ｃｍ２のＳｉ
イオン４２を注入する。次にホトレジストを除去、洗浄
後、有機金属熱分解法（ＯＭ−ｖＰＥ法）によるＧａＡ
ｓ／ＡｔＧａＡｓ　の結晶成長を行なうため、ＯＭ−ｖ
ＰＥの結晶成長炉にサンプルを入れ、Ｎｓガス雰囲気中
で、８ｏｏｃ２ｏ分間のアニールを行ないＳｉ原子３８
を活性化した（第９図（ａ）　）　、次に（ＣＨ３）　
３　ＧａとＡＳＨ３の■／Ｖ比を３０にした熱分解反応
によシ、基板温度を６５０Ｃにして、不純物を故意には
添加しない５　Ｘ　１０　”ｃｍ−３以下のキアリア濃
度をもつＧａｐｓ層３１全３１させた。引き続き（ＣＨ
ａ）Ａｔを加えＡｔと（）ａの組成比が０．３：０．７
になシ、不純物を故意にはドープしないＡｔＧ　ａ　Ａ
　ｓ　層を７０Ａ成長させた。次に５ｊＨ４によシＳｉ
を１×１０　”ｔｗｒ−３ドープしたｈｔとＱａとの組
成比が０．３：０．７になる”ｍＡｔＧａ、１８層３２
〔前記不純物を含まないＡｔＧａＡｓ層も含む〕を２０
ＯＡ成長させ、同様の方法でＳｉを５　Ｘ　１０　”ｃ
ｍ−３ドープしたｎ型ＱａＡｓ層を１００Ａ成長させた
。

ここｒ７０ＡのアンドープＡｔＧ　ａ　Ａ　ｓ層はへテ
ロ接合界面でのイオン化したＢｉ原子によるクーロン散
乱の影響をなくすために導入し、最上層の２００ＡのＧ
ａＡｓ層はＡｔＧａＡｓ層の酸化を防ぐ通常のフォトレ
ジストを用い、ＦＥＴ動作に関係する部分のみを残す様
に化学的にエツチングを行ない素子間分離を行なった。

次にウェーハ全面に５ｉ０２３９を３０００人。

４００ＣのＣＶＤ法によシ被着し、フォトレジストと化
学エツチングの方法を用いて、先にイオン注入で形成さ
れたゲート領域３８にフォトマスクを合わせ余分な８１
０２３９以外の８１０２を取り去った（第９図（ｂ））
。

次にこのフォトマスクを利用して、ソース・ドレイン電
極金属３６．３６’を１０−’　ｔｏｒｒの真空中で蒸
着した（第９図（Ｃ））。電極金属としてはＡＵ−Ｇｅ
合金（２００ＯＡ　＞、Ｈｉ　（２００Ａ）、Ａｕ（２
０００Ａ）を続いて蒸着して用いた。ｎ型領域３８に対
するゲート電極の取り出しの様子を別方向の断面図第９
図（ｄ）によシ示す。電極の構造は第５図、第６図に示
したものと同様で、電極金属はＡ１１−Ｇｅ合金（２０
００Ａ）、Ｎｉ　（２００人）、７１ｕ（２０００Ａ）
を用い１０−’　ｔｏｒｒの真空中で蒸着した。

（１ｔ） 実施例２ 第１０図（ａ）〜（ｅ）にエンハンスメント型ＦＥＴの
主要工程を示す。

半絶縁性ＧａＡＳ基板３０に、ホトレジストを用いて将
来ゲート電極につながる部分について、第１０図（ａ）
に示す様に、選択的に加速電圧１００に ＋３Ｖ１　ドーズ量Ｉ　Ｘ　１０１３／ｃｍ２の８＋イ
オン４２を注入する。次に全面にＣＶＤ法により３００
０Ａの５ｒ（ｈ膜を被着させ、水素ガス雰囲気中で、８
５０Ｃ３０分間のアニールを行ない、化学エツチングを
用いてＳｉＯ２を除去した。次に１全面にわたってＱ　
ａ　Ａ　Ｓ表面をわずかにエツチングした後、分子線エ
ビタキシニ法（ＭＢＥ法〕を用いて、不純物を故意には
添加しないＧａＡａ層３１全３１μｍ（通常、５０００
人〜１．５μｍ程度にしている。）を基板温度６００Ｃ
にして成長したのち、ＡｔとＧａとの組成比が約０．３
：０．７になるＡｔＧａＡ、８層３２を３０ＯＡ　（大
略２００Ａ〜５００人の範囲で選択している）、Ｓｉ原
子を５Ｘ　１０　”ｃｍ−３ドープして成長させた。次
にｈｔ原（召） 子層３３を５０ＯＡ　（大略３００Ａ〜１００ＯＡの範
囲で通常使っている）成長させた（第１０図（ｂ））。

次に、陽極酸化法を用いＡｔ層３３をすべて酸化して１
ｙ１２０ｓ層３９′にかえた（第１０図（Ｃ））。

ＡＧＷ溶液（グリコールと水の混合液）中で通常の陽極
酸化法を行なった。

もちろん、プラズマ中で行なうドライの陽極酸化でもよ
い。

この様に、ＡｔＧａＡｓ　層の上に超高真空中でＡｔ、
を蒸着させた後酸化させるという方法を用いることによ
り従来問題となっていた絶縁物とＡｔＧ　ａ　Ａ　８層
との界面準位の安定化の問題は解決された。

次に、制御電極部３８の真上に位置する部分を除＜　Ａ
ｔ２０３　層をフォトレジスト４３を用いて化学的エツ
チングで取りのぞき、３９’　、４３で示すソース・ド
レイン電極間の間隙部分をマスクとり、テ、加速電圧１
５０ｂＶ、）”−プ量ｌＸｌ０”ｃｒｎ−２のＳｉイオ
ンの打込みを行なった（第１０図（ｄ））。

（１８） 次にＡｓガス雰囲気中で７５００．２５分間のアニール
を行ない打込みＳｉ原子の活性化を行なった。以下の工
程は実施例１と同様である。即ち、素子間分離のための
メサアイソレーションを行ない、ソース・ドレイン電極
及び、半導体層３８に接続するゲート部分電極に対する
電極金属（Ａｌｌ−Ｑｅ金合金２０００Ａ）−Ｎｉ　（
３３０Ａ）−ＡＬＩ　（２０００Ａ）：］の蒸着を行な
った（第１０図（ｅ））。

以上２つの実施例で示しだ絶縁物の他にもＰＥＧ。

ＢＳＧ、ＡＳＧ、５ｊ３Ｎ４．Ｔｊ０２．Ｔａ２０５　
。

ＺｒＯ２等が可能である。

実施例１．２ではデプレション型ＰＥＴとエンハンスメ
ント型ＦＥＴとを作る例を別々に示した。

しかしながら、これらのＦＥＴを同一基板に集積化する
必要が生じるのが普通である。その場合には、一つの方
法として、ソース・ドレイン電極間に存在する絶縁膜を
Ｅ型とＤ型で別の絶縁膜を用いてＥ−ＦＥＴとＤ　−Ｆ
　Ｅ　Ｔを作シ分けること−も・可能である。

（１塾） 以上の実施例ではＡｔＧａＡｓ／ＧａＡｓ　ヘテロ接合
系を使用したが、他のへテロ接合系でも実施可能である
。即ち、Ｉ　ｎ　Ｐ　−ＩｎＧａＡｓＰ。

ＡｔｙＧａｘ−ｙＡｓ　ｋｌｘＧａｌ−ＸＡＳＩ　Ｇａ
ＡＳ−ＡｔＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡｓ　、Ｉｎ
Ａｓ−ＧａＡＳＳｂ　等である。

又、ドナーとして使用したドーパントとしてもＳｉ以外
に、Ｓｅ、Ｓｎ、Ｔｅｌ　Ｓｎｌ　Ｇ６等が可能である
。

〔発明の効果〕

本発明の効果を要約すると次の様になる。

Ｊｕｎｃｔｉｏｎ型ゲートを埋込み層として用いただめ
に１ １、ソース・ドレイン電極間の寄生抵抗が、従来構造に
比べ、接触抵抗部分だけになったため、従来の１／１０
以下になった。

２−　ＪＬＩｎＣ１ｉｏｎ型ゲート電極を用いることが
できるため、従来の金属を用いた７ヨツトキー型電極に
比べ、正方向によシ高電圧がかけられる様になシ、その
ためトランジスタとしての論理振（□１） 幅が犬きぐとれる様になった。

３．ゲート部分を埋込み構造にしたため絶縁物とＡｔＧ
ａＡｓ　層の膜厚を薄くすることができ、従来構造のも
のよシミ流を大きくとれるようになった。

４、Ｊｕｎｃｔｉｏｎゲートをイオン打込みの方法で作
成できる様になったため、従来のゲート金属を、一度外
気にさらして蒸着する方法に比べ制御性が高まυ、歩留
υが大きく向上した。

【図面の簡単な説明】

第１．２．３図は従来のへテロ接合型Ｆ’ＥＴの例を示
す断面図、第４．５．６図は各々本発明のへテロ接合型
ＦＥＴの原理的構成を示す構造断面図、平面図、ゲート
電極引き出しを説明する断面図、第７．８図は本発明の
動作原理を示すエネルギーバンド図、第９．１０図に本
発明の実施例を示す工程図、第９図はデプレション型Ｆ
’ＥＴ、　第１０図はエンハンスメント型ＦＥＴの製造
工程を示す装置断面図である。 １０．３０・・・半絶縁性ＧａＡＳ基板、１１．３１−
・・（１番） アンドープＧａＡｓ層、１２．３２−ｎ型ＡｔＧ　ａ　
Ａ　ｓ層、１３　・＝アンドープＡｔＱａ４ｓ層、１６
．１６’。 ３６．３６’・・・ソース・ドレイン電極、１５゜１７
・・・ゲート電極、１８．３８・・・ｎ型ＧａＡｓ層で
チャンネル制御電極につながる。２０．４０・・・チャ
ンネル制御電極、３３・・・Ａｔ原子層、３９′・・・
Ａｔ２０ｓ　層、１９．１９’　、３９・・・絶縁膜、
４２゜（１ヤ） を１　図 芽２図 芽　９　図 芽　９図 等／Ｄ図 手続補正書 事件の表示 昭和　年特許願第２１０８４１　５ ８ 発明の名称 半導体装置 補正をする者 ｌＩ川との関係　特許出願人 名　称　（５１０）株式会（＋　日　立　製　作　所代
　理　人 居　所　〒１００東京都千代田区丸の内−丁目５番１号
株式会社日立製作所内　電話東京２１２−１１１１　（
大代表）補正の内容 １、本願明細書第４頁第２０行目の「１６ｊの次にｌ’
−１６’Ｊを加入する。 ２、同上書第９頁第３行目と第４行目にかけてのｒｌ／
Ｖ比Ｊ　′ｆ：ｒＶ／Ｉｎ比」に補正する。 ３、同上書第９頁第７行目の「層３１」の次に「１００
０λ」を加入する。 ４、同上書第９頁第７行目の［（ＣＨｓ　）　Ａ　’Ｊ
を［（ＣＨ，）、ＡｊＪに補正する。 ５、同上書第１１頁第１５行目のｌ’−５０００λ」を
「５００人」に補正する０ ６、同上書第１２頁第１８行目の「ｂＶ」を「ｋＶＪに
補正する。 ７、同上書第１４頁第８行目の「Ｇｅ」　を削除する。

Claims (1)

1. 【特許請求の範囲】 １、第１の半導体層と第２の半導体層とがへテロ接合を
   形成して配され、第２の半導体層と第３の半導体層がホ
   モ接合を形成して配され、第１の半導体層の電子親和力
   は、第２．第３の半導体層のそれよシ小さくなっておシ
   、第１の半導体層と電子的に接続された少なくとも１対
   の電極と前記へテロ接合近傍に生じるキアリアの制御電
   極が第３の半導体層に接続されておシ第１の半導体層は
   ｎ型にドープされているか、又は、不純物を数量には添
   加されておらず、第２の半導体層は、実質的に不純物を
   含有せず、第３の半導体層はｎ型にドープされているこ
   とを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   第１の半導体層に接続する電極の間隙部分には、絶縁物
   を被着し、第１の半導体層と絶縁物との間の界面ポテン
   シャルによシ第１の半導体層内を電子的に空乏化させる
   ことを特徴とする半導体装置。 ３、前記第１の半導体層の膜厚を制御することで、ヘテ
   ロ接合界面の２次元状の四個が、第３の半導体層に接続
   する制御電極に外部電圧が印加されていない場合に、生
   成している場合（デプレション型）と消滅している場合
   （エンハンスメント型）とを制御することを特徴とする
   特許請求の範囲第１項又は第２項記載の半導体装置。