JPS60250677A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 水元萌は、ヘテロ接合型電界効果型トランジスタに係り
、特Ｋ、高集積化に好適な、超高速トランジスタに関す
る。

〔発明の背景〕

従来電界効果型トランジスタはゲート構造の種類に対応
して、α）ＭＯ８ＦＥＴＣＭｅｔａｌ−ＱｘｉｄｅＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ　ｐｉｅｌｄ　Ｅｆｆｅｃｔ　
Ｔｒｏｎｓｉｓｔｏｒ）、（２）ＭＥＳＦＥＴ［：Ｍｅ
ｔａｌ−８ｅｍ４ｃｏｎｄｕｔｏｒ　ＦＥＴ　］、（３
）ＪＦＥＴＣＪｕｎｃｔｉｏｎ　ＦＥＴＥ　の三種類に
大別されてきた。各々長所欠点が存在するが、ゲート電
極に加えられる電圧の広さの点ではＭＯＳＦＥＴが最も
優れ、次いでＪＦＥＴ、ＭＥＳＦＥＴの順番になるのが
普通である。

本発明に関係する、ヘテロ接合界面に蓄積する二次元状
キアリアを、ゲート電圧で制御するヘテロ接合型ＦＥＴ
においても、適当な絶縁物がみつかっていないＧａＡｓ
、ＡｔＧａＡｓ系では、ＭＯ’Ｓ型構造は、充分には機
能していない。ところで、従来のへテロ接合型ＦＥＴの
典型的な例を第１図。

第２図および第３図に示す。第１詩は、実質的に不純物
を含有しない、電子親和力が大きく、バンドギャップの
小さい半導体１１（通常ＧａＡｓが使われることが多い
）上に非常に薄い（〜５００人程度３電子親和力の小さ
い、バンドギャップの大きい、ｎｍにドープされた半導
体１２（通常ｋｌｘＧａｌ−ｘ　Ａｓ　（Ｘ〜０．３）
が使われることが多い。）をＭＢＥ（分子線エピタキシ
ー法）により結晶成長させた後、ソース（又はドレイン
）電極１６．１６’とゲート電極１５を設け、ヘテロ接
合界面に、二次元状の担体を、電子供給層により供給を
受けることを特徴とするヘテロ接合型ＰＥＴＯ例を示し
ている。第２図は電子供給層１２の代シに、実質的に不
純物の存在しないバンドギャップの大きい、電子親和力
の小さい半導体１３（通常ドープされていないＡムＧ　
ａｌ−ｘＡｓ　（Ｘ　〜０．３　）が使用されている）
を使用したヘテロ接合型ＦＥＴ０例で、第１図の場合に
比べ、ＭＯ８型ＦＥＴの酸化膜の役割りを、不純物をド
ープしない半導体層１３にさせることを特徴とし、ゲー
ト電圧によシヘテロ界面に、二次元状の担体を反転させ
るヘテロ接合型ＦＥＴを示している。第３図は、第１図
で、ソース、ドレイン、ゲート電極を設ける前に、ｐ型
の半導体１４を結晶成長させ、ソース、ドレイン電極１
６とゲート電極１７を設けたものである。第３図に示す
場合は第１図、第２図の例にくらべ、ｐ−Ｉｌｌ接金利
用したＪＰＥＴであるために、ゲート磁圧を広い範囲に
とることができることを特徴にしている。但し、ＪＰＥ
Ｔには、微細化技術が充分進歩しておらず、高集積化に
は向いていない。第１．第２図で示されるヘテロ接合型
ＦＢＴの問題点の一つは、ソース（又はドレイン）電極
とゲート電極の間竺に生じる育生抵抗を小さくすること
で、ヘテロ接合型ＦＥＴが本来持つ高速性をひき出すた
めに必要不可欠の技術である。

〔発明の目的〕

本発明は、ヘテロ接合型ＦＥＴにおいて、埋込み型Ｊｕ
ｎｃ　ｔ　ｉ　ｏｎ接合型ゲート電極を形成することで
ソース（又はドレイン）電極とゲート電極の間隙に生じ
る寄生抵抗を低減し、ゲート電、極特性を改善できる高
速のへテロ接合型ＦＥＴを提供することにある。

〔発明の概要〕

本発明は、ｎ−ｐ　Ｊｕｎｃｔｉｏｎ　ゲートの論理振
幅を広くとれる利点を生かし、通常のへテロ接合型のＦ
ＥＴで問題になるソース（又はドレイン）電極の間隙部
分よシなる寄生抵抗を激減させる構造を提出することに
ある。

第４．５．６図に各々本発明のトランジスタの断面構造
、平面構造、ゲート電極をと９だし方を示す断面構造を
示す。第７，８図はそのトランジスタ動作を説明するだ
めのエネルギーバンド図である。

図において１６．１６’は各々ソース・ドレイン電極、
１９は絶縁物又は半導体１２のパシベーション膜である
。以下上記の図を用りて本発明の詳細な説明する。

本発明は、ヘテロ接合を形成する半導体層１２と半導体
層１１において、半導体１２はｎ型にドープされている
か、不純物を実質的には含んでいないかの２通りの場合
があり、半導体１１は実質的に不純物を含んでおらず電
子親和力は１２の方がＩＩＫ比べ小さく、通常バンドギ
ャップは１２の方が１１に比べて大きいことを特徴とす
るヘテロ接合において、第４図に示す如く電子親和力の
弱い半導体１２に接するソース・ドレイン電ａ１６．１
６’を形成し、電子親和力の強い半導体１１に接するｐ
ｆ１半導体１８に対しオーミック接触をするゲート電極
２０に制御電圧を加えてヘテ口接合界面に二次元状の担
体を生成・消滅させることを特徴とするＦＥＴである。

ソース・ドレイン間間隙部分は、半導体１２を空乏化さ
せる様に適当な表ＵｒＪｔ位を持つ様な絶縁物１９又は
適当なパシベーション膜を用いて保護すると同時に、Ｆ
ＥＴ動作時に電流が半導体１２のバルクな部分を流れな
い様にすることが重要である。半導体１２と絶縁物１９
との間の仕事関数の差がない場合について、半導体１２
層にｎ型不純物がドープされている場合を第７図に、故
意にはドープされていない場合を第８図に各々バンド図
の形で示した。第７図は、絶縁物１９と半導体１２との
間の界面ポテンシャルのためと、ヘテロ接合界面に生じ
るポテンシャルのために半導体１２は全て空乏化され、
ヘテロ接合界面に二次元状の担体２２が形成されている
場合（ノーマリオン型）を示す。第８図は、半導体１２
にドープされた不純物が全くないか、はとんどない場合
で、絶縁物１９と半導体１２との間の界面ポテンシャル
により半導体１２は空乏化され、ヘテロ界面にも担体が
形成されてｂない場合（ノーマリオフ型）を示す。

いずれの場合も、ソース・ドレイン電極１６゜１６′は
、ヘテロ接合界面までアロイを進行させてヘテロ接合界
面に生成される二次元状担体とオーミック接触すること
が必要で、これは８ｉにおけるＭＯ８型ＦＥ’ｌ’のソ
ース・ドレイン電極と同様である。

〔発明の実施例〕

以下、本発明を実施例を用いて詳しく説明する。

実施例１ 第９図に、本発明の実施例としてデプレション型へテロ
接合ＦＥＴの主要工程を示す。

半絶縁性ＧａＡｓ基板３０にホトレジストを用いて将来
ゲート電極につながる部分について選択的に加速電圧６
５　ｋ　Ｖ、ドーズ量ｓ　ｘ　１０１２／ｃｍ”のＢｅ
イオン４２を注入する。次にホトレジストを除去、洗浄
後、有機金属熱分解法（ＯＭ−ＶＰＥ法）によるＧ　ａ
　Ａ　Ｓ　／　Ａ　ｌＧ　ａ　Ａ　８の結晶成長を行な
うため、ＯＭ−”ＶＰＥの結晶成長炉にサンプルを入れ
、Ａｓガス雰囲気中で、８００ｉＣ２０分間のアニール
を行ないＳｉ原子３８を活性化した（第９図（ａ）　）
　。次に（ＣＨ３）３ａａとＡ　Ｓ　ＨａのＶ／１比を
３０にした熱分解反応により、基板温度を６５０Ｃにし
て、不純物を故意には添加しない５　Ｘ　１０１４ｃｍ
−”以下のキアリア濃度をもつロー型（Ｄ　Ｇ　ａ　Ａ
　８層３１を１０００人成長させた。通常このアンドー
プ層３１は５００人〜１ｏｏｏｏ人の間で選択している
。引き続き（ＣＨ３）３Ａｔ　を加えＡｔとＧａの組成
比が０．３：０．７になシ、不純物を故意にはドープし
ないＡｔＧａＡＳ層を７０人成長させた。次に８ｉＨ４
によシｓｉをＩ　Ｘ　１０”ｃｒｎ−”ドープしたＡｔ
とＧａとの組成比が約０．３：０．７になるｎ型ＡｔＧ
　ａ　Ａ　ｓ層３２〔前記不純物を含まないＡｔＧａＡ
ｓ層も含む〕を２００人成長させ、同様の方法で８ｉを
５　Ｘ　１０”ｃｍ−３ドープしたｎ型ＧａＡＳ層を１
００人成長させた。このｎ型ドーピング層のドーピング
レベルはマユドープ０ａＡ５層３１の膜厚に関係するが
、通常Ｉ　Ｘ　１０”ｃｍ−”からＩ　Ｘ　１０”ｃｒ
ｎ−”の範囲で選んでいる。

ここで７０人のアンドープＡｔ（３ａＡｓ層はへテロ接
合界面でのイオン化したＳｉ原子によるクーロン散乱の
影響をなくすために導入し、最上層の２００Ａの（３ａ
　Ａ　８層はＡｔＧａＡｓ層の酸化を防ぐために設けら
れている。

通常のフォトレジストを用い、ＦＥＴ動作に関係する６
、部分のみを残す様に化学的にエツチングを行ない素子
間分離を行なった。

次にウェーハ全面に８ｉ０２３９を３０００人。

４００ＣのＣＶＤ法により被着し、フォトレジストと化
学エツチングの方法を用いて、先にイオン注入で形成さ
れたゲート領域３８にフォトマスクを合わせ余分な８ｉ
０２３９以外のＳｉｎｇを取シ去った（第９図６））。

次にこのフォトマスクを利用して、ソース・ドレイン電
極金属３６．３６’を１０”’　ｔｏｒｒの真空中で蒸
着した（第９図（Ｃ））。電極金属としてはＡｕ−（ｌ
ｅ金合金　２０００人）、Ｎｉ　（２００人）、Ａｕ（
２０００人）を続いて蒸着して用いた。ｐ型領域３８に
対するゲート電極の取り出しの様子を別方向の断面因第
９図（ｄ）により示す。電極の構造は第５図、第６図に
示したものと同様で、電極金属はＡ　ｕ　−Ｑ　ｅ合金
（２０００人）、Ｎｉ　（２００人）、Ａｕ（２０００
人）を用い１０＝　ｔｏｒｒ　（Ｄ真空中で蒸着した。

実施例２ 第１θ図（ａ）〜（ｅ）にエンハンスメント型ＦＥＴの
主要工程を示す。

半絶縁性ＧａＡｓ基板３０に、ホトレジストを用いて将
来ゲート電極につながる部分について、第１０図（ａ）
に示す様に、選択的に加速電圧５０　ｋ　Ｖ。

ドーズ量１×１０１３／ｃｒｒ１２　のＢｅイオン４２
を注入する。次に全面にＣＶＤ法によｐ３０００人の５
ｉ０２膜を被着させ、水素ガス雰囲気中で、８５０Ｃ３
０分間のアニールを行ない、化学エツチングを用いて８
ｉ０２を除去した。次に、全面にわたってＧａＡｓ表面
をわずかにエツチングした後、分子線エビタキシャ法（
ＭＢＥ法）を用いて、不純物を故意には添加しないＧａ
ＡＳ層３１全３１００人（通常、５００Ａ〜１．５μｍ
程度にしている。）を基板温度６００Ｃにして成長した
のち、ＡｔとＯａとの組成比が約０．３：０．７になる
ＡｔｏａＡＳ層３２を３００人（大略２００人〜５００
人の範囲で選択している）、Ｓｉ原子を５　Ｘ　１０１
６ｃｍ−”ドープして成長させた。次にＡｔ原子層３３
を５００人（大略３００人〜１０００　人の範囲で通常
使っている）成長させた（第１０図（ｂ））。

次に、陽極酸化法を用いＡｔ層３３をすべて酸化してＡ
　ｔ２０３層３９′にかえた（第１０図（Ｃ））。

ＡＯＷ溶液（グリコールと水の混合液）中で通常の陽極
酸化法を行なった。

もちろん、プラズマ中で行なうドライの陽極酸化でもよ
い。

この様に、ＡｔＧａＡＳ　層の上に超高真空中でｈｔを
蒸着させた後酸化させるという方法を用いることにより
従来問題となっていた絶縁物とＡｔＧａＡｓ層との界面
準位の安定化の問題は解決された。

次に、制御電極部３８の真上に位置する部分を除＜　Ａ
　１２０３層をフォトレジスト４３を用いて化学的エツ
チングで取シのぞキ、３９’　、　４３テ示すソース・
ドレイン電極間の間隙部分をマスクとして、７１１１速
’！圧１５０　ｋ　Ｖ、）’−プ量Ｉ　Ｘ　１０１”ｃ
ｌｒｌ−２のＳｉイオンの打込みを行なった（第１０図
（ｄ））。

次にＡｓガス雰囲気中で７５０ｃ、２５分間のアニール
を行ない打込み８ｉ原子の活性化を行なった。以下の工
程は実施例１と同様である。即ち、素子間分離のための
メサアイソレーションを行ない、ソース・ドレイン電極
及び、半導体層３８に接続するゲート部分電極に対する
電極金属［Ａｕ−Ｑｅ金合金　２０００人）−Ｎｉ（３
３０人）−Ａｕ（２０００人）〕の蒸着を行なった（第
１０図（ｅ））。

以上２つの実施例で示した絶縁物の他にもＰＥＧ　。

Ｂ　Ｓ　Ｏ＃　Ａ　８　Ｇ　ｍ　８１３Ｎ４　＋　Ｔ　
ｔ　０２’　＋　Ｔａ２αｈＺ　ｒ　０２等が可能であ
る。

実施例１，２ではデプレション型ＦＥＴとエンハンスメ
ント型ＦＥＴとを作る例を別々に示した。

しかしながら、これらのＦＥＴを同一基板に集積化する
必要が生じるのが普通である。その場合には、一つの方
法として、ソース・ドレイン電極間に存在する絶縁膜を
Ｅ型とＤ型で別の絶縁膜を用いてＥ−ＦＥＴとＤ−ＦＥ
Ｔを作シ分けることも可能である。

以上の実施例ではＡｔＧａＡｓ層（ｌａＡｓ　ヘテロ接
合系を使用したが、他のへテロ接合系でも実施可能であ
る。即ち、ＩｎＰ　ＩｎＧａＡＳＰ＋Ａｔ、Ｇａ１−、
Ａｓ−Ａｔ！Ｇａｔ−ｘＡｓ、ＧａＡｓ−ＡｔＧａＡｓ
Ｐ、ＩｎＰ　−工ｎＧａＡｓ、ＩｎＡＳ　ＧａＡＳＳｂ
等である。

又、マクセブタとして使用したドーパントとしても１３
ｅ以外に、Ｏｅ、Ｚｎ等が可能である。

〔発明の効果〕

本発明の効果を要約すると次の様になる。

Ｊｕｎｃｔｉｏｎ型ゲートを埋込み層として用いたため
に、 １、ソース・ドレイン電極間の寄生抵抗が、従来構造に
比べ、接触抵抗部分だけになったため、従来の１７１０
以下になった。

２、　Ｊｕｎｃｔｉｏｎ型ゲート電極を用いることがで
きるため、従来の金属を用いたショットキー型電極に比
べ、正方向により高電圧がかけられる様になシ、そのた
めトランジスタとしての論理振幅が大きくとれる様にな
った。

３、ゲート部分を埋込み構造にしたため絶縁物とＡｔＧ
ａＡｓ　層の膜厚を薄くすることができ、従来構造のも
のより電流を大きくとれるようになった。

４、Ｊｕｎｃｔｉｏｎゲートをイオン打込みの方法で作
成できる様になったため、従来のゲート金属を、一度外
気にさらして蒸着する方法に比べ制御性が高まり、歩留
りが大きく向上した。

【図面の簡単な説明】

第１．２．３図は従来のへテロ接合型ＦＥＴの例を示す
断面図、第４．５．６図は各々本発明のへテロ接合型Ｐ
ＥＴの原理的構成を示す構造断面図、平面図、ゲート電
極引き出しを説明する断面図、第７，８図は本発明の動
作原理を示すエネルギーバンド図、第９．１０図に本発
明の実施例を示す工程図、第９図はデプレション型ＦＥ
Ｔ、第１０図はエンノ〜ンスメント型ＦＥＴの製造工程
を示す装置断面図である。 １０．３０・・・半絶縁性ＧａＡＳ基板、１：１．３１
・・・アンドープ０ａＡＳＩ！、１２．３２・　ｎ型Ａ
ｔＧａＡＳ層、１３・・・アンドープＡｔＧａＡｓ　層
、１６．１６’。 ３６．３６’・・・ソース・ドレイン電極、１５゜１７
・・・ゲート電極、１８．３８・・・ｐ型ＱａＡｓ層で
チャンネル制御電極につながる　２０．４０・・・チャ
ンネル制御電極、３３・・・ｋｔ原子層、３９′・・・
Ａ　１２０３層、１９．１９’　、３９・・・絶縁膜、
４２゜第　Ｉ　国 第　４　目 第　７　（社） ／Ｚ 第　８　圀 第　９　目 第　９　口 ９ 第　７０　日

Claims (1)

1. 【特許請求の範囲】 １、第１の半導体層と第２の半導体層とかへテロ接合を
   形成して配され、第２の半導体層と第３の半導体層が接
   合して配され、第１の半導体層の電子親和力は、第２．
   第３の半導体層のそれより小さくなっておシ、第１の半
   導体層の電子的に接続された少なくとも１対の電極と前
   記へテロ接合近傍に生じるキアリアの制御電極が第３の
   半導体層罠接続されてお］第１の半導体層はｎｆＪｌに
   ドーグされそいるか、又は、不純物を故意には添加され
   ておらず、第２の半導体層は、実質的に不純物を含有せ
   ず、第３の半導体層はｐ型忙ドープされていることを特
   徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置忙おいて、
   第１の半導体層に接続する電極の間隙部分には、絶縁物
   を被着し、第１の半導体層と絶縁物との間の界面ポテン
   シャルＫｊＪ）第１の半導体層内を電子的に空乏化させ
   ることを特徴とする半導体装置。 ３、前記第１の半導体層の膜厚を制御することで、ヘテ
   ロ接合界面の２次元状の担体が、第３の半導体層に接続
   する制御電極に外部電圧が印加されていないｉ合に、生
   成している場合（デルジョン型）と消滅している場合（
   エンノ・ンスメント型）とを制御することを特徴とする
   特許請求の範囲第１項又は第２項記載の半導体装置。