JPS6021572A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置に係シ特に高速、高集積の集積回
路素子と１７て好適な半導体装置に関する。

〔発明の背景〕

ガリウム砒素（（１ａＡ、ｓ）はその電子の移動度がシ
リコンに比して著しく高く、高速デバイスを作成するに
適した斗４別である。最近このＧ　ａ　Ａ、　ｓとアル
ミニウムガリウム砒素（ＡｔＧａＡｓ）のへテロ界面に
生じる二次元的な電子ガス層全能動層に用すた電界効果
型トランジスタの高速動作が確認された。第１図はこの
トランジスタの動作領域のバンド構造図である。１３は
電極部、１２は不純物を含有するｋｔＧａＡ、８層、１
１は実質的に不純物を含有していないＧＲＡＢ層である
。又Ｅｒはフェルミレベルを示す。第１図において１５
はこの担体であるが、二次元的なポテンシャルの中にと
じ込められている。こノｈｍ体１５は、ＡｔＧａＡｓ１
２中のドナー不純物から供給され、不純物を極めてわず
かしか含有しないＱａ、４ｓ中全走行するため、イオン
化した不純物とは場所的に分離されている。

その結果、不純物ポテンシャルによる散乱が著しく減少
し、高移動度が実現できる。

このトランジスタは、また、シリコンのＭＯＳ（ｙｅｔ
ａｌ　−Ｑｘｉｄｅ−８層ｍｉｃｏｎｄｕｃｔＬ：！ｒ
　）型電界効果型トランジスタにおける絶縁膜の代ｐＫ
、ＡｔＧａＡＳ層を用いることを特徴とするトランジス
タと言うこともできる。しかしながら、このトランジス
タの場合、ＡｔＧａＡｓ中に多量のドナーが添加されて
いるため、ゲート電圧が界面領域に有効にかからず、相
互コンダクタンスを下げる結果になってしまう。これを
防ぐために、ＭＯ８構造のように不純物を添加しないＡ
　ｔＧａＡｓを用いたトランジスタが考案されていた。

第２図は、その基本構造図である。２１はゲート電極部
、２２゜２３は各々ソース・ドレイン電極である。２６
は不純物を実質的に含まないＡｔＧａＡｓ層２５は不純
物を実質的に含まないＧａＡＢ層である。このトランジ
スタの特徴は、ソースおよびドレイン電極とゲート直下
のチャンネルとの間隙領域のＡ　ｔＧａＡｓ層にはイオ
ン打込みによりドナー不純物を導入し、ゲート直下のＡ
　ｔＧａＡａＰおよびチャンネル部には不純物を導入し
ないことである。

かかる構造によって前記に示したトランジスタに比べ、
（１）チャンネル近傍のＡｔＧａＡｓ中に散乱中心にな
る不純物がないために、移動度が増大する、（２）　Ａ
　Ｌ　Ｇ　ａ　Ａ　ｓ層をＭＯＢにおける絶縁層と同等
の働きを持たせることができるので、ゲート電圧を有効
にチャンネル部に印加でき、相互コンダクタンスを増大
できること、（３）間隙部には打込まれたドナー不純物
から担体が供給されるので、チャンネル部とソース、ド
レイン電極が接続できることなどの長所をもっている。

しかしながら、ショットキー型のゲートの場合の共通の
短所として、ショットキー障壁が約０．８ｅＶ程度しか
ないためにゲート耐圧がｏ、ａｅｖ程度と低いことがあ
げられる。その結果へテロ界面に誘起できる電子波高が
低く制限され、トランジスタ特性の目安を与える論理」
辰幅が大きくとれないという短所をもっている。又ショ
ットキー障壁に正のゲート電圧を加えて使う場合、ソー
スとゲート間、又はドレインとゲート間にもれ電流が流
れてしまいトランジスタ性能としては好ましくない。

〔発明の目的〕

本発明は、か＼る点に着目してなされたものであり、ヘ
テロ界面に誘起する二次元電子ガス層の４１ｉ体密度を
飛躍的に増加させ得る半導体装置を提供することを目的
とするものである。

〔発明の画賛〕

本発明は、禁制帯の広いゲート電極側半導体、上記の例
ではＡｔＧａＡｓ層を通常の場合に比べ十分薄くシ、そ
の上に絶縁物を重ねることを特徴とする電界効果トラン
ジスタである。かかる構造によって、（１）ＡｔＧａＡ
ｓ層と絶縁膜厚の和は数百人〜２００ＯＡ程度であるた
めしきい値電圧は従来と比べて大きく変らない、（２）
ゲートが直接被着する部分が絶縁膜であるためゲート耐
圧が数倍程度まで増加する、（３）その結果へテロ界面
に誘起される２次元電子ガス層のシート＃度は従来の数
倍程度に増加する、（４）ソースとゲート間を流れるも
れ電流をなくすことができる等の特徴を有している。

絶縁物、Ａｔ、ＧａＡＳおよびＧａＡｌ１からなるヘテ
ロ構造電界トランジスタの場合には、ＧａＡｓとＡｔ（
）ａＡｓとの伝導帯の界面での差が約０．３ｅＶであシ
、絶縁物の禁制帯幅が半導体に比べ数倍も大きいので、
ゲート耐圧は充分大きくとれる。又、ＡｔＧａＡｓ層は
充分薄く、不純物を添加してないので、ゲート電圧をか
けない状態ではチャンネルが形成されない。第３図にこ
の場合のバンド構造図を示す。３１は電極部、３２は絶
縁膜、３４はＡｔＧａＡ、８層、３３は絶縁膜とＡｔＧ
ａＡＳ層の界面に存在する界面準位、３５はＧａＡｓ層
でＥ　Ｆはフェルミレベルを示している。第２図の場合
、ノーマリオフ状態でアシ、ゲートに正の電圧をかける
ととＫよってチャンネルが形成される。すなわちエンハ
ンスメント型のトランジスタとなる。

集積回路を作製する場合には、ゲート電圧をかけないと
きにチャンネルがすでに形成されている場合、すなわち
ディプレッション型のトランジスタが必要になる。しか
しこの場合も、上記の問題は容易に解決される。すなわ
ち、エンハンスメント型の本発明トランジス？を複数個
作成する過程で必要なトランジスタにのみ例ではイオン
打込み法において不純物全導入し、ポテンシャル形状を
変化させて、ゲートの閾値を変えるか、必要ならばノー
マリオンになるまで不純物濃度を上げてディプレーショ
ン型のトランジスタにすればよい。

この際、イオン打込みによって形成される格子欠陥の影
響、不純物そのものによる担体の散乱確率の増大を防ぐ
ために、イオンの平均飛程かへテロ界面より、３００Å
以上離してイオン打込みを行うことが肝要である。イオ
ン打込みは不純物量を精度よく制御するため、閾値の制
御によく利用されている技術であり、従って従来のエツ
チング法よりもはるかに精度よく、シかも特性のバラツ
キを少なくすることが可能である。

一方絶縁膜をＡｔＧａＡＳ層の上に被着させたため、チ
ャンネル層に蓄積させうる担体濃度は数倍増加し、トラ
ンジスタとしての動作特性である論理振幅を大きくとれ
るようになった。

〔発明の実施例〕

実施例１ 第４図（ａ）〜（Ｃ）に本発明の一実施例の主要工程を
示す。半絶縁性ＧａＡ！１基板４０上に、有機金属熱分
解法を用いて、不純物を故意には添加しない高純度Ｇａ
Ａｓ層４１約１μｍ（通常５０００人〜２．０μｍ程度
としている。）を基板温度６７０ｃにて成長したのち、
ＡｔとＱａとの組成比が約０．３二０．７になるＡｔＧ
ａＡ、ｓ層４２を２００人（大略２００〜６００人の範
囲で選択している。）成長させる。いずれの層にも不純
物は特に添加しないが、ＧａＡＳ層４１中でのドナー濃
度は約０．５×１０”ｍ−８であった。次に４２の」二
にＡｔｅ４００人（大略４００人〜８００Ａ）成長させ
ＡＧＷ溶液（グリコーセと水の混合液）中で通常の陽極
酸化法を用いてＡｔｚＯａ膜にした。

上記層上に、ゲート電極４Ｂどなる金属、例えばＴｉ：
Ｐｔ：Ａｕ約約２用 金属電極をイオン打込みの際のマスクとして、セルファ
ライン的にｆ３＋イオン４　５ｅ７ｏＫｅｖで２　Ｘ　
１　’Ｏ　”　ｃｒｎ−”打込む。イオン打込みによ多
発生した格子欠陥を除去し、イオンを活性化させるため
に、７５０Ｃ，３０分間のアニールを行なった。

第４図（１））に４４として示したのがこの不純物領域
である。イオンの活性化率金高めるためには８５０Ｃの
高温でアニールする方が望ましいが、ＡｔＧａＡｓ，　
ＧａＡｓ界面のボケを防ぎ、また不純物の拡散を防ぐた
めに上記の温度でアニールを行なっている。

なお、上記ドナー不純物としてＦｉ８ｉの外にＧ’　ｅ
　＋　８　”　＋　Ｔ　ｅ　ｈ　’　Ｓ　ｅ　ｔ　８等
を用いることが出来る。大略１０１３〜１０１４ｃｒｎ
−３の程度をイオン打込みする不純物濃度はキャリアを
どの程度生ぜしめるか、即ち装置の要求される特性に応
じて設定される。イオン打込みのエネルギーは打込み元
素に応じて異なるが、５０〜２００ＫｅＶｇ度の範囲を
使用する。・ 次にイオン打込み層とつながって、ソース５９およびド
レイン電極領域６０を、通常の合金法にて形成し、さら
に電極金属Ａｔ４９，５０を形成して、電界効果トラン
ジスタを作成した。なお、６１は界面に誘起されたキャ
リアを“示している。

（９） なお、゛ソースおよびドレイン領域の形成は、たとえば
ＡＬＩ−Ｇｅ合金（２０００Ａ　）　−Ｎ　ｉ　（　１
００Ａ）−Ａｕ−Ｇｅ合金（　３０００人）を所定部分
に積層し、■Ｉ雪中、４００Ｃ１５分程度加熱すること
によって形成される。

このようにして作成したトランジスタは、ＡｔＧａＡｓ
中に２　Ｘ　１　０”　ｃｍ−”　８にドナーを添加し
て作成した従来型のへテロ接合電界効果トランジスタに
比して、移動度で約１．５倍、相互コンダクタンスでは
約３倍の性能かえられた。

なお％　Ａ　Ｉ　Ｇ　ａ　Ａ．　ｓよりも化学的に安定
なＱ’ａＡｓ’ｅＡｔＧａＡｓ上にわずかに成長させる
ことも、トランジスタ作成効率を増加せしめることに有
効であることは、従来法と同じである。厚さとしては３
００λ〜２０００人程度である。

実施例２ ウェハー上に集積回路全作った例を述べる。この実施例
での基本となる構成は、′エンハンスメント型とディレ
ーション型の電界効果トランジスタの対である。

（１０） まず、実施例１と同様に半絶縁性Ｑａ７１Ｓ基板４０上
に、分子線エピタキシー法（ＭＢＥ）ｉ用いて、不純物
を故意には添加しない高純度ＧａＡＳ層４１を約１　ｉ
ｔ　ｍｘ　Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ層４２を２０ＯＡ成
長させ、更にプラズマＣＶＤ法により５ｎＨｔの分解に
よる非晶質５ｉ（ａ−８ｉ）４２”＆４００人成長させ
る。次いでトランジスタとなるベキ領域のうち、デグレ
ーション型のトランジスタとなるべき領域へ、Ｓｉイオ
ン４６を７０　Ｋ　ｅ　Ｖで２×１０”　ｃｍ−３打込
む。この場合、Ｇ　ａ　ＡｔＡ　３層４２のみにイオン
打込みするのがより好ましいことは前述した通りである
。その後、ゲート電極４８゜５２を形成したのち、これ
をマスクとして領域４４．５３に２回目のイオン打込み
を実施例１と同一の条件で行い、同様のアニールによっ
て不純物を活性化することにより、エンハンスメン）Ｗ
とデプレーション型のトランジスタのソース、ドレイン
部を同時に作成することができた。

ナオ、上記ドナー不純物としてはＢｔの外にＱｅ、９ｎ
、’ｌ’ｅ、８ｅｌ　Ｓ等を用いることが出（１１） 来ることは実施例１と同様である。

又、ソースおよびドレイン領域５８，５９゜６０の形成
は、たとえばＡｕ−Ｇｅ合金（２０００人）−Ｎｉ（１
００人）−Ａｕ−Ｇｅ合金（３０００人）を所定部分に
積層し、■２中、４００ｃ、５分程度加熱することによ
って行う。

以上の実施例ではＱａＡｓ−ＧａＡｓＳｂで構成した半
導体装置に関して説明し７１ｃが、他のへテロ接合を構
成する材料も適当である。たとえば、ＡｔｙＧａｚ−ｙ
Ａｓ−ＡｔｘＧａｔ−ｘＡｓ＋　Ｇ　ａ　Ａ　ｓ　−Ａ
ｔＧａＡｓＰ、　Ｉ　ｎ　Ｐ　−ＩｎＧａＡａＰ、　Ｉ
ｎＰ−ＩｎＧａＡｓ。

ＩｎＡｓ−ＧａＡｓＳｂ等である。

又絶縁膜についても８１３　Ｎ４　、８１０ｘ　等が可
能である。

〔発明の効果〕

本発明をとりまとめると次の通シである。

１、第１の半導体層と第２の半導体層とかへテロ接合を
形成して配され、第１の半導体層の禁止帯幅は第２の半
導体層のそれよう小さくなっており、第２の半導体層の
上に絶縁層を有してお（１２） シ、第１の半導体層と電子的に接続された少なくとも一
対の電極と、前記へテロ接合近傍に生ずるキャリアの制
御手段とを少なくとも有する半導体装置において、前記
第１の半導体層はゲート電極下にはドナー又はアクセプ
タとなる不純物に、　１０１５ｃｍ−”以下しか含まず
、且ソース領域、ドレイン領域、又はソースおよびドレ
インに隣接する領域には当該不純物を１０”　ａｎ−”
以上合有することを特徴とするものである。

導入した不純物に基因してヘテロ接合近傍の不純物領域
に対応してキャリアが生ずる。キャリア発生の基本原理
は第１図に示したものと同様である。

λ　第１の半導体層と第２の半導体層とかへテロ接合を
形成して配され、第１の半導体層の禁止帯幅は第２の半
導体層のそれよ）小さくなっており、第２の半導体層の
上に絶縁層を有しておシ、第１の半導体層と電子的に接
続された少なくとも一対の電極と、前記へテロ接合近傍
に生ずるキャリアの制御手段とを少なくとも有する（１
３） 半導体装置において、少なくとも前記第１の半導体層（
又は第１および第２の半導体層の双方）の少なくともゲ
ート直下部分金倉む領域に不純物ｋ　１０１ａａｎ−”
以上導入することを特徴とする。

導入した不純物に基因してヘテロ接合近傍に不純物領域
に対応してキャリアが生ずる。

また、第１項で述べた如き技術を併用、即ちソース領域
、ドレイン領域、又はソースおよびドレインに隣接する
領域に当該不純物１１９１１１ｃｒＩＫ−ｓ以上含有せ
しめるのが良−０３、前記の半導体装置両者を集積回路
の要素となすことが可能である。

４、そして、集積化するに当って前記第１項と第２項に
記した半導体装置の各々全配し、第１項の装置をノーマ
リオフ、第２項の装置をノーマリオンのトランジスタと
して動作させることができる。

５、前述のドナー或いはアクセプタとなる不純物の導入
はイオン打込み法に依るのが良い。そして特に第２項に
記したゲート１■下部分金含む領（１４） 域に不純物を導入するに際し、イオンの平均飛程が、半
導体へテロ接合部よりデート側にバッファ層を残して、
たとえば３００Å以上離れるようなイオン打込みを行な
うのが良い。

【図面の簡単な説明】

第１図は従来型へテロ構造型電界効果トランジスタのエ
ネルギーダイヤグラム、第２図は従来のセルファライン
型へテロ構造電界効果トランジスタを示す図、第３図は
本発明に係わるトランジスタのエネルギーダイヤグラム
、第４図（ａ）〜（Ｃ）　ｆｄ　本発明による電界効果
トランジスタの製造工程を示す装置断面図、第５図（ａ
）〜（ｄ）は本発明による集積回路を構成する場合の製
造工程を示す装置断面図である。 ４０・・・半絶縁性（）ａＡＳ基板、４１・・・ＧａＡ
Ｓ　エピタキシャル層、４２・・・Ａ　ｔＧａＡＳエピ
タキシャル層、４３・・・絶縁層、４６・・・１回目の
イオン打込みで導入したＳｉ不純物、５８．５９．６０
・・・ソースおよびドレイン領域、４４．５３・・・２
回目のイオン打込みで導入したｓｉ、４８．５２・・・
ゲート電極、（１５） ４９．５０．５１・・・ソース・ドレイン金属、６１（
１６） 第　１　図 ＹＪ　Ｚ　図 Ａ ３９３− 第　３　図 亮　４１２１ ｖＪＳ　図 第１頁の続き ０発　明　者　白木端室 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　高橋進 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　丸山瑛− 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　小橋隆裕 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

【特許請求の範囲】
1. １、能動部の伝導型ｋｎ型とするものについては電子親
   和力Ｘの大なる第１の半導体（Ｘｌ　）と小なる半導体
   （Ｘ３）の、能動部の伝導型ヲｐ型とするものについて
   は電子親和力Ｘと禁制帯幅Ｅ８の和の小なる第１の半導
   体（ｘｔ十Ｅｇｔ）と大なる半導体（Ｘｌ　＋Ｆｒｇ　
   １）の界面に生じるチャネルに接続された複数ケの第１
   の電極と、第２の半導体の上に設けられた絶縁性膜と、
   それに重ねて設けられ、チャネルの電子状態を制御する
   ための第２の制御用電極と金少なくとも有する電界効果
   トランジスタにおいて、第１および第２の半導体層の成
   長時にはＩ　Ｘ　１０”　ｃｍ−”以上のドーピングを
   行なわないことを特徴とする半導体装置。