JPH0445544A - 電界効果トランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタ（Ｆｉｅｌｄ　Ｅｆｆ
ｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　；　Ｆ　Ｅ　Ｔ　）お
よびその製造技術に関し、特にＦＥＴの短チヤネル効果
の抑制に適用して有効な技術に関するものである。

〔従来の技術〕

ＦＥＴの短チヤネル効果を抑制する従来方法の一つに、
特開昭６０−２７１７３号公報に記載された技術がある
。上記従来技術は、ゲート領域の能動層下に前記能動層
とは異なる導電形の不純物層を形成し、上記不純物層を
導電キャリヤの障壁とすることによって、短チヤネル効
果の一つの原因であるソース、ドレイン間を流れる基板
漏れ電流を抑制しようとするものである。

また、ＦＥＴの短チヤネル効果を抑制する他の方法とし
て、１９８５年、アイ・イー・イー・イ−トランザクシ
ョン　オン　エレクトロン　デバイシズ、イー　デ４−
３２　（ＩＥＥＢ、Ｔｒａｎｓ、Ｅｌｅｃｔｒｏｎ　Ｄ
ｅｖｉｃｅｓ、ＥＤ３２）　Ｐ　２３１４〜Ｆ　２３１
８に記載された技術がある。上記従来技術は、ゲート電
極の上部を覆う絶縁膜の応力によって、半導体基板内に
短チヤネル効果の原因となっている電荷とは異なる符号
の電荷を発生させ、短チヤネル効果によるしきい電圧の
変動を相殺しようとするものである。

〔発明が解決しようとする課題〕

本発明者の検討によれば、ＦＥＴの短チヤネル効果の抑
制を目的とする前記従来方法には、下記のような問題が
ある。

まず、ゲート領域の能動層下に前記能動層とは異なる導
電形の不純物層を形成する第一の方法は、上記不純物領
域の不純物濃度をＦＥＴのゲート長に依らず一定にして
いるため、短チヤネル効果のもう一つの原因であるソー
スおよびドレインからの不純物の横方向拡散についての
配慮がなされていない。すなわち、短チヤネル効果の原
因には、ソース、ドレイン間を流れる基板漏れ電流の他
に、第二の原因としてソースおよびドレインからの不純
物の横方向拡散があり、短ゲートのＦＥＴではこの横方
向拡散によって能動層の不純物濃度が高くなり、しきい
電圧が変動してしまう。そのため、上記従来技術におい
て特に能動層下の不純物領域が空乏層化するような場合
は、上記第二の原因によるしきい電圧の変動のみならず
、第一の原因によるしきい電圧の変動も抑制できないと
いう欠点がある。

他方、絶縁膜の応力によって、半導体基板内に短チヤネ
ル効果の原因となっている電荷とは異なる符号の電荷を
発生させる第二の方法は、応力の効果が半導体結晶に対
するＦＥＴの方向によって異なること、また応力の大き
さが絶縁膜の種類、形成条件、熱処理条件等によって異
なることから、応力の制御が極めて難しいという欠点が
ある。さらに、半導体基板に強い応力を加える上記方法
は、基板内に欠陥を発生させるため、ＦＥＴの性能を省
化させるという欠点がある。

本発明は、上記した問題点に着目してなされたものであ
り、その目的は、短ゲー）ＦＥＴの短チヤネル効果を有
効に抑制することのできる技術を提供することにある。

本発明の他の目的は、ＦＥＴのゲート長に一依存してそ
のしきい電圧を変化させることにより、同一半導体基板
上にエンハンスメント形トランジスタとディプレション
形トランジスタとを形成することのできる技術を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単にｔ！胡すれば、次のとおりである。

本願の一発明は、ソース、ドレインを構成する一対の半
導体領域に挟まれた能動層の下方に前記能動層とは異な
る導電形の不純物層を設け、前記不純物層の不純物濃度
をゲート長に依存して異なるようにしたＦＥＴである。

〔作用〕

例えばドナー濃度がＮ１．厚さがａの能動層を有するＭ
　Ｅ　Ｓ　（ＭＥｔａｌ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
）　　Ｆ　Ｅ　Ｔのしきい電圧（Ｖｔｈ−）は、 Ｖｔｈｏ＝　Ｖｂ＋　　Ｑ　Ｎ＋　ａ２／　２　ｔ　ｔ
６で与えられる。ここで、ｖ　ｂ　ｔはショットキ障壁
電圧、ｑは集電荷量、には半導体基板の比誘電率、ε。

は真空の誘電率である。

いま、上記能動層の下にアクセプタ濃度がＮ。

の不純物層を形成すると、Ｎａ＞＞Ｎ、である時のしき
い電圧〔ｖｔｈ〕は、近似的に となる。すなわち、ｐｎ接合中に空乏層が広がるため、
しきい電圧が正方向にシフトする。ここで、φｂｉはｐ
ｎ接合の拡散電位、Ｖ　Ｂ　Ｓは基板バイアス電圧であ
る。

また、アクセプタとなる不純物をゲート端からＬ、だけ
離れた位置から拡散させると、ゲート端からの距離がｙ
１深さＸの位置におけるゲート下のアクセプタ濃度は、 Ｎ、　＝ となる。ここで、Ｑ、は不純物の表面濃度、Ｄは拡散係
数、ｔは拡散時間、Ｌ、はゲート長である。

これによれば、不純物をゲートの両端から拡散させると
、ゲート長し、が拡散長２、日子ミーよりも小さいＦＥ
Ｔのアクセプタ濃度Ｎ、は、ゲート長が拡散長よりも大
きいＦＥＴのそれよりも大きくなる。すなわち、不純物
層の効果により、ＦＥＴのゲート長が短くなる程しきい
電圧が正にシフトする。そこで、第９図に示すように、
上記正のシフト量ａが通常の短チヤネル効果によって生
じる負のシフト量Ｃと相殺するように不純物の拡散条件
、すなわち不純物濃度、熱処理温度、熱処理時間等を調
整することにより、短ゲー）ＦＥＴのしきい電圧の変動
が抑制される（ｂ）ので、短ゲートＦＥＴの短チヤネル
効果を有効に抑制することが可能となる。

また、上記不純物層は、しきい電圧を正にシフトさせる
作用のみならず、ｐｎ接合の拡散電位によって能動層か
ら基板へのキャリヤの注入を防止する作用もあり、短ゲ
ートのＦＥＴはどアクセプタ濃度を高めることでその作
用を高めることができるので、この点からも短チヤネル
効果を有効に抑制することができる。

また、上記した不純物層における不純物濃度のゲート長
依存性が増幅されるように不純物の拡散条件を調整する
ことにより、ゲート長に依ってしきい電圧が異なるＦＥ
Ｔを製造することができるので、エンハンスメント形Ｆ
ＥＴとディプレション形ＦＥＴとを同一基板上に形成す
ることができる。

以下、実施例により本発明を説明する。

〔実施例１〕 本実施例１によるＭＥＳＦＥＴの製造方法を第１図〜第
５図に従って説明する。

まず第１図に示すように、ＧａＡｓ　　（ガリウムヒ素
）からなる半絶縁性半導体基板１の主面のホトレジスト
マスク２によって周囲を囲まれた粘性領域にｎ形能助層
３およびｐ形不鈍物層４を形成する。ｎ形能助層３ふよ
びｐ形不鈍物層４を形成するには、まずイオン注入法を
用いて５ｉ（ｎ彫工鈍物）およびＭｇ　（ｐ彫工鈍物）
を順次基板１に導入する。Ｓｉは、加速エネルギー５Ｑ
ｋｅＶ。

ドーズ量１　ｘ　ｌ　Ｑ　ｌ　３　（：ＩＤ−２程度、
Ｍｇは、加速エネルギー２ＱＱｋ、ｅＶ、ドーズ量２　
Ｘ　Ｉ　Ｑ　Ｉ　３０−２程度でそれぞれ導入する。続
いて、活性領域の表面をキャップ膜５　　（ＣＶＤ法を
用いて堆積した酸化珪素膜）で覆い、８００℃の水素ガ
ス雰囲気中で基板１を１５分間熱処理して上記不純物を
活性化する。

次に、上記キャップ膜５をエツチングで除去した後、第
２図に示すように、スパッタリング法またはＣＶＤ法を
用いて基板１の全面に堆積したＷＳｉ膜をホトレジスト
マスクを用いたドライエツチングでパターニングするこ
とにより、ゲート６を形成する。ここで、同図に示す二
つのゲート６のうち、一方（左側）のゲート長は０．５
μｍであり、もう一方（右側）のゲート長は５．５μｍ
である。

次に、第３図に示すように、ＣＶＤ法を用いて基板１の
全面に堆積した酸化珪素膜を反応性イオンエツチングで
加工して、ゲート６の側壁にサイドウオールスペーサ７
ａを、また活性領域の平坦部に薄い酸化珪素膜７ｂをそ
れぞれ形成した後、イオン注入法を用いて基板１にＳｉ
を導入し、ホトレジストマスク２を除去した後、プラズ
マ窒化珪素のキャップ膜を被着して８００℃で基板１を
１５分間熱処理するか、あるいはアルシン中でキャップ
レスの熱処理を行って上記Ｓｉを活性化する。上記Ｓ１
は、加速エネルギー７５ｋｅＶ、ドーズ量４　Ｘ　１０
Ｉ３ａｍ−”程度で導入する。これにより、ＭＥＳＦＥ
Ｔのソース、ドレインを構成するｎ゛形半導体領域８が
ゲート６０両側に自己整合で形成され、０．５μｍのゲ
ート長を存するＭＥＳＦＥＴＱ、および５．５μｍのゲ
ート長を有するＭＥＳＦＥＴＱ、が略完成する。

次に、第４図に示すように、再びホトレジストマスク２
を形成してイオン注入法を用いて基板１にＢｅ（ｐ形石
鈍物）を導入する。上記Ｂｅは、加速エネルギー５０ｋ
ｅＶ、ドーズ量２Ｘ１０”ｃｍ−”程度で導入する。次
に、ホトレジストマスク２をエツチングで除去し、続い
て６００℃で基板１を１０分間熱処理して上記Ｂｅを基
板１内に拡散させることにより、ｎ形能助層３の下方に
ｐ彫工鈍物層９を形成する。上記Ｂｅはゲート６の両端
部からｎ形能助層３の下方に拡散するため、上記ｐ彫工
鈍物層９のＢｅ濃度は、ＭＥＳＦＥＴのゲート長に依存
し、ゲート長が短い程高くなる。

すなわち、０．５μｍのゲート長を有するＭＥＳＦＥＴ
Ｑ、　のｐ彫工鈍物層９におけるＢｅ１度は、第６図（
ａ）に示すように高くなり、５，５μｍのゲート長を有
するＭＥＳＦＥＴＱ２　のｐ彫工鈍物層９におけるＢｅ
ｆｉ度は、同図（ｂ）に示すように低くなる。なお、上
記第６図（ａ）は、ＭＥＳＦＥＴＱ、　　のｐ彫工鈍物
層９のゲート長方向に沿ったＢｅ濃度分布を、また同図
（ｂ）は、ＭＥＳＦＥＴＱ２　のｐ彫工鈍物層９におけ
るＢｅ濃度分布をそれぞれ示している。この時のＢｅの
拡散長は０．４６μｍであり、１μｍ以下のゲート長を
存するＭＥＳＦＥＴに生じる短チヤネル効果を抑制する
のに最適な値となっている。

このように、ゲート長の短いＭＥＳＦＥＴＱのｐ彫工鈍
物層９の不純物濃度をゲート長の長いＭＥＳＦＥＴＱ、
のｐ彫工鈍物層９の不純物濃度よりも高くすることによ
り、ＭＥＳＦＥＴＱ、　　のしきい電圧が正にシフトし
、そのシフト量と通常の短チヤネル効果によって生じる
負のソフト量とが相殺し合うため、ゲート長の短いＭＥ
ＳＦＥＴＱｌ　の短チヤネル効果を有効に抑制すること
ができる。

その後、第５図に示すように、ＭＥＳＦＥＴＱｌ、Ｑ２
　のソース、ドレインを構成するそれぞれのｎ゛形半導
体領域８上にオーミック電極１０を形成することにより
、ＭＥ　Ｓ　Ｆ　ＥＴＱ、、　Ｑ、が完成する。

〔実施例２〕 本実施例２では、前記ｐ彫工鈍物層９の不純物濃度のゲ
ート長依存性をさらに増幅するため、Ｂｅを加速エネル
ギー５０ｋｅＶ、ドーズ量ｌＸｌ０１２　ｃ１１’−２
程度で基板１に導入した後、７００℃で基板１を１５分
間熱処理して上記Ｂｅを基板１内に拡散させる。第７図
は、上記拡散条件でｐ彫工鈍物層９を形成した時のゲー
ト長としきい電圧との関係を示している。同図によれば
、５．５μｍのゲート長を有するＭＥＳＦＥＴＱｚのし
きい電圧Ｉｔ　−０，８Ｖ　１．：なるため、ＭＥＳＦ
ＥＴＱ、Ｉｔデイブレジョン形のＦＥＴとなる。一方、
０．５μｍのゲート長を有するＭＥＳＦＥＴＱ、のしき
い電圧は０，２Ｖとなるため、ＭＥＳＦＥＴＱ、　はエ
ンハンスメント形のＦＥＴとなる。第８図は、上記デイ
ブレジョン形ＭＥ　Ｓ　Ｆ　ＥＴＱｓ　　とエンハンス
メント形ＭＥＳＦＥＴＱ、　　とを結線して構成したＥ
／Ｄ形インバータである。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発胡は、前記実施例１．２に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。

前記実施例では、ゲートを形成する工程に先立って、基
板の活性領域にｎ形能助層およびｐ彫工鈍物層を形成し
たが、上記ｐ彫工鈍物層は、ゲート形成後に形成される
ｐ彫工鈍物層と異なり、その不純物濃度がゲート長に依
存しないので、必ずしも形成する必要はない。

前記実施例では、ゲート形成後に形成されるｐ彫工鈍物
層の不純物にＢｅを用いたが、これに限定されるもので
はなく、Ｃ，Ｍｇ、Ａｕ、Ｍｎなどを用いることもでき
る。

前記実施例では、イオン注入法を用いて基板に不純物を
導入したが、これに限定されるものではなく、拡散法を
用いて不純物を導入することもできる。

前記実施例では、基板に導入したＳｌを熱処理してｎ゛
形半導体領域（ソース、ドレイン）を形成した後、基板
にＢｅを導入し、次いでこのＢｅを熱処理してこれを基
板内に拡散させることによってｐ彫工鈍物層を形成した
が、不純物層および熱処理条件を適当に選ぶことにより
、ｎ゛形半導体領域を形成するための熱処理とｐ彫工鈍
物層を形成するための熱処理とを同時に行ってもよい。

前記実施例では、ＧａＡｓからなる半絶縁性半導体基板
を用いたが、これに限定されるものではなく、ＩｎＧａ
Ａｓ、ＩｎＧａＡｓＳ　ＩｎＧａＡｓＰ等の化合物半導
体基板を用いることもでき、また不純物層および熱処理
条件を適当に選ぶことにより、８１基板やＧｅ基板を用
いることもできる。

前記実施例では、ＭＥＳＦＥＴに適用した場合について
説明したが、これに限定されるものではなく、接合形（
Ｊｕｎｃｔｉｏｎ）　Ｆ　Ｅ　Ｔ、ヘテロ接合形ＦＥ　
Ｔ、　Ｍ　ＯＳ　（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ）　　Ｆ　ＥＴ等の各種ＦＥＴに適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

ソース、ドレインを構成する一対の半導体領域に挟まれ
た能動層の下方に前記能動層とは異なる導電形の不純物
層を設け、前記不純物層の不純物濃度をゲート長に依存
して異なるようにした本発明によれば、短ゲー）ＦＥＴ
のしきい電圧を正にシフトさせることができるので、短
チヤネル効果によって生じるしきい電圧の負のンフトが
相殺される結果、短ゲー）ＦＥＴの短チヤネル効果が有
効に抑制される。

また、前記不純物層における不純物濃度のゲート長依存
性が増幅されるように不純物の拡散条件を調整すること
により、エンハンスメント形ＦＥＴとデイブレジョン形
ＦＥＴとを同一基板上に形成することができる。

【図面の簡単な説明】

第１図乃至第５図は、本発明の一実施例である電界効果
トランジスタの製造方法をそれぞれ示す半導体基板の断
面図、 第６図（ａ）、（ｂ）は、ゲート長が異なる二つの電界
効果トランジスタのそれぞれに形成された不純物層のゲ
ート長方向に沿った不純物濃度分布を示す図、 第７図は、第１図乃至第５図に示す製造方法で得られた
電界効果トランジスタのゲート長としきい電圧との関係
を示す図、 第８図は、本発明の電界効果トランジスタによって構成
されたＥ／Ｄ形インバータの等価回路図、第９図は、本
発明による電界効果トランジスタのゲート長としきい電
圧との関係を示す図である。 １・・・半絶縁性半導体基板、２・・・ホトレジストマ
スク、３・・・ｎ形能助層、４．９・・・ｐ彫工鈍物層
、５・・・キャップ膜、６・・・ゲート、７ａ・・・サ
イドウオールスペーサ、７ｂ・・・酸化珪素膜、８・・
・ｎ゛形半導体領域、１０・・・オーミック電極。 第６ 図 位置 位置

Claims (1)

1. 【特許請求の範囲】 １、ソース、ドレインを構成する一対の半導体領域に挟
   まれた能動層の下方に前記能動層とは異なる導電形の不
   純物層を設けた電界効果トランジスタであって、前記不
   純物層の不純物濃度がトランジスタのゲート長に依存し
   て異なることを特徴とする電界効果トランジスタ。 ２、ゲート端部から不純物を拡散させることによって、
   前記不純物層を形成することを特徴とする請求項１記載
   の電界効果トランジスタの製造方法。 ３、ソース、ドレインを構成する一対の半導体領域に挟
   まれた能動層の下方に前記能動層とは異なる導電形の不
   純物層を設けた電界効果トランジスタの製造方法であっ
   て、前記不純物層の不純物濃度をトランジスタのゲート
   長に依存して異ならしめることによって、同一半導体基
   板上にエンハンスメント形トランジスタとディプレショ
   ン形トランジスタとを形成することを特徴とする電界効
   果トランジスタの製造方法。