JPS61114583A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特にチャネル領域及びその近傍の
半導体基体における応力集中が防止された半導体装置に
関する。

マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）半導
体装置であって、バイポーラ−トランジスタ素子及びＭ
ＯＳ電界効果トランジスタ素子による集積回路装置が大
きい進展を見せている。

更にシリコンの物性に基づく限界を超える動作速度の向
上などを実現するために、キャリアの移動度がシリコン
より温かに大きい砒化ガリウム（ＧａＡｓ）などの化合
物半導体を用いる半導体装置が開発されている。

化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しており、この素子による集積回路装置の実
用化への努力が重ねられている。

〔従来の技術〕

ショットキバリア形電界効果トランジスタ（以下ＭＩＥ
Ｓ　ＰＥＴと略称する）は現在化合物半導体、特にＧａ
Ａｓを半導体材料とする例が多いが、その構造の−例を
第３図の模式側断面図に示す。

図に示す従来例においては、半絶縁性ＧａＡｓ基板１１
に、例えばイオン注入法によって或いは不純物をドープ
したＧａＡｓエピタキシャル成長層によって、ｎ形チャ
ネル層１２が形成され、このｎ形チャネル層１２上にシ
ョットキ接触するゲート電極１３が配設される。

このゲート電極１３をマスクとするイオン注入法によっ
て不純物が導入されて、ｎ形チャネル層１２より高不純
物濃度のヤ形ソース及びドレイン領域１４が形成され、
絶縁膜１５が被着されて、♂形ソース及びドレイン領域
１４にオーミック接触するソース及びドレイン電極１６
が配設される。

この様にゲート電極１３をマスクとしてイオン注入を行
うセルフアライメント法は、ゲート電極１３の端面とソ
ース及びドレイ゛ン高不純物濃度領域１４の界面とを整
合させることを目的としている。この不純物を活性化す
る熱処理の際に、ゲート電極１３とチャネル層１２を構
成する半導体基体との間のショットキ接触を破壊しない
ために、ゲート電極１３は高融点金属あるいはそのシリ
サイドで形成される。

この従来例の構造のＭＥＳ　ＦＥＴ素子の微細化が進め
られそのゲート長が短縮されるに伴って、ゲート闇値電
圧などの特性の期待される値からの変動幅が次第に大き
くなり、かつこの変動はＧａＡｓ半導体基体の晶帯軸に
対するゲートの方向によって異なることが知られている
が、最近絶縁膜１５の厚さがこのゲート闇値電圧などの
変動に関係することが注目されている。

この絶縁膜】５によるゲート闇値電圧変動の原因として
、ＭＥＳ　ＦＥＴ素子の半導体基体に接して設けられる
ゲート電極１３、絶縁膜１５などが半導体基体に及ぼす
応力によって化合物半導体基体に圧電分極を生ずるが、
この応力がゲート電極１３と絶縁膜１５との界面近傍に
特に集中し、チャネル層１２におけるキャリアの分布が
顕著に変化してショットキ空乏層が伸縮するために、ゲ
ート闇値電圧が変動すると考えられている。

（例えばＰ、Ｍ、Ａｓｂｅｃｋ　ｅｔ　ａｌ、；　ＩＥ
ＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓｏｎ　　Ｅｌｅｃｔｒ
ｏｎ　　Ｄｅｖｉｃｅｓ、Ｖｏｌ、ＥＤ−３１，Ｎｏ　
　１０．　　　Ｏｃｔ。

１９８４　　参照） 〔発明が解決しようとする問題点３ 以上説明したＭＥＳ　ＦＥＴ素子のゲート闇値電圧など
の特性変動は、これを用いる半導体回路の完全動作の妨
げとなり、化合物半導体集積回路装置の素子の微細化、
高集積化等の進歩を大きく制約する。

化合物半導体集積回路装置に対する期待を実現するため
に、この特性変動の問題を解決することが強く要望され
ている。

〔問題点を解決するための手段〕

前記問題点は、ゲート電極及びその近傍の半導体基体が
絶縁皮膜により平坦に被覆され、かつ該ゲート電極と該
絶縁皮膜とが同一厚さならば該半導体基体に及ぼす応力
が同等である材料よりなる本発明による半導体装置によ
り解決される。

〔作　用〕

本発明によれば、化合物半導体基体上のゲート電極と、
該電極近傍の半導体基体に接する絶縁膜とを、同一厚さ
ならば該半導体基体に及ぼす応力が同等である材料で形
成し、更に該電極とその上の該絶縁膜との合計厚さを、
該電極の近傍の該絶縁膜の厚さに等しくする、すなわち
ゲート電極及びその近傍の半導体基体を絶縁膜で平坦に
被覆する。

例えば前記ＭＥＳ　ＦＥＴ素子の闇値電圧等の特性はゲ
ート電極下のチャネル層の動作で定まるが、この構造に
より、半導体基体のゲート電極近傍この部分に加わる応
力が何れかの位置に集中することなく均一に分布する。

従って応力集中による強い圧電分極を生ぜず前記問題点
が解決される。

本発明の半導体装置を実現するためには前記の手段に適
合する材料を選択することが必要であるが、本願発明者
等は、例えば二酸化シリコン（Ｓｉ０２）と窒化シリコ
ン（ＳｉＪｎ）とでは応力が反対方向で、圧電分極が反
対の極性を示すこと。更に、ゲート電極にタングステン
シリサイド（ＷｓＳｉ：＋）などの高融点金属シリサイ
ドを用いた場合に、ゲート電極と同一厚さの絶縁皮膜と
が基板に与える応力を、シリコン窒化酸化物（ＳｉＮＸ
Ｏｙ）の組成ｘ、ｙを選択して等しくすることができ、
この組成のＳｉＮ。

Ｏｙが本発明の絶縁皮膜材料に適していることを見出し
ている。

〔実施例〕

以下本発明を実施例により具体的に説明する。

第１図はＧａＡｓ　ＭＥＳ　ＦＥＴにかかる本発明の実
施例を示す工程順模式側断面図である。

第１図（ａｌ参照 半絶縁性ＧａＡｓ基板１に、例えばＳｉをエネルギー５
９ｋｅＶで、ドーズ量０．９Ｘ１０”ａｍ−”程度にイ
オン注入し、基板１面上に窒化アルミニウム（ＡＩＮ）
等の保護膜（図示されない）を設けて、例えば温度８５
０℃、時間１０分間程度の活性化熱処理を行い、不純物
濃度が５〜６Ｘ１０１＆Ｃ１１−”程度のｎ形チャネル
層２を形成する。

スパッタ法等によりＧａＡｓ基板１面上に、Ｗ５Ｓｉ３
を厚さ例えば４００ｎｍ程度に被着し、これをパターニ
ングしてゲート電極３を形成する。本実施例ではゲート
長を約１−としている。

ゲート電極３をマスクとして、基板１に例えばＳｉをエ
ネルギー１７５ｋｅＶで、ドーズ量１．７ＸＩＯ”ｃｍ
−２程度にイオン注入し、例えば温度７５０℃、時間１
５分間程度の活性化熱処理を行い、不純物濃度がｌＸ１
０”ｃｍ−”程度の♂形ソース、ドレイン領域４を形成
する。

第１図（ｂｌ参照 例えばプラズマ化学気相成長方法により、モノシラン（
ＳｉＨ４）及び−酸化二窒素（ＮＺＯ）を原料ガスとし
、窒素（Ｎ２）をキャリアガスとして、シリコン窒化酸
化物（ＳｉＮ−Ｏｙ）膜５を厚さ例えば８００ｎｍ程度
に、基板１及びゲート電極３上に被着する。本実施例で
はゲート電極３にＷ５Ｓｉ３を用いているために、５ｉ
ＮｘＯｙ膜５の組成は、ｘ　＝０．６　、ｙ　＝１．５
としている。

次いで、５ｉＮＸＯｙ膜５上にレジ、ストを塗布し、厚
さがゲート電掘３のない位置で例えば８００冊程度で、
表面が平坦なレジスト膜６を設ける。

第１図（Ｃ）参照 例えば四弗化シリコン（ＳｉＦ４）に酸素（０□）を添
加して、レジスト膜６とＳｉＮ、０．膜５とについてエ
ツチング速度を等しくしたエツチング方法により、レジ
スト膜６とゲート電極３上の５ｉＮｘＯ，膜５の隆起し
た部分とをエツチングして、５ｉＮｘＯｙ膜５の表面を
平坦にする。

第１図（ｄｌ参照 前記例と同様なドライエツチング方法などにより、１形
ソース、ドレイン領域４上で５ｉＮＸＯｙ膜５に開口を
設け、例えば蒸着法により金ゲルマニウム／金（ＡｕＧ
ｅ／Ａｕ）などを用いて、ソース、ドレイン電極７を形
成する。

第２図は前記実施例に相当する構造でＳｉＮ、０ア膜５
の厚さを変更した試料と、絶縁膜に５ｉＯｚを用いた従
来例とについて、絶縁膜厚ｄｆとゲート闇値電圧■いと
の相関の例を示す。

まず絶縁膜に５ｉＯｚを用いた従来例においては、Ｇａ
Ａｓ基板の（１００）面上でゲート幅方向が（ＯＩＩ）
方向であるときには、曲線Ａに示す如く絶縁膜の形成に
よってゲート闇値電圧■いはプラス方向に変動し、ゲー
ト幅方向が（０１１）方向であるときには曲線Ｂに示す
如くゲート閾値電圧■いはマイナス方向に変動する。し
かも何れの方向についても、絶縁膜厚ｄ、が増加するに
伴って変動幅が増加している。これに対して絶縁膜に前
記５ｉＮＸＯ，を用いた場合には、曲線Ｃに示す如く、
前記２方向のゲート闇値電圧■いは絶縁膜厚ｄ、が増加
するに伴って相互に接近し、ゲート電極厚さく０．４μ
ｍ程度）以上では両者が一致し、かつ一定値となる。

この第２図は下記の様に解釈される。すなわち絶縁膜形
成前の半導体基体内にゲート電極の縁端近傍に集中する
応力が作用して、ゲート幅方向により極性が反対となる
圧電分極を生じ、ゲート闇値電圧ｖｔｈに差を生じてい
る。絶縁膜がＳｉＯ□である場合にはこの半導体基体内
の応力が膜厚の増加に伴って増大する。これに対して、
絶縁膜が適合する５ｉＮｘＯｙである場合には、絶縁膜
形成前の半導体基体内の応力集中が絶縁膜によって緩和
され、ゲート電極及びその近傍の半導体載体をこの絶縁
膜で平坦に被覆する状態に達すれば、応力の集中による
強い圧電分極が無くなり、ゲート闇値電圧■いはゲート
幅方向に無関係となる。

絶縁膜にＳｉＯ□を用いた従来例においては更に、ゲー
ト閾値電圧■いのウェハ内のばらつきが太き（、再現性
も乏しいのに対して、前記実施例ではウェハ内及びウェ
ハ間のばらつきも改善されている。

従って、本発明によればゲート闇値電圧■いを良（制御
することができ、またゲート幅方向を任意に組合せるこ
とが可能となり集積度の向上が容易となる。

なお上記実施例ではゲート電極材料として−Ｓｉを用い
ているがタングステン（Ｗ）でもよく、またモリブデン
（Ｍｏ）、チタン（Ｔｉ）、白金（Ｐ　ｔ）等の他の高
融点金属又はそのシリサイドでもよい。

以上の説明はＧａＡｓ　ＭＥＳ　ＦＥＴを対象としてお
り、闇値電圧■、制御の効果はセルフアライメント法を
用いて素子を微細化する場合に特に顕著に現れるが、ゲ
ート電極を金（Ａｕ）、アルミニウム（Ａｔ）等で形成
しセルフアライメント法を用いない場合にも本発明の効
果が得られる。

更にＧａＡｓ以外の化合物半導体材料を用い、或いは接
合形、ｉＸＳ形の電界効果トランジスタについても、本
発明の方法により同様の効果を得ることができる。

〔発明の効果〕

以上説明した如く本発明によれば、化合物半導体電界効
果トランジスタのゲート電極近傍の半導体基体の応力集
中を緩和して、その圧電分極による特性変動を抑制する
ことが可能となる。

これにより電界効果トランジスタの特性が改善され、か
つゲート方向が直交する配置が可能となって、化合物半
導体集積回路装置の実用化に大きい効果が得られる。

【図面の簡単な説明】

第１図はＭＥＳ　ＦＥＴにかかる本発明の実施例を示す
工程順模式側断面口、 第２図はゲート闇値電圧■いの例の比較図、第３図はＭ
ＥＳ　ＦＥＴの従来例を示す模式側断面図である。図に
おいて、 １は半絶縁性ＧａＡｓ基板、 ２はｎ形チャネル層、 ３はＷ、Ｓｔ、よりなるゲート電極、 ４はｎ十形ソース、ドレイン領域、 ５は５ｉＮｘＯ，膜、 ６はレジスト膜、 ７はソース、ドレイン電極を示す。 ＃ｌ　ｇ 第　２　図 茎３　＠ ／ダ　　　／Ｚ　　　　　／ダ 昭和５９年　特許願　第２３６０５７号２、発明の名称 半導体装置 ３、補正をする者 事件との関係　　特許出願人 住所　神奈川県用崎市中原区上小田中１０１５＃地（５
２２）名称　富　　士　　通　　株゛　式　　会　　社
４、代理人 住所　神奈川県用崎市中原区上小田中１０１５番地富　
　士　　通　　株　　式　　会　　社　　内５、補正命
令の日付 昭和６０年　２月２６日　（発送日） （１）本願明細書第４頁第２０行乃至第５頁第２行記載
の、「（例えば・・・参照）Ｊを下記の通り補正する。 「〔例えば、アスペック他［砒化ガリウム電界効果トラ
ンジスタにおける圧電分極効果と方向に依存する装置特
性におけるその役割Ｊ　　ＩＥＥＥ　　）ランスアクシ
ョンズ　オン　エレクトロン　デバイセスｕＤ−３１巻
第１０号　１９８４年１０月　１３７７−１３１１１０
頁。 （Ｐ、Ｍ、Ａｓｂｅｃｋ　ｅＬ　ａｌ、；“Ｐｉｅｚｏ
ｅｌｅｃｔｒｉｃ　Ｆ、ｆｆｅｃｔｓｉｎ　ＧａＡｓ　
ＦＥＴ’ｓ　ａｎｄ　Ｔｈａｉｒ　Ｒｏｌｅ　ｉｎ　０
ｒｉｅｎＬａｔｉｏｎ−１）ｅｐｅｎｄｅｎｔ　Ｄｅｖ
ｉｃｅ　ＣｈａｒａｃｔｅｒｉｓＬｉｃｓ”　ＩＥＥＥ
　ＴｒａｎｓａｃＬ＋ｏｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ
　Ｄｅｖｉｃｅｓ、　　Ｖｏｌ、　ＥＤ−３１，Ｎ。 １０、　Ｏｃｔ、　１９８４　　ｐｐ、１３７７−１３
８０）　　参照〕」−丁 ？ 手続補正書（蘭

Claims (1)

1. 【特許請求の範囲】 １、ゲート電極及びその近傍の半導体基体が絶縁皮膜に
   より平坦に被覆され、かつ該ゲート電極と該絶縁皮膜と
   が同一厚さならば該半導体基体に及ぼす応力が同等であ
   る材料よりなることを特徴とする半導体装置。 ２、前記ゲート電極が高融点金属または高融点金属シリ
   サイド、前記絶縁皮膜がシリコン窒化酸化物よりなるこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   。