JPS6327037A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6327037A JPS6327037A JP61170206A JP17020686A JPS6327037A JP S6327037 A JPS6327037 A JP S6327037A JP 61170206 A JP61170206 A JP 61170206A JP 17020686 A JP17020686 A JP 17020686A JP S6327037 A JPS6327037 A JP S6327037A
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- Japan
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- integrated circuit
- wiring
- layer
- resistance
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にＣＭＯ８素子
を用いたゲートアレイ半導体集積回路装置に関する。
を用いたゲートアレイ半導体集積回路装置に関する。
従来、ＣＭＯＳ素子を用いたゲートアレイ半導体集積回
路装置ではアルミ２層配線工程をカスタム工程において
行うが、共通下地工程においては、ゲート電極および静
電保護素子を除くと電極配線が他に無く、また第１の配
線工程は接合破壊対策のためアルミ・シリコン合金また
は多結晶シリコン・アルミの２層構造等が用いられてい
る。
路装置ではアルミ２層配線工程をカスタム工程において
行うが、共通下地工程においては、ゲート電極および静
電保護素子を除くと電極配線が他に無く、また第１の配
線工程は接合破壊対策のためアルミ・シリコン合金また
は多結晶シリコン・アルミの２層構造等が用いられてい
る。
すなわち、第４図はＣＭＯＳ素子を用いた従来のゲート
アレイ半導体集積回路装置の平面図であるが、第４図に
示すようにレイアウトの都合上、第１層アルミ配線１は
ゲート横方向に対して直角方向に、しかも拡散層２の中
央を通るように配線される。したがってコンタクト孔３
等が拡散層に対し充分にとれない場合、ソース、ドレイ
ンにチャンネル幅方向の寄生抵抗が入り、電流駆動能力
が設計値に比べて小さくなるという欠点を生じる。
アレイ半導体集積回路装置の平面図であるが、第４図に
示すようにレイアウトの都合上、第１層アルミ配線１は
ゲート横方向に対して直角方向に、しかも拡散層２の中
央を通るように配線される。したがってコンタクト孔３
等が拡散層に対し充分にとれない場合、ソース、ドレイ
ンにチャンネル幅方向の寄生抵抗が入り、電流駆動能力
が設計値に比べて小さくなるという欠点を生じる。
ここで４はスルー・ホール、５は第２層アルミ配線をそ
れぞれ示している。また、接合破壊防止を目的として用
いられるアルミ・シリコン合金または多結晶シリコン・
アルミ２層構造等ではコンタクト孔内にシリコンが析出
するので、コンタクト抵抗が大きいという欠点がある。
れぞれ示している。また、接合破壊防止を目的として用
いられるアルミ・シリコン合金または多結晶シリコン・
アルミ２層構造等ではコンタクト孔内にシリコンが析出
するので、コンタクト抵抗が大きいという欠点がある。
本発明の目的は、上記の状況に需み、コンタクト孔抵抗
を著しく低減せしめ得るＣＭＯＳ素子を用いたゲート・
アレイ構成の半導体集積回路装置を提供することである
。
を著しく低減せしめ得るＣＭＯＳ素子を用いたゲート・
アレイ構成の半導体集積回路装置を提供することである
。
本発明の半導体集積回路装置は、相補型絶縁ゲート電界
効果型トランジスタ素子（ＣＭＯＳ素子）を用いたゲー
トアレイ装置であって、前記ゲートアレイ装置の共通下
地配線としてタングステン（Ｗ）、モリブデン（Ｍｏ）
、チタン（Ｔｉ）等の高融点金属またはその珪化合物等
の化合物膜からなる第１の電極配線が２層以上のアルミ
配線下に形成されていることを含む。
効果型トランジスタ素子（ＣＭＯＳ素子）を用いたゲー
トアレイ装置であって、前記ゲートアレイ装置の共通下
地配線としてタングステン（Ｗ）、モリブデン（Ｍｏ）
、チタン（Ｔｉ）等の高融点金属またはその珪化合物等
の化合物膜からなる第１の電極配線が２層以上のアルミ
配線下に形成されていることを含む。
以下図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示す平面図、また第２図お
よび第３図はそれぞれ第１図のＡ−Ａ”断面図およびＢ
−Ｂ′断面図である。図に示すよ。
よび第３図はそれぞれ第１図のＡ−Ａ”断面図およびＢ
−Ｂ′断面図である。図に示すよ。
うにＰ型シリコン基板６上にｎウェル７がそれぞれ１′
オン注入法で形成され、フィールド部には厚いフィール
ド酸化膜８がＬＯＣＯ３法により形成される。
オン注入法で形成され、フィールド部には厚いフィール
ド酸化膜８がＬＯＣＯ３法により形成される。
更にソースおよびドレイン領域の１０および１ｉグ上に
はパターン化された層間膜１２を介して第１の電極配線
としてＷ、Ｍｏ、Ｔｉ等の高融点金属あるいはそのシリ
サイド膜１３が形成される。
はパターン化された層間膜１２を介して第１の電極配線
としてＷ、Ｍｏ、Ｔｉ等の高融点金属あるいはそのシリ
サイド膜１３が形成される。
この電極配線により層抵抗は低減される。
また第、１の電極配線１３はカスタム工程においてコン
タクト孔３を通して第１層アルミ配線１と接続されさら
にスルーホール４を通して第２層アルミ配線５と接続さ
れる。ここで、１４はゲート電極９を被覆する薄い酸化
膜である。
タクト孔３を通して第１層アルミ配線１と接続されさら
にスルーホール４を通して第２層アルミ配線５と接続さ
れる。ここで、１４はゲート電極９を被覆する薄い酸化
膜である。
本発明によるＣＭＯＳ素子を用いたゲートアレイ半導体
集積回路装置は、第１の電極配線にＷ。
集積回路装置は、第１の電極配線にＷ。
Ｍｏ、Ｔｉ等の高融点金属あるいはその珪化金物の化合
膜を用いるため接合破壊、シリコン析出等がなくなり、
コンタクト抵抗ならびに層抵抗を低減できる。このこと
により設計ゲート幅を十分に生かし電流駆動能力を改善
する効果がある。またコンタクト抵抗および層抵抗の低
減はアルミ配線が低抵抗であることとあわせて配線自由
度を拡大できる効果がある。
膜を用いるため接合破壊、シリコン析出等がなくなり、
コンタクト抵抗ならびに層抵抗を低減できる。このこと
により設計ゲート幅を十分に生かし電流駆動能力を改善
する効果がある。またコンタクト抵抗および層抵抗の低
減はアルミ配線が低抵抗であることとあわせて配線自由
度を拡大できる効果がある。
第１図は本発明の一実施例を示す平面図、第２図および
第３図はそれぞれ第１図のＡ−Ａ’断面図、およびＢ−
Ｂ′断面図、第４図はＣＭＯＳ素子を用いた従来のゲー
ト・アレイ半導体集積回路装置の平面図である。 １・・・・・・第１層アルミ配線、２・・・・・・拡散
層、３・・・・・・コンタクト孔、４・・・・・・スル
ー・ホール、５・・・・・・第２層アルミ配線、６・・
・・・・Ｐ形シリコン基板、７・・・・・・ｎ形つェル
、８・・・・・・フィールド酸化膜５９・・・・・・ゲ
ート電極、１０・・・・・・ＮチャネルＭ ｏ Ｓのソ
ース領域、１１・・・・・・ＰチャネルＭ ｏ Ｓのド
レイン領域、１２・・・・・・層間膜、１３・・・・・
・高融点金属またはそのシリサイド膜からなる第１の電
極配線、１４・・・・・・薄い酸化膜。 Ａ′ 牛／ 図 髪４ 図
第３図はそれぞれ第１図のＡ−Ａ’断面図、およびＢ−
Ｂ′断面図、第４図はＣＭＯＳ素子を用いた従来のゲー
ト・アレイ半導体集積回路装置の平面図である。 １・・・・・・第１層アルミ配線、２・・・・・・拡散
層、３・・・・・・コンタクト孔、４・・・・・・スル
ー・ホール、５・・・・・・第２層アルミ配線、６・・
・・・・Ｐ形シリコン基板、７・・・・・・ｎ形つェル
、８・・・・・・フィールド酸化膜５９・・・・・・ゲ
ート電極、１０・・・・・・ＮチャネルＭ ｏ Ｓのソ
ース領域、１１・・・・・・ＰチャネルＭ ｏ Ｓのド
レイン領域、１２・・・・・・層間膜、１３・・・・・
・高融点金属またはそのシリサイド膜からなる第１の電
極配線、１４・・・・・・薄い酸化膜。 Ａ′ 牛／ 図 髪４ 図
Claims (1)
- 相補型絶縁ゲート電界効果型トランジスタ素子（ＣＭ
ＯＳ素子）を用いたゲートアレイ装置であって、前記ゲ
ートアレイ装置の共通下地配線としてタングステン（Ｗ
）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金
属またはその珪化合物等の化合物膜からなる第１の電極
配線が２層以上のアルミ配線下に形成されていることを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170206A JPS6327037A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170206A JPS6327037A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6327037A true JPS6327037A (ja) | 1988-02-04 |
Family
ID=15900632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170206A Pending JPS6327037A (ja) | 1986-07-18 | 1986-07-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327037A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202553A (ja) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | 半導体装置 |
| JPS59135744A (ja) * | 1983-01-24 | 1984-08-04 | Hitachi Ltd | マスタスライス方式の半導体集積回路装置 |
-
1986
- 1986-07-18 JP JP61170206A patent/JPS6327037A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202553A (ja) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | 半導体装置 |
| JPS59135744A (ja) * | 1983-01-24 | 1984-08-04 | Hitachi Ltd | マスタスライス方式の半導体集積回路装置 |
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