JPS6074658A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6074658A
JPS6074658A JP18277383A JP18277383A JPS6074658A JP S6074658 A JPS6074658 A JP S6074658A JP 18277383 A JP18277383 A JP 18277383A JP 18277383 A JP18277383 A JP 18277383A JP S6074658 A JPS6074658 A JP S6074658A
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JP
Japan
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wiring layer
bonding pad
film
entire surface
view
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JP18277383A
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English (en)
Inventor
Junichi Ono
淳一 大野
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路装置に関し、特に、ゲートアレ
イ等のセミカスタムＬＳＩに適したポンディングパッド
構造に係る。
〔発明の技術的背景〕
第１図は、半導体集積回路装置の一例として、従来のゲ
ートアレイを示す平面図である。同図において、１０は
ゲートアレイデツプである。通常、該チップ１０の内部
には、回路素子が形成されている素子領域１１・・・、
回路素子が形成されていないフィールド領域１２・・・
が交互に並列して形成されている。そして、チップユの
内部周縁にはポンディングパッド１３・・・が形成され
ている。素子領域１１の具体的な構造は半導体装置の種
類によって夫々異なるが、例えば相補型半導体装置（０
ＭＯ８）の場合には第２図（Ａ）（Ｂ）に示すような構
造を有している。同図（Ａ）はパターン平面図であり、
そのＢ−Ｂ線に沿う断面図が同図（Ｂ）に示されている
。これらの図に於いて、２１はｎ型シリコン基板、２２
はｐ型ウェル領域（Ｐ−ウェル）、２３はフィールド酸
化膜、２４はゲート酸化膜、２５は多結晶シリコンから
成るゲート電極、２６はｎチャンネルＭＯＳトランジス
タのｎ＋型ソースおよびドレイン領域、２７はｐ＋型ガ
ードリング、２８はｐチャンネルＭＯＳトランジスタの
１型ソースおよびドレイン領域、２９はｎ　型ガードリ
ングである。なお、第２図（Ａ）（Ｂ）の構造が形成さ
れた後、アルミニウム等の配線材料によって適当に配線
し、任意の回路が形成される。
他方、第３図（Ａ）（Ｂ）は第１図に於けるポンディン
グパッド１３部分を示す拡大図で、同図（Ａ）は断面図
、同図＜８）はパターン平面図である。図示のように、
シリコン基板２１表面に形成された厚さ０．８μｍの前
記フィールド酸化膜２３上に、配線層として厚さ０．８
μｍの第１のアルミニウム層３１が形成され、更にその
上を覆って厚さ１．４μｍのプラズマ８１０２膜３２が
形成されている。該プラズマＳｉＯ２膜３２上には、コ
ンタクトホールを介して前記第１のアルミニウム層３１
にオーミックコンタクトしたポンディングパッド１３が
、厚さ１．０μの第２のアルミニウム層をパターン平面
図することにより形成されている。そして、燐硅酸ガラ
ス（ＰＳＧ）等から成るパッシベーション膜３３が全面
を覆って形成されており、該パッシベーション膜３３に
設けられた開孔部によってポンディングパッド１３は露
出されている。
ところで、第１図の従来のゲートアレイにおいて、通常
の場合、素子部１１およびフィールド部１２の幅Ｌ１．
１２は何れも１００〜２ｏＯμｍであり、ポンディング
パッド１３の幅Ｌ３は約１００μである。このように、
ゲートアレイのようなセミカスタムＬＳＩでは、フィー
ルド領域１２の幅Ｌ２が素子領域１１の幅ＬＩと略同じ
で、他の半導体装置に比較して広くなっている。これは
その製造に際して、配線前のＤＷ工程（ｄ　ｉ　ｆｆｕ
ｓｅｄｗａｆｅｒ工程）を総て共通とし、配線工程に於
いて任意の回路を構成するため、どの様な配線にも充分
に余裕を以て対応できる様にする為である。
〔背景技術の問題点〕
上述の様に、ゲートアレイを代表とする従来のカスタム
ＬＳＩはどのような配線に対しても対処出来なければな
らない為に、フィールド領域１２の幅Ｌ２を広くするの
みならず、ポンディングパッド１３も余裕をもって実際
に用いるよりは数多く形成されている。
この結果、全体のチップ面積が増大せざるを得ないとう
問題があった。
〔発明の目的〕
本発明は上記事情に鑑みて為されたもので、セミカスタ
ムＬＳＩの場合に特に問題となる、ポンディングパッド
数の増加によるチップ面積の増大を抑制することが可能
な半導体集積回路装置を提供するものである。
〔発明の概要〕
本発明による半導体集積回路装置は、回路素子の形成さ
れていないフィールド領域および回路素子の形成されて
いる素子領域が表層に交互に設けられている半導体基板
と、該半導体基板を覆って形成された絶縁膜と、該絶縁
膜上に形成され、コンタクトホールを介して前記素子領
域に形成された回路素子間を接続する配線層と、該配線
層を覆５− って設けられた絶縁膜と、該絶縁膜上に形成され、コン
タクトホールを介して前記配線層または前記半導体基板
に形成された拡散配線層に接続されて前記フィールド領
域上に設けられたポンディングパッドとを具備したこと
を特徴とするものである。
上記本発明によれば、ゲートアレイ等のセミカスタムＬ
ＳＩのフィールド領域が通常の汎用ＬＳＩよりも大きい
ことを利用し、多層配線工程を用いてこのフィールド領
域にポンディングパッドを形成することによって、チッ
プ面積の縮小を図ることが出来る。
〔発明の実施例〕
以下、第４図（Ａ）（Ｂ）〜第Ｎを参照して本発明の一
実施例を説明する。
第４図（Ａ）は、本発明の一実施例になるゲートアレイ
に於いて、そのポンディングパッド部分を示す断面図で
あり、同図（Ｂ）はそのパターン平面図である。これら
の図に於いて、第３図（Ａ）（Ｂ）と同じ部分には同一
の参照番号が付しである。即ち、２１はシリコン基板、
２３はフィール６− ド酸化躾、３１は第１のアルミニウム配線層、３２はプ
ラズマＳｉＯ２，３３はパッシベーション膜である。ポ
ンディングパッド１３は素子領域間のフィールド領域に
形成されている。また、この場合には第１のアルミニウ
ム配線層３１とポンディングパッド１３とは、プラズマ
ＳｉＯ２膜３２により絶縁されている。そして、ポンデ
ィングパッド１３は、第５図に示すように、第２のアル
ミニウム配線層１３′を介してシリコン基板２１に形成
されたｐ　型拡散配線層３４に接続されている。
なお、第２のアルミニウム配線層１３′とポンディング
パッド１３とは同一のアルミニウム蒸着膜をパターンニ
ングして形成されたものである。
上記の構造を形成するに際しては、第１のアルミニウム
配線層３１を形成した後、全面にプラズマＳｉＯ２膜３
２を堆積し、平坦化加工を行なう。
続いて、第６図に示した第２のアルミニウム配線層１３
′と素子部とを接続する為のコンタクトホールを開孔し
た後、全面にアルミニウム膜を蒸着し、これをパターン
ニングして第２のアルミニウム配線層１３′とポンディ
ングパッド１３とを形成する。次いで、パッシベーショ
ン膜３３′として全面に厚さ１．２μｍのＰＳＧ膜を堆
積し、ポンディングパッド部分を開孔すれば第４図（Ａ
）（Ｂ）および第５図に示す構造が得られる。
上記実施例になるゲートアレイのチップ全体を示せば、
第６図の様になる。同図に於いて、１１は素子領域、１
２はフィールド領域、１３はポンディングパッドである
。図から明らかな様に、この実施例のゲートアレイチッ
プ上止′ではポンディングパッド１３がフィールド領域
１２に納められている為、第１図の従来例のようにチッ
プ周縁部にポンディングパッドを形成するための特別の
面積を必要としない。従って、チップ１更′の面積は従
来に比較して最大で５０％も減少し、大幅に改良された
。
〔発明の効果〕
以上詳述した様に、本発明によればセミカスタムＬＳＩ
の場合に特に問題となっていた、ポンディングパッド数
の増加によるチップ面積の増大を抑制することが可能な
半導体集積回路装置を提供出来るものである。
【図面の簡単な説明】
第１図は従来のゲートアレイを示すチップ平面図、第２
図（Ａ）は第１図に於ける素子領域の一部を示すパター
ン平面図であり、第２図（Ｂ）は同図（Ａ）のＢ−Ｂ線
に沿う断面図、第３図（Ａ）は第１図に於けるボンティ
ングパッド部分を拡大して示す断面図であり、第３図（
Ｂ）はそのパターン平面図、第４図（Ａ）は本発明の一
実施例になるゲートアレイに於いて、そのポンディング
パッド部分の構造を示す断面図であり、第４図（Ｂ）は
そのパターン平面図、第５図は第４図（Ａ）（Ｂ）の実
施例に於けるポンディングパッドと素子部との接続状態
を示す断面図、第６図は第１図〜第５図の実施例になる
ゲートアレイのチップ全体を示す平面図である。 １０．１０′・・・ゲートアレイチップ、１１・・・素
子領域、１２・・・フィールド領域、１３・・・ポンデ
ィ９− ングパッド、１３′・・・第２のアルミニウム配線層、
２１・・・シリコン基板、２３・・・フィールド酸化膜
、３１・・・第１のアルミニウム配線層、３２・・・プ
ラズマ５１０２１１ｇ、３３・・・パッシベーション膜
、３４・・・ｐ＋型拡散配線層 出願人代理人　弁理士　鈴江武彦 １０− 特開昭ＧＯ−７４６５８（５） 第５図

Claims (1)

    【特許請求の範囲】
  1. 回路素子の形成されていないフィールド領域および回路
    素子の形成されている素子領域が表層に交互に設けられ
    ている半導体基板と、該半導体基板を覆って形成された
    絶縁膜と、該絶縁股上に形成され、コンタクトホールを
    介して前記素子領域に形成された回路素子間を接続する
    配線層と、該配線層を覆って設けられた絶縁膜と、該絶
    縁股上に形成され、コンタクトホールを介して前記配線
    層または前記半導体基板に形成された拡散配線層に接続
    されて前記フィールド領域上に設けられたポンディング
    パッドとを具備したことを特徴とする半導体集積回路装
    置。
JP18277383A 1983-09-30 1983-09-30 半導体集積回路装置 Pending JPS6074658A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
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