JPS59108341A - 相補型mos電界効果トランジスタ - Google Patents
相補型mos電界効果トランジスタInfo
- Publication number
- JPS59108341A JPS59108341A JP57218748A JP21874882A JPS59108341A JP S59108341 A JPS59108341 A JP S59108341A JP 57218748 A JP57218748 A JP 57218748A JP 21874882 A JP21874882 A JP 21874882A JP S59108341 A JPS59108341 A JP S59108341A
- Authority
- JP
- Japan
- Prior art keywords
- windows
- regions
- source
- bored
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はPチャネルMO8電界効米トランジスタとNチ
ャネル電界効米トランジスタとが同一チップ内に形成さ
れた相補型MO8電界効果トランジスタ、いわゆる0M
O8に関する。
ャネル電界効米トランジスタとが同一チップ内に形成さ
れた相補型MO8電界効果トランジスタ、いわゆる0M
O8に関する。
相補型M OS ′電界効果トランジスタ(PET)を
同一チップ内に形成するには、従来は第1図のようにシ
リコン板1の一面側にPウェルと呼ばれるf領域2を形
成し、その中にソース、ドレイン領域(N領域)3.4
を形成し、酸化膜5を介してゲート電極6を設けてNチ
ャネルM(JSF’KTを構成する。さらに、Pウェル
2以外の領域にP−領域7.8を形成してソース、ドレ
イン領域とし、1戎化膜9を介してゲート電極1oを設
けでPチャネルMO8FETを構成し、この両M(JS
)’INTを相補型に1更用する。
同一チップ内に形成するには、従来は第1図のようにシ
リコン板1の一面側にPウェルと呼ばれるf領域2を形
成し、その中にソース、ドレイン領域(N領域)3.4
を形成し、酸化膜5を介してゲート電極6を設けてNチ
ャネルM(JSF’KTを構成する。さらに、Pウェル
2以外の領域にP−領域7.8を形成してソース、ドレ
イン領域とし、1戎化膜9を介してゲート電極1oを設
けでPチャネルMO8FETを構成し、この両M(JS
)’INTを相補型に1更用する。
しかし半導体装置の高集積化のためにはチップ寸法の縮
小がつねに要求される。本発明はこの要求に応じて従来
のものに比してチップ寸法を細小した相補型Mospg
rを提供することを目的とする。
小がつねに要求される。本発明はこの要求に応じて従来
のものに比してチップ寸法を細小した相補型Mospg
rを提供することを目的とする。
この目的は、シリコン基板が厚さ方向に積層されたP層
とN層とからなり、各層には逆導電形のソースおよびド
レイン領域がそれぞれ設けられ、シリコン基板の両面に
は各ソースおよびドレイン領域にまたがる酸化膜とその
上に被着されるゲートがそれぞれ設けられ、かつ一方の
面のゲート、ソース、ドレインにはそれぞれバンプ′電
極が形成されることによって達成される。
とN層とからなり、各層には逆導電形のソースおよびド
レイン領域がそれぞれ設けられ、シリコン基板の両面に
は各ソースおよびドレイン領域にまたがる酸化膜とその
上に被着されるゲートがそれぞれ設けられ、かつ一方の
面のゲート、ソース、ドレインにはそれぞれバンプ′電
極が形成されることによって達成される。
以下図を引用して本発明の夾副側について説明する。第
2図に明らかなように本発明による0MO8は表面(上
側)に形成されたPチャネル1vlO8FE′r11と
裏面(下9111 ) Eこ形成されたヘテヤネルMO
81+’151’ l 2よりなる。NチャネルMo5
hyr l 2のゲート5およびソース、ドレイン11
1iiN1.3.4にはそれぞれバンプ電極13.14
.15が形成され、基板上の1己祿導体との接続に1更
用される。表面IH110)PチャネルM(JSF’E
’f’ 11と基板との接続は通常のワイヤボンド法で
行う。第3図(8)〜(Dは具体的な製造工程を示す。
2図に明らかなように本発明による0MO8は表面(上
側)に形成されたPチャネル1vlO8FE′r11と
裏面(下9111 ) Eこ形成されたヘテヤネルMO
81+’151’ l 2よりなる。NチャネルMo5
hyr l 2のゲート5およびソース、ドレイン11
1iiN1.3.4にはそれぞれバンプ電極13.14
.15が形成され、基板上の1己祿導体との接続に1更
用される。表面IH110)PチャネルM(JSF’E
’f’ 11と基板との接続は通常のワイヤボンド法で
行う。第3図(8)〜(Dは具体的な製造工程を示す。
N形シリコン板21fこB+イオンを注入、ドライブイ
ンにより第3図(5)に示すようにP 1m 22を形
成する。次にスチーム酸化により両面lこ酸化BtA2
3を形成した佼、裏面を保護し衣面威化膜23に光蝕刻
法ζこより第3図(B)ζこに示す窓24を明ける。第
3図(0)では、この窓よりほう素を拡散してf填域2
5.26を形成すもつづいて裏面ば化膜23に第3図(
D)に示す窓27を明け、この窓よりりんを拡酸してN
領域28゜29を形成する。次に第5図(E)に示すよ
うlこ両面に光蝕刻法5:施してゲート領域に窓30を
明ける。
ンにより第3図(5)に示すようにP 1m 22を形
成する。次にスチーム酸化により両面lこ酸化BtA2
3を形成した佼、裏面を保護し衣面威化膜23に光蝕刻
法ζこより第3図(B)ζこに示す窓24を明ける。第
3図(0)では、この窓よりほう素を拡散してf填域2
5.26を形成すもつづいて裏面ば化膜23に第3図(
D)に示す窓27を明け、この窓よりりんを拡酸してN
領域28゜29を形成する。次に第5図(E)に示すよ
うlこ両面に光蝕刻法5:施してゲート領域に窓30を
明ける。
この窓30に7a 31を形成し、第3図(ト)に示す
ように両面のソース、ドレイン領域の部分32を除去す
る。つづいて第3図((すに示すように両面にアルミニ
ウム膜33を蒸着する。次に第3図01)に示すように
表面側のフィールド酸化膜23上ならびにゲート電極と
ソース、ドレイン電極間のアルミニウム膜33を除去し
、両開を保譲用OVD窒化膜34で覆う。最後にパッド
部分に窓をあけゲート電極、ソース電極、ドレイン電極
ζこ接続する裏面バンプ13.14.15を設けること
により第2図と同様7,1″第3図(Dに示すチップが
でき上がる。
ように両面のソース、ドレイン領域の部分32を除去す
る。つづいて第3図((すに示すように両面にアルミニ
ウム膜33を蒸着する。次に第3図01)に示すように
表面側のフィールド酸化膜23上ならびにゲート電極と
ソース、ドレイン電極間のアルミニウム膜33を除去し
、両開を保譲用OVD窒化膜34で覆う。最後にパッド
部分に窓をあけゲート電極、ソース電極、ドレイン電極
ζこ接続する裏面バンプ13.14.15を設けること
により第2図と同様7,1″第3図(Dに示すチップが
でき上がる。
以上述べたように本発明はシリコン板の表面側だけでな
く表面側も能動領域として利用してそれぞれMOS、l
’I’を形成し相補型とするもので、これによりシリコ
ンチップ面積を約1/2にすることができ、チップサイ
ズの小さい相補形MO8Ff!iTのチップとして有効
に使用することができる。
く表面側も能動領域として利用してそれぞれMOS、l
’I’を形成し相補型とするもので、これによりシリコ
ンチップ面積を約1/2にすることができ、チップサイ
ズの小さい相補形MO8Ff!iTのチップとして有効
に使用することができる。
第1図は従来の相補形MO8FETのwr面図、第2図
は本発明の一実施例の断面図、第3図■〜■はその製造
工程を順次示す断面図である。 1にPチャネルMOb、bbTs l 2 : Nチ
ャネルMO8l’hT −、13* 14 、l 5
aバンブ篭極。 5− 由 2)−1 鳩 艮 ’s+ 始
は本発明の一実施例の断面図、第3図■〜■はその製造
工程を順次示す断面図である。 1にPチャネルMOb、bbTs l 2 : Nチ
ャネルMO8l’hT −、13* 14 、l 5
aバンブ篭極。 5− 由 2)−1 鳩 艮 ’s+ 始
Claims (1)
- l)シリコン基板が厚さ方向に積層されたP層とN層と
からなり、各層lこは逆導電形のソースおよ°びドレイ
ン領域がそれぞれ設けられ、シリコン基板の両面(こは
各ソースおよびドレイン領域にまたがる酸化膜とその上
に破着されたゲートがそわぞれ設けられ、かつ一方の面
のゲート、ソース、ド
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57218748A JPS59108341A (ja) | 1982-12-14 | 1982-12-14 | 相補型mos電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57218748A JPS59108341A (ja) | 1982-12-14 | 1982-12-14 | 相補型mos電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59108341A true JPS59108341A (ja) | 1984-06-22 |
Family
ID=16724796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57218748A Pending JPS59108341A (ja) | 1982-12-14 | 1982-12-14 | 相補型mos電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59108341A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
-
1982
- 1982-12-14 JP JP57218748A patent/JPS59108341A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
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