JPH08288525A - ダイオードおよびその製造方法、ならびに半導体装置およびその製造方法 - Google Patents
ダイオードおよびその製造方法、ならびに半導体装置およびその製造方法Info
- Publication number
- JPH08288525A JPH08288525A JP7088513A JP8851395A JPH08288525A JP H08288525 A JPH08288525 A JP H08288525A JP 7088513 A JP7088513 A JP 7088513A JP 8851395 A JP8851395 A JP 8851395A JP H08288525 A JPH08288525 A JP H08288525A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- diode
- regions
- film
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ダイオードの性能を低下させることなく、ダ
イオードの占有面積を小さくする。 【構成】 ツェナーダイオードＤ1 を構成する半導体膜
８ａ，８ｂを多層構造とした。各々の半導体膜８ａ，８
ｂには、ｐ形半導体領域８ｐとｎ形半導体領域８ｎとが
互いに隣接しており、その接触部にｐｎ接合が形成され
ている。
イオードの占有面積を小さくする。 【構成】 ツェナーダイオードＤ1 を構成する半導体膜
８ａ，８ｂを多層構造とした。各々の半導体膜８ａ，８
ｂには、ｐ形半導体領域８ｐとｎ形半導体領域８ｎとが
互いに隣接しており、その接触部にｐｎ接合が形成され
ている。
Description
【０００１】
【産業上の利用分野】本発明は、ダイオードおよびその
製造方法、ならびに半導体装置およびその製造方法に関
し、特に、半導体基板上に形成された半導体膜に複数の
ｐｎ接合を設けてなるダイオードを有する半導体装置に
適用して有効な技術に関するものである。
製造方法、ならびに半導体装置およびその製造方法に関
し、特に、半導体基板上に形成された半導体膜に複数の
ｐｎ接合を設けてなるダイオードを有する半導体装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】ポリシリコン膜にダイオードを構成する
技術としては、例えば特開昭５８−８７８７３号公報に
記載があり、ＭＯＳ・ＦＥＴ（Metal Oxide Semiconduc
tor ・Field Effect Transistor ）が形成された半導体
基板上に絶縁膜を介してポリシリコン膜を設け、そのポ
リシリコン膜にｐ層とｎ層とを隣接するように配置する
ことにより複数のｐｎ接合を形成して、ＭＯＳ・ＦＥＴ
の保護用のダイオードを構成する技術が開示されてい
る。この場合、ダイオードを構成するポリシリコン膜は
一層構造となっている。
技術としては、例えば特開昭５８−８７８７３号公報に
記載があり、ＭＯＳ・ＦＥＴ（Metal Oxide Semiconduc
tor ・Field Effect Transistor ）が形成された半導体
基板上に絶縁膜を介してポリシリコン膜を設け、そのポ
リシリコン膜にｐ層とｎ層とを隣接するように配置する
ことにより複数のｐｎ接合を形成して、ＭＯＳ・ＦＥＴ
の保護用のダイオードを構成する技術が開示されてい
る。この場合、ダイオードを構成するポリシリコン膜は
一層構造となっている。
【０００３】
【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。
技術においては、以下の問題があることを本発明者は見
い出した。
【０００４】すなわち、半導体基板上に複数のダイオー
ドを形成する場合、ダイオードの占有面積が大きくなる
分、他の素子の形成領域が小さくなるので、その素子の
性能が低下する問題が生じる。また、素子性能を上げる
場合には半導体チップ自体を大きくしなければならない
ので、半導体装置の小形化を阻害する問題が生じる。
ドを形成する場合、ダイオードの占有面積が大きくなる
分、他の素子の形成領域が小さくなるので、その素子の
性能が低下する問題が生じる。また、素子性能を上げる
場合には半導体チップ自体を大きくしなければならない
ので、半導体装置の小形化を阻害する問題が生じる。
【０００５】本発明の目的は、ダイオードの性能を低下
させることなく、ダイオードの占有面積を小さくするこ
とのできる技術を提供することにある。
させることなく、ダイオードの占有面積を小さくするこ
とのできる技術を提供することにある。
【０００６】また、本発明の目的は、ダイオードの性能
を低下させることなく、ダイオードの占有面積を小さく
することにより、他の素子の形成領域を広げその性能を
向上させることのできる技術を提供することにある。
を低下させることなく、ダイオードの占有面積を小さく
することにより、他の素子の形成領域を広げその性能を
向上させることのできる技術を提供することにある。
【０００７】また、本発明の他の目的は、ダイオードの
性能を低下させることなく、ダイオードの占有面積を小
さくすることにより、半導体装置の小形化を推進するこ
とのできる技術を提供することにある。
性能を低下させることなく、ダイオードの占有面積を小
さくすることにより、半導体装置の小形化を推進するこ
とのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明のダイオードは、半導体
基板上に形成された半導体膜にｐ形半導体領域とｎ形半
導体領域とを互いに隣接した状態で複数設けてなるダイ
オードであって、前記半導体膜を多層にしたものであ
る。
基板上に形成された半導体膜にｐ形半導体領域とｎ形半
導体領域とを互いに隣接した状態で複数設けてなるダイ
オードであって、前記半導体膜を多層にしたものであ
る。
【００１１】また、本発明の半導体装置は、半導体基板
上に形成された半導体膜にｐ形半導体領域とｎ形半導体
領域とを互いに隣接した状態で複数設けてなるダイオー
ドを有する半導体装置であって、前記半導体膜を多層に
したものである。
上に形成された半導体膜にｐ形半導体領域とｎ形半導体
領域とを互いに隣接した状態で複数設けてなるダイオー
ドを有する半導体装置であって、前記半導体膜を多層に
したものである。
【００１２】
【作用】上記した本発明によれば、ダイオードを構成す
る半導体膜を多層とすることにより、ダイオードの性能
を低下させることなく、ダイオードの占有面積を小さく
することが可能となる。このため、半導体基板上におけ
るダイオードの占有面積が低減した分、半導体基板上の
他の素子の能動領域を増大させることができるので、そ
の素子の性能を向上させることが可能となる。また、そ
の素子の能動領域を広げる必要がなければ、ダイオード
の占有面積が低減した分、半導体チップの面積を小さく
することが可能となる。
る半導体膜を多層とすることにより、ダイオードの性能
を低下させることなく、ダイオードの占有面積を小さく
することが可能となる。このため、半導体基板上におけ
るダイオードの占有面積が低減した分、半導体基板上の
他の素子の能動領域を増大させることができるので、そ
の素子の性能を向上させることが可能となる。また、そ
の素子の能動領域を広げる必要がなければ、ダイオード
の占有面積が低減した分、半導体チップの面積を小さく
することが可能となる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
【００１４】図１は本発明の一実施例である半導体装置
の要部断面図、図２は図１の半導体装置の回路図、図３
〜図７は図１の半導体装置の製造工程中における要部断
面図である。
の要部断面図、図２は図１の半導体装置の回路図、図３
〜図７は図１の半導体装置の製造工程中における要部断
面図である。
【００１５】本実施例の半導体装置は、図２に示すよう
に、例えば２つのバイポーラトランジスタ（以下、単に
トランジスタという）Ｑ1 ，Ｑ2 によって構成されたダ
ーリントン回路を備えている。
に、例えば２つのバイポーラトランジスタ（以下、単に
トランジスタという）Ｑ1 ，Ｑ2 によって構成されたダ
ーリントン回路を備えている。
【００１６】このダーリントン回路は、初段のトランジ
スタＱ1 のコレクタを後段のトランジスタＱ2 のコレク
タと共通にし、初段のトランジスタＱ1 のエミッタを後
段のトランジスタＱ2 のベースに接続して構成されてい
る。
スタＱ1 のコレクタを後段のトランジスタＱ2 のコレク
タと共通にし、初段のトランジスタＱ1 のエミッタを後
段のトランジスタＱ2 のベースに接続して構成されてい
る。
【００１７】初段のトランジスタＱ1 のベースＢ、コレ
クタＣ間にはツェナーダイオードＤ1 が電気的に接続さ
れている。また、初段のトランジスタＱ1 のベースＢ、
エミッタＥ間には抵抗Ｒ1 が電気的に接続されている。
クタＣ間にはツェナーダイオードＤ1 が電気的に接続さ
れている。また、初段のトランジスタＱ1 のベースＢ、
エミッタＥ間には抵抗Ｒ1 が電気的に接続されている。
【００１８】後段のトランジスタＱ2 のベース、エミッ
タＥ間には抵抗Ｒ2 が電気的に接続されている。また、
後段のトランジスタＱ2 のコレクタＣ、エミッタＥ間に
はダイオードＤ2 が電気的に接続されている。
タＥ間には抵抗Ｒ2 が電気的に接続されている。また、
後段のトランジスタＱ2 のコレクタＣ、エミッタＥ間に
はダイオードＤ2 が電気的に接続されている。
【００１９】この半導体装置の要部断面図を図１に示
す。半導体基板１は、例えばｎ+ 形のＳｉ単結晶からな
り、その上部には、例えばｎ- 形のＳｉ単結晶からなる
半導体層１ａが形成されている。半導体基板１の裏面
は、上記したダーリング回路（図２参照）のコレクタＣ
となっている。
す。半導体基板１は、例えばｎ+ 形のＳｉ単結晶からな
り、その上部には、例えばｎ- 形のＳｉ単結晶からなる
半導体層１ａが形成されている。半導体基板１の裏面
は、上記したダーリング回路（図２参照）のコレクタＣ
となっている。
【００２０】半導体層１ａの上部には、トランジスタＱ
1 ，Ｑ2 およびコレクタ引出し領域２が形成されてい
る。トランジスタＱ1 ，Ｑ2 は、それぞれコレクタ領域
２Ｃ1，２Ｃ2 と、その上層のベース領域３Ｂ1 ，３Ｂ2
と、その上層のエミッタ領域４Ｅ1 ，４Ｅ2 とを有し
ている。
1 ，Ｑ2 およびコレクタ引出し領域２が形成されてい
る。トランジスタＱ1 ，Ｑ2 は、それぞれコレクタ領域
２Ｃ1，２Ｃ2 と、その上層のベース領域３Ｂ1 ，３Ｂ2
と、その上層のエミッタ領域４Ｅ1 ，４Ｅ2 とを有し
ている。
【００２１】コレクタ引出し領域２およびコレクタ領域
２Ｃ1 ，２Ｃ2 には、例えばｎ形不純物のリンまたはヒ
素（Ａｓ）が導入されている。コレクタ引出し領域２
は、半導体基板１上の絶縁膜５ａ〜５ｃに穿孔された接
続孔６ａを通じてコレクタ電極７Ｃと電気的に接続され
ている。
２Ｃ1 ，２Ｃ2 には、例えばｎ形不純物のリンまたはヒ
素（Ａｓ）が導入されている。コレクタ引出し領域２
は、半導体基板１上の絶縁膜５ａ〜５ｃに穿孔された接
続孔６ａを通じてコレクタ電極７Ｃと電気的に接続され
ている。
【００２２】ベース領域３Ｂ1 ，３Ｂ2 には、例えばｐ
形不純物のホウ素が挿入されている。ベース領域３Ｂ1
，３Ｂ2 は、半導体基板１上の絶縁膜５ａ〜５ｃに穿
孔された接続孔６ａを通じてベース電極７Ｂ1 ，７Ｂ2
と電気的に接続されている。
形不純物のホウ素が挿入されている。ベース領域３Ｂ1
，３Ｂ2 は、半導体基板１上の絶縁膜５ａ〜５ｃに穿
孔された接続孔６ａを通じてベース電極７Ｂ1 ，７Ｂ2
と電気的に接続されている。
【００２３】また、エミッタ領域４Ｅ1 ，４Ｅ2 には、
例えばｎ形不純物のリンまたはＡｓが導入されている。
エミッタ領域４Ｅ1 ，４Ｅ2 は、半導体基板１上の絶縁
膜５ａ〜５ｃに穿孔された接続孔６ａを通じてエミッタ
電極７Ｅ1 ，７Ｅ2 と電気的に接続されている。
例えばｎ形不純物のリンまたはＡｓが導入されている。
エミッタ領域４Ｅ1 ，４Ｅ2 は、半導体基板１上の絶縁
膜５ａ〜５ｃに穿孔された接続孔６ａを通じてエミッタ
電極７Ｅ1 ，７Ｅ2 と電気的に接続されている。
【００２４】上記したベース電極７Ｂ1 ，７Ｂ2 、エミ
ッタ電極７Ｅ1 ，７Ｅ2 およびコレクタ電極７Ｃは、例
えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金から
なる。また、絶縁膜５ａ〜５ｃは、例えば二酸化シリコ
ン（ＳｉＯ2 ）からなる。
ッタ電極７Ｅ1 ，７Ｅ2 およびコレクタ電極７Ｃは、例
えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金から
なる。また、絶縁膜５ａ〜５ｃは、例えば二酸化シリコ
ン（ＳｉＯ2 ）からなる。
【００２５】一方、本実施例においては、トランジスタ
Ｑ1 ，Ｑ2 を取り囲むように絶縁膜５ａ上にツェナーダ
イオードＤ1 が形成されている。ツェナーダイオードＤ
1 は、例えば低抵抗ポリシリコンからなる２層の半導体
膜８ａ，８ｂが絶縁膜５ｂを介して積み重ねられて構成
されている。
Ｑ1 ，Ｑ2 を取り囲むように絶縁膜５ａ上にツェナーダ
イオードＤ1 が形成されている。ツェナーダイオードＤ
1 は、例えば低抵抗ポリシリコンからなる２層の半導体
膜８ａ，８ｂが絶縁膜５ｂを介して積み重ねられて構成
されている。
【００２６】これにより、必要な数のツェナーダイオー
ドＤ1 を確保した状態で、すなわち、ツェナーダイオー
ドＤ1 の性能を低下させることなく、ツェナーダイオー
ドＤ1 の占有面積を縮小することが可能となっている。
本実施例においては、ツェナーダイオードＤ1 を２層の
半導体膜８ａ，８ｂで構成したので、ツェナーダイオー
ドＤ1 の占有面積を、ツェナーダイオードＤ1 を１層の
半導体膜で構成した場合の約半分に縮小することが可能
となっている。
ドＤ1 を確保した状態で、すなわち、ツェナーダイオー
ドＤ1 の性能を低下させることなく、ツェナーダイオー
ドＤ1 の占有面積を縮小することが可能となっている。
本実施例においては、ツェナーダイオードＤ1 を２層の
半導体膜８ａ，８ｂで構成したので、ツェナーダイオー
ドＤ1 の占有面積を、ツェナーダイオードＤ1 を１層の
半導体膜で構成した場合の約半分に縮小することが可能
となっている。
【００２７】このため、ツェナーダイオードＤ1 の占有
面積が低減した分、トランジスタＱ1 ，Ｑ2 の能動領域
を増大させることができるので、トランジスタＱ1 ，Ｑ
2 の性能を向上させることが可能になっている。また、
半導体基板１上のトランジスタＱ1 ，Ｑ2 の能動領域を
広げる必要がなければ、ツェナーダイオードＤ1 の占有
面積が低減した分、半導体チップの面積を縮小すること
が可能になっている。
面積が低減した分、トランジスタＱ1 ，Ｑ2 の能動領域
を増大させることができるので、トランジスタＱ1 ，Ｑ
2 の性能を向上させることが可能になっている。また、
半導体基板１上のトランジスタＱ1 ，Ｑ2 の能動領域を
広げる必要がなければ、ツェナーダイオードＤ1 の占有
面積が低減した分、半導体チップの面積を縮小すること
が可能になっている。
【００２８】半導体膜８ａ，８ｂには、ｐ形半導体領域
８ｐとｎ形半導体領域８ｎとが交互に隣接するように配
置され複数のｐｎ接合が形成されている。第１層目の半
導体膜８ａと、第２層目の半導体膜８ｂとは、各々のｎ
形半導体領域８ｎ同士が絶縁膜５ｂに穿孔された接続孔
６ｂを通じて接合されて電気的に接続されている。
８ｐとｎ形半導体領域８ｎとが交互に隣接するように配
置され複数のｐｎ接合が形成されている。第１層目の半
導体膜８ａと、第２層目の半導体膜８ｂとは、各々のｎ
形半導体領域８ｎ同士が絶縁膜５ｂに穿孔された接続孔
６ｂを通じて接合されて電気的に接続されている。
【００２９】第１層目の半導体膜８ａは、第２層目のｎ
形半導体領域８ｎおよび絶縁膜５ｃに穿孔された接続孔
６ｃを通じて電極７Ａ1 と電気的に接続されている。こ
の電極７Ａ1 と上記トランジスタＱ1 のベース電極７Ｂ
1 とは、これらと一体的にパターン形成された第１層配
線７Ｌ1 を通じて電気的に接続されている。
形半導体領域８ｎおよび絶縁膜５ｃに穿孔された接続孔
６ｃを通じて電極７Ａ1 と電気的に接続されている。こ
の電極７Ａ1 と上記トランジスタＱ1 のベース電極７Ｂ
1 とは、これらと一体的にパターン形成された第１層配
線７Ｌ1 を通じて電気的に接続されている。
【００３０】第２層目の半導体膜８ｂは絶縁膜５ｃに穿
孔された接続孔６ｃを通じて電極７Ａ2 と電気的に接続
されている。この電極７Ａ2 と上記コレクタ電極７Ｃと
は、これらと一体的にパターン形成された第１層配線７
Ｌ2 を通じて電気的に接続されている。
孔された接続孔６ｃを通じて電極７Ａ2 と電気的に接続
されている。この電極７Ａ2 と上記コレクタ電極７Ｃと
は、これらと一体的にパターン形成された第１層配線７
Ｌ2 を通じて電気的に接続されている。
【００３１】この電極７Ａ1 ，７Ａ2 および第１層配線
７Ｌ1 ，７Ｌ2 は、例えばＡｌ−Ｓｉ−Ｃｕ合金からな
り、上記したベース電極７Ｂ1 ，７Ｂ2 、エミッタ電極
７Ｅ1 ，７Ｅ2 と同時にパターン形成されている。
７Ｌ1 ，７Ｌ2 は、例えばＡｌ−Ｓｉ−Ｃｕ合金からな
り、上記したベース電極７Ｂ1 ，７Ｂ2 、エミッタ電極
７Ｅ1 ，７Ｅ2 と同時にパターン形成されている。
【００３２】このようなトランジスタＱ1 ，Ｑ2 、ベー
ス電極７Ｂ1 ，７Ｂ2 、エミッタ電極７Ｅ1 ，７Ｅ2 、
ツェナーダイオードＤ1 、ダイオードＤ2 （図２参
照）、電極７Ａ1 ，７Ａ2 および第１層配線７Ｌ1 ，７
Ｌ2 等は、半導体基板１上に堆積された表面保護膜９に
よって被覆され保護されている。表面保護膜９は、例え
ばＳｉＯ2 からなる絶縁膜上に窒化シリコンからなる絶
縁膜が積層されて構成されている。
ス電極７Ｂ1 ，７Ｂ2 、エミッタ電極７Ｅ1 ，７Ｅ2 、
ツェナーダイオードＤ1 、ダイオードＤ2 （図２参
照）、電極７Ａ1 ，７Ａ2 および第１層配線７Ｌ1 ，７
Ｌ2 等は、半導体基板１上に堆積された表面保護膜９に
よって被覆され保護されている。表面保護膜９は、例え
ばＳｉＯ2 からなる絶縁膜上に窒化シリコンからなる絶
縁膜が積層されて構成されている。
【００３３】次に、本実施例の半導体装置の製造方法の
一例を図３〜図７によって説明する。図３は、本実施例
の半導体装置の製造工程中のおける要部断面を示してい
る。
一例を図３〜図７によって説明する。図３は、本実施例
の半導体装置の製造工程中のおける要部断面を示してい
る。
【００３４】ｎ+ 形の半導体基板１の上部の半導体層１
ａには、トランジスタＱ1 ，Ｑ2 およびコレクタ引出し
領域２が既に形成されている。そして、半導体基板１上
には、例えばＳｉＯ2 からなる絶縁膜５ａがＣＶＤ法等
によって形成されている。
ａには、トランジスタＱ1 ，Ｑ2 およびコレクタ引出し
領域２が既に形成されている。そして、半導体基板１上
には、例えばＳｉＯ2 からなる絶縁膜５ａがＣＶＤ法等
によって形成されている。
【００３５】まず、絶縁膜５ａ上に、例えばポリシリコ
ンからなる半導体膜８ａをＣＶＤ法等によって堆積した
後、その半導体膜８ａ上にダイオード形成領域を被覆す
るようなフォトレジストパターン１０ａをフォトリソグ
ラフィ技術によって形成する。
ンからなる半導体膜８ａをＣＶＤ法等によって堆積した
後、その半導体膜８ａ上にダイオード形成領域を被覆す
るようなフォトレジストパターン１０ａをフォトリソグ
ラフィ技術によって形成する。
【００３６】続いて、そのフォトレジストパターン１０
ａをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ａから露出する半導体膜８ａをエッチン
グ除去し、図４に示すような半導体膜８ａのパターンを
形成する。
ａをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ａから露出する半導体膜８ａをエッチン
グ除去し、図４に示すような半導体膜８ａのパターンを
形成する。
【００３７】その後、半導体膜８ａの所定領域に、例え
ばｐ形不純物のホウ素をイオン打ち込みした後、その隣
に、例えばｎ形不純物のリンまたはヒ素をイオン打ち込
みすることにより、半導体膜８ａに複数のｐ形半導体領
域８ｐおよびｎ形半導体領域８ｎを互いに隣接するよう
に形成する。
ばｐ形不純物のホウ素をイオン打ち込みした後、その隣
に、例えばｎ形不純物のリンまたはヒ素をイオン打ち込
みすることにより、半導体膜８ａに複数のｐ形半導体領
域８ｐおよびｎ形半導体領域８ｎを互いに隣接するよう
に形成する。
【００３８】次いで、半導体基板１上に、例えばＳｉＯ
2 からなる絶縁膜５ｂをＣＶＤ法等によって堆積した
後、その絶縁膜５ｂ上に、半導体膜８ａの両端上方が露
出するようなフォトレジストパターン１０ｂをフォトリ
ソグラフィ技術によって形成する。
2 からなる絶縁膜５ｂをＣＶＤ法等によって堆積した
後、その絶縁膜５ｂ上に、半導体膜８ａの両端上方が露
出するようなフォトレジストパターン１０ｂをフォトリ
ソグラフィ技術によって形成する。
【００３９】続いて、そのフォトレジストパターン１０
ｂをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ｂから露出する絶縁膜５ｂに、図５に示
すように、接続孔６ｂを穿孔する。
ｂをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ｂから露出する絶縁膜５ｂに、図５に示
すように、接続孔６ｂを穿孔する。
【００４０】その後、半導体基板１上に、例えばポリシ
リコンからなる第２層目の半導体膜８ｂをＣＶＤ法等に
よって堆積した後、その半導体膜８ｂ上にダイオード形
成領域を被覆するようなフォトレジストパターン１０ｃ
をフォトリソグラフィ技術によって形成する。
リコンからなる第２層目の半導体膜８ｂをＣＶＤ法等に
よって堆積した後、その半導体膜８ｂ上にダイオード形
成領域を被覆するようなフォトレジストパターン１０ｃ
をフォトリソグラフィ技術によって形成する。
【００４１】次いで、そのフォトレジストパターン１０
ｃをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ｃから露出する半導体膜８ｂをエッチン
グ除去し、図６に示すように、半導体膜８ｂのパターン
を形成する。
ｃをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ｃから露出する半導体膜８ｂをエッチン
グ除去し、図６に示すように、半導体膜８ｂのパターン
を形成する。
【００４２】続いて、上記した半導体膜８ａと同様に、
半導体膜８ｂにもｐ形半導体領域８ｐおよびｎ形半導体
領域８ｎを互いに隣接するように形成した後、半導体基
板１上に、例えばＳｉＯ2 からなる絶縁膜５ｃをＣＶＤ
法等によって堆積する。
半導体膜８ｂにもｐ形半導体領域８ｐおよびｎ形半導体
領域８ｎを互いに隣接するように形成した後、半導体基
板１上に、例えばＳｉＯ2 からなる絶縁膜５ｃをＣＶＤ
法等によって堆積する。
【００４３】その後、その絶縁膜５ｃ上に、電極形成領
域が露出するようなフォトレジストパターン１０ｄをフ
ォトリソグラフィ技術によって形成する。
域が露出するようなフォトレジストパターン１０ｄをフ
ォトリソグラフィ技術によって形成する。
【００４４】次いで、そのフォトレジストパターン１０
ｄをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ｄから露出する絶縁膜５ｃに、図７に示
すように、接続孔６ｃを穿孔する。
ｄをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ｄから露出する絶縁膜５ｃに、図７に示
すように、接続孔６ｃを穿孔する。
【００４５】続いて、半導体基板１上に、例えばＡｌ−
Ｓｉ−Ｃｕ合金からなる導体膜７をスパッタリング法等
によって形成した後、その導体膜７上に、電極形成領域
を被覆するようなフォトレジストパターン１０ｅをフォ
トリソグラフィ技術によって形成する。
Ｓｉ−Ｃｕ合金からなる導体膜７をスパッタリング法等
によって形成した後、その導体膜７上に、電極形成領域
を被覆するようなフォトレジストパターン１０ｅをフォ
トリソグラフィ技術によって形成する。
【００４６】その後、そのフォトレジストパターン１０
ｅをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ｅから露出する導体膜７をエッチング除
去し、図１に示したベース電極７Ｂ1 ，７Ｂ2 、エミッ
タ電極７Ｅ1 ，７Ｅ2 、電極７Ａ1 ，７Ａ2 および第１
層配線７Ｌ1 ，７Ｌ2 をパターン形成する。
ｅをエッチングマスクとして、半導体基板１に対してド
ライエッチング処理等を施すことにより、フォトレジス
トパターン１０ｅから露出する導体膜７をエッチング除
去し、図１に示したベース電極７Ｂ1 ，７Ｂ2 、エミッ
タ電極７Ｅ1 ，７Ｅ2 、電極７Ａ1 ，７Ａ2 および第１
層配線７Ｌ1 ，７Ｌ2 をパターン形成する。
【００４７】その後、半導体基板１上に、例えばＳｉＯ
2 からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜上に、例えば窒化シリコンからなる絶縁膜をＣ
ＶＤ法等によって堆積することにより表面保護膜９を形
成し、半導体装置を製造する。
2 からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜上に、例えば窒化シリコンからなる絶縁膜をＣ
ＶＤ法等によって堆積することにより表面保護膜９を形
成し、半導体装置を製造する。
【００４８】このように、本実施例によれば、以下の効
果を得ることが可能となる。
果を得ることが可能となる。
【００４９】(1).ツェナーダイオードＤ1 を構成する半
導体膜８ａ，８ｂを多層とすることにより、ツェナーダ
イオードＤ1 の性能を低下させることなく、ツェナーダ
イオードＤ1 の占有面積を縮小することが可能となる。
導体膜８ａ，８ｂを多層とすることにより、ツェナーダ
イオードＤ1 の性能を低下させることなく、ツェナーダ
イオードＤ1 の占有面積を縮小することが可能となる。
【００５０】(2).上記(1) により、半導体基板１上にお
けるツェナーダイオードＤ1 の占有面積が低減した分、
半導体基板１上のトランジスタＱ1 ，Ｑ2 の能動領域を
増大させることができるので、そのトランジスタＱ1 ，
Ｑ2 の電流増幅率等のような性能を向上させることがで
き、半導体装置の性能を向上させることが可能となる。
けるツェナーダイオードＤ1 の占有面積が低減した分、
半導体基板１上のトランジスタＱ1 ，Ｑ2 の能動領域を
増大させることができるので、そのトランジスタＱ1 ，
Ｑ2 の電流増幅率等のような性能を向上させることがで
き、半導体装置の性能を向上させることが可能となる。
【００５１】(3).上記(1) により、半導体基板１上のト
ランジスタＱ1 ，Ｑ2 の能動領域を広げる必要がなけれ
ば、ツェナーダイオードＤ1 の占有面積が低減した分、
半導体チップの面積を縮小することができるので、半導
体装置の小形化を推進することが可能となる。
ランジスタＱ1 ，Ｑ2 の能動領域を広げる必要がなけれ
ば、ツェナーダイオードＤ1 の占有面積が低減した分、
半導体チップの面積を縮小することができるので、半導
体装置の小形化を推進することが可能となる。
【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５３】例えば前記実施例においては、ダイオード
を２層構造とした場合について説明したが、これに限定
されるものではなく種々変更可能であり、例えば３層構
造あるいは４層構造としても良い。
を２層構造とした場合について説明したが、これに限定
されるものではなく種々変更可能であり、例えば３層構
造あるいは４層構造としても良い。
【００５４】また、前記実施例においては、バイポーラ
トランジスタを有する半導体装置に本発明を適用した場
合について説明したが、これに限定されるものではなく
種々変更可能であり、例えばＭＯＳ・ＦＥＴを有する半
導体装置に本発明を適用することも可能である。この場
合、ダイオードを構成する半導体膜をＭＯＳ・ＦＥＴの
ゲート電極形成用の半導体膜と同時に形成することがで
きる。
トランジスタを有する半導体装置に本発明を適用した場
合について説明したが、これに限定されるものではなく
種々変更可能であり、例えばＭＯＳ・ＦＥＴを有する半
導体装置に本発明を適用することも可能である。この場
合、ダイオードを構成する半導体膜をＭＯＳ・ＦＥＴの
ゲート電極形成用の半導体膜と同時に形成することがで
きる。
【００５５】また、ＭＯＳ・ＦＥＴとバイポーラトラン
ジスタとを組み合わせてなるＢｉＣＭＯＳ(Bipolar Com
plementary Mos) 回路を有する半導体装置に本発明を適
用することも可能である。
ジスタとを組み合わせてなるＢｉＣＭＯＳ(Bipolar Com
plementary Mos) 回路を有する半導体装置に本発明を適
用することも可能である。
【００５６】また、半導体基板上にポリシリコンからな
る抵抗がある場合には、その抵抗と同時にダイオードを
構成する半導体膜をパターン形成することもできる。
る抵抗がある場合には、その抵抗と同時にダイオードを
構成する半導体膜をパターン形成することもできる。
【００５７】また、前記実施例においては、ダイオード
としてツェナーダイオードを例としたが、これに限定さ
れるものではなく半導体膜を用いるダイオードに適用す
ることが可能である。
としてツェナーダイオードを例としたが、これに限定さ
れるものではなく半導体膜を用いるダイオードに適用す
ることが可能である。
【００５８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダーリ
ントン回路を有する半導体装置に適用した場合について
説明したが、これに限定されず種々適用可能であり、例
えばゲートアレイ等のような論理回路を有する半導体装
置、ＤＲＡＭ（Dynamic Random Access Memory）または
ＳＲＡＭ（Static RAM）等のような半導体メモリ回路を
有する半導体装置および論理付きＳＲＡＭ等のような混
成集積回路を有する半導体装置等のような他の半導体装
置に適用することも可能である。
なされた発明をその背景となった利用分野であるダーリ
ントン回路を有する半導体装置に適用した場合について
説明したが、これに限定されず種々適用可能であり、例
えばゲートアレイ等のような論理回路を有する半導体装
置、ＤＲＡＭ（Dynamic Random Access Memory）または
ＳＲＡＭ（Static RAM）等のような半導体メモリ回路を
有する半導体装置および論理付きＳＲＡＭ等のような混
成集積回路を有する半導体装置等のような他の半導体装
置に適用することも可能である。
【００５９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６０】(1).本発明によれば、ダイオードを構成す
る半導体膜を多層とすることにより、ダイオードの性能
を低下させることなく、ダイオードの占有面積を小さく
することが可能となる。
る半導体膜を多層とすることにより、ダイオードの性能
を低下させることなく、ダイオードの占有面積を小さく
することが可能となる。
【００６１】(2).上記(1) により、半導体基板上におけ
るダイオードの占有面積が低減した分、半導体基板上の
他の素子の能動領域を増大させることができるので、そ
の素子の性能を向上させることができ、半導体装置の性
能を向上させることが可能となる。
るダイオードの占有面積が低減した分、半導体基板上の
他の素子の能動領域を増大させることができるので、そ
の素子の性能を向上させることができ、半導体装置の性
能を向上させることが可能となる。
【００６２】(3).上記(1) により、半導体基板上の他の
素子の能動領域を広げる必要がなければ、ダイオードの
占有面積が低減した分、半導体チップの面積を小さくす
ることができるので、半導体装置の小形化を推進するこ
とが可能となる。
素子の能動領域を広げる必要がなければ、ダイオードの
占有面積が低減した分、半導体チップの面積を小さくす
ることができるので、半導体装置の小形化を推進するこ
とが可能となる。
【図１】本発明の一実施例である半導体装置の要部断面
図である。
図である。
【図２】図１の半導体装置の回路図である。
【図３】図１の半導体装置の製造工程中における要部断
面図である。
面図である。
【図４】図１の半導体装置の図３に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図５】図１の半導体装置の図４に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図６】図１の半導体装置の図５に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図７】図１の半導体装置の図６に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
１ 半導体基板 １ａ 半導体層 ２ コレクタ引出し領域 ２Ｃ1 ，２Ｃ2 コレクタ領域 ３Ｂ1 ，３Ｂ2 ベース領域 ４Ｅ1 ，４Ｅ2 エミッタ領域 ５ａ〜５ｃ 絶縁膜 ６ａ〜６ｃ 接続孔 ７ 導体膜 ７Ｃ コレクタ電極 ７Ｂ1 ，７Ｂ2 ベース電極 ７Ｅ1 ，７Ｅ2 エミッタ電極 ７Ａ1 ，７Ａ2 電極 ７Ｌ1 ，７Ｌ2 第１層配線 ８ａ，８ｂ 半導体膜 ８ｎ ｎ形半導体領域 ８ｐ ｐ形半導体領域 ９ 表面保護膜 １０ａ〜１０ｅ フォトレジストパターン Ｑ1 ，Ｑ2 バイポーラトランジスタ Ｄ1 ツェナーダイオード Ｄ2 ダイオード Ｒ1 ，Ｒ2 抵抗 Ｂ ベース Ｃ コレクタ Ｅ エミッタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/522 23/556 23/60 23/62 21/8222 27/082
Claims (7)
- 【請求項１】 半導体基板上に形成された半導体膜にｐ
形半導体領域とｎ形半導体領域とを互いに隣接した状態
で複数設けてなるダイオードであって、前記半導体膜を
多層にしたことを特徴とするダイオード。 - 【請求項２】 半導体基板上に形成された第１半導体膜
にｐ形半導体領域とｎ形半導体領域とを互いに隣接する
ように複数形成する工程と、前記第１半導体膜の上層に
１層以上の第２半導体膜を前記第１半導体膜と接続され
るように形成し、前記第２半導体膜にｐ形半導体領域と
ｎ形半導体領域とを互いに隣接するように複数形成する
工程とを有することを特徴とするダイオードの製造方
法。 - 【請求項３】 半導体基板上に形成された半導体膜にｐ
形半導体領域とｎ形半導体領域とを互いに隣接した状態
で複数設けてなるダイオードを有する半導体装置であっ
て、前記半導体膜を多層にしたことを特徴とする半導体
装置。 - 【請求項４】 請求項３記載の半導体装置において、前
記半導体基板の素子形成領域にバイポーラトランジス
タ、ＭＩＳトランジスタおよびバイポーラトランジスタ
とＭＩＳトランジスタとを組み合わせてなる素子を設け
たことを特徴とする半導体装置。 - 【請求項５】 請求項３または４記載の半導体装置にお
いて、前記半導体膜がポリシリコンからなることを特徴
とする半導体装置。 - 【請求項６】 半導体基板上に形成された第１半導体膜
にｐ形半導体領域とｎ形半導体領域とを互いに隣接する
ように複数形成する工程と、前記第１半導体膜の上層に
１層以上の第２半導体膜を前記第１半導体膜と接続され
るように形成し、前記第２半導体膜にｐ形半導体領域と
ｎ形半導体領域とを互いに隣接するように複数形成する
ことにより多層構造のダイオードを形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、前記第１半導体膜および前記第２半導体膜がポ
リシリコンからなることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088513A JPH08288525A (ja) | 1995-04-13 | 1995-04-13 | ダイオードおよびその製造方法、ならびに半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088513A JPH08288525A (ja) | 1995-04-13 | 1995-04-13 | ダイオードおよびその製造方法、ならびに半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288525A true JPH08288525A (ja) | 1996-11-01 |
Family
ID=13944917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7088513A Pending JPH08288525A (ja) | 1995-04-13 | 1995-04-13 | ダイオードおよびその製造方法、ならびに半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08288525A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495863B2 (en) | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
| JP2007035796A (ja) * | 2005-07-25 | 2007-02-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1995
- 1995-04-13 JP JP7088513A patent/JPH08288525A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495863B2 (en) | 2000-10-31 | 2002-12-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having diode for input protection circuit of MOS structure device |
| JP2007035796A (ja) * | 2005-07-25 | 2007-02-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5917207A (en) | Programmable polysilicon gate array base cell architecture | |
| US5773899A (en) | Bonding pad for a semiconductor chip | |
| JP2616569B2 (ja) | 半導体集積回路装置の製造方法 | |
| US5760428A (en) | Variable width low profile gate array input/output architecture | |
| JP3147849B2 (ja) | 半導体集積回路装置の保護回路 | |
| US5731620A (en) | Semiconductor device with reduced parasitic substrate capacitance | |
| JPH08288525A (ja) | ダイオードおよびその製造方法、ならびに半導体装置およびその製造方法 | |
| KR100498667B1 (ko) | 반도체 집적 회로 장치 | |
| JPH1098108A (ja) | 半導体装置 | |
| JP3128334B2 (ja) | 半導体デバイス及びその製造方法 | |
| US5101258A (en) | Semiconductor integrated circuit device of master slice approach | |
| JP2002083933A (ja) | 半導体装置 | |
| US6544830B2 (en) | Method of manufacturing a semiconductor device with multiple emitter contact plugs | |
| JPH06204467A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2576128B2 (ja) | 集積回路装置 | |
| US6396110B1 (en) | Semiconductor device with multiple emitter contact plugs | |
| KR940009356B1 (ko) | 반도체 집적회로장치 | |
| JP3010911B2 (ja) | 半導体装置 | |
| JP3376284B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| EP0428067A2 (en) | Semiconductor integrated circuit and method of manufacturing the same | |
| JP4566599B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0773115B2 (ja) | 半導体記憶装置 | |
| US5831328A (en) | Semiconductor device and manufacturing method of the device | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JPH03270268A (ja) | 半導体集積回路装置 |