CN102751286B - 与深亚微米cmos逻辑工艺兼容的嵌入式动态存储器及制备方法 - Google Patents
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Abstract
本发明涉及一种嵌入式动态存储器及制备方法，尤其是一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器及制备方法，属于集成电路的技术领域。按照本发明提供的技术方案，所述与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，包括半导体基板及位于所述半导体基板内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区及晶体管漏极区；所述晶体管源极区内有且仅有源极重掺杂区域，且晶体管漏极区内有且仅有漏极重掺杂区域。本发明结构紧凑，能与深亚微米CMOS逻辑工艺兼容，提高嵌入式动态存储器的数据保留时间，降低嵌入式动态存储器的使用成本，安全可靠。
Description
技术领域
本发明涉及一种嵌入式动态存储器及制备方法，尤其是一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器及制备方法，属于集成电路的技术领域。
背景技术
通常对于片上系统，都会需要有一些嵌入式存储器，比如嵌入式静态存储器或嵌入式动态存储器。通常嵌入式静态存储器利用了六个MOS晶体管组成一个静态嵌入式存储器的比特单位，由此导致嵌入式静态存储器的面积较大。嵌入式动态存储器的面积比较小， 但是工艺很特殊，通常跟深亚微米CMOS逻辑工艺不相容。嵌入式动态存储器有一定的数据保留的时间，在工业界通常需要八十毫秒。在深亚微米CMOS逻辑工艺中，由于深亚微米CMOS逻辑工艺的需求，导致集成电路的漏电很大，这样通过深亚微米CMOS逻辑工艺制备得到的嵌入式动态存储器的数据保留时间就达不到八十毫秒，不利于进一步降低嵌入式动态存储器的使用成本及推广。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器及制备方法，其结构紧凑，能与深亚微米CMOS逻辑工艺兼容，提高嵌入式动态存储器的数据保留时间，降低嵌入式动态存储器的使用成本，安全可靠。
按照本发明提供的技术方案，所述与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，包括半导体基板及位于所述半导体基板内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区及晶体管漏极区；所述晶体管源极区内有且仅有源极重掺杂区域，且晶体管漏极区内有且仅有漏极重掺杂区域。
所述源极重掺杂区域与漏极重掺杂区域的导电类型相同。
所述源极重掺杂区域与漏极重掺杂区域为向半导体基板内注入N型杂质离子形成。
所述半导体基板内设有阱区，半导体基板的表面淀积有栅介质层，所述栅介质层覆盖于半导体基板的表面；阱区内设有领域介质区域，所述领域介质区域从阱区向外延伸出阱区外，领域介质区域与上方的栅介质层相接触；栅介质层上设有第一浮栅电极及第二浮栅电极，第一浮栅电极及第二浮栅电极的两侧壁上均覆盖有侧面保护层，晶体管源极区与晶体管漏极区位于第二浮栅电极下方的两侧；晶体管漏极区内的漏极重掺杂区域位于第一浮栅电极、第二浮栅电极间侧壁上对应相邻的侧面保护层间，且晶体管漏极区内的漏极重掺杂区域与第一浮栅电极、第二浮栅电极间侧壁上相邻的侧面保护层相对应；晶体管源极区内的源极重掺杂区域与第二浮栅电极对应远离第一浮栅电极侧壁上的侧面保护层相对应，且晶体管源极区内的源极重掺杂区域在阱区内延伸后与领域介质区域相接触。
所述半导体基板内的阱区通过在半导体基板内注入N型杂质离子或P型杂质离子形成。
所述半导体基板的材料包括硅，半导体基板为P导电类型。
所述栅介质层的材料包括二氧化硅；所述侧面保护层为氮化硅或二氧化硅。
一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器制备方法，所述嵌入式动态存储器的制备方法包括如下步骤：
a、提供半导体基板，所述半导体基板包括第一主面及与所述第一主面相对应分布的第二主面；
b、在半导体基板的第一主面上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的阱区；
c、在半导体基板内生成领域介质区域，所述领域介质区域从第一主面向下延伸，领域介质区域从阱区内向外延伸到阱区外；
d、在半导体基板的第一主面上淀积栅介质层，所述栅介质层覆盖于半导体基板的第一主面上；
e、在栅介质层上淀积浮栅电极材料，以在栅介质层上形成第一浮栅电极及第二浮栅电极；
f、在上述栅介质层上淀积第二阻挡层，所述第二阻挡层覆盖在栅介质层、第一浮栅电极及第二浮栅电极上；
g、去除上述第二阻挡层，并在第一浮栅电极及第二浮栅电极的两侧壁上淀积形成侧面保护层；
h、在上述栅介质层进行所需的阻挡层淀积、阻挡层刻蚀，以在栅介质层上形成所需的第三阻挡层；
i、利用上述第三阻挡层及侧面保护层在半导体基板的第一主面上进行所需杂质离子注入，以在阱区内形成晶体管源极区及晶体管漏极区；
j、去除上述栅介质层上的第三阻挡层。
所述领域介质区域的材料为二氧化硅。
所述阱区为N导电类型阱区或P导电类型阱区。
本发明的优点：半导体基板内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区及晶体管漏极区；所述晶体管源极区内有且仅有源极重掺杂区域，且晶体管漏极区内有且仅有漏极重掺杂区域，在MOS晶体管的晶体管源极区及晶体管漏极区内不设置LDD，来减小动态存储器的漏电流，漏电流减小后，提高存储在存储电容内的数据时间，结构紧凑，能与深亚微米CMOS逻辑工艺兼容，降低嵌入式动态存储器的使用成本，安全可靠。
附图说明
图1为现有嵌入式动态存储器的示意图。
图2~图10为本发明实施例1的具体实施步骤剖视图，其中：
图2为本发明半导体基板的剖视图。
图3为本发明在半导体基板内形成第一阱区后的剖视图。
图4为本发明在半导体基板内形成领域介质区域后的剖视图。
图5为本发明在半导体基板表面淀积栅介质层后的剖视图。
图6为本发明在栅介质层上形成第一浮栅电极及第二浮栅电极后的剖视图。
图7为本发明在栅介质层上形成第二阻挡层后的剖视图。
图8为本发明在第一浮栅电极、第二浮栅电极的侧壁上形成侧面保护层后的剖视图。
图9为本发明在半导体基板的第一主面上注入N型杂质离子的剖视图。
图10为形成本发明实施例1结构后的剖视图。
图11~图19为本发明实施例2的具体实施步骤剖视图，其中：
图11为本发明半导体基板的剖视图。
图12为本发明在半导体基板内形成第二阱区后的剖视图。
图13为本发明在半导体基板内形成领域介质区域后的剖视图。
图14为本发明在半导体基板表面淀积栅介质层后的剖视图。
图15为本发明在栅介质层上形成第一浮栅电极及第二浮栅电极后的剖视图。
图16为本发明在栅介质层上形成第二阻挡层后的剖视图。
图17为本发明在第一浮栅电极、第二浮栅电极的侧壁上形成侧面保护层后的剖视图。
图18为本发明在半导体基板的第一主面上注入N型杂质离子的剖视图。
图19为形成本发明实施例2结构后的剖视图。
附图标记说明：1-半导体基板、2-第一阻挡层、3-第一阱区、4-领域介质区域、5-栅介质层、6-第一浮栅电极、7-第二浮栅电极、8-第二阻挡层、9-侧面保护层、10-第三阻挡层、11-晶体管源极区、12-晶体管漏极区、13-第二阱区、14-第一主面、15-第二主面、100-MOS晶体管及200-存储电容。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示：为现有嵌入式动态存储器的结构示意图，现有嵌入式动态存储器包括MOS晶体管100及存储电容200，存储电容200用来存储数据，MOS晶体管100用来控制存储电容200的读取、写入及擦除状态操作。现有嵌入式动态存储器与深亚微米CMOS逻辑工艺不兼容，MOS晶体管100的源极区包括源极重掺杂区域及源极轻掺杂区域，MOS晶体管的漏极区内包括漏极重掺杂区域及漏极轻掺杂区域，即MOS晶体管的源极区、漏极区均含有LDD（轻掺杂漏区），MOS晶体管100内源极区、漏极区内设置LDD是用来减小热载流子效应。从图1中可以看出，嵌入式动态存储器存储数据的时间与漏电流的大小有关，现有嵌入式动态存储器的漏电流大小为交界处流向WL端的漏电流Ig、交界处流向BL端的漏电流Ioff、交界处流向衬底的电流Ijuntion及存储电容200底部电容极板流向上部极板的漏电流Igate_plate之和，其中，交界处流向衬底的电流Ijuntion为嵌入式动态存储器比重最大的漏电流，嵌入式动态存储器漏电流的存在会降低嵌入式动态存储器的保留时间，因此减小嵌入式动态存储器的漏电流能够有效提高嵌入式动态存储器的数据保留时间。
如图10和图19所示：为本发明嵌入式动态存储器的结构示意图，本发明包括半导体基板1及位于所述半导体基板1内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区11及晶体管漏极区12；其中，所述晶体管源极区11内有且仅有源极重掺杂区域，且晶体管漏极区12内有且仅有漏极重掺杂区域。所述源极重掺杂区域与漏极重掺杂区域的导电类型相同。所述源极重掺杂区域与漏极重掺杂区域为向半导体基板1内注入N型杂质离子形成。即本发明实施例中，将MOS晶体管中晶体管源极区11及晶体管漏极区12内均不包含轻掺杂区域，即将MOS晶体管中不存在LDD，由于LDD是用来减低热载流子效应，当存在LDD时，能阻止MOS晶体管的源极区与漏极区间的穿通，当不设置LDD时，能够降低交界处流向衬底的电流Ijuntion，而降低交界处流向衬底的电流Ijuntion后，能够减小嵌入式动态存储器的关态漏电流大小，提高嵌入式动态存储器的保留时间；在作为嵌入式动态存储器时，不设置LDD时，热载流子效应不会影响动态存储器的使用，即不会影响嵌入式动态存储器的结构与功能，达到本发明的目的。下面通过实施例1和实施例2对本发明作进一步的说明。
实施例1
如图10所示：本发明半导体基板1内设有第一阱区3，所述第一阱区3为通过在半导体基板1通过注入P型杂质离子形成；半导体基板1的表面淀积有栅介质层5，所述栅介质层5覆盖于半导体基板1的表面；阱区内设有邻域介质区域4，所述领域介质区域4从第一阱区3向外延伸出第一阱区3外；领域介质区域4与上方的栅介质层5相接触；通过领域介质区域4能够将半导体基板1内的各个存储单元隔离，领域介质区域4的材料为二氧化硅，领域介质区域4通过在半导体基板1内刻蚀沟槽，并在沟槽内填充二氧化硅形成，与深亚微米CMOS逻辑工艺相兼容。
栅介质层5上设有第一浮栅电极6及第二浮栅电极7，第一浮栅电极6及第二浮栅电极7的材料包括导电多晶硅，第一浮栅电极6及第二浮栅电极7的两侧壁上均覆盖有侧面保护层9，晶体管源极区11与晶体管漏极区12位于第二浮栅电极7下方的两侧；本发明实施例中，晶体管漏极区12邻近第一浮栅电极6，晶体管源极区11远离第一浮栅电极6。
晶体管漏极区12内的漏极重掺杂区域位于第一浮栅电极6、第二浮栅电极7间侧壁上对应相邻的侧面保护层9间，且晶体管漏极区12内的漏极重掺杂区域与第一浮栅电极6、第二浮栅电极7间侧壁上相邻的侧面保护层9相对应；即晶体管漏极区12内的漏极重掺杂区域恰恰位于第一浮栅电极6、第二浮栅电极7侧壁侧面保护层9之间的区域，这是由于在进行离子注入形成漏极重掺杂区域时，利用侧面保护层9遮挡形成的结构。
晶体管源极区11内的源极重掺杂区域与第二浮栅电极7对应远离第一浮栅电极6侧壁上的侧面保护层9相对应，且晶体管源极区11内的源极重掺杂区域在第一阱区3内延伸后与领域介质区域4相接触。
如图2~图10所示，上述结构的嵌入式动态存储器可以通过下述工艺步骤制备得到，具体为：
a、提供半导体基板1，所述半导体基板1包括第一主面14及与所述第一主面14相对应分布的第二主面15；
如图2所示：所述半导体基板1的材料包括硅，半导体基板1为P导电类型。
b、在半导体基板1的第一主面14上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板1内形成所需的阱区；
如图3所示：本发明实施例中，得到的阱区为第一阱区3，在形成第一阱区3时，在第一主面14上淀积第一阻挡层2，并对第一阻挡层2进行刻蚀及自对准P型杂质离子的注入，所述第一阻挡层2的材料为二氧化硅或氮化硅。
c、在半导体基板1内生成领域介质区域4，所述领域介质区域4从第一主面14向下延伸，领域介质区域4从第一阱区3内向外延伸到第一阱区3外；
如图4所示：领域介质区域4采用沟槽刻蚀并填充二氧化硅得到，领域介质区域4的一部分位于第一阱区3内，一部分位于第一阱区3外，领域介质区域4对称分布于第一阱区3上部的两侧。
d、在半导体基板1的第一主面14上淀积栅介质层5，所述栅介质层5覆盖于半导体基板1的第一主面14上；
如图5所示：所述栅介质层5的材料包括二氧化硅，栅介质层5覆盖在第一主面14上后，与领域介质区域4相接触。
e、在栅介质层5上淀积浮栅电极材料，以在栅介质层5上形成第一浮栅电极6及第二浮栅电极7；
如图6所示：第一浮栅电极6及第二浮栅电极7的材料包括导电多晶硅，其中，第一浮栅电极6与半导体基板1间形成存储电容的结构，第二浮栅电极7用下方的晶体管源极区11、晶体管漏极区12形成MOS晶体管的结构。
f、在上述栅介质层5上淀积第二阻挡层8，所述第二阻挡层8覆盖在栅介质层5、第一浮栅电极6及第二浮栅电极7上；
如图7所示：第二阻挡层8的材料为二氧化硅或氮化硅，当设置第二阻挡层8后，再进行N离子注入时，不会形成LDD结构。
g、去除上述第二阻挡层8，并在第一浮栅电极6及第二浮栅电极7的两侧壁上淀积形成侧面保护层9；
如图8所示：所述侧面保护层9的材料包括二氧化硅或氮化硅，通过侧面保护层9能够阻挡第一浮栅电极6、第二浮栅电极7与外部的接触，增加数据存储的时间；
h、在上述栅介质层5进行所需的阻挡层淀积、阻挡层刻蚀，以在栅介质层5上形成所需的第三阻挡层10；
i、利用上述第三阻挡层10及侧面保护层9在半导体基板1的第一主面14上进行所需杂质离子注入，以在阱区内形成晶体管源极区11及晶体管漏极区12；
如图9所示：所述第三阻挡层10的材料包括二氧化硅或氮化硅，通过第三阻挡层10遮挡下方的半导体基板1，通过第三阻挡层10避免在进行所需杂质离子注入时，注入到半导体基板1内，上述进行所需杂质离子注入的工艺条件及要求均为本技术领域常规的做法，为本技术领域人员所熟知，此处不再详述。通过进行所需杂质离子注入后，在第二浮栅电极7下方的两侧形成晶体管源极区11及晶体管漏极区12。本发明注入的杂质离子为N型，以形成NMOS晶体管。
j、去除上述栅介质层5上的第三阻挡层10。
如图10所示：去除第三阻挡层10后，形成本发明实施例1的结构。
实施例2
如图19所示：本实施例中与实施例1不同之处在于，在半导体基板1内形成第二阱区13，所述第二阱区13为通过在半导体基板1内进行所需杂质离子注入后形成的，其余均可以参照实施例1的描述。
如图11~图19所示：上述结构的嵌入式动态存储器可以通过下述工艺步骤制备得到，具体为：
a、提供半导体基板1，所述半导体基板1包括第一主面14及与所述第一主面14相对应分布的第二主面15；
b、在半导体基板1的第一主面14上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板1内形成所需的阱区；
如图12所示：本发明实施例中所需形成阱区为第二阱区13，在形成第二阱区13时，在第一主面14上淀积第一阻挡层2，并对第一阻挡层2进行刻蚀及自对准P型杂质离子的注入，所述第一阻挡层2的材料为二氧化硅或氮化硅。
c、在半导体基板1内生成领域介质区域4，所述领域介质区域4从第一主面14向下延伸，领域介质区域4从阱区内向外延伸到阱区外；
d、在半导体基板1的第一主面14上淀积栅介质层5，所述栅介质层5覆盖于半导体基板1的第一主面14上；
e、在栅介质层5上淀积浮栅电极材料，以在栅介质层5上形成第一浮栅电极6及第二浮栅电极7；
f、在上述栅介质层5上淀积第二阻挡层8，所述第二阻挡层8覆盖在栅介质层5、第一浮栅电极6及第二浮栅电极7上；
g、去除上述第二阻挡层8，并在第一浮栅电极6及第二浮栅电极7的两侧壁上淀积形成侧面保护层9；
h、在上述栅介质层5进行所需的阻挡层淀积、阻挡层刻蚀，以在栅介质层5上形成所需的第三阻挡层10；
i、利用上述第三阻挡层10及侧面保护层9在半导体基板1的第一主面14上进行所需杂质离子注入，以在阱区内形成晶体管源极区11及晶体管漏极区12；
如图18所示：本发明实施例红注入的杂质离子为P型，通过注入P型杂质离子形成PMOS晶体管。
j、去除上述栅介质层5上的第三阻挡层10。
如图2~图18所示：本发明在半导体基板1内形成第一阱区3或第二阱区13，在第一阱区3或第二阱区13内通过离子注入形成晶体管源极区11及晶体管漏极区12，其中，晶体管源极区11内有且仅有源极重掺杂区域，晶体管漏极区12内有且仅有漏极重掺杂区域，根据第一阱区3或第二阱区13以形成所需的NMOS晶体管或PMOS晶体管。半导体基板1上设置第一浮栅电极6及第二浮栅电极7，第一浮栅电极6与半导体基板1、栅介质层5间形成存储电容结构，第二浮栅电极7与晶体管源极区11、晶体管漏极区12及半导体基板1间形成MOS晶体管结构。当形成上述结构后，本发明等效结构与图1类似，仅仅MOS晶体管内不存在LDD结构，具体加载电压实现数据写入、读取及擦除操作的过程均相同，此处不再详述。
本发明半导体基板1内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区11及晶体管漏极区12；所述晶体管源极区11内有且仅有源极重掺杂区域，且晶体管漏极区12内有且仅有漏极重掺杂区域，在MOS晶体管的晶体管源极区11及晶体管漏极区12内不设置LDD，来减小动态存储器的漏电流，漏电流减小后，提高存储在存储电容内的数据时间，结构紧凑，能与深亚微米CMOS逻辑工艺兼容，降低嵌入式动态存储器的使用成本，安全可靠。
Claims (9)
1.一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，包括半导体基板（1）及位于所述半导体基板（1）内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区（11）及晶体管漏极区（12）；其特征是：所述晶体管源极区（11）内有且仅有源极重掺杂区域，且晶体管漏极区（12）内有且仅有漏极重掺杂区域；
所述半导体基板（1）内设有阱区，半导体基板（1）的表面淀积有栅介质层（5），所述栅介质层（5）覆盖于半导体基板（1）的表面；阱区内设有领域介质区域（4），所述领域介质区域（4）从阱区向外延伸出阱区外，领域介质区域（4）与上方的栅介质层（5）相接触；栅介质层（5）上设有第一浮栅电极（6）及第二浮栅电极（7），第一浮栅电极（6）及第二浮栅电极（7）的两侧壁上均覆盖有侧面保护层（9），晶体管源极区（11）与晶体管漏极区（12）位于第二浮栅电极（7）下方的两侧；晶体管漏极区（12）内的漏极重掺杂区域位于第一浮栅电极（6）、第二浮栅电极（7）间侧壁上对应相邻的侧面保护层（9）间，且晶体管漏极区（12）内的漏极重掺杂区域与第一浮栅电极（6）、第二浮栅电极（7）间侧壁上相邻的侧面保护层（9）相对应；晶体管源极区（11）内的源极重掺杂区域与第二浮栅电极（7）对应远离第一浮栅电极（6）侧壁上的侧面保护层（9）相对应，且晶体管源极区（11）内的源极重掺杂区域在阱区内延伸后与领域介质区域（4）相接触。
2.根据权利要求1所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述源极重掺杂区域与漏极重掺杂区域的导电类型相同。
3.根据权利要求1或2所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述源极重掺杂区域与漏极重掺杂区域为向半导体基板（1）内注入N型杂质离子形成。
4.根据权利要求1所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述半导体基板（1）内的阱区通过在半导体基板（1）内注入N型杂质离子或P型杂质离子形成。
5.根据权利要求1所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述半导体基板（1）的材料包括硅，半导体基板（1）为P导电类型。
6.根据权利要求4所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述栅介质层（5）的材料包括二氧化硅；所述侧面保护层（9）为氮化硅或二氧化硅。
7.一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器制备方法，其特征是，所述嵌入式动态存储器的制备方法包括如下步骤：
（a）、提供半导体基板（1），所述半导体基板（1）包括第一主面（14）及与所述第一主面（14）相对应分布的第二主面（15）；
（b）、在半导体基板（1）的第一主面（14）上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板（1）内形成所需的阱区；
（c）、在半导体基板（1）内生成领域介质区域（4），所述领域介质区域（4）从第一主面（14）向下延伸，领域介质区域（4）从阱区内向外延伸到阱区外；
（d）、在半导体基板（1）的第一主面（14）上淀积栅介质层（5），所述栅介质层（5）覆盖于半导体基板（1）的第一主面（14）上；
（e）、在栅介质层（5）上淀积浮栅电极材料，以在栅介质层（5）上形成第一浮栅电极（6）及第二浮栅电极（7）；
（f）、在上述栅介质层（5）上淀积第二阻挡层（8），所述第二阻挡层（8）覆盖在栅介质层（5）、第一浮栅电极（6）及第二浮栅电极（7）上；
（g）、去除上述第二阻挡层（8），并在第一浮栅电极（6）及第二浮栅电极（7）的两侧壁上淀积形成侧面保护层（9）；
（h）、在上述栅介质层（5）进行所需的阻挡层淀积、阻挡层刻蚀，以在栅介质层（5）上形成所需的第三阻挡层（10）；
（i）、利用上述第三阻挡层（10）及侧面保护层（9）在半导体基板（1）的第一主面（14）上进行所需杂质离子注入，以在阱区内形成晶体管源极区（11）及晶体管漏极区（12）；
（j）、去除上述栅介质层（5）上的第三阻挡层（10）。
8.根据权利要求7所述与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器制备方法，其特征是：所述领域介质区域（4）的材料为二氧化硅。
9.根据权利要求7所述与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器制备方法，其特征是：所述阱区为N导电类型阱区或P导电类型阱区。
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Patent Citations (3)
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