KR20190101799A - 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법 - Google Patents

프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법 Download PDF

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Abstract

원 타임 프로그래머블(OTP) 메모리는, 각각이 복수개의 행들 및 열들을 구성하는 워드라인들 및 비트라인들이 교차하는 위치에 배치되는 복수개의 단위셀들을 포함한다. 복수개의 단위셀들 각각은, 제1 채널영역에 의해 상호 이격되는 드레인영역 및 공통 접합영역과, 제1 채널영역 위에 배치되는 선택게이트 구조체로 구성되는 선택트랜지스터와, 그리고 제2 채널영역에 의해 상호 이격되는 소스영역 및 상기 공통 접합영역과, 제2 채널영역 위에 배치되는 플로팅게이트 구조체로 구성되는 저장트랜지스터를 포함한다. 드레인영역은 비트라인들 중 어느 하나의 비트라인에 결합되고, 소스영역은 공통 소스라인에 결합된다. 제2 채널영역의 길이를 따라 소스영역과 플로팅게이트 구조체가 중첩되는 길이는, 공통 접합영역과 플로팅게이트 구조체가 중첩되는 길이보다 작다.

Description

프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법{One time programable memory capable of increasing program efficiency and method of fabricating the same}
본 개시의 여러 실시예들은, 일반적으로 원 타임 프로그래머블 메모리에 관한 것으로서, 보다 상세하게는 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법에 관한 것이다.
데이터를 저장하는 장치 가운데 전원의 공급이 차단되어도 저장하고 있는 데이터를 유지하는 것을 비휘발성 메모리 소자라고 한다. 예컨대, 비휘발성 메모리 소자는 ROM(Read Only Memory), 자기 디스크, 광학 디스크 및 플래시(Flash) 메모리 소자 등을 포함할 수 있다. 특히, 비휘발성 메모리 소자들 가운데 데이터를 한번 기록하면 변경할 수 없는 메모리의 종류를 가리켜 원 타임 프로그래머블(One Time Programmable; 이하 OTP) 메모리라고 한다. OTP 메모리를 구성하는 셀은, 전하 저장형이나 안티-퓨즈형으로 구현될 수 있다. 전하 저장형의 OTP 메모리 셀은 채널 위에 배치되는 플로팅게이트를 갖는 모스 트랜지스터 구조로 구성될 수 있다. 정보는 플로팅게이트에 전하들이 주입됨으로써 저장될 수 있다. 전기적으로 독립되어 있으므로, 파워 공급이 스위치 오프되더라도 전하들은 플로팅게이트에 남아 있게 된다. 플로팅게이트의 전하들은 모스 트랜지스터의 소스 및 드레인 사이의 채널 도전성에 영향을 준다. 따라서 소스와 드레인 사이에 흐르는 전류를 검출함으로써 메모리로부터의 정보를 판독할 수 있다.
본 출원이 해결하고자 하는 과제는, 프로그램 효율이 증대되도록 할 수 있는 OTP 메모리를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는 위와 같은 OTP 메모리의 제조방법을 제공하는 것이다.
본 개시의 일 예에 따른 OTP 메모리는, 각각이 복수개의 행들 및 열들을 구성하는 워드라인들 및 비트라인들이 교차하는 위치에 배치되는 복수개의 단위셀들을 포함한다. 복수개의 단위셀들 각각은, 제1 채널영역에 의해 상호 이격되는 드레인영역 및 공통 접합영역과, 제1 채널영역 위에 배치되는 선택게이트 구조체로 구성되는 선택트랜지스터와, 그리고 제2 채널영역에 의해 상호 이격되는 소스영역 및 상기 공통 접합영역과, 제2 채널영역 위에 배치되는 플로팅게이트 구조체로 구성되는 저장트랜지스터를 포함한다. 드레인영역은 비트라인들 중 어느 하나의 비트라인에 결합되고, 소스영역은 공통 소스라인에 결합된다. 제2 채널영역의 길이를 따라 소스영역과 플로팅게이트 구조체가 중첩되는 길이는, 공통 접합영역과 플로팅게이트 구조체가 중첩되는 길이보다 작다.
본 개시의 일 예에 따른 OTP 메모리는, 제제1 방향을 따라 길게 연장되게 배치되며, 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 웰영역 내에 배치되는 복수개의 액티브들과, 복수개의 액티브들과 교차하도록 제2 방향을 따라 길게 연장되게 배치되며, 제1 방향을 따라 상호 이격되도록 배치되는 복수개의 선택게이트층들과, 그리고 각각이 제1 방향을 따라 복수개의 선택게이트층들 각각과 이격되면서 복수개의 액티브들 중 하나의 액티브와 교차하도록 배치되되, 제1 방향 및 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 플로팅게이트층들을 포함한다. 복수개의 선택게이트층들 중 상호 인접한 2개의 선택게이트층들은 제1 방향을 따라 상호 대향하도록 배치된다. 상기 복수개의 플로팅게이트층 중 상호 인접한 2개의 플로팅게이트층들은 제1 방향을 따라 상호 대향하도록 배치된다. 상호 인접한 2개의 선택게이트층들 사이의 액티브에 드레인영역이 배치되고, 상호 대향하는 선택게이트층 및 플로팅게이트층 사이의 액티브에 공통 접합영역이 배치되며, 그리고 상기 상호 인접한 2개의 플로팅게이트층 사이의 액티브에 소스영역이 배치된다. 제1 방향을 따라 소스영역과 플로팅게이트층이 중첩되는 길이는, 공통 접합영역과 플로팅게이트층이 중첩되는 길이보다 작다.
본 개시의 일 예에 따른 OTP 메모리의 제조방법은, 기판 상부영역에 웰영역을 형성하는 단계와, 웰영역 위에 제1 게이트절연층 및 선택게이트층의 선택게이트 구조체들 및 제2 게이트절연층 및 플로팅게이트층의 플로팅게이트 구조체들을 형성하는 단계와, 상호 인접한 플로팅게이트 구조체들 사이의 웰영역에 제1 도전형의 불순물이온을 틸트 이온 주입 방법으로 주입하는 단계와, 상호 인접한 플로팅게이트 구조체들 사이의 웰영역에 제2 도전형의 불순물이온을 수직 이온 주입 방법으로 주입하는 단계와, 인접한 플로팅게이트 구조체들 사이의 웰영역을 제외한 나머지 웰영역에 제2 도전형의 불순물이온을 주입하는 단계와, 그리고 주입된 불순물이온들에 대한 확산 공정을 수행하여, 상호 인접한 플로팅게이트 구조체들 사이에 소스영역을 형성하고, 상호 인접한 선택게이트 구조체들 사이에 드레인영역을 형성하며, 상호 인접한 플로팅게이트 구조체 및 선택게이트 구조체 사이에 공통 접합영역이 형성되도록 하는 단계를 포함한다.
여러 실시예들에 따르면, 플로팅게이트 하부의 채널영역의 길이를 따라 소스영역과 플로팅게이트 구조체가 중첩되는 길이가 소스영역 반대쪽의 공통 접합영역과 플로팅게이트 구조체가 중첩되는 길이보다 작도록 함으로써, 프로그램 효율을 증대시켜 프로그램 속도를 향상시킬 수 있다는 이점이 제공된다.
도 1은 본 개시에 따른 OTP 메모리의 평면구조의 일 예를 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 I-II를 따라 절단하여 나타내 보인 단면도이다.
도 3은 본 개시에 따른 OTP 메모리를 구성하는 단위셀들 중 선택단위셀에 대한 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 단면도이다.
도 4는 본 개시에 따른 OTP 메모리를 구성하는 단위셀들 중 선태단위셀에 대한 프로그램 동작 과정에서 플로팅게이트층 하부의 채널길이에 따른 커플링 비를 나타내 보인 그래프이다.
도 5는 본 개시에 따른 OTP 메모리를 구성하는 단위셀의 리드 동작의 일 예를 설명하기 위해 나타내 보인 단면도이다.
도 6 내지 도 9는 본 개시에 따른 OTP 메모리의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시에 따른 OTP 메모리의 평면구조의 일 예를 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 I-II를 따라 절단하여 나타내 보인 단면도이다. 도 1 및 도 2에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 1 및 도 2를 참조하면, 본 예에 따른 OTP 메모리(100)는, 복수개의 단위셀들을 포함하여 구성될 수 있다. 복수개의 단위셀들 각각은, 복수개의 행들 및 열들을 구성하는 워드라인들(word lines) 및 비트라인들(bit lines)이 교차하는 위치에 배치되어 셀 어레이(cell array)를 구성할 수 있다. 본 예에서 4개의 행들(R0-R3) 및 여섯개의 열들(C0-C5)을 갖는 경우가 제시되고 있지만, 이는 단지 하나의 예시일 뿐이며, 행들의 개수 및 열들의 개수는 다양하게 설정될 수 있다. 본 예에서 "제1 방향"은 도면에서 세로 방향을 의미하고, "제2 방향"은 도면에서 가로 방향을 의미한다. 그러나 이는 임의로 설정된 것이며, "제1 방향" 및 "제2 방향"은 각각 도면에서 가로 방향 및 세로 방향을 의미할 수도 있다.
본 예에 따른 OTP 메모리(100)는, 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 액티브들(121, …, 126)을 포함한다. 복수개의 액티브들(121, …, 126) 각각은, 제1 방향을 따라 길게 연장된다. 복수개의 액티브들(121, …, 126) 각각은 동일한 열의 단위셀들에 공유된다. 도면에 나타내지는 않았지만, 복수개의 액티브들(121, …, 126) 각각은 소자분리층에 의해 한정될 수 있다. 복수개의 액티브들(121, …, 126)은, 기판(101) 내의 웰영역(NW)(110) 내에 배치될 수 있다. 이에 따라 복수개의 액티브들(121, …, 126)은, 웰영역(110) 내에서 소자분리층에 의해 웰영역(110) 표면이 노출되는 영역으로 정의될 수있다. 웰영역(110)은 모든 행들 및 모든 열들의 단위셀들에 공유된다. 일 예에서 웰영역(110)은 n형 도전형을 가질 수 있다.
복수개의 단위셀들 각각은, 플로팅게이트 구조체를 갖는 저장트랜지스터(201)와 선택게이트 구조체를 갖는 선택트랜지스터(202)로 구성될 수 있다. 웰영역(110)이 n형 도전형을 갖는 경우, 저장트랜지스터(201) 및 선택트랜지스터(202)는 모두 p채널형 모스(PMOS) 구조로 구성될 수 있다. 플로팅게이트 구조체는, 저장트랜지스터(201)의 채널영역 위에서 순차적으로 배치되는 게이트절연층(150) 및 플로팅게이트층으로 구성된다. 선택게이트 구조체는, 선택트랜지스터(202)의 채널영역 위에서 순차적으로 배치되는 게이트절연층(150) 및 선택게이트층으로 구성된다. 플로팅게이트층들은 제1 방향 및 제2 방향을 따라 상호 이격되도록 배치된다. 플로팅게이트층들 각각은 하나의 단위셀을 구성하는 저장트랜지스터에 할당된다. 플로팅게이트층들은 어떤 신호인가라인에 직접 결합되지 않는 플로팅 상태로 배치된다. 일 예에서 제2 방향을 따라 배치되는 플로팅게이트층들(131-0, …, 131-5)은 제1 행(R0)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 제2 방향을 따라 배치되는 플로팅게이트층들(132-0, …, 132-5)은 제2 행(R1)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 제2 방향을 따라 배치되는 플로팅게이트층들(133-0, …, 133-5)은 제3 행(R2)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 제2 방향을 따라 배치되는 플로팅게이트층들(134-0, …, 134-5)은 제4 행(R3)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다.
제1 방향을 따라 배치되는 플로팅게이트층들(131-0, 132-0, 133-0, 134-0)은 제1 열(C0)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 제1 방향을 따라 배치되는 플로팅게이트층들(131-1, 132-1, 133-1, 134-1)은 제2 열(C1)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 제1 방향을 따라 배치되는 플로팅게이트층들(131-2, 132-2, 133-2, 134-2)은 제3 열(C2)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 제1 방향을 따라 배치되는 플로팅게이트층들(131-3, 132-3, 133-3, 134-3)은 제4 열(C3)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 제1 방향을 따라 배치되는 플로팅게이트층들(131-4, 132-4, 133-4, 134-4)은 제5 열(C4)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 제1 방향을 따라 배치되는 플로팅게이트층들(131-5, 132-5, 133-5, 134-5)은 제6 열(C5)의 단위셀들 각각의 저장트랜지스터(201)를 구성한다. 이에 따라 예컨대 플로팅게이트층(131-0)은 제1 행(R0) 및 제1 열(C0)의 단위셀의 저장트랜지스터(201)를 구성한다.
선택게이트층들(141, …, 144)은 제1 방향을 따라 상호 이격되도록 배치된다. 선택게이트층들(141, …, 144) 각각은, 제2 방향을 따라 길게 연장되어 배치된다. 이에 따라 선택게이트층들(141, …, 144) 각각은 복수개의 액티브들(121, …, 126)과 교차한다. 레이아웃 구조의 면적을 최소화하기 위해, 상호 인접하는 플로팅게이트층들 사이에 두 개의 선택게이트층들이 배치된다. 즉 제1 행(R0)의 단위셀들을 구성하는 플로팅게이트층들(131-0, …, 131-5)과 제2 행(R1)의 단위셀들을 구성하는 플로팅게이트층들(132-0, …, 132-5) 사이에 제1 선택게이트층(141) 및 제2 선택게이트층(142)이 상호 대향하면서 배치된다. 마찬가지로 제3 행(R2)의 단위셀들을 구성하는 플로팅게이트층들(133-0, …, 133-5)과 제4 행(R3)의 단위셀들을 구성하는 플로팅게이트층들(134-0, …, 134-5) 사이에 제3 선택게이트층(143) 및 제4 선택게이트층(144)이 상호 대향하면서 배치된다. 선택게이트층들(141-144) 각각의 일 측면은 플로팅게이트의 일 측면과 대향하고, 반대 측면은 인접한 선택게이트층의 측면과 대향한다.
복수개의 선택게이트층들 중 m번째(m은 자연수) 행의 선택게이트층은 m번째 워드라인에 결합된다. 예컨대 제1 선택게이트층(141)은 제1 행(R0)의 모든 단위셀들에 공유되며, 제1 워드라인(WL0)에 결합된다. 제2 선택게이트층(142)은 제2 행(R1)의 모든 단위셀들에 공유되며, 제2 워드라인(WL1)에 결합된다. 제3 선택게이트층(143)은 제3 행(R2)의 모든 단위셀들에 공유되며, 제3 워드라인(WL2)에 결합된다. 제4 선택게이트층(144)은 제4 행(R3)의 모든 단위셀들에 공유되며, 제4 워드라인(WL3)에 결합된다. 이와 같이 어느 하나의 단위셀에 포함되는 선택게이트층은 동일한 행의 다른 단위셀들과 함께 공유되는 반면, 어느 하나의 단위셀에 포함되는 플로팅게이트층은 다른 단위셀들에 포함되는 플로팅게이트층과는 독립적으로 배치된다.
액티브들(121, …, 126) 각각은 제1 방향을 따라 상호 이격되게 배치되는 복수개의 접합영역들을 갖는다. 복수개의 접합영역들 중 드레인영역(161)은, 상호 인접한 2개의 선택게이트층들 사이의 액티브 내에 배치된다. 이에 따라 동일한 열의 단위셀들 중 상호 인접한 선택게이트층들을 갖는 단위셀들은 드레인영역(161)을 공유한다. 드레인영역(161)은 p+형의 도전형을 갖는다. 드레인영역(161)은 드레인컨택을 통해 비트라인에 결합된다. 복수개의 액티브들 중 n번째(n은 자연수) 열의 액티브에 배치되는 드레인영역들은 n번째 비트라인에 공통으로 결합된다. 예컨대 제1 열(C0)의 단위셀들에 공유되는 제1 액티브(121) 내의 드레인영역들(161)은 제1 비트라인(BL0)에 공통으로 결합된다. 제2 열(C1)의 단위셀들에 공유되는 제2 액티브(122) 내의 드레인영역들(161)은 제2 비트라인(BL1)에 공통으로 결합된다. 제3 열(C2)의 단위셀들에 공유되는 제3 액티브(123) 내의 드레인영역들(161)은 제3 비트라인(BL2)에 공통으로 결합된다. 제4 열(C3)의 단위셀들에 공유되는 제4 액티브(124) 내의 드레인영역들(161)은 제4 비트라인(BL3)에 공통으로 결합된다. 제5 열(C4)의 단위셀들에 공유되는 제5 액티브(125) 내의 드레인영역들(161)은 제5 비트라인(BL4)에 공통으로 결합된다. 제6 열(C5)의 단위셀들에 공유되는 제6 액티브(126) 내의 드레인영역들(161)은 제6 비트라인(BL5)에 공통으로 결합된다.
복수개의 접합영역들 중 공통 접합영역(162)은 동일한 단위셀을 구성하는 플로팅게이트와 선택게이트 사이의 액티브 내에 배치된다. 공통 접합영역(162)은, 동일한 단위셀을 구성하는 선택트랜지스터의 소스영역 및 저장트랜지스터의 드레인영역을 구성한다. 공통 접합영역(162)은 p+형의 도전형을 갖는다. 공통 접합영역(162)은 어떤 신호인가라인에도 직접 결합되지 않는다. 드레인영역(161)과 공통 접합영역(162) 사이의 액티브는 선택트랜지스터의 채널영역을 구성한다. 복수개의 접합영역들 중 소스영역(163)은, 상호 인접한 2개의 플로팅게이트층들 사이의 액티브 내에 배치된다. 이에 따라 동일한 열의 단위셀들 중 상호 인접한 플로팅게이트층들을 갖는 단위셀들은 소스영역(163)을 공유한다. 소스영역(163)은 p형의 도전형을 갖는다. 소스영역(163)은 소스컨택을 통해 소스라인(SL)에 결합된다. 모든 단위셀들 각각의 소스영역(163)은 하나의 소스라인(SL)에 공통으로 결합된다. 공통 접합영역(162)과 소스영역(163) 사이의 액티브는 저장트랜지스터의 채널영역을 구성한다.
이하에서는 도 2에 나타낸 바와 같이, 제1 방향을 따라 연속적으로 배치되는 제2 행(R1) 및 제1 열(C0)의 단위셀(cell 21)과, 제3 행(R2) 및 제1 열(C0)의 단위셀(cell 31)과, 그리고 제4 행(R3) 및 제1 열(C0)의 단위셀(cell 41)의 단면 구조를 예로 들어서 접합영역들의 구조를 보다 상세하게 설명하기로 한다. 도 2에 나타낸 바와 같이, 제1 방향을 따라 플로팅게이트층들(132-0, 133-0)이 상호 대향하는 제2 행(R1) 및 제1 열(C0)의 단위셀(cell 21)과 제3 행(R2) 및 제1 열(C0)의 단위셀(cell 31)은 소스영역(163)을 공유한다. 제1 방향을 따라 선택게이트층들(143, 144)이 상호 대향하는 제3 행(R2) 및 제1 열(C0)의 단위셀(cell 31)과 제4 행(R3) 및 제1 열(C0)의 단위셀(cell 41)은 드레인영역(161)을 공유한다. 드레인영역(161), 공통 접합영역(162), 및 소스영역(163)은 각각 단일 정션 구조(single junction struture)를 갖는다. 드레인영역(161) 및 공통 접합영역(162)은 실질적으로 동일한 도핑 농도를 가질 수 있다. 소스영역(163)이 갖는 도핑 농도는, 드레인영역(161) 및 공통 접합영역(162)이 갖는 도핑 농도보다 낮다.
플로팅게이트층들(132-0, 133-0, 134-0) 각각을 갖는 저장트랜지스터(201)의 채널영역의 채널길이 방향, 즉 제1 방향을 따라 소스영역(163)과 플로팅게이트층들(132-0, 133-0, 134-0)이 수직 방향으로 중첩되는 제1 길이(L1)는, 공통 접합영역(162)과 플로팅게이트층들(132-0, 133-0, 134-0)이 수직 방향으로 중첩되는 제1 길이(L2)보다 짧다. 소스영역(163)의 제1 접합 깊이(D1)는 공통 접합영역(162)의 제2 접합 깊이(D2)보다 얕다. 공통 접합영역(162)의 제2 접합 깊이(D2)는 드레인영역(161)의 접합 깊이와 실질적으로 동일할 수 있다. 제1 길이(L1)가 제2 길이(L2)보다 상대적으로 짧음에 따라, 제1 길이(L1)와 제2 길이(L2)가 실질적으로 같은 경우에 비하여, 플로팅게이트층들(132-0, 133-0, 134-0) 각각을 갖는 저장트랜지스터(201)의 채널영역 길이는 길어진다. 이는 플로팅게이트층들(132-0, 133-0, 134-0) 각각과 채널영역이 수직방향으로 중첩되는 단면적이 상대적으로 크다는 것을 의미한다.
도 3은 본 개시에 따른 OTP 메모리를 구성하는 단위셀들 중 선택단위셀에 대한 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 단면도이다. 본 예에서는 제2 행(R1) 및 제1 열(C0)의 단위셀(cell 21)(이하 선택단위셀)을 프로그램시키는 경우를 예로 들지만, 본 예에 따른 프로그래밍 과정은 다른 단위셀들에 대해서도 동일하게 적용된다. 도 3에서 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 3을 참조하면, 선택단위셀(cell 21)에 대한 프로그램 동작을 위해, 선택단위셀(cell 21)의 선택게이트층(142)에 결합되는 제2 워드라인(WL1)에 그라운드전압, 예컨대 0V를 인가한다. 선택단위셀(cell 21)의 드레인영역(161)에 결합되는 제1 비트라인(BL0)과 웰영역(110)에 포지티브 프로그램전압(+Vpp)을 인가한다. 소스영역(163)에 결합되는 소스라인(SL)에 0V를 인가한다. 제2 워드라인(WL1)에 0V가 인가됨에 따라, 선택단위셀(cell 21)의 선택트랜지스터(202)는 턴 온(turn on) 되며, 드레인영역(161)과 공통 접합영역(162) 사이에는 p형 도전형의 채널(171)이 형성된다. 제1 비트라인(BL0)에 인가되는 포지티브 프로그램전압(+Vpp)은 채널(171)을 통해 공통 접합영역(162)으로 전달된다.
공통 접합영역(162)에 포지티브 프로그램전압(+Vpp)이 전달되고, 소스영역(163)에 0V가 인가됨에 따라, 두 접합영역들 사이에는 포지티브 프로그램전압(+Vpp)에 해당하는 전위차가 발생한다. 한편 소스영역(163) 및 웰영역(110)에 각각 0V 및 포지티브 프로그램전압(+Vpp)이 인가됨에 따라, p형의 소스영역(163) 및 n형의 웰영역(110)에 의한 pn 접합에는 역방향 바이어스가 인가되고, pn 접합의 양 방향으로 디플리션영역(depletion region)이 형성된다. 공통 접합영역(162)과 소스영역(163) 사이의 전위차로 인해, 공통 접합영역(162) 근처의 양의 전하를 갖는 홀들(positively charged holes)이 소스영역(163) 쪽으로 끌려가면서 가속화된다. 이 홀들은 소스영역(163)에 인접한 디플리션영역 내의 일렉트론들 및 격자 원자들(lattice atoms)과 충돌하여 충돌 이온화(impact ionization) 현상을 유발시킨다. 충돌 이온화에 의해 발생된 고에너지의 일렉트론들은, 플로팅게이트층(132-0)에 유도되는 커플링전압(Vcf)에 의해 플로팅게이트층(132-0) 하부의 게이트절연층(150)을 관통하여 플로팅게이트층(132-0) 안으로 축적되기 시작한다. 플로팅게이트층(132-0)에 일렉트론들이 축적됨에 따라, 제2 행(R1) 및 제1 열(C0)의 단위셀(cell 21)은, 단위셀(cell 21)을 구성하는 저장트랜지스터(201)의 문턱전압값이 낮아지는 프로그램 상태가 된다.
플로팅게이트층(132-0)에 유도되는 커플링전압(Vcf)은, 커플링 커패시터 성분들에 의해 결정된다. 구체적으로 공통 접합영역(162)과, 플로팅게이트층(132-0) 하부의 게이트절연층(150)과, 플로팅게이트층(132-0)의 수직 방향으로의 중첩 부분은 제1 커플링 커패시터 성분(CC1)을 구성한다. 웰영역(110)과, 플로팅게이트층(132-0) 하부의 게이트절연층(150)과, 플로팅게이트층(132-0)의 수직 방향으로의 중첩 부분은 제2 커플링 커패시터 성분(CC2)을 구성한다. 또한 소스영역(163)과, 플로팅게이트층(132-0) 하부의 게이트절연층(150)과, 플로팅게이트층(132-0)의 수직 방향으로의 중첩 부분은 제3 커플링 커패시터 성분(CC3)을 구성한다. 플로팅게이트층(132-0)은, 제1 커플링 커패시터 성분(CC1), 제2 커플링 커패시터 성분(CC2), 및 제3 커플링 커패시터 성분(CC3)에 의해 커플링전압(Vcf)이 유도된다. 커플링전압(Vcf)은 아래의 수학식 1로 표현될 수 있다.
Figure pat00001
수학식 1에서 "Cbl", "Cnw", "Csl"은 각각 제1 커플링 커패시터 성분(CC1)의 커패시턴스, 제2 커플링 커패시터 성분(CC2)의 커패시턴스, 제3 커플링 커패시터 성분(CC3)의 커패시턴스를 나타낸다. "Vbl", "Vnw", "Vsl"은 각각 제1 비트라인(BL0)에 인가되는 전압, 웰영역(110)에 인가되는 전압, 및 소스라인(SL)에 인가되는 전압을 나타낸다. 제1 비트라인(BL0) 및 웰영역(110)에 각각 포지티브 프로그램전압(+Vpp)이 인가되고, 소스라인(SL)에 0V가 인가되므로, 플로팅게이트층(132-0)에 유도되는 커플링전압(Vfg)은 아래의 수학식 2로 나타낼 수 있다.
Figure pat00002
위 수학식 2에 나타낸 바와 같이, 제3 커플링 커패시터 성분(CC3)의 커패시턴스(Csl)가 작을수록 플로팅게이트층(132-0)에 유도되는 커플링전압(Vfg)의 크기는 커진다. 제3 커플링 커패시터 성분(CC3)의 커패시턴스(Csl)는, 소스영역(163)과 플로팅게이트층(132-0)의 수직 방향으로의 중첩 면적에 정비례한다. 본 예에 따른 OTP 메모리에 있어서, 소스영역(163)과 플로팅게이트층(132-0)의 수직 방향으로의 중첩 면적이 상대적으로 작으며, 이에 따라 커패시턴스(Csl) 또한 상대적으로 작은 값을 갖는다. 소스영역(163)과 플로팅게이트층(132-0)의 수직 방향으로의 중첩 면적이 상대적으로 작다는 것은, 플로팅게이트층(132-0) 하부의 채널길이는 상대적으로 길다는 것을 의미한다. 따라서 채널길이가 상대적으로 길어짐에 따라, 선택단위셀(cell 21)에 대한 프로그램 동작시 프로그램 속도가 증가될 수 있다. 또한 선택단위셀(cell 21)에 대한 프로그램 동작을 위해 제1 비트라인(BL0)에 인가되는 포지티브 프로그램전압(+Vpp)의 크기를 줄일 수 있으며, 그 결과 전력소모량을 줄일 수 있다.
도 4는 본 개시에 따른 OTP 메모리를 구성하는 단위셀들 중 선택단위셀에 대한 프로그램 동작 과정에서 플로팅게이트층 하부의 채널길이에 따른 커플링 비를 나타내 보인 그래프이다. 도 4의 그래프에서 가로축은 인젝션 시간(injection time), 즉 프로그램 시간을 나타내고, 세로축은 플로팅게이트층에 유도되는 커플링전압을 나타낸다. 참조부호 "210"으로 나타낸 선은 플로팅게이트층 하부의 채널길이, 즉 선택단위셀의 저장트랜지스터(201)의 채널길이가 가장 긴 경우를 나타내고, 참조부호 "220", "230", "240", "250"으로 나타낸 선으로 갈수록 저장트랜지스터(201)의 채널길이가 점점 짧아지는 경우를 나타낸다. 도면에 나타낸 바와 같이, 동일한 인젝션 시간에서 선택단위셀의 저장트랜지스터(201)의 채널길이가 길수록, 커플링전압 또한 커진다는 것을 알 수 있다.
선택단위셀에 대한 프로그램 동작을 수행하는 과정에서, 비선택단위셀들이 프로그램되지 않도록 나머지 워드라인들 및 비트라인들에 적절한 바이어스를 인가할 필요가 있다. 예컨대 선택단위셀과 비트라인을 공유하는 비선택단위셀들에 대해서는, 비선택단위셀들 각각의 워드라인에 포지티브 프로그램 금지전압을 인가하여 비선택단위셀들 각각의 선택트랜지스터는 턴 오프시킴으로써 프로그램을 방지할 수 있다. 선택단위셀과 워드라인을 공유하는 비선택단위셀들에 대해서는, 비선택단위셀들 각각의 비트라인에 그라운드전압, 예컨대 0V를 인가함으로써 프로그램을 방지할 수 있다.
도 5는 본 개시에 따른 OTP 메모리를 구성하는 단위셀의 리드 동작의 일 예를 설명하기 위해 나타내 보인 단면도이다. 본 예에서는 제2 행(R1) 및 제1 열(C0)의 단위셀(cell 21)(이하 선택단위셀)을 리드하는 경우를 예로 들지만, 본 예에 따른 리드 과정은 다른 단위셀들에 대해서도 동일하게 적용된다. 도 5에서 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 5를 참조하면, 선택단위셀(cell 21)에 대한 리드 동작을 위해, 선택단위셀(cell 21)의 선택게이트층(142)에 결합되는 제2 워드라인(WL1)에 그라운드전압, 예컨대 0V를 인가한다. 선택단위셀(cell 21)의 드레인영역(161)에 결합되는 제1 비트라인(BL0)에는 포지티브 리드전압(+Vrr)을 인가한다. 포지티브 리드전압(+Vrr)은 프로그램 동작에서 사용된 포지티브 프로그램전압(+Vpp)보다 작은 크기를 갖는다. 소스영역(163)에 결합되는 소스라인(SL) 및 웰영역(110)에는 각각 0V를 인가한다.
제2 워드라인(WL1)에 0V가 인가됨에 따라, 선택단위셀(cell 21)의 선택트랜지스터(202)는 턴 온(turn on) 되며, 드레인영역(161)과 공통 접합영역(162) 사이에는 p형 도전형의 채널(171)이 형성된다. 제1 비트라인(BL0)에 인가되는 포지티브 리드전압(+Vrr)은 채널(171)을 통해 공통 접합영역(162)으로 전달된다. 공통 접합영역(162)에 포지티브 리드전압(+Vrr)이 전달되고, 소스영역(163)에 0V가 인가됨에 따라, 저장트랜지스터(201)의 채널영역(180) 내에 채널이 형성되는지의 여부에 따라 공통 접합영역(162)과 소스영역(163) 사이의 캐리어 이동 여부가 결정된다. 저장트랜지스터(201)의 채널영역(180) 내에 채널이 형성되는지의 여부는 플로팅게이트층(132-0) 내에 일렉트론들이 주입되어 있는지의 여부에 따라 결정된다. 일 예에서 플로팅게이트층(132-0) 내에 일렉트론들이 주입되어 있는 경우, 즉 프로그램된 상태인 경우, 낮은 문턱전압으로 인해 저장트랜지스터(201)의 채널영역(180) 내에 채널이 형성되고, 결과적으로 드레인영역(161), 공통 접합영역(162) 및 소스영역(163) 사이로 전류가 흐른다. 반면에 플로팅게이트층(132-0) 내에 일렉트론들이 주입되어 있지 않는 경우, 즉 프로그램되지 않은 상태인 경우, 높은 문턱전압으로 인해 저장트랜지스터(201)의 채널영역(180) 내에 채널이 형성되지 않으며, 결과적으로 드레인영역(161), 공통 접합영역(162) 및 소스영역(163) 사이로 전류가 흐르지 않는다. 이와 같이, 드레인영역(161)에 결합되는 제1 비트라인(BL0)과 소스영역(163)에 결합되는 소스라인(SL) 사이의 전류를 감지함으로써, 선택단위셀(cell 21)에 대한 프로그램 여부를 판정할 수 있다.
도 6 내지 도 9는 본 개시에 따른 OTP 메모리의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 6을 참조하면, 기판(301) 상부영역에 웰영역(NW)(310)을 형성한다. 웰영역(310)은 n형의 도전형을 갖는다. 웰영역(310) 위에 절연층 및 도전층을 순차적으로 형성한다. 이어서 소정의 마스크층패턴을 이용한 식각으로 도전층 및 절연층을 순차적으로 패터닝하여 웰영역(310) 위에 선택게이트 구조체들(410) 및 플로팅게이트 구조체들(420)을 형성한다. 선택게이트 구조체들(410) 각각은, 제1 게이트절연층(351) 위에 선택게이트층(410)이 적층되어 구성된다. 플로팅게이트 구조체들(420) 각각은, 제2 게이트절연층(352) 위에 플로팅게이트층(330)이 배치되어 구성된다. 일 예에서 패터닝은, 도면에서 가로 방향을 따라, 2개의 선택게이트 구조체들(410)이 상호 대향하고, 2개의 플로팅게이트 구조체들(420)이 상호 대향하도록 수행될 수 있다.
도 7을 참조하면, 상호 대향하는 플로팅게이트 구조체들(420) 사이의 웰영역(310)을 노출시키는 개구부를 갖는 제1 마스크층패턴(510)을 형성한다. 일 예에서 제1 마스크층패턴(510)은 포토레지스트층패턴으로 형성할 수 있다. 도면에서 화살표(501)로 나타낸 바와 같이, 경사진 방향에서 불순물이온이 주입되는 틸트(tilt) 이온주입을 수행하여 플로팅게이트 구조체들(420)에 인접한 웰영역(310)에 n형 불순물이온(364)을 주입한다. 다음에 도면에서 화살표(502)로 나타낸 바와 같이, 수직 방향으로의 이온 주입을 수행하여 p형 불순물이온(363)을 주입한다. 주입된 p형 불순물이온(363)은 n형 불순물이온(364)의 배리어(barrier) 기능으로 인해, 수평 방향으로의 확산(diffusion)이 최대한 억제된다. n형 불순물이온(364) 및 p형 불순물이온(363)을 주입한 후에는 제1 마스크층패턴(510)을 제거한다.
도 8을 참조하면, 상호 대향하는 플로팅게이트 구조체들(420) 사이의 웰영역(310)을 덮고 나머지를 노출시키는 개구부를 갖는 제2 마스크층패턴(520)을 형성한다. 일 예에서 제2 마스크층패턴(520)은 포토레지스트층패턴으로 형성할 수 있다. 도면에서 화살표(503)로 나타낸 바와 같이, 수직 방향으로의 이온 주입을 수행하여 p+형 불순물이온(361, 362)을 주입한다. 이에 따라 상호 인접한 선택게이트 구조체들(410) 사이의 웰영역(310)에는 p+형 불순물이온(361)이 주입되고, 상호 인접한 선택게이트 구조체(410) 및 플로팅게이트 구조체(420) 사이의 웰영역(310)에는 p+형 불순물이온(362)이 주입된다. p+형 불순물이온(361) 주입은, 도 7을 참조하여 설명한 p형 불순물이온(363)보다 높은 도즈(dose) 및 에너지로 수행된다. p+형 불순물이온(361) 주입을 수행한 후에는 제2 마스크층패턴(520)을 제거한다.
도 9를 참조하면, 도 7 및 도 8을 참조하여 설명한 바와 같이 주입된 p형 불순물이온(363) 및 p+형 불순물이온(361, 362)에 대한 확산 공정을 진행하여, p+형 드레인영역(461), p+형 공통 접합영역(462), 및 p형 소스영역(463)을 형성한다. 이온주입시의 도즈 및 에너지 차이로 인해, p형 소스영역(463)은, p+형 드레인영역(461) 및 p+형 공통 접합영역(462)에 비해 수평 방향 및 수직 방향으로의 확산이 덜 이루어진다. 이에 따라 p형 소스영역(463)은, p+형 드레인영역(461) 및 p+형 공통 접합영역(462)의 접합 깊이보다 얕은 접합 깊이를 갖는다. 더욱이 p형 불순물이온(도 8의 363)의 양 측면에 n형 불순물이온(도 8의 364)이 배치됨에 따라, p형 불순물이온(도 8의 363)의 수평 방향으로의 확산은 더욱 더 억제된다. 이에 따라 p형 소스영역(463)과 플로팅게이트층(330)의 수직 방향으로의 중첩 면적은, p+형 공통 접합영역(462)과 플로팅게이트층(330)의 수직 방향으로의 중첩 면적보다 작다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
101...기판
110...웰영역
121, …, 126...액티브
131-0, …, 131-5, 132-0, …, 132-5, 133-0, …, 133-5, 134-0, …, 134-5...플로팅게이트층
141, …, 144...선택게이트층
150...게이트절연층
161...드레인영역
162...공통 접합영역
163...소스영역
201...저장트랜지스터
202...선택트랜지스터

Claims (20)

  1. 각각이 복수개의 행들 및 열들을 구성하는 워드라인들 및 비트라인들이 교차하는 위치에 배치되는 복수개의 단위셀들을 포함하되,
    상기 복수개의 단위셀들 각각은,
    제1 채널영역에 의해 상호 이격되는 드레인영역 및 공통 접합영역과, 상기 제1 채널영역 위에 배치되는 선택게이트 구조체로 구성되는 선택트랜지스터; 및
    제2 채널영역에 의해 상호 이격되는 소스영역 및 상기 공통 접합영역과, 상기 제2 채널영역 위에 배치되는 플로팅게이트 구조체로 구성되는 저장트랜지스터를 포함하며,
    상기 드레인영역은 상기 비트라인들 중 어느 하나의 비트라인에 결합되고,
    상기 소스영역은 공통 소스라인에 결합되며, 그리고
    상기 제2 채널영역의 길이를 따라 상기 소스영역과 상기 플로팅게이트 구조체가 중첩되는 길이는, 상기 공통 접합영역과 상기 플로팅게이트 구조체가 중첩되는 길이보다 작은 원 타임 프로그래머블 메모리.
  2. 제1항에 있어서,
    상기 선택트랜지스터 및 저장트랜지스터는, P모스 트랜지스터로 구성되는 원 타임 프로그래머블 메모리.
  3. 제1항에 있어서,
    상기 드레인영역 및 공통 접합영역은 고농도의 p+형 도전형을 갖고, 상기 소스영역은 저농도의 p형 도전형을 갖는 원 타임 프로그래머블 메모리.
  4. 제3항에 있어서,
    상기 드레인영역, 공통 접합영역, 및 소스영역의 측면 및 하부면을 둘러싸는 n형 도전형의 웰영역을 더 포함하는 원 타임 프로그래머블 메모리.
  5. 제1항에 있어서,
    상기 공통 접합영역 및 소스영역은, 모두 단일 정션 구조를 갖는 원 타임 프로그래머블 메모리.
  6. 제1항에 있어서,
    상기 소스영역의 정션 깊이는 상기 공통 접합영역의 정션 깊이보다 얕은 원 타임 프로그래머블 메모리.
  7. 제1항에 있어서,
    상기 선택게이트 구조체는, 상기 제1 채널영역 위에 배치되는 제1 게이트절연층 및 상기 제1 게이트절연층 위에 배치되며 상기 워드라인들 중 하나의 워드라인에 결합되는 선택게이트층을 포함하고, 그리고
    상기 플로팅게이트 구조체는, 상기 제2 채널영역 위에 배치되는 제2 게이트절연층 및 상기 제2 게이트절연층 위에 배치되는 플로팅게이트층을 포함하는 원 타임 프로그래머블 메모리.
  8. 제7항에 있어서,
    상기 선택트랜지스터 및 저장트랜지스터는, P모스 트랜지스터로 구성되고,
    상기 워드라인 및 공통 소스라인에 각각 그라운드전압을 인가하고, 상기 비트라인에 포지티브 프로그램전압을 인가하여 프로그램 동작을 수행하는 원 타임 프로그래머블 메모리.
  9. 제7항에 있어서,
    상기 선택트랜지스터 및 저장트랜지스터는, P모스 트랜지스터로 구성되고,
    상기 워드라인 및 공통 소스라인에 각각 그라운드전압을 인가하고, 상기 비트라인에 포지티브 리드전압을 인가하여 리드 동작을 수행하는 원 타임 프로그래머블 메모리.
  10. 제1 방향을 따라 길게 연장되게 배치되며, 상기 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 웰영역 내에 배치되는 복수개의 액티브들;
    상기 복수개의 액티브들과 교차하도록 상기 제2 방향을 따라 길게 연장되게 배치되며, 상기 제1 방향을 따라 상호 이격되도록 배치되는 복수개의 선택게이트층들; 및
    각각이 상기 제1 방향을 따라 상기 복수개의 선택게이트층들 각각과 이격되면서 상기 복수개의 액티브들 중 하나의 액티브와 교차하도록 배치되되, 상기 제1 방향 및 제2 방향을 따라 상호 이격되도록 배치되는 복수개의 플로팅게이트층들을 포함하고,
    상기 복수개의 선택게이트층들 중 상호 인접한 2개의 선택게이트층들이 상기 제1 방향을 따라 상호 대향하도록 배치되고,
    상기 복수개의 플로팅게이트층 중 상호 인접한 2개의 플로팅게이트층들이 상기 제1 방향을 따라 상호 대향하도록 배치되며, 그리고
    상기 상호 인접한 2개의 선택게이트층들 사이의 액티브에 드레인영역이 배치되고, 상호 대향하는 선택게이트층 및 플로팅게이트층 사이의 액티브에 공통 접합영역이 배치되며, 그리고 상기 상호 인접한 2개의 플로팅게이트층 사이의 액티브에 소스영역이 배치되되,
    상기 제1 방향을 따라 상기 소스영역과 상기 플로팅게이트층이 중첩되는 길이는, 상기 공통 접합영역과 상기 플로팅게이트층이 중첩되는 길이보다 작은 원 타임 프로그래머블 메모리.
  11. 제10항에 있어서,
    상기 복수개의 액티브들 각각은 복수개의 열들 중 하나의 열의 단위셀들에 공유되고,
    상기 복수개의 선택게이트층들 각각은 복수개의 행들 중 하나의 행의 단위셀들에 공유되며,
    상기 복수개의 플로팅게이트층들 각각은 하나의 단위셀을 구성하는 원 타임 프로그래머블 메모리.
  12. 제10항에 있어서,
    상기 복수개의 플로팅게이트층들 중 상기 제1 방향을 따라 상호 인접하는 플로팅게이트층들 사이에 두 개의 선택게이트층들이 배치되는 원 타임 프로그래머블 메모리.
  13. 제10항에 있어서,
    상기 복수개의 선택게이트층들 중 m번째 행의 선택게이트층은 m번째 워드라인에 결합되고,
    상기 복수개의 액티브들 중 n번째 열의 액티브에 배치되는 드레인영역들은 n번째 비트라인에 공통으로 결합되며, 그리고
    상기 복수개의 액티브들 각각에 배치되는 소스영역들은 소스라인에 공통으로 결합되는 원 타임 프로그래머블 메모리.
  14. 제13항에 있어서,
    상기 웰영역은 n형의 도전형을 갖고, 상기 드레인영역 및 공통 접합영역은 p+형의 도전형을 가지며, 상기 소스영역은 p형의 도전형을 갖고,
    선택된 단위셀에 결합되는 워드라인 및 소스라인과, 선택되지 않은 단위셀들 각각에 결합되는 비트라인에 각각 그라운드전압을 인가하고, 상기 선택된 단위셀에 결합되는 비트라인에 포지티브 프로그램전압을 인가하며, 선택되지 않은 단위셀들 각각에 결합되는 워드라인에 포지티브 프로그램 금지전압을 인가하여, 상기 선택된 단위셀에 대한 프로그램 동작을 수행하는 원 타임 프로그래머블 메모리.
  15. 제13항에 있어서,
    상기 웰영역은 n형의 도전형을 갖고, 상기 드레인영역 및 공통 접합영역은 p+형의 도전형을 가지며, 상기 소스영역은 p형의 도전형을 갖고,
    선택된 단위셀에 결합되는 워드라인 및 소스라인에 각각 그라운드전압을 인가하고, 상기 선택된 단위셀에 결합되는 비트라인에 포지티브 리드전압을 인가하여, 상기 선택된 단위셀에 대한 리드 동작을 수행하는 원 타임 프로그래머블 메모리.
  16. 제10항에 있어서,
    상기 공통 접합영역 및 소스영역은, 모두 단일 정션 구조를 갖는 원 타임 프로그래머블 메모리.
  17. 제10항에 있어서,
    상기 소스영역의 정션 깊이는 상기 공통 접합영역의 정션 깊이보다 얕은 원 타임 프로그래머블 메모리.
  18. 기판 상부영역에 웰영역을 형성하는 단계;
    상기 웰영역 위에 제1 게이트절연층 및 선택게이트층의 선택게이트 구조체들 및 제2 게이트절연층 및 플로팅게이트층의 플로팅게이트 구조체들을 형성하는 단계;
    상호 인접한 플로팅게이트 구조체들 사이의 웰영역에 제1 도전형의 불순물이온을 틸트 이온 주입 방법으로 주입하는 단계;
    상기 상호 인접한 플로팅게이트 구조체들 사이의 웰영역에 제2 도전형의 불순물이온을 수직 이온 주입 방법으로 주입하는 단계;
    상호 인접한 플로팅게이트 구조체들 사이의 웰영역을 제외한 나머지 웰영역에 상기 제2 도전형의 불순물이온을 주입하는 단계; 및
    상기 주입된 불순물이온들에 대한 확산 공정을 수행하여, 상기 상호 인접한 플로팅게이트 구조체들 사이에 소스영역을 형성하고, 상기 상호 인접한 선택게이트 구조체들 사이에 드레인영역을 형성하며, 상호 인접한 플로팅게이트 구조체 및 선택게이트 구조체 사이에 공통 접합영역이 형성되도록 하는 단계를 포함하는 원 타임 프로그래머블 메모리의 제조방법.
  19. 제18항에 있어서,
    상기 선택게이트 구조체들 및 플로팅게이트 구조체들을 형성하는 단계는, 일 방향을 따라 2개의 선택게이트 구조체들이 상호 대향하고, 2개의 플로팅게이트 구조체들이 상호 대향하도록 수행하는 원 타임 프로그래머블 메모리의 제조방법.
  20. 제18항에 있어서,
    상기 불순물이온들의 주입은,
    상기 소스영역과 상기 플로팅게이트층이 중첩되는 길이가, 상기 공통 접합영역과 상기 플로팅게이트층이 중첩되는 길이보다 작도록 하는 도즈 및 에너지로 수행되도록 하는 원 타임 프로그래머블 메모리의 제조방법.
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US16/256,589 US11114450B2 (en) 2018-02-23 2019-01-24 One-time programable memory device having enhanced program efficiency and method for fabricating the same
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10964708B2 (en) * 2018-06-26 2021-03-30 Micron Technology, Inc. Fuse-array element
CN112786602B (zh) * 2019-11-06 2022-08-26 成都锐成芯微科技股份有限公司 单层多晶硅非易失性存储单元及其存储器
US11121317B2 (en) * 2019-11-14 2021-09-14 Micron Technology, Inc. Low resistance crosspoint architecture
US11600626B2 (en) * 2019-12-13 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including anti-fuse cell
US11387242B2 (en) * 2020-03-03 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory (NVM) cell structure to increase reliability
CN113707207B (zh) * 2021-10-20 2022-02-15 成都凯路威电子有限公司 Otp存储器阵列和读写方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140119122A1 (en) * 2012-10-30 2014-05-01 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming the same
KR20150121449A (ko) * 2014-04-21 2015-10-29 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
KR20160032478A (ko) * 2014-09-16 2016-03-24 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
US20160126247A1 (en) * 2014-10-31 2016-05-05 SK Hynix Inc. Nonvolatile memory devices having single-layered gates
US20170213595A1 (en) * 2016-01-22 2017-07-27 SK Hynix Inc. Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
KR20170088265A (ko) * 2016-01-22 2017-08-01 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3663224A (en) * 1966-11-03 1972-05-16 Teeg Research Inc Electrical components, electrical circuits, and the like, and methods for making the same by means of radiation sensitive elements
US8603870B2 (en) * 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
JP4919549B2 (ja) * 2000-07-21 2012-04-18 株式会社半導体エネルギー研究所 不揮発性メモリ及び半導体装置
KR20030057897A (ko) 2001-12-29 2003-07-07 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
US6747896B2 (en) * 2002-05-06 2004-06-08 Multi Level Memory Technology Bi-directional floating gate nonvolatile memory
JP2004335797A (ja) * 2003-05-08 2004-11-25 Sharp Corp 半導体記憶装置とその駆動方法、および携帯電子機器
JP2009076188A (ja) * 2007-08-24 2009-04-09 Renesas Technology Corp 不揮発性半導体記憶装置
JP2009218546A (ja) * 2008-02-15 2009-09-24 Sanyo Electric Co Ltd 不揮発性半導体記憶装置、不揮発性メモリアレイ、および不揮発性半導体記憶装置の製造方法
CN101471382A (zh) * 2007-12-27 2009-07-01 亿而得微电子股份有限公司 浮动单栅极的非挥发性存储器及其操作方法
US8587036B2 (en) * 2008-12-12 2013-11-19 Ememory Technology Inc. Non-volatile memory and fabricating method thereof
US8933500B2 (en) * 2010-09-15 2015-01-13 Aplus Flash Technology, Inc. EEPROM-based, data-oriented combo NVM design
US20120223381A1 (en) * 2011-03-03 2012-09-06 Lu Hau-Yan Non-volatile memory structure and method for manufacturing the same
KR20130045622A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9601203B2 (en) * 2012-06-09 2017-03-21 Synopsys, Inc. Floating gate non-volatile memory bit cell
JP6053474B2 (ja) * 2012-11-27 2016-12-27 株式会社フローディア 不揮発性半導体記憶装置
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
KR102171025B1 (ko) 2014-04-30 2020-10-29 삼성전자주식회사 비휘발성 메모리 장치
KR102169196B1 (ko) * 2014-07-17 2020-10-22 에스케이하이닉스 주식회사 불휘발성 메모리소자의 단위셀 및 셀 어레이와, 불휘발성 메모리소자의 제조방법
TWI593052B (zh) * 2015-01-07 2017-07-21 力旺電子股份有限公司 半導體元件及其製造方法
CN107836042A (zh) * 2015-04-05 2018-03-23 Neo半导体公司 2t sonos闪速存储器
KR102345674B1 (ko) * 2015-04-06 2021-12-31 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 제조방법과, 불휘발성 메모리 셀어레이
US9548121B2 (en) * 2015-06-18 2017-01-17 Macronix International Co., Ltd. Memory device having only the top poly cut
KR102373596B1 (ko) * 2015-11-23 2022-03-14 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
KR102463920B1 (ko) * 2016-02-12 2022-11-07 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이, 동작 방법
US10446562B1 (en) * 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
US10332599B2 (en) * 2017-11-14 2019-06-25 Longitude Flash Memory Solutions Ltd. Bias scheme for word programming in non-volatile memory and inhibit disturb reduction

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140119122A1 (en) * 2012-10-30 2014-05-01 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming the same
KR20150121449A (ko) * 2014-04-21 2015-10-29 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
KR20160032478A (ko) * 2014-09-16 2016-03-24 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
US20160126247A1 (en) * 2014-10-31 2016-05-05 SK Hynix Inc. Nonvolatile memory devices having single-layered gates
US20170213595A1 (en) * 2016-01-22 2017-07-27 SK Hynix Inc. Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
KR20170088265A (ko) * 2016-01-22 2017-08-01 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이

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