CN107093605B - 单层多晶硅非易失性存储单元、其阵列以及其操作方法 - Google Patents

Abstract

一种单层多晶硅非易失性存储(NVM)单元包括设置为彼此面对的第一和第二有源区以及与第一和第二有源区间隔开的第三和第四有源区。漏极区、结区和源极区设置在第四有源区中。浮栅设置在第一和第二有源区上并设置为延伸到第三和第四有源区上。读取/选择栅设置为跨越漏极区与结区之间的第四有源区。第一有源区耦接到第一阵列控制栅线，并且第二有源区耦接到第二阵列控制栅线。源极区、结区和浮栅组成浮栅晶体管。漏极区、结区和读取/选择栅组成读取/选择晶体管。

Description

单层多晶硅非易失性存储单元、其阵列以及其操作方法

相关申请的交叉引用

本申请要求2016年2月12日提交的韩国专利申请号10-2016-0016567的优先权，其全部内容通过引用合并于此。

技术领域

本公开的各个实施例总体上涉及非易失性存储器件以及用于操作非易失性存储器件的方法，更具体地，涉及单层多晶硅非易失性存储(NVM)单元、其阵列以及用于操作其的方法。

背景技术

最近，很多努力都集中在将NVM器件应用到嵌入在系统晶片(SOC)封装体中的存储器件(也被称为SOC嵌入式存储器件)。使用双层多晶硅工艺制造典型的NVM器件，双层多晶硅工艺提供竖直层叠的两个不同多晶硅层。因此，在将典型的NVM器件应用到通过标准的互补金属氧化物半导体(CMOS)工艺制造的SOC嵌入式存储器件中存在一些限制。典型的NVM器件的制造可能需要复杂的过程，包括用于层叠多晶硅层的沉积步骤和用于使多晶硅层图案化的蚀刻步骤，以形成浮栅和控制栅的层叠结构。因为典型的NVM器件被制造为具有浮栅和控制栅的层叠结构，所以浮栅与控制栅之间的不对准的可能性可能增加，降低了典型的NVM器件的制造良品率。由于可以使用标准的CMOS工艺来制造单层多晶硅NVM器件，因此，作为SOC嵌入式存储器件的候选，单层多晶硅NVM器件非常有吸引力。

发明内容

根据一个实施例，一种单层多晶硅NVM单元包括设置为彼此面对的第一和第二有源区以及与第一和第二有源区间隔开的第三和第四有源区。漏极区、结区和源极区设置在第四有源区中。浮栅设置在第一和第二有源区上并设置为延伸到第三和第四有源区上。读取/选择栅设置为跨越漏极区与结区之间的第四有源区。第一有源区耦接到第一阵列控制栅线，并且第二有源区耦接到第二阵列控制栅线。

根据另一实施例，单层多晶硅NVM单元包括浮栅晶体管和读取/选择晶体管。浮栅晶体管具有浮栅、源极端子和结端子。读取/选择晶体管具有栅端子、漏极端子和结端子。字线耦接到栅端子，并且位线耦接到漏极端子。第一阵列控制栅线通过第一电容元件耦接到浮栅，并且第二阵列控制栅线通过第二电容元件耦接到浮栅。隧道线通过第三电容元件耦接到浮栅。

根据另一实施例，一种单层多晶硅NVM单元阵列包括分别位于行和列的交叉点处的多个单位单元、第一阵列控制栅线、字线、隧道线、第二阵列控制栅线以及位线。每个第一阵列控制栅线耦接到排列在行中任意一行中的单位单元，并且每个字线耦接到排列在行中任意一行中的单位单元。每个隧道线耦接到排列在行中任意一行中的单位单元，并且每个第二阵列控制栅线耦接到排列在列中任意一列中的单位单元。每个位线耦接到排列在列中任意一列中的单位单元。每个单位单元包括耦接到第一阵列控制栅线中的任意一个的第一有源区、耦接到第二阵列控制栅线中的任意一个并且设置为面对第一有源区的第二有源区、设置为与第一和第二有源区间隔开并耦接到隧道线中的任意一个的第三有源区、设置为与第一和第二有源区间隔开的第四有源区。漏极区、结区和源极区设置在第四有源区中。浮栅设置在第一和第二有源区上并设置为延伸到第三和第四有源区上。读取/选择栅设置为跨越漏极区与结区之间的第四有源区。

根据另一实施例，提供一种操作单层多晶硅NVM单元的方法，所述单层多晶硅NVM单元包括设置为在第一方向上彼此面对的第一有源区和第二有源区；与第一和第二有源区间隔开的第三有源区和第四有源区；设置在第四有源区中的漏极区、结区和源极区；设置在第一和第二有源区上并设置为延伸到第三和第四有源区上的浮栅；设置为跨越漏极区与结区之间的第四有源区的读取/选择栅；耦接到第一有源区的第一阵列控制栅线；以及耦接到第二有源区的第二阵列控制栅线。所述方法包括使读取/选择栅和漏极区电浮置，将正编程电压施加到第一和第二阵列控制栅线，并且将接地电压施加到第三有源区，以编程单层多晶硅NVM单元。

根据另一实施例，提供一种操作单层多晶硅NVM单元阵列的方法，单层多晶硅NVM单元阵列包括分别位于行和列的交叉点处的多个单位单元；第一阵列控制栅线，第一阵列控制栅线中的每个耦接到排列在行中任意一行中的单位单元；字线，每个字线耦接到排列在行中任意一行中的单位单元；隧道线，每个隧道线耦接到排列在行中任意一行中的单位单元；第二阵列控制栅线，第二阵列控制栅线中的每个耦接到排列在列中任意一列中的单位单元；以及位线，每个位线耦接到排列在列中任意一列中的单位单元，其中，每个单位单元包括耦接到第一阵列控制栅线中的任意一个的第一有源区；耦接到第二阵列控制栅线中的任意一个并设置为面对第一有源区的第二有源区；设置为与第一和第二有源区间隔开并耦接到隧道线中的任意一个的第三有源区；设置为与第一和第二有源区间隔开的第四有源区；设置在第四有源区中的漏极区、结区和源极区；设置在第一和第二有源区上并设置为延伸到第三和第四有源区的浮栅；以及设置为跨越漏极区与结区之间的第四有源区的读取/选择栅。所述方法包括使字线和位线电浮置，并将正编程电压施加到从第一阵列控制栅线选择的一个和从第二阵列控制栅线选择的一个以选择单位单元中的一个，将接地电压施加到剩余的第一阵列控制栅线和剩余的第二阵列控制栅线，并且将接地电压施加到所有隧道线以对耦接到选择的第一和第二阵列控制栅线的选择的单位单元编程。

附图说明

图1是示出根据一个实施例的单层多晶硅NVM单元的布局图；

图2是沿图1的线I-I’截取的截面图；

图3是沿图1的线II-II’截取的截面图；

图4是根据一个实施例的单层多晶硅NVM单元的电路图；

图5和图6是各自示出根据一个实施例的单层多晶硅NVM单元的编程操作的截面图；

图7和图8是各自示出根据一个实施例的单层多晶硅NVM单元的编程禁止操作的截面图；

图9和图10是各自示出根据一个实施例的单层多晶硅NVM单元的擦除操作的截面图；

图11是示出根据一个实施例的单层多晶硅NVM单元的读取操作的截面图；

图12是示出根据一个实施例的单层多晶硅NVM单元阵列的布局图；

图13是示出根据一个实施例的单层多晶硅NVM单元阵列的等效电路图；

图14是示出在根据一个实施例的单层多晶硅非易失性存储单元阵列中的选定单位单元的编程操作的等效电路图；以及

图15是示出根据一个实施例的单层多晶硅非易失性存储单元阵列的擦除操作的等效电路图。

具体实施方式

本文所使用的术语可以对应于考虑到它们在实施例中的功能而选择的词语，并且这些术语的意义可以根据实施例所属领域的技术人员有不同的解释。如果详细定义，则可以根据定义解释这些术语。除非另外定义，否则本文所使用的术语，包括技术和科学术语，具有实施例所属领域的技术人员通常理解的意义。

将理解的是，虽然术语第一、第二、第三等可以在本文用来描述各个元件，但这些元件不应受这些术语的限制。这些术语仅用来区分一个元件和另一个元件。因此，在某些实施例中的第一元件在其他实施例中可以被叫做第二元件，而不脱离本发明内容的教导。

还将理解的是，当一个元件被称为是位于另一个元件“上”、“之上”、“上面”、“下”、“之下”、“下方”、“侧面”或“旁边”时，它可以直接接触另一个元件，或者可以在它们之间存在至少一个中间元件。因此，在此使用的诸如“上”、“之上”、“上面”、“下”、“之下”、“下方”、“侧面”或“旁边”等的术语仅是用于描述两个元件的位置关系的目的，而不意在限制本公开的范围。用来描述元件或层之间的关系的其他词语应该以同样的方式来解释，例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”、“在...上”与“直接在...上”。

在说明书全文中，相同的参考标记表示相同的元件。因此，即使未参考一个附图提及或描述一个参考标记，也可能参考另一附图提及或描述了该参考标记。此外，即使在一个附图中未示出一个参考标记，也可能参考另一附图提及或描述了该参考标记。

图1是示出根据一个实施例的单层多晶硅NVM单元100的布局图。图2是沿图1的线I-I’截取的截面图，并且图3是沿图1的线II-II’截取的截面图。参见图1、图2和图3，单层多晶硅NVM单元100可以包括设置在P型半导体区102中的多个N型阱区。例如，单层多晶硅NVM单元100可以包括设置在P型半导体区102中的第一N型阱区141、第二N型阱区142以及第三N型阱区143。术语“P型”意味着掺杂有具有第一导电类型的杂质的区域的导电类型，而术语“N型”意味着掺杂有具有与第一导电类型相反的第二导电类型的杂质的区域的导电类型。

P型半导体区102可以是P型半导体衬底。P型半导体衬底可以对应于P型硅衬底。在某些实施例中，P型半导体区102可以是形成在半导体衬底中的P型结区，例如，P型阱区。替代地，P型半导体区102可以是在半导体衬底上生长的P型外延层。

第一、第二和第三N型阱区141、142和143可以通过P型半导体区102彼此间隔开。例如，第一、第二和第三N型阱区141、142和143可以通过P型半导体区102的部分在第一方向上彼此间隔开。在某些实施例中，在平面图中，第一、第二和第三N型阱区141、142和143中的每个可以具有矩形形状。

第一N型阱区141可以面向第二N型阱区142。在平面图中，第一N型阱区141可以具有在垂直于第一方向的第二方向上延伸的矩形形状。在平面图中，第二N型阱区142也可以具有在第二方向上延伸的矩形形状。第二N型阱区142在第二方向上的长度可以比第一N型阱区141在第二方向上的长度短。第二N型阱区142在第一方向上的宽度可以比第一N型阱区141在第一方向上的宽度大。

即，在平面图中，第二N型阱区142可以是具有不同于第一N型阱区141宽度和长度的宽度和长度的四边形区域。第一N型阱区141的平面面积可以基本上或实际上等于第二N型阱区142的平面面积。替代地，第一N型阱区141的平面面积可以小于或大于第二N型阱区142的平面面积。

第三N型阱区143可以在第一方向上设置在第一与第二N型阱区141与142之间。第三N型阱区143可以具有在第二方向上延伸的条形形状。第三N型阱区143的平面面积可以小于第一N型阱区141的平面面积、第二N型阱区142的平面面积或它们二者。

可以使用相同的离子注入过程同时形成第一、第二和第三N型阱区141、142和143。因此，第一、第二和第三N型阱区141、142和143可以被形成为具有基本上相同的杂质浓度和基本上相同的结深度。

如图1和图2所示，第一有源区111可以限定在第一N型阱区141中。在某些实施例中，第一有源区111可以被限定为具有在第二方向上延伸的矩形形状。第二有源区112可以限定在第二N型阱区142中。在某些实施例中，第二有源区112可以被限定为具有矩形形状。第三有源区113可以限定在第三N型阱区143中。在某些实施例中，在平面图中，第三有源区113可以被限定为具有在第二方向上延伸的条形形状。

第一和第二有源区111和112可以在第一方向上彼此间隔开，并且可以彼此面对。如图1和图3所示，第四有源区114可以限定在第一与第二有源区111与112之间的P型半导体区102中。在第四有源区114之下的P型半导体区102可以对应于P型阱区。在平面图中，第四有源区114可以被限定为具有在第二方向上延伸的条形形状。如图1所示，第四有源区114可以在第二方向上与第三N型阱区143并排布置。

第五有源区115可以限定在第三与第四有源区113与114之间的P型半导体区102中。在第五有源区115之下的P型半导体区102可以对应于P型阱区。在平面图中，第五有源区115可以被限定为具有在第一方向上延伸的条形形状。

第一、第二、第三、第四和第五有源区111、112、113、114和115可以由浅沟槽隔离(STI)层104来限定。在某些实施例中，第三和第四有源区113和114可以在第一与第二方向之间的对角线方向上排列。虽然图1、图2和图3示出了其中第三和第四有源区113和114二者都设置在第一与第二有源区111与112之间的实例，但是本公开不限于此。

例如，第三和第四有源区113和114可以位于第一有源区111的相对侧上，而不在第一与第二有源区111与112之间。在另一实施例中，第三和第四有源区113和114可以位于第二有源区112的相对侧上，而不在第一与第二有源区111与112之间。在另一实施例中，第四有源区114可以位于第一与第二有源区111与112之间，而第三有源区113可以位于第二有源区112的一侧处，而不在第一与第二有源区111与112之间。即，第三有源区113可以位于第一与第二有源区111与112之间，或位于另一区域中，而非第一与第二有源区111与112之间。在另一实施例中，第四有源区114可以位于第一与第二有源区111与112之间，或位于另一区域中，而非第一与第二有源区111与112之间。

第一N型接触区151可以设置在第一有源区111中。在平面图中，第一N型接触区151可以具有矩形环形状，其至少一部分是打开的。第一N型接触区151可以通过第一接触161耦接到第一阵列控制栅线ACG1。第二N型接触区152可以设置在第二有源区112中。在平面图中，第二N型接触区152可以具有矩形环形状，其至少一部分是打开的。第二N型接触区152可以通过第二接触162耦接到第二阵列控制栅线ACG2。

如图1和图3所示，第三N型接触区153可以设置在第三有源区113中。第三N型接触区153可以通过第三接触163耦接到隧道线TUN。N型漏极区154、N型结区155和N型源极区156可以设置在第四有源区114中。N型漏极区154、N型结区155和N型源极区156可以在第二方向上彼此间隔开。N型漏极区154和N型结区155可以通过第一沟道区121在第二方向上彼此间隔开。N型结区155和N型源极区156可以通过第二沟道区122在第二方向上彼此间隔开。

虽然在图中未示出，但是N型漏极区154、N型结区155和N型源极区156中的每一个可以具有轻掺杂漏极(LDD)结构。N型漏极区154可以通过漏极接触164耦接到位线BL。N型结区155可以是浮置的。N型源极区156可以通过源极接触166耦接到公共源极线CS。

P型接触区157可以设置在第五有源区115中。P型接触区157可以通过第四接触167耦接到公共源极线CS。因此，公共源极线CS可以电连接到P型接触区157以及N型源极区156。

第一栅绝缘层149和读取/选择栅140可以顺序地层叠在第四有源区114的第一沟道区121上。在某些实施例中，第一栅绝缘层149可以包括二氧化硅层，并且读取/选择栅140可以包括多晶硅层。在平面图中，第一栅绝缘层149和读取/选择栅140可以与第四有源区114相交，以具有在第一方向上延伸的条形形状。读取/选择栅140可以通过栅接触169耦接到字线WL。

第二栅绝缘层139和浮栅130可以顺序地层叠在第四有源区114的第二沟道区122上。第二沟道区122可以与浮栅130的第四部分134重叠。在某些实施例中，第二栅绝缘层139可以包括二氧化硅层，并且浮栅130可以包括多晶硅层。在平面图中，第二栅绝缘层139和浮栅130可以与第四有源区114相交，以具有在第一方向上延伸的条形形状。第二栅绝缘层139和浮栅130可以延伸至第一与第二N型阱区141与142之间的P型半导体区上，并且可以进一步延伸到第一N型阱区141中的第一有源区111和第二N型阱区142的第二有源区112上。

浮栅130的第一部分131可以与第一N型阱区141重叠。在第一有源区111中，浮栅130的第一部分131、第二栅绝缘层139和第一N型阱区141可以组成第一MOS电容器。浮栅130的第二部分132可以与第二N型阱区142重叠。在第二有源区112中，浮栅130的第二部分132、第二栅绝缘层139和第二N型阱区142可以组成第二MOS电容器。

浮栅130的第一部分131可以在第一方向上延伸，以提供与第三有源区113重叠的浮栅130的第三部分133，并且可以进一步延伸到达浮栅130的第二部分132。第二栅绝缘层139还可以在浮栅130的第三部分133与第三N型阱区143之间延伸。因此，在第三有源区113中，第二栅绝缘层139和浮栅130的第三部分133可以与第三N型阱区143重叠。因此，在第三有源区113中，浮栅130的第三部分133、第二栅绝缘层139和第三N型阱区143可以组成第三MOS电容器。

图4是根据一个实施例的单层多晶硅NVM单元100的电路图200。参见图4，单层多晶硅NVM单元100的电路图200可以包括N沟道浮栅晶体管210和N沟道读取/选择晶体管220。N沟道浮栅晶体管210可以具有浮栅FG、源极端子S和结端子J。N沟道读取/选择晶体管220可以与N沟道浮栅晶体管210一起共享结端子J。N沟道浮栅晶体管210的浮栅FG可以通过第一电容元件230耦接到第一阵列控制栅线ACG1，并且还可以通过第二电容元件240耦接到第二阵列控制栅线ACG2。此外，N沟道浮栅晶体管210的浮栅FG可以通过第三电容元件250耦接到隧道线TUN。

耦接到第一电容元件230的第一阵列控制栅线ACG1、耦接到第二电容元件240的第二阵列控制栅线ACG2以及耦接到第三电容元件250的隧道线TUN可以并行连接至N沟道浮栅晶体管210的浮栅FG。

N沟道浮栅晶体管210的源极端子S可以耦接到公共源极线CS。N沟道读取/选择晶体管220可以具有栅端子G、漏极端子D和结端子J。N沟道读取/选择晶体管220的栅端子G可以耦接到字线WL。字线WL可以对应于字线/选择线WL/SEL。N沟道读取/选择晶体管220的漏极端子D可以耦接到位线BL。由N沟道浮栅晶体管210和N沟道读取/选择晶体管220共享的结端子J可以是浮置的。

N沟道浮栅晶体管210可以包括参照图1、图2和图3描述的单层多晶硅NVM单元100的N型结区155、第二沟道区122、N型源极区156、第二栅绝缘层139和浮栅130的第四部分134。N沟道读取/选择晶体管220可以包括参考图1、图2和图3描述的单层多晶硅NVM单元100的N型漏极区154、第一沟道区121、N型结区155、第一栅绝缘层149和读取/选择栅140。

第一电容元件230可以对应于第一MOS电容器，第一MOS电容器包括设置在单层多晶硅NVM单元100的第一有源区111中的浮栅130的第一部分131、第二栅绝缘层139和第一N型阱区141组成。见图1、图2和图3。第二电容元件240可以对应于第二MOS电容器，第二MOS电容器包括设置在图1、图2和图3中所示的单层多晶硅NVM单元100的第一有源区111中的浮栅130的第二部分132、第二栅绝缘层139和第二N型阱区142组成。第三电容元件250可以对应于第三MOS电容器，第三MOS电容器包括设置在图1、图2和图3中所示的单层多晶硅NVM单元100的第三有源区113中的浮栅130的第三部分133、第二栅绝缘层139和第三N型阱区143。

在根据一个实施例的单层多晶硅NVM单元100中，可以在不激活N沟道读取/选择晶体管220的情况下执行编程操作和擦除操作。N沟道读取/选择晶体管220可以仅在读取操作中用作选择晶体管。可以通过福勒-诺得海姆(F-N)隧穿机制执行单层多晶硅NVM单元100的编程操作和擦除操作。可以仅使用诸如正编程电压+Vpp和接地电压的两个不同电压来执行单层多晶硅NVM单元100的编程操作和擦除操作中的每一个。即，对于编程操作和擦除操作可以不需要负偏置电压。因此，操作单层多晶硅NVM单元100可以不需要用于产生负偏置电压的负电荷泵电路。

图5和图6是示出根据一个实施例的单层多晶硅NVM单元100的编程操作的截面图。图5的截面图是沿图1的线I-I’截取的截面图，并且图6的截面图是沿图1的线II-II’截取的截面图。在图5和图6中，与图1至图4中使用的相同的参考符号或标志表示相同的元件。

参见图5和图6，为了执行单层多晶硅NVM单元100的编程操作，可以施加正编程电压+Vpp到第一和第二阵列控制栅线ACG1和ACG2，并且可以施加接地电压到隧道线TUN。在某些实施例中，可以分别施加两个不同的编程电压到第一和第二阵列控制栅线ACG1和ACG2。但是，在当前实施例中，可以施加相同的正编程电压+Vpp到第一和第二阵列控制栅线ACG1和ACG2二者。

在编程操作期间，字线/选择线WL/SEL和位线BL可以是浮置的。因为字线/选择线WL/SEL是浮置的，所以单层多晶硅NVM单元100的编程操作可以不受N沟道读取/选择晶体管220的影响，N沟道读取/选择晶体管220包括N型漏极区154、第一沟道区121、N型结区155、第一栅绝缘层149和读取/选择栅140。

在根据当前实施例的编程操作中，仅诸如正编程电压+Vpp和接地电压的两个不同电压可以用来编程单层多晶硅NVM单元100。即，可以使用正编程电压+Vpp和接地电压实现单层多晶硅NVM单元100的编程操作。因此，不施加负偏置电压到阵列控制栅线ACG1和ACG2和隧道线TUN来编程单层多晶硅NVM单元100。

施加到第一阵列控制栅线ACG1的正编程电压+Vpp可以被传送到第一N型阱区141，并且施加到第二阵列控制栅线ACG2的正编程电压+Vpp可以被传送到第二N型阱区142。在此情况下，通过施加到第一和第二阵列控制栅线ACG1和ACG2的正编程电压+Vpp，可以在单层多晶硅NVM单元100的浮栅130处诱生正耦合电压+Vcoupling。

并行耦接至浮栅130的电容元件的电容值可以包括第一电容元件230的电容值C1、第二电容元件240的电容值C2和第三电容元件250的电容值C3。在此情况下，在浮栅130处诱生的耦合电压+Vcoupling可以通过以下等式1近似计算。

+Vcoupling＝+Vpp×{(C1+C2)/(C1+C2+C3)}

(等式1)

如果电容值C1和C2的和大于电容值C3，则耦合电压+Vcoupling可以比接地电压接近正编程电压+Vpp。例如，如果正编程电压+Vpp是+20伏特并且与单元耦合率相对应的“(C1+2)/(C1+C2+C3)”的值大于大约90％，则在浮栅130处诱生的耦合电压+Vcoupling可以大于约+18伏特。

如上所述，施加到第一和第二阵列控制栅线ACG1和ACG2的正编程电压+Vpp可以在单层多晶硅NVM单元100的浮栅130处诱生耦合电压+Vcoupling。如图6所示，施加到隧道线TUN的接地电压可以通过第三N型接触区153而被传送到第三N型阱区143。此外，耦合电压+Vcoupling可以被传送到位于第三有源区113上的浮栅130的第三部分133。因此，浮栅130与第三N型阱区143之间的第二栅绝缘层139两端可以产生与耦合电压+Vcoupling相对应的电位差。

在此情况下，由于F-N隧穿机制，第三N型阱区143中的电子可以通过第二栅绝缘层139而注入到浮栅130中。当第三N型阱区143中的电子通过F-N隧穿机制注入到浮栅130中时，MOS结构的阈值电压可以变得更高，MOS结构包括第二沟道区122、第二栅绝缘层139和浮栅130的第四部分134。结果，单层多晶硅NVM单元100可以被编程，使得N沟道浮栅晶体管(图4的210)处于截止态，例如，正阈值电压。

图7是示出根据一个实施例的单层多晶硅NVM单元100的第一编程禁止操作的截面图。图7的截面图是沿图1的线I-I’截取的截面图。在图7中，与图1至图4中使用的相同的参考符号或标志表示相同的元件。

参见图1和图7，当施加正编程电压+Vpp到第一阵列控制栅线ACG1，并且施加接地电压到第二阵列控制栅线ACG2和隧道线TUN二者时，单层多晶硅NVM单元100的编程可以被第一编程禁止操作而禁止。在第一编程禁止操作期间，与图4的字线/选择线WL/SEL相对应的字线WL和位线BL可以是浮置的。在单层多晶硅NVM单元100的第一编程禁止操作中，仅诸如正编程电压+Vpp和接地电压的两个不同电压可以用来防止单层多晶硅NVM单元100被编程。因此，在单层多晶硅NVM单元100的第一编程禁止操作期间，不施加负偏置电压到阵列控制栅线ACG1和ACG2和隧道线TUN。

施加到第一阵列控制栅线ACG1的正编程电压+Vpp可以被传送到第一N型阱区141，并且施加到第二阵列控制栅线ACG2的接地电压可以被传送到第二N型阱区142。此外，施加到隧道线TUN的接地电压可以被传送到第三N型阱区143。在此情况下，通过施加到第一阵列控制栅线ACG1的正编程电压+Vpp，可以在浮栅130处诱生第一禁止电压+Vinhibit。在浮栅130处诱生的第一禁止电压+Vinhibit可以由以下等式2来表示。

+Vinhibit＝+Vpp×{C1/(C1+C2+C3)}

(等式2)

当第一电容元件230的电容值C1基本上等于第二电容元件240的电容值C2，并且第三电容元件250的电容值C3忽略不计时，第一禁止电压+Vinhibit可以是正编程电压+Vpp的一半。

如上所述，施加到第一阵列控制栅线ACG1的正编程电压+Vpp和施加到第二阵列控制栅线ACG2和隧道线TUN的接地电压可以在单层多晶硅NVM单元100的浮栅130处诱生第一禁止电压+Vinhibit。施加到隧道线TUN的接地电压可以通过第三N型接触区153而被传送到第三N型阱区143。此外，第一禁止电压+Vinhibit可以被传送到位于第三有源区113上的浮栅130的第三部分133。因此，浮栅130与第三N型阱区143之间的第二栅绝缘层139两端可以产生与第一禁止电压+Vinhibit相对应的电位差，例如，正编程电压+Vpp的一半(+Vpp/2)。

正编程电压+Vpp的一半(+Vpp/2)可以不足以引起浮栅130与第三N型阱区143之间的第二栅绝缘层139中的F-N隧穿现象。因此，单层多晶硅NVM单元100的编程操作可以被禁止，并且N沟道浮栅晶体管(图4的210)的阈值电压不改变。

图8是示出根据一个实施例的单层多晶硅NVM单元100的第二编程禁止操作的截面图。图8的截面图是沿图1的线I-I’截取的截面图。在图8中，与图1至图4中使用的相同的参考符号或标志表示相同的元件。

参见图1和图8，当施加正编程电压+Vpp到第二阵列控制栅线ACG2并且施加接地电压到第一阵列控制栅线ACG1和隧道线TUN二者时，单层多晶硅NVM单元100的编程可以被第二编程禁止操作而禁止。在第二编程禁止操作期间，与图4的字线/选择线WL/SEL相对应的字线WL和位线BL可以是浮置的。在单层多晶硅NVM单元100的第二编程禁止操作中，仅诸如正编程电压+Vpp和接地电压的两个不同电压可以用来防止单层多晶硅NVM单元100被编程。因此，在单层多晶硅NVM单元100的第二编程禁止操作期间，不施加负偏置电压到阵列控制栅线ACG1和ACG2和隧道线TUN。

施加到第二阵列控制栅线ACG2的正编程电压+Vpp可以被传送到第二N型阱区142，并且施加到第一阵列控制栅线ACG1的接地电压可以被传送到第一N型阱区141。此外，施加到隧道线TUN的接地电压可以被传送到第三N型阱区143。在此情况下，通过施加到第二阵列控制栅线ACG2的正编程电压+Vpp，可以在浮栅130处诱生第二禁止电压+Vinhibit。在浮栅130处诱生的第二禁止电压+Vinhibit可以由以下等式3来表示。

+Vinhibit＝+Vpp×{C2/(C1+C2+C3)}

(等式3)

当第一电容元件230的电容值C1基本上等于第二电容元件240的电容值C2，并且第三电容元件250的电容值C3忽略不计时，第二禁止电压+Vinhibit可以是正编程电压+Vpp的一半。

如上所述，施加到第二阵列控制栅线ACG2的正编程电压+Vpp和施加到第一阵列控制栅线ACG1和隧道线TUN的接地电压可以在单层多晶硅NVM单元100的浮栅130处诱生第二禁止电压+Vinhibit。施加到隧道线TUN的接地电压可以通过第三N型接触区153而被传送到第三N型阱区143。此外，第二禁止电压+Vinhibit可以被传送到位于第三有源区113上的浮栅130的第三部分133。因此，浮栅130与第三N型阱区143之间的第二栅绝缘层139两端可以产生与第二禁止电压+Vinhibit相对应的电位差，例如，正编程电压+Vpp的一半(+Vpp/2)。

正编程电压+Vpp的一半(+Vpp/2)可以不足以引起浮栅130与第三N型阱区143之间的第二栅绝缘层139中的F-N隧穿现象。因此，单层多晶硅NVM单元100的编程操作可以被禁止，并且N沟道浮栅晶体管(图4的210)的阈值电压保持不变。

总的来说，仅当施加正编程电压+Vpp到第一和第二阵列控制栅线ACG1和ACG2二者并且隧道线TUN接地时，可以选择性地编程单层多晶硅NVM单元100。即，当仅施加正编程电压+Vpp到第一和第二阵列控制栅线ACG1和ACG2中的一个时，单层多晶硅NVM单元100的编程可以被禁止。因此，当多个单层多晶硅NVM单元100以行和列反复排列形成分别位于第一阵列控制栅线ACG1和与第一阵列控制栅线ACG1相交的第二阵列控制栅线ACG2的交叉点处的多个单层多晶硅NVM单元100时，可以选择性地编程多个单层多晶硅NVM单元100中的任意一个，而不编程未选择的单层多晶硅NVM单元100。

图9和图10是示出根据一个实施例的单层多晶硅NVM单元100的擦除操作的截面图。图9的截面图是沿图1的线I-I’截取的截面图，并且图10的截面图是沿图1的线II-II’截取的截面图。在图9和图10中，与图1至图4中使用的相同的参考符号或标志表示相同的元件。

参见图9和图10，为了执行单层多晶硅NVM单元100的擦除操作，可以施加接地电压到第一和第二阵列控制栅线ACG1和ACG2二者，并且可以施加正擦除电压+Vee到隧道线TUN。在擦除操作期间，字线/选择线WL/SEL和位线BL可以是浮置的。因为字线/选择线WL/SEL是浮置的，所以单层多晶硅NVM单元100的擦除操作可以不受N沟道读取/选择晶体管220的影响，N沟道读取/选择晶体管包括N型漏极区154、第一沟道区121、N型结区155、第一栅绝缘层149和读取/选择栅140。

在根据当前实施例的擦除操作中，仅诸如正擦除电压+Vee和接地电压的两个不同电压可以用来擦除单层多晶硅NVM单元100。正擦除电压+Vee可以具有与正编程电压+Vpp相同的电压水平。即，可以仅使用正擦除电压+Vee和接地电压实现单层多晶硅NVM单元100的擦除操作。因此，擦除单层多晶硅NVM单元100不需要负偏置电压。施加到隧道线TUN的正擦除电压+Vee可以被确定为具有足够的电平，以引起浮栅130中的电子通过第二栅绝缘层139注入到第三N型阱区143中的F-N隧穿现象。在某些实施例中，正擦除电压+Vee可以被设定为大约+20伏特。

施加到第一阵列控制栅线ACG1的接地电压可以被传送到第一N型阱区141，并且施加到第二阵列控制栅线ACG2的接地电压可以被传送到第二N型阱区142。如图10所示，施加到隧道线TUN的正擦除电压+Vee可以通过第三N型接触区153而被传送到第三N型阱区143。在此情况下，可以在单层多晶硅NVM单元100的浮栅130处诱生接近接地电压的电压。因此，浮栅130与第三N型阱区143之间的第二栅绝缘层139两端可以产生与大约正擦除电压+Vee相对应的电位差。因此，通过F-N隧穿机制，浮栅130的第三部分133中的电子可以通过第二栅绝缘层139注入到第三N型阱区143中。

当浮栅130中的电子通过F-N隧穿机制注入到第三N型阱区143中时，MOS结构的阈值电压可以降低，MOS结构包括第二沟道区122、第二栅绝缘层139和浮栅130的第四部分134。结果，单层多晶硅NVM单元100可以被擦除，使得N沟道浮栅晶体管(图4的210)处于导通态，例如，负阈值电压。

图11是示出根据一个实施例的单层多晶硅NVM单元100的读取操作的截面图。图11的截面图是沿图1的线II-II’截取的截面图。在图11中，与图1至图4中使用的相同的参考符号或标志表示相同的元件。

参见图1和图11，为了执行单层多晶硅NVM单元100的读取操作，可以施加接地电压到第一和第二阵列控制栅线ACG1和ACG2二者，并且可以施加正读取电压+Vread到字线/选择线WL/SEL，即，读取/选择栅140。在某些实施例中，正读取电压+Vread可以是大约5伏特。此外，可以施加正感测电压+Vsens(例如，+1伏特)到位线BL。在读取操作期间，隧道线TUN可以接地或浮置，并且公共源极线CS可以接地。当施加接地电压到第一和第二阵列控制栅线ACG1和ACG2时，可以在浮栅130处诱生接近接地电压的电压。

在根据当前实施例的读取操作中，N沟道读取/选择晶体管(图4的220)可以通过施加到字线/选择线WL/SEL的正读取电压+Vread和施加到位线BL的正感测电压+Vsens而导通，N沟道读取/选择晶体管包括N型漏极区154、第一沟道区121、N型结区155、第一栅绝缘层149和读取/选择栅140。因此，施加到位线BL的正感测电压+Vsens可以被传送到N型结区155。

当单层多晶硅NVM单元100处于擦除状态，使得N沟道浮栅晶体管210具有负阈值电压时，可以在第二沟道区122中发生N型反转。因此，因为在读取操作期间，在浮栅130处诱生接近接地电压的电压，所以在读取操作期间，可以仍然存在第二沟道区122中的N型反转。结果，电子可以通过第二沟道区122和N型结区155从N型源极区156朝向N型漏极区154漂移，并且电子的移动可以产生流经位线BL的电流。

相反，当单层多晶硅NVM单元100具有编程状态，使得N沟道浮栅晶体管210具有正阈值电压时，在第二沟道区122中不形成N型反转。即，因为在读取操作期间，在浮栅130处诱生接近接地电压的电压，所以在读取操作期间，在第二沟道区122中可以不形成N型反转。结果，在读取操作期间，可以没有电流流经位线BL。因此，可以通过感测电流是否流经位线BL来读出储存在单层多晶硅NVM单元100中的信息。

图12是示出根据一个实施例的单层多晶硅NVM单元阵列300的布局图。参见图12，单层多晶硅NVM单元阵列300可以包括多个单位单元300A、300B、300C和300D。多个单位单元300A、300B、300C和300D可以分别位于多个行和多个列的交叉点处。例如，第一单位单元300A可以位于第一行和第一列的交叉点处，并且第二单位单元300B可以位于第二行和第一列的交叉点处。此外，第三单位单元300C可以位于第一行和第二列的交叉点处，并且第四单位单元300D可以位于第二行和第二列的交叉点处。

第一至第四单位单元300A、300B、300C和300D中的每一个都可以具有基本上与参考图1、图2和图3描述的单层多晶硅NVM单元100相同的配置。因此，在下文将省略组成单层多晶硅NVM单元阵列300的第一至第四单位单元300A、300B、300C和300D中的每一个的详细描述。虽然图12示出了单层多晶硅NVM单元阵列300包括四个单位单元300A、300B、300C和300D的实例，但本公开不限于此。例如，在某些实施例中，单层多晶硅NVM单元阵列300可以重复，并且可以包括任何数量的单位单元，例如，八个或更多个单位单元。

关于穿过单层多晶硅NVM单元阵列300的中心点并且在第二方向上延伸的直线(未示出)，第二单位单元300B可以具有与第一单位单元300A对称的布局。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第一方向上延伸的直线(未示出)，第三单位单元300C可以具有与第一单位单元300A对称的布局。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第一方向上延伸的直线(未示出)，第四单位单元300D可以具有与第二单位单元300B对称的布局。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第二方向上延伸的直线(未示出)，第四单位单元300D可以具有与第三单位单元300C对称的布局。

第一和第三单位单元300A和300C可以共同耦接到第一阵列控制栅线ACG1。第二和第四单位单元300B和300D可以共同耦接到第三阵列控制栅线ACG12。第一和第三单位单元300A和300C可以共享耦接到第一阵列控制栅线ACG1的第一N型阱区141AC。第二和第四单位单元300B和300D可以共享耦接到第三阵列控制栅线ACG12的第一N型阱区141BD。

由第一和第三单位单元300A和300C共享的第一N型阱区141AC可以具有在第二方向上延伸的矩形形状，并且可以位于第一和第三单位单元300A和300C的两个区域中。由第二和第四单位单元300B和300D共享的第一N型阱区141BD可以具有在第二方向上延伸的矩形形状，并且可以位于第二和第四单位单元300B和300D的两个区域中。

第一N型阱区141AC和第一N型阱区141BD可以在第一方向上彼此面对并且彼此间隔开。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第二方向上延伸的直线(未示出)，第一N型阱区141AC和第一N型阱区141BD可以彼此对称。

第一有源区111AC和111BD可以分别设置在第一N型阱区141AC和141BD中。第一N型接触区151AC和151BD可以分别设置在第一有源区111AC和111BD中。第一单位单元300A可以与第三单位单元300C一起共享第一N型阱区141AC和第一N型接触区151AC。第二单位单元300B可以与第四单位单元300D一起共享第一N型阱区141BD和第一N型接触区151BD。

第一有源区111AC和111BD可以在第一方向上彼此面对并且彼此间隔开。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第二方向上延伸的直线(未示出)，第一有源区111AC和111BD可以彼此对称。第一N型接触区151AC和151BD可以在第一方向上彼此面对并且彼此间隔开。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第二方向上延伸的直线(未示出)，第一N型接触区151AC和151BD可以彼此对称。

第一和第二单位单元300A和300B可以共同耦接到第二阵列控制栅线ACG2。第二阵列控制栅线ACG2可以与第一方向平行，并且与第一阵列控制栅线ACG1相交。第一单位单元300A可以位于第一和第二阵列控制栅线ACG1和ACG2的交叉点处，并且可以耦接到第一和第二阵列控制栅线ACG1和ACG2。

第三和第四单位单元300C和300D可以共同耦接到第四阵列控制栅线ACG22。第四阵列控制栅线ACG22可以与第一方向平行，并且与第三阵列控制栅线ACG12相交。第四单位单元300D可以位于第三和第四阵列控制栅线ACG12和ACG22的交叉点处，并且可以耦接到第三和第四阵列控制栅线ACG12和ACG22。第二单位单元300B可以位于第二和第三阵列控制栅线ACG2和ACG12的交叉点处，并且可以耦接到第二和第三阵列控制栅线ACG2和ACG12。第三单位单元300C可以位于第一和第四阵列控制栅线ACG1和ACG22的交叉点处，并且可以耦接到第一和第四阵列控制栅线ACG1和ACG22。

第一和第二单位单元300A和300B可以共享耦接到第二阵列控制栅线ACG2的第二N型阱区142AB。第三和第四单位单元300C和300D可以共享耦接到第四阵列控制栅线ACG22的第二N型阱区142CD。由第一和第二单位单元300A和300B共享的第二N型阱区142AB可以具有在第一方向上延伸的矩形形状，并且可以位于第一和第二单位单元300A和300B的两个区域中。由第三和第四单位单元300C和300D共享的第二N型阱区142CD可以具有在第一方向上延伸的矩形形状，并且可以位于第三和第四单位单元300C和300D的两个区域中。

第二N型阱区142AB和第二N型阱区142CD可以在第二方向上彼此面对并且彼此间隔开。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第一方向上延伸的直线(未示出)，第二N型阱区142AB和第二N型阱区142CD可以彼此对称。

第二有源区112AB和112CD可以分别设置在第二N型阱区142AB和142CD中。第二N型接触区152AB和152CD可以分别设置在第二有源区112AB和112CD中。第一单位单元300A可以与第二单位单元300B一起共享第二N型阱区142AB和第二N型接触区152AB，并且第三单位单元300C可以与第四单位单元300D一起共享第二N型阱区142CD和第二N型接触区152CD。

第二有源区112AB和112CD可以在第二方向上彼此面对并且彼此间隔开。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第一方向上延伸的直线(未示出)，第二有源区112AB和112CD可以彼此对称。第二N型接触区152AB和152CD可以在第二方向上彼此面对并且彼此间隔开。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第一方向上延伸的直线(未示出)，第二N型接触区152AB和152CD可以彼此对称。

第一和第三单位单元300A和300C可以共同耦接到第一隧道线TUN1，并且第二和第四单位单元300B和300D可以共同耦接到第二隧道线TUN2。第一和第二隧道线TUN1和TUN2可以在第二方向上延伸，并且平行于第一和第三阵列控制栅线ACG1和ACG12。

第一和第三单位单元300A和300C可以共享耦接到第一隧道线TUN1的第三N型阱区143AC。第一和第四单位单元300B和300D可以共享耦接到第二隧道线TUN2的第三N型阱区143BD。由第一和第三单位单元300A和300C共享的第三N型阱区143AC可以具有在第二方向上延伸的条形形状，并且可以位于第一和第三单位单元300A和300C的两个区域中。由第二和第四单位单元300B和300D共享的第三N型阱区143BD可以具有在第二方向上延伸的条形形状，并且可以位于第二和第四单位单元300B和300D的两个区域中。

第三N型阱区143AC和第三N型阱区142BD可以在第一方向上彼此面对并且彼此间隔开。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第二方向上延伸的直线(未示出)，第三N型阱区143AC和第三N型阱区143BD可以彼此对称。第三N型阱区143AC可以设置在第一N型阱区141AC与第二N型阱区142AB和142CD之间，并且第三N型阱区143BD可以设置在第一N型阱区141BD与第二N型阱区142AB和142CD之间。

第三有源区113AC和113BD可以分别设置在第三N型阱区143AC和143BD中。第三N型接触区153AC和153BD可以分别设置在第三有源区113AC和113BD中。第一单位单元300A可以与第三单位单元300C一起共享第三N型阱区143AC和第三N型接触区153AC，并且第二单位单元300B可以与第四单位单元300D一起共享第三N型阱区143BD和第三N型接触区153BD。第三有源区113AC和113BD可以在第一方向上彼此面对并且彼此间隔开。关于穿过单层多晶硅NVM单元阵列300的中心点并且在第二方向上延伸的直线(未示出)，第三有源区113AC和113BD可以彼此对称。

第一和第二单位单元300A和300B可以共同耦接到第一位线BL1，并且第三和第四单位单元300C和300D可以共同耦接到第二位线BL2。第一和第二位线BL1和BL2可以在第一方向上延伸，并且平行于第二和第四阵列控制栅线ACG2和ACG22。

第一单位单元300A可以包括耦接到第一位线BL1的第四有源区114A，并且第二单位单元300B可以包括耦接到第一位线BL1的第四有源区114B。第三单位单元300C可以包括耦接到第二位线BL2的第四有源区114C，并且第四单位单元300D可以包括耦接到第二位线BL2的第四有源区114D。第四有源区114A、114B、114C和114D可以通过隔离层(未示出)彼此隔离。在平面图中，第四有源区114A、114B、114C和114D中的每一个都可以具有在第二方向上延伸的条形形状。

N型漏极区154A、N型结区155A和N型源极区156A可以设置在第四有源区114A中而彼此间隔开。此外，N型漏极区154B、N型结区155B和N型源极区156B可以设置在第四有源区114B中而彼此间隔开。另外，N型漏极区154C、N型结区155C和N型源极区156C可以设置在第四有源区114C中而彼此间隔开。另外，N型漏极区154D、N型结区155D和N型源极区156D可以设置在第四有源区114D中而彼此间隔开。

第一位线BL1可以耦接到第一单位单元300A的N型漏极区154A和第二单位单元300B的N型漏极区154B二者，并且第二位线BL2可以耦接到第三单位单元300C的N型漏极区154C和第四单位单元300D的N型漏极区154D二者。

读取/选择栅140A可以设置在N型漏极区154A与N型结区155A之间的第四有源区114A上，并且读取/选择栅140B可以设置在N型漏极区154B与N型结区155B之间的第四有源区114B上。类似地，读取/选择栅140C可以设置在N型漏极区154C与N型结区155C之间的第四有源区114C上，并且读取/选择栅140D可以设置在N型漏极区154D与N型结区155D之间的第四有源区114D上。

浮栅130A可以设置在N型源极区156A与N型结区155A之间的第四有源区114A上，并且浮栅130B可以设置在N型源极区156B与N型结区155B之间的第四有源区114B上。类似地，浮栅130C可以设置在N型源极区156C与N型结区155C之间的第四有源区114C上，并且浮栅130D可以设置在N型源极区156D与N型结区155D之间的第四有源区114D上。

被称为第一字线/选择线的第一字线WL1也可以耦接到读取/选择栅140A和140C，并且被称为第二字线/选择线的第二字线WL2也可以耦接到读取/选择栅140B和140D。第一和第二字线WL1和WL2可以与第一和第二位线BL1和BL2相交。第一至第四单位单元300A、300B、300C和300D可以分别位于字线WL1和WL2和位线BL1和BL2的交叉点处。

图13是根据一个实施例的单层多晶硅NVM单元阵列的电路图400。电路图400可以是参考图12描述的单层多晶硅NVM单元阵列300的等效电路图。

参见图13，当第一和第三阵列控制栅线ACG1和ACG12、隧道线TUN1和TUN2以及字线WL1和WL2在行方向上平行时，第二和第四阵列控制栅线ACG2和ACG22以及位线BL1和BL2可以平行于列方向。但是，在某些实施例中，阵列控制栅线ACG1、ACG12、ACG2和ACG22、字线WL1和WL2、位线BL1和BL2以及隧道线TUN1和TUN2的布置可以不同于以上描述或与以上描述相反。

多个单位单元400A、400B、400C和400D可以分别位于行和列的交叉点处。单位单元400A、400B、400C和400D中的每一个都可以具有基本上与参考图4描述的单层多晶硅NVM单元200相同的配置。

第一单位单元400A可以包括N沟道浮栅晶体管410A和N沟道读取/选择晶体管420A。排列在与第一单位单元400A同一列中的第二单位单元400B可以包括N沟道浮栅晶体管410B和N沟道读取/选择晶体管420B。排列在与第一单位单元400A同一行中的第三单位单元400C可以包括N沟道浮栅晶体管410C和N沟道读取/选择晶体管420C。排列在与第三单位单元400C同一列中并且设置在与第一单位单元400A成对角线上的第四单位单元400D可以包括N沟道浮栅晶体管410D和N沟道读取/选择晶体管420D。

N沟道读取/选择晶体管420A可以具有栅端子G11、漏极端子D11和结端子J11。N沟道读取/选择晶体管420B可以具有栅端子G21、漏极端子D21和结端子J21。N沟道读取/选择晶体管420C可以具有栅端子G12、漏极端子D12和结端子J12。N沟道读取/选择晶体管420D可以具有栅端子G22、漏极端子D22和结端子J22。

N沟道浮栅晶体管410A可以具有浮栅FG11、源极端子S11和结端子J11。N沟道浮栅晶体管410B可以具有浮栅FG21、源极端子S21和结端子J21。N沟道浮栅晶体管410C可以具有浮栅FG12、源极端子S12和结端子J12。N沟道浮栅晶体管410D可以具有浮栅FG22、源极端子S22和结端子J22。

排列在第一行中的第一和第三单位单元400A和400C的栅端子G11和G12可以共同耦接到第一字线WL1。排列在第二行中的第二和第四单位单元400B和400D的栅端子G21和G22可以共同耦接到第二字线WL2。

排列在第一列中的第一和第二单位单元400A和400B的漏极端子D11和D21可以共同耦接到第一位线BL1。排列在第二列中的第三和第四单位单元400C和400D的漏极端子D12和D22可以共同耦接到第二位线BL2。可以通过第一字线WL1和第一位线BL1选择第一单位单元400A的N沟道读取/选择晶体管420A。

排列在第一行中的第一和第三单位单元400A和400C的浮栅FG11和FG12可以分别通过第一电容元件430A和430C共同耦接到第一阵列控制栅线ACG1。排列在第一列中的第一和第二单位单元400A和400B的浮栅FG11和FG21可以分别通过第二电容元件440A和440B共同耦接到第二阵列控制栅线ACG2。

排列在第二行中的第二和第四单位单元400B和400D的浮栅FG21和FG22可以分别通过第一电容元件430B和430D共同耦接到第三阵列控制栅线ACG12。排列在第二列中的第三和第四单位单元400C和400D的浮栅FG12和FG22可以分别通过第二电容元件440C和440D共同耦接到第四阵列控制栅线ACG22。

排列在第一行中的第一和第三单位单元400A和400C的浮栅FG11和FG12可以分别通过第三电容元件450A和450C共同耦接到第一隧道线TUN1。排列在第二行中的第二和第四单位单元400B和400D的浮栅FG21和FG22可以分别通过第三电容元件450B和450D共同耦接到第二隧道线TUN2。

第一单位单元400A的浮栅F11可以通过第一电容元件430A耦接到第一阵列控制栅线ACG1，可以通过第二电容元件440A耦接到第二阵列控制栅线ACG2，并且可以通过第三电容元件450A耦接到第一隧道线TUN1。

图14是示出在根据一个实施例的单层多晶硅非易失性存储单元阵列中选定的单位单元的编程操作的电路图。在图14中，与图13中使用的相同的参考符号或标志表示相同的元件。

参见图14，为了编程位于第一行和第一列的交叉点处的第一单位单元400A(在下文中，被称为选定单位单元)，可以施加正编程电压+Vpp到第一和第二阵列控制栅线ACG1和ACG2，并且可以施加接地电压到第一隧道线TUN1，同时所有的字线WL1和WL2以及所有的位线BL1和BL2是浮置的。此外，可以施加用作编程禁止电压Vpinhibit的接地电压到第三和第四阵列控制栅线ACG12和ACG22和第二隧道线TUN2。

在此情况下，连接到第三或第四阵列控制栅线ACG12和ACG22的第二、第三和第四单位单元400B、400C和400D可以不被编程，并且对应于非选定的单位单元。

在以上的偏压条件下，通过施加到第一和第二阵列控制栅线ACG1和ACG2的正编程电压+Vpp，可以在选定的单位单元400A的浮栅FG11处诱生耦合电压+Vcoupling，如参考图5和图6所描述的。因此，电子可以通过F-N隧穿机制注入到与图5和图6的浮栅130或图12的浮栅130A相对应的浮栅FG11中，并且选定的单位单元400A的N沟道浮栅晶体管410A的阈值电压可以变得更高。结果，选定的单位单元400A可以被选择性地编程，并且处于截止态。

当选定的单位单元400A被选择性地编程时，可以在与选定的单位单元400A一起共享第一阵列控制栅线ACG1的第三单位单元400C的浮栅FG12处诱生与大约正编程电压+Vpp一半相对应的第一禁止电压+Vinhibit，如参考图7所描述的。第一禁止电压+Vinhibit(即，+Vpp/2)可以不足以引起第三单位单元400C中的F-N隧穿现象。因此，第三单位单元400C的N沟道浮栅晶体管410C的阈值电压可以不改变。

当选定的单位单元400A被选择性地编程时，可以在与选定的单位单元400A一起共享第二阵列控制栅线ACG2的第二单位单元400B的浮栅FG21处诱生与大约正编程电压+Vpp一半相对应的第二禁止电压+Vinhibit，如参考图8所描述的。第二禁止电压+Vinhibit(即，+Vpp/2)可以不足以引起第二单位单元400B中的F-N隧穿现象。因此，第二单位单元400B的N沟道浮栅晶体管410B的阈值电压可以不改变。

当选定的单位单元400A被选择性地编程时，因为连接到第四单位单元400D的第三和第四阵列控制栅线ACG12和ACG22以及第二隧道线TUN2接地，所以可以在第四单位单元400D的浮栅FG22处诱生接地电压。因此，在第四单位单元400D中不发生F-N隧穿现象。结果，第四单位单元400D的N沟道浮栅晶体管410D的阈值电压可以不改变。

总的来说，当仅施加正编程电压+Vpp到第一和第二阵列控制栅线ACG1和ACG2时，第一单位单元400A可以被选择性地编程。当第一单位单元400A被选择性地编程时，因为连接到第二、第三和第四单位单元400B、400C和400D中的每个的两个阵列控制栅线中的至少一个接地，所以第二、第三和第四单位单元400B、400C和400D的编程可以被禁止。

图15是示出根据一个实施例的单层多晶硅非易失性存储单元阵列的擦除操作的电路图。在图15中，与图13中使用的相同的参考符号或标志表示相同的元件。参见图15，可以以页为单位来执行根据一个实施例的单层多晶硅NVM单元阵列的擦除操作，每个页包括排列在一行中的单位单元。

为了擦除排列在第一行中共享第一隧道线TUN1的单位单元400A和400C，当所有的字线WL1和WL2以及所有的位线BL1和BL2都浮置时，可以施加正擦除电压+Vee到第一隧道线TUN1，并且可以施加接地电压到第一、第二和第四阵列控制栅线ACG1、ACG2和ACG22。此外，第三阵列控制栅线ACG12和第二隧道线TUN2可以接地。

在以上擦除偏压条件下，可以在第一和第三单位单元400A和400C的浮栅FG11和FG12处诱生接近接地电压的电压，如参考图9和图10所示。因此，由于N沟道浮栅晶体管410A和410C的降低的阈值电压，可以通过F-N隧穿机制去除浮栅FG11和FG12(即，图12的130A和130C)中的电子。结果，排列在第一行中的第一和第三单位单元400A和400C可以选择性地被擦除，使得N沟道浮栅晶体管410A和410C处于导通态。

当第一和第三单位单元400A和400C被擦除时，可以施加接地电压到连接到排列在第二行中的第二和第四单位单元400B和400D的第二至第四阵列控制栅线ACG2、ACG12和ACG22，并且还可以施加用作擦除禁止电压的接地电压到第二隧道线TUN2。因此，可以禁止排列在第二行中的第二和第四单位单元400B和400D的擦除。

再次参见图13，通过分别将正读取电压+Vread和正感测电压+Vsens施加到从字线WL1和WL2选择的任意一个和从位线BL1和BL2选择的任意一个，可以选择性地读出储存在根据一个实施例的单层多晶硅NVM单元阵列的单位单元400A至400D的任意一个中的信息。因此，可以通过与参考图11描述的相同的读取操作，读出储存在选定的单位单元中的信息。

如上所述，通过仅施加偏压到阵列控制栅线和隧道线，根据一个实施例的单层多晶硅NVM单元阵列可以执行特定单位单元的选择性编程操作以及特定页的选择性擦除操作。例如，可以仅使用诸如正编程电压+Vpp或正擦除电压+Vee和接地电压的两个不同偏压，执行选择性的编程操作或选择性的擦除操作。因此，不需要负电荷泵电路。因此，可以减少被用于产生偏置电压的电平位移器占用的平面面积。

已经出于说明的目的公开了本公开的实施例。本领域技术人员应理解，在不脱离本公开和所附权利要求的精神和范围的情况下，各种修改、增加和替换是可能的。

Claims (20)

1.一种单层多晶硅非易失性存储单元，包括：

第一有源区和第二有源区，所述第一有源区和所述第二有源区设置为彼此面对；

第三有源区和第四有源区，所述第三有源区和所述第四有源区与第一有源区和第二有源区间隔开；

漏极区、结区和源极区，所述漏极区、所述结区和所述源极区设置在第四有源区中；

浮栅，设置在第一有源区和第二有源区之上并延伸到第三有源区和第四有源区上；

读取/选择栅，设置为跨越漏极区与结区之间的第四有源区；

第一阵列控制栅线，耦接到第一有源区；以及

第二阵列控制栅线，耦接到第二有源区。

2.如权利要求1所述的单层多晶硅非易失性存储单元，

其中，第一阵列控制栅线通过第一电容元件耦接到浮栅，

其中，第一电容元件包括第一有源区和在第一有源区之上延伸的浮栅的一部分，

其中，第二阵列控制栅线通过第二电容元件耦接到浮栅，以及

其中，第二电容元件包括第二有源区和在第二有源区之上延伸的浮栅的另一部分。

3.如权利要求1所述的单层多晶硅非易失性存储单元，其中，第三有源区设置在第一有源区与第二有源区之间。

4.如权利要求3所述的单层多晶硅非易失性存储单元，其中，第一有源区中的浮栅跨越第三有源区而延伸。

5.如权利要求1所述的单层多晶硅非易失性存储单元，其中，第四有源区设置在第一有源区与第二有源区之间。

6.如权利要求5所述的单层多晶硅非易失性存储单元，其中，浮栅跨越第四有源区而延伸。

7.如权利要求1所述的单层多晶硅非易失性存储单元，

其中，第一有源区和第二有源区在第一方向上布置，

其中，第四有源区和第三有源区在第二方向上布置，以及

其中，第二方向不同于第一方向。

8.如权利要求1所述的单层多晶硅非易失性存储单元，还包括：

字线，耦接到读取/选择栅；

隧道线，耦接到第三有源区；以及

位线，耦接到漏极区。

9.一种单层多晶硅非易失性存储单元，包括：

浮栅晶体管，具有浮栅、源极端子和结端子；

读取/选择晶体管，具有栅端子、漏极端子和结端子；

字线，耦接到栅端子；

位线，耦接到漏极端子；

第一阵列控制栅线，通过第一电容元件耦接到浮栅；

第二阵列控制栅线，通过第二电容元件耦接到浮栅；以及

隧道线，通过第三电容元件耦接到浮栅。

10.如权利要求9所述的单层多晶硅非易失性存储单元，其中，第一阵列控制栅线、第二阵列控制栅线和隧道线并行地耦接到浮栅。

11.一种单层多晶硅非易失性存储单元阵列，包括：

多个单位单元，分别位于行和列的交叉点处；

第一阵列控制栅线，分别耦接到行；

字线，分别耦接到行；

隧道线，分别耦接到行；

第二阵列控制栅线，分别耦接到列；以及

位线，分别耦接到列，

其中，所述多个单位单元中的每个包括第一有源区、第二有源区、第三有源区和第四有源区，其中，第一有源区耦接到第一阵列控制栅线中的一个，

其中，第二有源区耦接到第二阵列控制栅线中的一个，

其中，第三有源区耦接到隧道线中的一个，

其中，第四有源区耦接到位线中的一个，

其中，所述多个单位单元中的每个还包括：

漏极区、结区和源极区，所述漏极区、所述结区和所述源极区设置在第四有源区中；

浮栅，在第一有源区、第二有源区、第三有源区和第四有源区之上延伸；以及

读取/选择栅，跨越漏极区与结区之间的第四有源区而延伸。

12.如权利要求11所述的单层多晶硅非易失性存储单元阵列，其中，第一有源区由排列在同一行中的相邻单位单元共享。

13.如权利要求11所述的单层多晶硅非易失性存储单元阵列，其中，第二有源区由排列在同一列中的两个相邻的单位单元共享。

14.如权利要求11所述的单层多晶硅非易失性存储单元阵列，其中，第三有源区由排列在同一行中的两个相邻的单位单元共享。

15.如权利要求11所述的单层多晶硅非易失性存储单元阵列，其中，第三有源区设置在第一有源区与第二有源区之间，并且具有在第一方向上延伸的条形形状，以及

其中，第一方向平行于行。

16.如权利要求11所述的单层多晶硅非易失性存储单元阵列，其中，第四有源区在第一方向上与第三有源区并排设置，以及

其中，第一方向平行于行。

17.一种操作单层多晶硅非易失性存储单元的方法，所述单层多晶硅非易失性存储单元包括设置为在第一方向上彼此面对的第一有源区和第二有源区；与第一有源区和第二有源区间隔开的第三有源区和第四有源区；设置在第四有源区中的漏极区、结区和源极区；设置在第一有源区和第二有源区上并设置为延伸到第三有源区和第四有源区上的浮栅；设置为跨越漏极区与结区之间的第四有源区的读取/选择栅；耦接到第一有源区的第一阵列控制栅线；以及耦接到第二有源区的第二阵列控制栅线，所述方法包括：

对单层多晶硅非易失性存储单元编程，

其中，所述编程包括：

使读取/选择栅和漏极区电浮置；

将正编程电压分别施加到第一阵列控制栅线和第二阵列控制栅线；以及

将接地电压施加到第三有源区。

18.一种操作单层多晶硅非易失性存储单元的方法，所述单层多晶硅非易失性存储单元包括分别位于行和列的交叉点处的多个单位单元；第一阵列控制栅线，所述第一阵列控制栅线中的每个耦接到排列在行中任意一行的单位单元；字线，所述字线中的每个耦接到排列在行中任意一行的单位单元；隧道线，所述隧道线中的每个耦接到排列在行中任意一行的单位单元；第二阵列控制栅线，所述第二阵列控制栅线中的每个耦接到排列在列中任意一列的单位单元；以及位线，所述位线中的每个耦接到排列在列中任意一列的单位单元，其中，所述多个单位单元中的每个包括耦接到第一阵列控制栅线中的任意一个的第一有源区；耦接到第二阵列控制栅线中的任意一个并设置为面对第一有源区的第二有源区；设置为与第一有源区和第二有源区间隔开并耦接到隧道线中的任意一个的第三有源区；设置为与第一有源区和第二有源区间隔开的第四有源区；设置在第四有源区中的漏极区、结区和源极区；设置在第一有源区和第二有源区上并设置为延伸到第三有源区和第四有源区上的浮栅；以及设置为跨越漏极区与结区之间的第四有源区的读取/选择栅，所述方法包括：

对第一单位单元编程，

其中，第一单位单元是从所述多个单位单元中选择的，

其中，所述编程包括：

使字线和位线电浮置；

将正编程电压分别施加到主第一阵列控制栅线和主第二阵列控制栅线，其中，主第一阵列控制栅线是第一阵列控制栅线中的一个并且耦接到第一单位单元，其中，主第二阵列控制栅线是第二阵列控制栅线中的一个并且耦接到第一单位单元；

将接地电压施加到未选择的第一阵列控制栅线和未选择的第二阵列控制栅线中的每个，其中，未选择的第一阵列控制栅线是除了主第一阵列控制栅线之外的所有第一阵列控制栅线，其中，未选择的第二阵列控制栅线是除了主第二阵列控制栅线之外的所有第二阵列控制栅线；以及

将接地电压施加到所有隧道线。

19.如权利要求18所述的方法，所述编程还包括：

当编程选择的第一单位单元时，将接地电压施加到未选择的第一阵列控制栅线，将接地电压施加到未选择的第二阵列控制栅线，或将接地电压施加到未选择的第一阵列控制栅线以及未选择的第二阵列控制栅线二者，使得未选择的单位单元被禁止编程。

20.如权利要求19所述的方法，还包括：

擦除第二单位单元，

其中，所述擦除包括：

使字线和位线电浮置；

将接地电压施加到所有的第一阵列控制栅线和第二阵列控制栅线；以及

将正擦除电压施加到耦接到第二单位单元的二级隧道线，

其中，第二单位单元是所述多个单位单元中的至少一个，以及

其中，选择的隧道线是隧道线中的至少一个并耦接到选择的第二单位单元。

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