TWI736551B - 單一多晶矽非揮發性記憶體單元、其之陣列和操作其之方法 - Google Patents

單一多晶矽非揮發性記憶體單元、其之陣列和操作其之方法 Download PDF

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Abstract

一種單一多晶矽非揮發性記憶體(NVM)單元包括設置為彼此面對的第一和第二主動區以及與第一和第二主動區間隔開的第三和第四主動區。汲極區、接面區和源極區設置在第四主動區中。浮接閘極設置在第一和第二主動區上並設置為延伸到第三和第四主動區上。讀取/選擇閘極設置為跨越汲極區與接面區之間的第四主動區。第一主動區耦接到第一陣列控制閘極線，並且第二主動區耦接到第二陣列控制閘極線。源極區、接面區和浮接閘極組成浮接閘極電晶體。汲極區、接面區和讀取/選擇閘極組成讀取/選擇電晶體。

Description

單一多晶矽非揮發性記憶體單元、其之陣列和操作其之方法
本公開的各個實施例總體上涉及非揮發性記憶體單元以及用於操作非揮發性記憶體單元的方法，更具體地，涉及單一多晶矽非揮發性記憶體(NVM)單元、其陣列以及用於操作其的方法。
相關申請的交叉引用
本申請要求2016年2月12日提交的韓國專利申請號10-2016-0016567的優先權，其全部內容經由引用合併於此。
近來，已致力於在將NVM裝置應用到嵌入在系統晶片(SOC)封裝體中的記憶體單元(也被稱為SOC嵌入式記憶體單元)。使用雙層多晶矽製程製造典型的NVM裝置，雙層多晶矽製程提供垂直層疊的兩個不同多晶矽層。因此，在將典型的NVM裝置應用到經由標準的互補金屬氧化物半導體(CMOS)製程製造的SOC嵌入式記憶體單元中存在一些限制。典型的NVM裝置的製造可能需要複雜的過程，包括用於層疊多晶矽層的沉積步驟和用於使多晶矽層圖案化的蝕刻步驟，以形成浮接閘極和控制閘極的層疊結構。因為典型的NVM裝置被製造為具有浮接閘極和控制閘極的層疊結構，所以浮接閘極與控制閘極之間的不對準的可能性可能增加， 降低了典型的NVM裝置的製造良品率。由於可以使用標準的CMOS製程來製造單一多晶矽NVM裝置，因此，作為SOC嵌入式記憶體單元的候選，單一多晶矽NVM裝置非常有吸引力。
根據一個實施例，一種單一多晶矽NVM單元包括設置為彼此面對的第一和第二主動區以及與第一和第二主動區間隔開的第三和第四主動區。汲極區、接面區和源極區設置在第四主動區中。浮接閘極設置在第一和第二主動區上並設置為延伸到第三和第四主動區上。讀取/選擇閘極設置為跨越汲極區與接面區之間的第四主動區。第一主動區耦接到第一陣列控制閘極線，並且第二主動區耦接到第二陣列控制閘極線。
根據另一實施例，單一多晶矽NVM單元包括浮接閘極電晶體和讀取/選擇電晶體。浮接閘極電晶體具有浮接閘極、源極端子和接面端子。讀取/選擇電晶體具有閘極端子、汲極端子和接面端子。字元線耦接到閘極端子，並且位元線耦接到汲極端子。第一陣列控制閘極線經由第一電容元件耦接到浮接閘極，並且第二陣列控制閘極線經由第二電容元件耦接到浮接閘極。穿隧線經由第三電容元件耦接到浮接閘極。
根據另一實施例，一種單一多晶矽NVM單元陣列包括分別位於列和行的交叉點處的多個單位單元、第一陣列控制閘極線、字元線、穿隧線、第二陣列控制閘極線以及位元線。每個第一陣列控制閘極線耦接到排列在列中任意一列中的單位單元，並且每個字元線耦接到排列在列中任意一列中的單位單元。每個穿隧線耦接到排列在列中任意一列中的單位單元，並且每個第二陣列控制閘極線耦接到排列在行中任意一行中的單位 單元。每個位元線耦接到排列在行中任意一行中的單位單元。每個單位單元包括耦接到第一陣列控制閘極線中的任意一個的第一主動區、耦接到第二陣列控制閘極線中的任意一個並且設置為面對第一主動區的第二主動區、設置為與第一和第二主動區間隔開並耦接到穿隧線中的任意一個的第三主動區、設置為與第一和第二主動區間隔開的第四主動區。汲極區、接面區和源極區設置在第四主動區中。浮接閘極設置在第一和第二主動區上並設置為延伸到第三和第四主動區上。讀取/選擇閘極設置為跨越汲極區與接面區之間的第四主動區。
根據另一實施例，提供一種操作單一多晶矽NVM單元的方法，所述單一多晶矽NVM單元包括設置為在第一方向上彼此面對的第一主動區和第二主動區；與第一和第二主動區間隔開的第三主動區和第四主動區；設置在第四主動區中的汲極區、接面區和源極區；設置在第一和第二主動區上並設置為延伸到第三和第四主動區上的浮接閘極；設置為跨越汲極區與接面區之間的第四主動區的讀取/選擇閘極；耦接到第一主動區的第一陣列控制閘極線；以及耦接到第二主動區的第二陣列控制閘極線。所述方法包括使讀取/選擇閘極和汲極區電浮接，將正程式化電壓施加到第一和第二陣列控制閘極線，並且將接地電壓施加到第三主動區，以程式化單一多晶矽NVM單元。
根據另一實施例，提供一種操作單一多晶矽NVM單元陣列的方法，單一多晶矽NVM單元陣列包括分別位於列和行的交叉點處的多個單位單元；第一陣列控制閘極線，第一陣列控制閘極線中的每個耦接到排列在列中任意一列中的單位單元；字元線，每個字元線耦接到排列在列中 任意一列中的單位單元；穿隧線，每個穿隧線耦接到排列在列中任意一列中的單位單元；第二陣列控制閘極線，第二陣列控制閘極線中的每個耦接到排列在行中任意一行中的單位單元；以及位元線，每個位元線耦接到排列在行中任意一行中的單位單元，其中，每個單位單元包括耦接到第一陣列控制閘極線中的任意一個的第一主動區；耦接到第二陣列控制閘極線中的任意一個並設置為面對第一主動區的第二主動區；設置為與第一和第二主動區間隔開並耦接到穿隧線中的任意一個的第三主動區；設置為與第一和第二主動區間隔開的第四主動區；設置在第四主動區中的汲極區、接面區和源極區；設置在第一和第二主動區上並設置為延伸到第三和第四主動區的浮接閘極；以及設置為跨越汲極區與接面區之間的第四主動區的讀取/選擇閘極。所述方法包括使字元線和位元線電浮接，並將正程式化電壓施加到從第一陣列控制閘極線選擇的一個和從第二陣列控制閘極線選擇的一個以選擇單位單元中的一個，將接地電壓施加到剩餘的第一陣列控制閘極線和剩餘的第二陣列控制閘極線，並且將接地電壓施加到所有穿隧線以對耦接到選擇的第一和第二陣列控制閘極線的選擇的單位單元程式化。
100‧‧‧單一多晶矽NVM單元
102‧‧‧P型半導體區
104‧‧‧淺溝槽隔離(STI)層
111、111AC、111BD‧‧‧第一主動區
112‧‧‧第二主動區
113、113AC、113BD‧‧‧第三主動區
114、114A-D‧‧‧第四主動區
115‧‧‧第五主動區
130、130A-D‧‧‧浮接閘極
131‧‧‧第一部分
132‧‧‧第二部分
133‧‧‧第三部分
134‧‧‧第四部分
139‧‧‧第二閘極絕緣層
140、140A-D‧‧‧讀取/選擇閘極
141、141AC、141BD‧‧‧第一N型井區
142‧‧‧第二N型井區
143、143AC、143BD‧‧‧第三N型井區
149‧‧‧第一閘極絕緣層
151、151AC、151BD‧‧‧第一N型接觸區
152‧‧‧第二N型接觸區
153、153AC、153BD‧‧‧第三N型接觸區
154、154A-D‧‧‧N型汲極區
155、155A-D‧‧‧N型接面區
156、156A-D‧‧‧N型源極區
157‧‧‧P型接觸區
161‧‧‧第一接觸
162‧‧‧第二接觸
163‧‧‧第三接觸
164‧‧‧汲極接觸
166‧‧‧源極接觸
167‧‧‧第四接觸
169‧‧‧閘極接觸
200‧‧‧電路圖
210‧‧‧N通道浮接閘極電晶體
220‧‧‧N通道讀取/選擇電晶體
230‧‧‧第一電容元件
240‧‧‧第二電容元件
250‧‧‧第三電容元件
300‧‧‧單一多晶矽NVM單元陣列
300A-D‧‧‧單位單元
400‧‧‧電路圖
400A-D‧‧‧單位單元
410A-D‧‧‧N通道浮接閘極電晶體
420A‧‧‧N通道讀取/選擇電晶體
430A-D‧‧‧第一電容元件
440A-D‧‧‧第二電容元件
450A-D‧‧‧第三電容元件
圖1是示出根據一個實施例的單一多晶矽NVM單元的佈局圖；圖2是沿圖1的線I-I’截取的截面圖；圖3是沿圖1的線II-II’截取的截面圖；圖4是根據一個實施例的單一多晶矽NVM單元的電路圖；圖5和圖6是各自示出根據一個實施例的單一多晶矽NVM 單元的程式化操作的截面圖；圖7和圖8是各自示出根據一個實施例的單一多晶矽NVM單元的程式化禁止操作的截面圖；圖9和圖10是各自示出根據一個實施例的單一多晶矽NVM單元的抹除操作的截面圖；圖11是示出根據一個實施例的單一多晶矽NVM單元的讀取操作的截面圖；圖12是示出根據一個實施例的單一多晶矽NVM單元陣列的佈局圖；圖13是示出根據一個實施例的單一多晶矽NVM單元陣列的等效電路圖；圖14是示出在根據一個實施例的單一多晶矽非揮發性記憶體單元陣列中的選定單位單元的程式化操作的等效電路圖；以及圖15是示出根據一個實施例的單一多晶矽非揮發性記憶體單元陣列的抹除操作的等效電路圖。
本文所使用的術語可以對應於考慮到它們在實施例中的功能而選擇的詞語，並且這些術語的意義可以根據實施例所屬領域的技術人員有不同的解釋。如果詳細定義，則可以根據定義解釋這些術語。除非另外定義，否則本文所使用的術語，包括技術和科學術語，具有實施例所屬領域的技術人員通常理解的意義。
將理解的是，雖然術語第一、第二、第三等可以在本文用來 描述各個元件，但這些元件不應受這些術語的限制。這些術語僅用來區分一個元件和另一個元件。因此，在某些實施例中的第一元件在其他實施例中可以被叫做第二元件，而不脫離本發明內容的教導。
還將理解的是，當一個元件被稱為是位於另一個元件“上”、“之上”、“上面”、“下”、“之下”、“下方”、“側面”或“旁邊”時，它可以直接接觸另一個元件，或者可以在它們之間存在至少一個中間元件。因此，在此使用的諸如“上”、“之上”、“上面”、“下”、“之下”、“下方”、“側面”或“旁邊”等的術語僅是用於描述兩個元件的位置關係的目的，而不意在限制本公開的範圍。用來描述元件或層之間的關係的其他詞語應該以同樣的方式來解釋，例如，“在…之間”與“直接在…之間”、“相鄰”與“直接相鄰”、“在...上”與“直接在...上”。
在說明書全文中，相同的參考標記表示相同的元件。因此，即使未參考一個附圖提及或描述一個參考標記，也可能參考另一附圖提及或描述了該參考標記。此外，即使在一個附圖中未示出一個參考標記，也可能參考另一附圖提及或描述了該參考標記。
圖1是示出根據一個實施例的單一多晶矽NVM單元100的佈局圖。圖2是沿圖1的線I-I’截取的截面圖，並且圖3是沿圖1的線II-II’截取的截面圖。參見圖1、圖2和圖3，單一多晶矽NVM單元100可以包括設置在P型半導體區102中的多個N型井區。例如，單一多晶矽NVM單元100可以包括設置在P型半導體區102中的第一N型井區141、第二N型井區142以及第三N型井區143。術語“P型”意味著摻雜有具有第一導電 類型的雜質的區域的導電類型，而術語“N型”意味著摻雜有具有與第一導電類型相反的第二導電類型的雜質的區域的導電類型。
P型半導體區102可以是P型半導體襯底。P型半導體襯底可以對應於P型矽襯底。在某些實施例中，P型半導體區102可以是形成在半導體襯底中的P型接面區，例如，P型井區。替代地，P型半導體區102可以是在半導體襯底上生長的P型外延層。
第一、第二和第三N型井區141、142和143可以經由P型半導體區102彼此間隔開。例如，第一、第二和第三N型井區141、142和143可以經由P型半導體區102的部分在第一方向上彼此間隔開。在某些實施例中，在平面圖中，第一、第二和第三N型井區141、142和143中的每個可以具有矩形形狀。
第一N型井區141可以面向第二N型井區142。在平面圖中，第一N型井區141可以具有在垂直於第一方向的第二方向上延伸的矩形形狀。在平面圖中，第二N型井區142也可以具有在第二方向上延伸的矩形形狀。第二N型井區142在第二方向上的長度可以比第一N型井區141在第二方向上的長度短。第二N型井區142在第一方向上的寬度可以比第一N型井區141在第一方向上的寬度大。
即，在平面圖中，第二N型井區142可以是具有不同於第一N型井區141寬度和長度的寬度和長度的四邊形區域。第一N型井區141的平面面積可以基本上或實際上等於第二N型井區142的平面面積。替代地，第一N型井區141的平面面積可以小於或大於第二N型井區142的平面面積。
第三N型井區143可以在第一方向上設置在第一與第二N型井區141與142之間。第三N型井區143可以具有在第二方向上延伸的條形形狀。第三N型井區143的平面面積可以小於第一N型井區141的平面面積、第二N型井區142的平面面積或它們二者。
可以使用相同的離子注入過程同時形成第一、第二和第三N型井區141、142和143。因此，第一、第二和第三N型井區141、142和143可以被形成為具有基本上相同的雜質濃度和基本上相同的結深度。
如圖1和圖2所示，第一主動區111可以限定在第一N型井區141中。在某些實施例中，第一主動區111可以被限定為具有在第二方向上延伸的矩形形狀。第二主動區112可以限定在第二N型井區142中。在某些實施例中，第二主動區112可以被限定為具有矩形形狀。第三主動區113可以限定在第三N型井區143中。在某些實施例中，在平面圖中，第三主動區113可以被限定為具有在第二方向上延伸的條形形狀。
第一和第二主動區111和112可以在第一方向上彼此間隔開，並且可以彼此面對。如圖1和圖3所示，第四主動區114可以限定在第一與第二主動區111與112之間的P型半導體區102中。在第四主動區114之下的P型半導體區102可以對應於P型井區。在平面圖中，第四主動區114可以被限定為具有在第二方向上延伸的條形形狀。如圖1所示，第四主動區114可以在第二方向上與第三N型井區143並排佈置。
第五主動區115可以限定在第三與第四主動區113與114之間的P型半導體區102中。在第五主動區115之下的P型半導體區102可以對應於P型井區。在平面圖中，第五主動區115可以被限定為具有在第一 方向上延伸的條形形狀。
第一、第二、第三、第四和第五主動區111、112、113、114和115可以由淺溝槽隔離(STI)層104來限定。在某些實施例中，第三和第四主動區113和114可以在第一與第二方向之間的對角線方向上排列。雖然圖1、圖2和圖3示出了其中第三和第四主動區113和114二者都設置在第一與第二主動區111與112之間的實例，但是本公開不限於此。
例如，第三和第四主動區113和114可以位於第一主動區111的相對側上，而不在第一與第二主動區111與112之間。在另一實施例中，第三和第四主動區113和114可以位於第二主動區112的相對側上，而不在第一與第二主動區111與112之間。在另一實施例中，第四主動區114可以位於第一與第二主動區111與112之間，而第三主動區113可以位於第二主動區112的一側處，而不在第一與第二主動區111與112之間。即，第三主動區113可以位於第一與第二主動區111與112之間，或位於另一區域中，而非第一與第二主動區111與112之間。在另一實施例中，第四主動區114可以位於第一與第二主動區111與112之間，或位於另一區域中，而非第一與第二主動區111與112之間。
第一N型接觸區151可以設置在第一主動區111中。在平面圖中，第一N型接觸區151可以具有矩形環形狀，其至少一部分是打開的。第一N型接觸區151可以經由第一接觸161耦接到第一陣列控制閘極線ACG1。第二N型接觸區152可以設置在第二主動區112中。在平面圖中，第二N型接觸區152可以具有矩形環形狀，其至少一部分是打開的。第二N型接觸區152可以經由第二接觸162耦接到第二陣列控制閘極線ACG2。
如圖1和圖3所示，第三N型接觸區153可以設置在第三主動區113中。第三N型接觸區153可以經由第三接觸163耦接到穿隧線TUN。N型汲極區154、N型接面區155和N型源極區156可以設置在第四主動區114中。N型汲極區154、N型接面區155和N型源極區156可以在第二方向上彼此間隔開。N型汲極區154和N型接面區155可以經由第一通道區121在第二方向上彼此間隔開。N型接面區155和N型源極區156可以經由第二通道區122在第二方向上彼此間隔開。
雖然在圖中未示出，但是N型汲極區154、N型接面區155和N型源極區156中的每一個可以具有輕摻雜汲極(LDD)結構。N型汲極區154可以經由汲極接觸164耦接到位元線BL。N型接面區155可以是浮接的。N型源極區156可以經由源極接觸166耦接到公共源極線CS。
P型接觸區157可以設置在第五主動區115中。P型接觸區157可以經由第四接觸167耦接到公共源極線CS。因此，公共源極線CS可以電連接到P型接觸區157以及N型源極區156。
第一閘極絕緣層149和讀取/選擇閘極140可以依序地層疊在第四主動區114的第一通道區121上。在某些實施例中，第一閘極絕緣層149可以包括二氧化矽層，並且讀取/選擇閘極140可以包括多晶矽層。在平面圖中，第一閘極絕緣層149和讀取/選擇閘極140可以與第四主動區114相交，以具有在第一方向上延伸的條形形狀。讀取/選擇閘極140可以經由閘極接觸169耦接到字元線WL。
第二閘極絕緣層139和浮接閘極130可以依序地層疊在第四主動區114的第二通道區122上。第二通道區122可以與浮接閘極130的第 四部分134重疊。在某些實施例中，第二閘極絕緣層139可以包括二氧化矽層，並且浮接閘極130可以包括多晶矽層。在平面圖中，第二閘極絕緣層139和浮接閘極130可以與第四主動區114相交，以具有在第一方向上延伸的條形形狀。第二閘極絕緣層139和浮接閘極130可以延伸至第一與第二N型井區141與142之間的P型半導體區上，並且可以進一步延伸到第一N型井區141中的第一主動區111和第二N型井區142的第二主動區112上。
浮接閘極130的第一部分131可以與第一N型井區141重疊。在第一主動區111中，浮接閘極130的第一部分131、第二閘極絕緣層139和第一N型井區141可以組成第一MOS電容器。浮接閘極130的第二部分132可以與第二N型井區142重疊。在第二主動區112中，浮接閘極130的第二部分132、第二閘極絕緣層139和第二N型井區142可以組成第二MOS電容器。
浮接閘極130的第一部分131可以在第一方向上延伸，以提供與第三主動區113重疊的浮接閘極130的第三部分133，並且可以進一步延伸到達浮接閘極130的第二部分132。第二閘極絕緣層139還可以在浮接閘極130的第三部分133與第三N型井區143之間延伸。因此，在第三主動區113中，第二閘極絕緣層139和浮接閘極130的第三部分133可以與第三N型井區143重疊。因此，在第三主動區113中，浮接閘極130的第三部分133、第二閘極絕緣層139和第三N型井區143可以組成第三MOS電容器。
圖4是根據一個實施例的單一多晶矽NVM單元100的電路圖200。參見圖4，單一多晶矽NVM單元100的電路圖200可以包括N通 道浮接閘極電晶體210和N通道讀取/選擇電晶體220。N通道浮接閘極電晶體210可以具有浮接閘極FG、源極端子S和接面端子J。N通道讀取/選擇電晶體220可以與N通道浮接閘極電晶體210一起共用接面端子J。N通道浮接閘極電晶體210的浮接閘極FG可以經由第一電容元件230耦接到第一陣列控制閘極線ACG1，並且還可以經由第二電容元件240耦接到第二陣列控制閘極線ACG2。此外，N通道浮接閘極電晶體210的浮接閘極FG可以經由第三電容元件250耦接到穿隧線TUN。
耦接到第一電容元件230的第一陣列控制閘極線ACG1、耦接到第二電容元件240的第二陣列控制閘極線ACG2以及耦接到第三電容元件250的穿隧線TUN可以並聯地連接至N通道浮接閘極電晶體210的浮接閘極FG。
N通道浮接閘極電晶體210的源極端子S可以耦接到公共源極線CS。N通道讀取/選擇電晶體220可以具有閘極端子G、汲極端子D和接面端子J。N通道讀取/選擇電晶體220的閘極端子G可以耦接到字元線WL。字元線WL可以對應於字元線/選擇線WL/SEL。N通道讀取/選擇電晶體220的汲極端子D可以耦接到位元線BL。由N通道浮接閘極電晶體210和N通道讀取/選擇電晶體220共用的接面端子J可以是浮接的。
N通道浮接閘極電晶體210可以包括參照圖1、圖2和圖3描述的單一多晶矽NVM單元100的N型接面區155、第二通道區122、N型源極區156、第二閘極絕緣層139和浮接閘極130的第四部分134。N通道讀取/選擇電晶體220可以包括參考圖1、圖2和圖3描述的單一多晶矽NVM單元100的N型汲極區154、第一通道區121、N型接面區155、第一 閘極絕緣層149和讀取/選擇閘極140。
第一電容元件230可以對應於第一MOS電容器，第一MOS電容器包括設置在單一多晶矽NVM單元100的第一主動區111中的浮接閘極130的第一部分131、第二閘極絕緣層139和第一N型井區141組成。見圖1、圖2和圖3。第二電容元件240可以對應於第二MOS電容器，第二MOS電容器包括設置在圖1、圖2和圖3中所示的單一多晶矽NVM單元100的第一主動區111中的浮接閘極130的第二部分132、第二閘極絕緣層139和第二N型井區142組成。第三電容元件250可以對應於第三MOS電容器，第三MOS電容器包括設置在圖1、圖2和圖3中所示的單一多晶矽NVM單元100的第三主動區113中的浮接閘極130的第三部分133、第二閘極絕緣層139和第三N型井區143。
在根據一個實施例的單一多晶矽NVM單元100中，可以在不啟動N通道讀取/選擇電晶體220的情況下執行程式化操作和抹除操作。N通道讀取/選擇電晶體220可以僅在讀取操作中用作選擇電晶體。可以經由福勒-諾得海姆(F-N)穿隧機制執行單一多晶矽NVM單元100的程式化操作和抹除操作。可以僅使用諸如正程式化電壓+Vpp和接地電壓的兩個不同電壓來執行單一多晶矽NVM單元100的程式化操作和抹除操作中的每一個。即，對於程式化操作和抹除操作可以不需要負偏壓電壓(bias voltage)。因此，操作單一多晶矽NVM單元100可以不需要用於產生負偏壓電壓的負電荷泵電路。
圖5和圖6是示出根據一個實施例的單一多晶矽NVM單元100的程式化操作的截面圖。圖5的截面圖是沿圖1的線I-I’截取的截面 圖，並且圖6的截面圖是沿圖1的線II-II’截取的截面圖。在圖5和圖6中，與圖1至圖4中使用的相同的參考符號或標誌表示相同的元件。
參見圖5和圖6，為了執行單一多晶矽NVM單元100的程式化操作，可以施加正程式化電壓+Vpp到第一和第二陣列控制閘極線ACG1和ACG2，並且可以施加接地電壓到穿隧線TUN。在某些實施例中，可以分別施加兩個不同的程式化電壓到第一和第二陣列控制閘極線ACG1和ACG2。但是，在當前實施例中，可以施加相同的正程式化電壓+Vpp到第一和第二陣列控制閘極線ACG1和ACG2二者。
在程式化操作期間，字元線/選擇線WL/SEL和位元線BL可以是浮接的。因為字元線/選擇線WL/SEL是浮接的，所以單一多晶矽NVM單元100的程式化操作可以不受N通道讀取/選擇電晶體220的影響，N通道讀取/選擇電晶體220包括N型汲極區154、第一通道區121、N型接面區155、第一閘極絕緣層149和讀取/選擇閘極140。
在根據當前實施例的程式化操作中，僅諸如正程式化電壓+Vpp和接地電壓的兩個不同電壓可以用來程式化單一多晶矽NVM單元100。即，可以使用正程式化電壓+Vpp和接地電壓實現單一多晶矽NVM單元100的程式化操作。因此，不施加負偏壓電壓到陣列控制閘極線ACG1和ACG2和穿隧線TUN來程式化單一多晶矽NVM單元100。
施加到第一陣列控制閘極線ACG1的正程式化電壓+Vpp可以被傳送到第一N型井區141，並且施加到第二陣列控制閘極線ACG2的正程式化電壓+Vpp可以被傳送到第二N型井區142。在此情況下，經由施加到第一和第二陣列控制閘極線ACG1和ACG2的正程式化電壓+Vpp，可以 在單一多晶矽NVM單元100的浮接閘極130處誘生正耦合電壓+Vcoupling。
並聯耦接至浮接閘極130的電容元件的電容值可以包括第一電容元件230的電容值C1、第二電容元件240的電容值C2和第三電容元件250的電容值C3。在此情況下，在浮接閘極130處誘生的耦合電壓+Vcoupling可以經由以下等式1近似計算。
+Vcoupling=+Vpp×{(C1+C2)/(C1+C2+C3)} (等式1)
如果電容值C1和C2的和大於電容值C3，則耦合電壓+Vcoupling可以比接地電壓接近正程式化電壓+Vpp。例如，如果正程式化電壓+Vpp是+20伏特並且與單元耦合率相對應的“(C1+2)/(C1+C2+C3)”的值大於大約90%，則在浮接閘極130處誘生的耦合電壓+Vcoupling可以大於約+18伏特。
如上所述，施加到第一和第二陣列控制閘極線ACG1和ACG2的正程式化電壓+Vpp可以在單一多晶矽NVM單元100的浮接閘極130處誘生耦合電壓+Vcoupling。如圖6所示，施加到穿隧線TUN的接地電壓可以經由第三N型接觸區153而被傳送到第三N型井區143。此外，耦合電壓+Vcoupling可以被傳送到位於第三主動區113上的浮接閘極130的第三部分133。因此，浮接閘極130與第三N型井區143之間的第二閘極絕緣層139兩端可以產生與耦合電壓+Vcoupling相對應的電位差。
在此情況下，由於F-N穿隧機制，第三N型井區143中的電子可以經由第二閘極絕緣層139而注入到浮接閘極130中。當第三N型井區143中的電子經由F-N穿隧機制注入到浮接閘極130中時，MOS結構的臨界電壓可以變得更高，MOS結構包括第二通道區122、第二閘極絕緣 層139和浮接閘極130的第四部分134。結果，單一多晶矽NVM單元100可以被程式化，使得N通道浮接閘極電晶體(圖4的210)處於截止態，例如，正臨界電壓。
圖7是示出根據一個實施例的單一多晶矽NVM單元100的第一程式化禁止操作的截面圖。圖7的截面圖是沿圖1的線I-I’截取的截面圖。在圖7中，與圖1至圖4中使用的相同的參考符號或標誌表示相同的元件。
參見圖1和圖7，當施加正程式化電壓+Vpp到第一陣列控制閘極線ACG1，並且施加接地電壓到第二陣列控制閘極線ACG2和穿隧線TUN二者時，單一多晶矽NVM單元100的程式化可以被第一程式化禁止操作而禁止。在第一程式化禁止操作期間，與圖4的字元線/選擇線WL/SEL相對應的字元線WL和位元線BL可以是浮接的。在單一多晶矽NVM單元100的第一程式化禁止操作中，僅諸如正程式化電壓+Vpp和接地電壓的兩個不同電壓可以用來防止單一多晶矽NVM單元100被程式化。因此，在單一多晶矽NVM單元100的第一程式化禁止操作期間，不施加負偏壓電壓到陣列控制閘極線ACG1和ACG2和穿隧線TUN。
施加到第一陣列控制閘極線ACG1的正程式化電壓+Vpp可以被傳送到第一N型井區141，並且施加到第二陣列控制閘極線ACG2的接地電壓可以被傳送到第二N型井區142。此外，施加到穿隧線TUN的接地電壓可以被傳送到第三N型井區143。在此情況下，經由施加到第一陣列控制閘極線ACG1的正程式化電壓+Vpp，可以在浮接閘極130處誘生第一禁止電壓+Vinhibit。在浮接閘極130處誘生的第一禁止電壓+Vinhibit可以由以 下等式2來表示。
+Vinhibit=+Vpp×{C1/(C1+C2+C3)} (等式2)
當第一電容元件230的電容值C1基本上等於第二電容元件240的電容值C2，並且第三電容元件250的電容值C3忽略不計時，第一禁止電壓+Vinhibit可以是正程式化電壓+Vpp的一半。
如上所述，施加到第一陣列控制閘極線ACG1的正程式化電壓+Vpp和施加到第二陣列控制閘極線ACG2和穿隧線TUN的接地電壓可以在單一多晶矽NVM單元100的浮接閘極130處誘生第一禁止電壓+Vinhibit。施加到穿隧線TUN的接地電壓可以經由第三N型接觸區153而被傳送到第三N型井區143。此外，第一禁止電壓+Vinhibit可以被傳送到位於第三主動區113上的浮接閘極130的第三部分133。因此，浮接閘極130與第三N型井區143之間的第二閘極絕緣層139兩端可以產生與第一禁止電壓+Vinhibit相對應的電位差，例如，正程式化電壓+Vpp的一半(+Vpp/2)。
正程式化電壓+Vpp的一半(+Vpp/2)可以不足以引起浮接閘極130與第三N型井區143之間的第二閘極絕緣層139中的F-N穿隧現象。因此，單一多晶矽NVM單元100的程式化操作可以被禁止，並且N通道浮接閘極電晶體(圖4的210)的臨界電壓不改變。
圖8是示出根據一個實施例的單一多晶矽NVM單元100的第二程式化禁止操作的截面圖。圖8的截面圖是沿圖1的線I-I’截取的截面圖。在圖8中，與圖1至圖4中使用的相同的參考符號或標誌表示相同的元件。
參見圖1和圖8，當施加正程式化電壓+Vpp到第二陣列控 制閘極線ACG2並且施加接地電壓到第一陣列控制閘極線ACG1和穿隧線TUN二者時，單一多晶矽NVM單元100的程式化可以被第二程式化禁止操作而禁止。在第二程式化禁止操作期間，與圖4的字元線/選擇線WL/SEL相對應的字元線WL和位元線BL可以是浮接的。在單一多晶矽NVM單元100的第二程式化禁止操作中，僅諸如正程式化電壓+Vpp和接地電壓的兩個不同電壓可以用來防止單一多晶矽NVM單元100被程式化。因此，在單一多晶矽NVM單元100的第二程式化禁止操作期間，不施加負偏壓電壓到陣列控制閘極線ACG1和ACG2和穿隧線TUN。
施加到第二陣列控制閘極線ACG2的正程式化電壓+Vpp可以被傳送到第二N型井區142，並且施加到第一陣列控制閘極線ACG1的接地電壓可以被傳送到第一N型井區141。此外，施加到穿隧線TUN的接地電壓可以被傳送到第三N型井區143。在此情況下，經由施加到第二陣列控制閘極線ACG2的正程式化電壓+Vpp，可以在浮接閘極130處誘生第二禁止電壓+Vinhibit。在浮接閘極130處誘生的第二禁止電壓+Vinhibit可以由以下等式3來表示。
+Vinhibit=+Vpp×{C2/(C1+C2+C3)} (等式3)
當第一電容元件230的電容值C1基本上等於第二電容元件240的電容值C2，並且第三電容元件250的電容值C3忽略不計時，第二禁止電壓+Vinhibit可以是正程式化電壓+Vpp的一半。
如上所述，施加到第二陣列控制閘極線ACG2的正程式化電壓+Vpp和施加到第一陣列控制閘極線ACG1和穿隧線TUN的接地電壓可以在單一多晶矽NVM單元100的浮接閘極130處誘生第二禁止電壓 +Vinhibit。施加到穿隧線TUN的接地電壓可以經由第三N型接觸區153而被傳送到第三N型井區143。此外，第二禁止電壓+Vinhibit可以被傳送到位於第三主動區113上的浮接閘極130的第三部分133。因此，浮接閘極130與第三N型井區143之間的第二閘極絕緣層139兩端可以產生與第二禁止電壓+Vinhibit相對應的電位差，例如，正程式化電壓+Vpp的一半(+Vpp/2)。
正程式化電壓+Vpp的一半(+Vpp/2)可以不足以引起浮接閘極130與第三N型井區143之間的第二閘極絕緣層139中的F-N穿隧現象。因此，單一多晶矽NVM單元100的程式化操作可以被禁止，並且N通道浮接閘極電晶體(圖4的210)的臨界電壓保持不變。
總的來說，僅當施加正程式化電壓+Vpp到第一和第二陣列控制閘極線ACG1和ACG2二者並且穿隧線TUN接地時，可以選擇性地程式化單一多晶矽NVM單元100。即，當僅施加正程式化電壓+Vpp到第一和第二陣列控制閘極線ACG1和ACG2中的一個時，單一多晶矽NVM單元100的程式化可以被禁止。因此，當多個單一多晶矽NVM單元100以列和行反復排列形成分別位於第一陣列控制閘極線ACG1和與第一陣列控制閘極線ACG1相交的第二陣列控制閘極線ACG2的交叉點處的多個單一多晶矽NVM單元100時，可以選擇性地程式化多個單一多晶矽NVM單元100中的任意一個，而不程式化未選擇的單一多晶矽NVM單元100。
圖9和圖10是示出根據一個實施例的單一多晶矽NVM單元100的抹除操作的截面圖。圖9的截面圖是沿圖1的線I-I’截取的截面圖，並且圖10的截面圖是沿圖1的線II-II’截取的截面圖。在圖9和圖10中，與圖1至圖4中使用的相同的參考符號或標誌表示相同的元件。
參見圖9和圖10，為了執行單一多晶矽NVM單元100的抹除操作，可以施加接地電壓到第一和第二陣列控制閘極線ACG1和ACG2二者，並且可以施加正抹除電壓+Vee到穿隧線TUN。在抹除操作期間，字元線/選擇線WL/SEL和位元線BL可以是浮接的。因為字元線/選擇線WL/SEL是浮接的，所以單一多晶矽NVM單元100的抹除操作可以不受N通道讀取/選擇電晶體220的影響，N通道讀取/選擇電晶體包括N型汲極區154、第一通道區121、N型接面區155、第一閘極絕緣層149和讀取/選擇閘極140。
在根據當前實施例的抹除操作中，僅諸如正抹除電壓+Vee和接地電壓的兩個不同電壓可以用來抹除單一多晶矽NVM單元100。正抹除電壓+Vee可以具有與正程式化電壓+Vpp相同的電壓水準。即，可以僅使用正抹除電壓+Vee和接地電壓實現單一多晶矽NVM單元100的抹除操作。因此，抹除單一多晶矽NVM單元100不需要負偏壓電壓。施加到穿隧線TUN的正抹除電壓+Vee可以被確定為具有足夠的位準，以引起浮接閘極130中的電子經由第二閘極絕緣層139注入到第三N型井區143中的F-N穿隧現象。在某些實施例中，正抹除電壓+Vee可以被設定為大約+20伏特。
施加到第一陣列控制閘極線ACG1的接地電壓可以被傳送到第一N型井區141，並且施加到第二陣列控制閘極線ACG2的接地電壓可以被傳送到第二N型井區142。如圖10所示，施加到穿隧線TUN的正抹除電壓+Vee可以經由第三N型接觸區153而被傳送到第三N型井區143。在此情況下，可以在單一多晶矽NVM單元100的浮接閘極130處誘生接近接地電壓的電壓。因此，浮接閘極130與第三N型井區143之間的第二閘極 絕緣層139兩端可以產生與大約正抹除電壓+Vee相對應的電位差。因此，經由F-N穿隧機制，浮接閘極130的第三部分133中的電子可以經由第二閘極絕緣層139注入到第三N型井區143中。
當浮接閘極130中的電子經由F-N穿隧機制注入到第三N型井區143中時，MOS結構的臨界電壓可以降低，MOS結構包括第二通道區122、第二閘極絕緣層139和浮接閘極130的第四部分134。結果，單一多晶矽NVM單元100可以被抹除，使得N通道浮接閘極電晶體(圖4的210)處於導通態，例如，負臨界電壓。
圖11是示出根據一個實施例的單一多晶矽NVM單元100的讀取操作的截面圖。圖11的截面圖是沿圖1的線II-II’截取的截面圖。在圖11中，與圖1至圖4中使用的相同的參考符號或標誌表示相同的元件。
參見圖1和圖11，為了執行單一多晶矽NVM單元100的讀取操作，可以施加接地電壓到第一和第二陣列控制閘極線ACG1和ACG2二者，並且可以施加正讀取電壓+Vread到字元線/選擇線WL/SEL，即，讀取/選擇閘極140。在某些實施例中，正讀取電壓+Vread可以是大約5伏特。此外，可以施加正感測電壓+Vsens(例如，+1伏特)到位元線BL。在讀取操作期間，穿隧線TUN可以接地或浮接，並且公共源極線CS可以接地。當施加接地電壓到第一和第二陣列控制閘極線ACG1和ACG2時，可以在浮接閘極130處誘生接近接地電壓的電壓。
在根據當前實施例的讀取操作中，N通道讀取/選擇電晶體(圖4的220)可以經由施加到字元線/選擇線WL/SEL的正讀取電壓+Vread和施加到位元線BL的正感測電壓+Vsens而導通，N通道讀取/選擇電晶體 包括N型汲極區154、第一通道區121、N型接面區155、第一閘極絕緣層149和讀取/選擇閘極140。因此，施加到位元線BL的正感測電壓+Vsens可以被傳送到N型接面區155。
當單一多晶矽NVM單元100處於抹除狀態，使得N通道浮接閘極電晶體210具有負臨界電壓時，可以在第二通道區122中發生N型反轉。因此，因為在讀取操作期間，在浮接閘極130處誘生接近接地電壓的電壓，所以在讀取操作期間，可以仍然存在第二通道區122中的N型反轉。結果，電子可以經由第二通道區122和N型接面區155從N型源極區156朝向N型汲極區154漂移，並且電子的移動可以產生流經位元線BL的電流。
相反，當單一多晶矽NVM單元100具有程式化狀態，使得N通道浮接閘極電晶體210具有正臨界電壓時，在第二通道區122中不形成N型反轉。即，因為在讀取操作期間，在浮接閘極130處誘生接近接地電壓的電壓，所以在讀取操作期間，在第二通道區122中可以不形成N型反轉。結果，在讀取操作期間，可以沒有電流流經位元線BL。因此，可以經由感測電流是否流經位元線BL來讀出儲存在單一多晶矽NVM單元100中的資訊。
圖12是示出根據一個實施例的單一多晶矽NVM單元陣列300的佈局圖。參見圖12，單一多晶矽NVM單元陣列300可以包括多個單位單元300A、300B、300C和300D。多個單位單元300A、300B、300C和300D可以分別位於多個列和多個行的交叉點處。例如，第一單位單元300A可以位於第一列和第一行的交叉點處，並且第二單位單元300B可以位於第二列 和第一行的交叉點處。此外，第三單位單元300C可以位於第一列和第二行的交叉點處，並且第四單位單元300D可以位於第二列和第二行的交叉點處。
第一至第四單位單元300A、300B、300C和300D中的每一個都可以具有基本上與參考圖1、圖2和圖3描述的單一多晶矽NVM單元100相同的配置。因此，在下文將省略組成單一多晶矽NVM單元陣列300的第一至第四單位單元300A、300B、300C和300D中的每一個的詳細描述。雖然圖12示出了單一多晶矽NVM單元陣列300包括四個單位單元300A、300B、300C和300D的實例，但本公開不限於此。例如，在某些實施例中，單一多晶矽NVM單元陣列300可以重複，並且可以包括任何數量的單位單元，例如，八個或更多個單位單元。
關於穿過單一多晶矽NVM單元陣列300的中心點並且在第二方向上延伸的直線(未示出)，第二單位單元300B可以具有與第一單位單元300A對稱的佈局。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第一方向上延伸的直線(未示出)，第三單位單元300C可以具有與第一單位單元300A對稱的佈局。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第一方向上延伸的直線(未示出)，第四單位單元300D可以具有與第二單位單元300B對稱的佈局。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第二方向上延伸的直線(未示出)，第四單位單元300D可以具有與第三單位單元300C對稱的佈局。
第一和第三單位單元300A和300C可以共同耦接到第一陣列控制閘極線ACG1。第二和第四單位單元300B和300D可以共同耦接到第三陣列控制閘極線ACG12。第一和第三單位單元300A和300C可以共用耦 接到第一陣列控制閘極線ACG1的第一N型井區141AC。第二和第四單位單元300B和300D可以共用耦接到第三陣列控制閘極線ACG12的第一N型井區141BD。
由第一和第三單位單元300A和300C共用的第一N型井區141AC可以具有在第二方向上延伸的矩形形狀，並且可以位於第一和第三單位單元300A和300C的兩個區域中。由第二和第四單位單元300B和300D共用的第一N型井區141BD可以具有在第二方向上延伸的矩形形狀，並且可以位於第二和第四單位單元300B和300D的兩個區域中。
第一N型井區141AC和第一N型井區141BD可以在第一方向上彼此面對並且彼此間隔開。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第二方向上延伸的直線(未示出)，第一N型井區141AC和第一N型井區141BD可以彼此對稱。
第一主動區111AC和111BD可以分別設置在第一N型井區141AC和141BD中。第一N型接觸區151AC和151BD可以分別設置在第一主動區111AC和111BD中。第一單位單元300A可以與第三單位單元300C一起共用第一N型井區141AC和第一N型接觸區151AC。第二單位單元300B可以與第四單位單元300D一起共用第一N型井區141BD和第一N型接觸區151BD。
第一主動區111AC和111BD可以在第一方向上彼此面對並且彼此間隔開。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第二方向上延伸的直線(未示出)，第一主動區111AC和111BD可以彼此對稱。第一N型接觸區151AC和151BD可以在第一方向上彼此面對並且彼此 間隔開。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第二方向上延伸的直線(未示出)，第一N型接觸區151AC和151BD可以彼此對稱。
第一和第二單位單元300A和300B可以共同耦接到第二陣列控制閘極線ACG2。第二陣列控制閘極線ACG2可以與第一方向平行，並且與第一陣列控制閘極線ACG1相交。第一單位單元300A可以位於第一和第二陣列控制閘極線ACG1和ACG2的交叉點處，並且可以耦接到第一和第二陣列控制閘極線ACG1和ACG2。
第三和第四單位單元300C和300D可以共同耦接到第四陣列控制閘極線ACG22。第四陣列控制閘極線ACG22可以與第一方向平行，並且與第三陣列控制閘極線ACG12相交。第四單位單元300D可以位於第三和第四陣列控制閘極線ACG12和ACG22的交叉點處，並且可以耦接到第三和第四陣列控制閘極線ACG12和ACG22。第二單位單元300B可以位於第二和第三陣列控制閘極線ACG2和ACG12的交叉點處，並且可以耦接到第二和第三陣列控制閘極線ACG2和ACG12。第三單位單元300C可以位於第一和第四陣列控制閘極線ACG1和ACG22的交叉點處，並且可以耦接到第一和第四陣列控制閘極線ACG1和ACG22。
第一和第二單位單元300A和300B可以共用耦接到第二陣列控制閘極線ACG2的第二N型井區142AB。第三和第四單位單元300C和300D可以共用耦接到第四陣列控制閘極線ACG22的第二N型井區142CD。由第一和第二單位單元300A和300B共用的第二N型井區142AB可以具有在第一方向上延伸的矩形形狀，並且可以位於第一和第二單位單元300A和300B的兩個區域中。由第三和第四單位單元300C和300D共用的第二N型 井區142CD可以具有在第一方向上延伸的矩形形狀，並且可以位於第三和第四單位單元300C和300D的兩個區域中。
第二N型井區142AB和第二N型井區142CD可以在第二方向上彼此面對並且彼此間隔開。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第一方向上延伸的直線(未示出)，第二N型井區142AB和第二N型井區142CD可以彼此對稱。
第二主動區112AB和112CD可以分別設置在第二N型井區142AB和142CD中。第二N型接觸區152AB和152CD可以分別設置在第二主動區112AB和112CD中。第一單位單元300A可以與第二單位單元300B一起共用第二N型井區142AB和第二N型接觸區152AB，並且第三單位單元300C可以與第四單位單元300D一起共用第二N型井區142CD和第二N型接觸區152CD。
第二主動區112AB和112CD可以在第二方向上彼此面對並且彼此間隔開。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第一方向上延伸的直線(未示出)，第二主動區112AB和112CD可以彼此對稱。第二N型接觸區152AB和152CD可以在第二方向上彼此面對並且彼此間隔開。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第一方向上延伸的直線(未示出)，第二N型接觸區152AB和152CD可以彼此對稱。
第一和第三單位單元300A和300C可以共同耦接到第一穿隧線TUN1，並且第二和第四單位單元300B和300D可以共同耦接到第二穿隧線TUN2。第一和第二穿隧線TUN1和TUN2可以在第二方向上延伸，並且平行於第一和第三陣列控制閘極線ACG1和ACG12。
第一和第三單位單元300A和300C可以共用耦接到第一穿隧線TUN1的第三N型井區143AC。第一和第四單位單元300B和300D可以共用耦接到第二穿隧線TUN2的第三N型井區143BD。由第一和第三單位單元300A和300C共用的第三N型井區143AC可以具有在第二方向上延伸的條形形狀，並且可以位於第一和第三單位單元300A和300C的兩個區域中。由第二和第四單位單元300B和300D共用的第三N型井區143BD可以具有在第二方向上延伸的條形形狀，並且可以位於第二和第四單位單元300B和300D的兩個區域中。
第三N型井區143AC和第三N型井區142BD可以在第一方向上彼此面對並且彼此間隔開。關於穿過單一多晶矽NVM單元陣列300的中心點並且在第二方向上延伸的直線(未示出)，第三N型井區143AC和第三N型井區143BD可以彼此對稱。第三N型井區143AC可以設置在第一N型井區141AC與第二N型井區142AB和142CD之間，並且第三N型井區143BD可以設置在第一N型井區141BD與第二N型井區142AB和142CD之間。
第三主動區113AC和113BD可以分別設置在第三N型井區143AC和143BD中。第三N型接觸區153AC和153BD可以分別設置在第三主動區113AC和113BD中。第一單位單元300A可以與第三單位單元300C一起共用第三N型井區143AC和第三N型接觸區153AC，並且第二單位單元300B可以與第四單位單元300D一起共用第三N型井區143BD和第三N型接觸區153BD。第三主動區113AC和113BD可以在第一方向上彼此面對並且彼此間隔開。關於穿過單一多晶矽NVM單元陣列300的中心點並且在 第二方向上延伸的直線(未示出)，第三主動區113AC和113BD可以彼此對稱。
第一和第二單位單元300A和300B可以共同耦接到第一位元線BL1，並且第三和第四單位單元300C和300D可以共同耦接到第二位元線BL2。第一和第二位元線BL1和BL2可以在第一方向上延伸，並且平行於第二和第四陣列控制閘極線ACG2和ACG22。
第一單位單元300A可以包括耦接到第一位元線BL1的第四主動區114A，並且第二單位單元300B可以包括耦接到第一位元線BL1的第四主動區114B。第三單位單元300C可以包括耦接到第二位元線BL2的第四主動區114C，並且第四單位單元300D可以包括耦接到第二位元線BL2的第四主動區114D。第四主動區114A、114B、114C和114D可以經由隔離層(未示出)彼此隔離。在平面圖中，第四主動區114A、114B、114C和114D中的每一個都可以具有在第二方向上延伸的條形形狀。
N型汲極區154A、N型接面區155A和N型源極區156A可以設置在第四主動區114A中而彼此間隔開。此外，N型汲極區154B、N型接面區155B和N型源極區156B可以設置在第四主動區114B中而彼此間隔開。另外，N型汲極區154C、N型接面區155C和N型源極區156C可以設置在第四主動區114C中而彼此間隔開。另外，N型汲極區154D、N型接面區155D和N型源極區156D可以設置在第四主動區114D中而彼此間隔開。
第一位元線BL1可以耦接到第一單位單元300A的N型汲極區154A和第二單位單元300B的N型汲極區154B二者，並且第二位元線BL2可以耦接到第三單位單元300C的N型汲極區154C和第四單位單元 300D的N型汲極區154D二者。
讀取/選擇閘極140A可以設置在N型汲極區154A與N型接面區155A之間的第四主動區114A上，並且讀取/選擇閘極140B可以設置在N型汲極區154B與N型接面區155B之間的第四主動區114B上。類似地，讀取/選擇閘極140C可以設置在N型汲極區154C與N型接面區155C之間的第四主動區114C上，並且讀取/選擇閘極140D可以設置在N型汲極區154D與N型接面區155D之間的第四主動區114D上。
浮接閘極130A可以設置在N型源極區156A與N型接面區155A之間的第四主動區114A上，並且浮接閘極130B可以設置在N型源極區156B與N型接面區155B之間的第四主動區114B上。類似地，浮接閘極130C可以設置在N型源極區156C與N型接面區155C之間的第四主動區114C上，並且浮接閘極130D可以設置在N型源極區156D與N型接面區155D之間的第四主動區114D上。
被稱為第一字元線/選擇線的第一字元線WL1也可以耦接到讀取/選擇閘極140A和140C，並且被稱為第二字元線/選擇線的第二字元線WL2也可以耦接到讀取/選擇閘極140B和140D。第一和第二字元線WL1和WL2可以與第一和第二位元線BL1和BL2相交。第一至第四單位單元300A、300B、300C和300D可以分別位於字元線WL1和WL2和位元線BL1和BL2的交叉點處。
圖13是根據一個實施例的單一多晶矽NVM單元陣列的電路圖400。電路圖400可以是參考圖12描述的單一多晶矽NVM單元陣列300的等效電路圖。
參見圖13，當第一和第三陣列控制閘極線ACG1和ACG12、穿隧線TUN1和TUN2以及字元線WL1和WL2在列方向上平行時，第二和第四陣列控制閘極線ACG2和ACG22以及位元線BL1和BL2可以平行於行方向。但是，在某些實施例中，陣列控制閘極線ACG1、ACG12、ACG2和ACG22、字元線WL1和WL2、位元線BL1和BL2以及穿隧線TUN1和TUN2的佈置可以不同於以上描述或與以上描述相反。
多個單位單元400A、400B、400C和400D可以分別位於列和行的交叉點處。單位單元400A、400B、400C和400D中的每一個都可以具有基本上與參考圖4描述的單一多晶矽NVM單元200相同的配置。
第一單位單元400A可以包括N通道浮接閘極電晶體410A和N通道讀取/選擇電晶體420A。排列在與第一單位單元400A同一行中的第二單位單元400B可以包括N通道浮接閘極電晶體410B和N通道讀取/選擇電晶體420B。排列在與第一單位單元400A同一列中的第三單位單元400C可以包括N通道浮接閘極電晶體410C和N通道讀取/選擇電晶體420C。排列在與第三單位單元400C同一行中並且設置在與第一單位單元400A成對角線上的第四單位單元400D可以包括N通道浮接閘極電晶體410D和N通道讀取/選擇電晶體420D。
N通道讀取/選擇電晶體420A可以具有閘極端子G11、汲極端子D11和接面端子J11。N通道讀取/選擇電晶體420B可以具有閘極端子G21、汲極端子D21和接面端子J21。N通道讀取/選擇電晶體420C可以具有閘極端子G12、汲極端子D12和接面端子J12。N通道讀取/選擇電晶體420D可以具有閘極端子G22、汲極端子D22和接面端子J22。
N通道浮接閘極電晶體410A可以具有浮接閘極FG11、源極端子S11和接面端子J11。N通道浮接閘極電晶體410B可以具有浮接閘極FG21、源極端子S21和接面端子J21。N通道浮接閘極電晶體410C可以具有浮接閘極FG12、源極端子S12和接面端子J12。N通道浮接閘極電晶體410D可以具有浮接閘極FG22、源極端子S22和接面端子J22。
排列在第一列中的第一和第三單位單元400A和400C的閘極端子G11和G12可以共同耦接到第一字元線WL1。排列在第二列中的第二和第四單位單元400B和400D的閘極端子G21和G22可以共同耦接到第二字元線WL2。
排列在第一行中的第一和第二單位單元400A和400B的汲極端子D11和D21可以共同耦接到第一位元線BL1。排列在第二行中的第三和第四單位單元400C和400D的汲極端子D12和D22可以共同耦接到第二位元線BL2。可以經由第一字元線WL1和第一位元線BL1選擇第一單位單元400A的N通道讀取/選擇電晶體420A。
排列在第一列中的第一和第三單位單元400A和400C的浮接閘極FG11和FG12可以分別經由第一電容元件430A和430C共同耦接到第一陣列控制閘極線ACG1。排列在第一行中的第一和第二單位單元400A和400B的浮接閘極FG11和FG21可以分別經由第二電容元件440A和440B共同耦接到第二陣列控制閘極線ACG2。
排列在第二列中的第二和第四單位單元400B和400D的浮接閘極FG21和FG22可以分別經由第一電容元件430B和430D共同耦接到第三陣列控制閘極線ACG12。排列在第二行中的第三和第四單位單元400C 和400D的浮接閘極FG12和FG22可以分別經由第二電容元件440C和440D共同耦接到第四陣列控制閘極線ACG22。
排列在第一列中的第一和第三單位單元400A和400C的浮接閘極FG11和FG12可以分別經由第三電容元件450A和450C共同耦接到第一穿隧線TUN1。排列在第二列中的第二和第四單位單元400B和400D的浮接閘極FG21和FG22可以分別經由第三電容元件450B和450D共同耦接到第二穿隧線TUN2。
第一單位單元400A的浮接閘極F11可以經由第一電容元件430A耦接到第一陣列控制閘極線ACG1，可以經由第二電容元件440A耦接到第二陣列控制閘極線ACG2，並且可以經由第三電容元件450A耦接到第一穿隧線TUN1。
圖14是示出在根據一個實施例的單一多晶矽非揮發性記憶體單元陣列中選定的單位單元的程式化操作的電路圖。在圖14中，與圖13中使用的相同的參考符號或標誌表示相同的元件。
參見圖14，為了程式化位於第一列和第一行的交叉點處的第一單位單元400A(在下文中，被稱為選定單位單元)，可以施加正程式化電壓+Vpp到第一和第二陣列控制閘極線ACG1和ACG2，並且可以施加接地電壓到第一穿隧線TUN1，同時所有的字元線WL1和WL2以及所有的位元線BL1和BL2是浮接的。此外，可以施加用作程式化禁止電壓Vpinhibit的接地電壓到第三和第四陣列控制閘極線ACG12和ACG22和第二穿隧線TUN2。
在此情況下，連接到第三或第四陣列控制閘極線ACG12和 ACG22的第二、第三和第四單位單元400B、400C和400D可以不被程式化，並且對應於非選定的單位單元。
在以上的偏壓條件下，經由施加到第一和第二陣列控制閘極線ACG1和ACG2的正程式化電壓+Vpp，可以在選定的單位單元400A的浮接閘極FG11處誘生耦合電壓+Vcoupling，如參考圖5和圖6所描述的。因此，電子可以經由F-N穿隧機制注入到與圖5和圖6的浮接閘極130或圖12的浮接閘極130A相對應的浮接閘極FG11中，並且選定的單位單元400A的N通道浮接閘極電晶體410A的臨界電壓可以變得更高。結果，選定的單位單元400A可以被選擇性地程式化，並且處於截止態。
當選定的單位單元400A被選擇性地程式化時，可以在與選定的單位單元400A一起共用第一陣列控制閘極線ACG1的第三單位單元400C的浮接閘極FG12處誘生與大約正程式化電壓+Vpp一半相對應的第一禁止電壓+Vinhibit，如參考圖7所描述的。第一禁止電壓+Vinhibit(即，+Vpp/2)可以不足以引起第三單位單元400C中的F-N穿隧現象。因此，第三單位單元400C的N通道浮接閘極電晶體410C的臨界電壓可以不改變。
當選定的單位單元400A被選擇性地程式化時，可以在與選定的單位單元400A一起共用第二陣列控制閘極線ACG2的第二單位單元400B的浮接閘極FG21處誘生與大約正程式化電壓+Vpp一半相對應的第二禁止電壓+Vinhibit，如參考圖8所描述的。第二禁止電壓+Vinhibit(即，+Vpp/2)可以不足以引起第二單位單元400B中的F-N穿隧現象。因此，第二單位單元400B的N通道浮接閘極電晶體410B的臨界電壓可以不改變。
當選定的單位單元400A被選擇性地程式化時，因為連接到 第四單位單元400D的第三和第四陣列控制閘極線ACG12和ACG22以及第二穿隧線TUN2接地，所以可以在第四單位單元400D的浮接閘極FG22處誘生接地電壓。因此，在第四單位單元400D中不發生F-N穿隧現象。結果，第四單位單元400D的N通道浮接閘極電晶體410D的臨界電壓可以不改變。
總的來說，當僅施加正程式化電壓+Vpp到第一和第二陣列控制閘極線ACG1和ACG2時，第一單位單元400A可以被選擇性地程式化。當第一單位單元400A被選擇性地程式化時，因為連接到第二、第三和第四單位單元400B、400C和400D中的每個的兩個陣列控制閘極線中的至少一個接地，所以第二、第三和第四單位單元400B、400C和400D的程式化可以被禁止。
圖15是示出根據一個實施例的單一多晶矽非揮發性記憶體單元陣列的抹除操作的電路圖。在圖15中，與圖13中使用的相同的參考符號或標誌表示相同的元件。參見圖15，可以以頁為單位來執行根據一個實施例的單一多晶矽NVM單元陣列的抹除操作，每個頁包括排列在一列中的單位單元。
為了抹除排列在第一列中共用第一穿隧線TUN1的單位單元400A和400C，當所有的字元線WL1和WL2以及所有的位元線BL1和BL2都浮接時，可以施加正抹除電壓+Vee到第一穿隧線TUN1，並且可以施加接地電壓到第一、第二和第四陣列控制閘極線ACG1、ACG2和ACG22。此外，第三陣列控制閘極線ACG12和第二穿隧線TUN2可以接地。
在以上抹除偏壓條件下，可以在第一和第三單位單元400A和400C的浮接閘極FG11和FG12處誘生接近接地電壓的電壓，如參考圖9 和圖10所示。因此，由於N通道浮接閘極電晶體410A和410C的降低的臨界電壓，可以經由F-N穿隧機制去除浮接閘極FG11和FG12(即，圖12的130A和130C)中的電子。結果，排列在第一列中的第一和第三單位單元400A和400C可以選擇性地被抹除，使得N通道浮接閘極電晶體410A和410C處於導通狀態。
當第一和第三單位單元400A和400C被抹除時，可以施加接地電壓到連接到排列在第二列中的第二和第四單位單元400B和400D的第二至第四陣列控制閘極線ACG2、ACG12和ACG22，並且還可以施加用作抹除禁止電壓的接地電壓到第二穿隧線TUN2。因此，可以禁止排列在第二列中的第二和第四單位單元400B和400D的抹除。
再次參見圖13，經由分別將正讀取電壓+Vread和正感測電壓+Vsens施加到從字元線WL1和WL2選擇的任意一個和從位元線BL1和BL2選擇的任意一個，可以選擇性地讀出儲存在根據一個實施例的單一多晶矽NVM單元陣列的單位單元400A至400D的任意一個中的資訊。因此，可以經由與參考圖11描述的相同的讀取操作，讀出儲存在選定的單位單元中的資訊。
如上所述，經由僅施加偏壓到陣列控制閘極線和穿隧線，根據一個實施例的單一多晶矽NVM單元陣列可以執行特定單位單元的選擇性程式化操作以及特定頁的選擇性抹除操作。例如，可以僅使用諸如正程式化電壓+Vpp或正抹除電壓+Vee和接地電壓的兩個不同偏壓，執行選擇性的程式化操作或選擇性的抹除操作。因此，不需要負電荷泵電路。因此，可以減少被用於產生偏壓電壓的位準位移器佔用的平面面積。
已經出於說明的目的公開了本公開的實施例。本領域技術人員應理解，在不脫離本公開和所附申請專利範圍的精神和範圍的情況下，各種修改、增加和替換是可能的。
100‧‧‧單一多晶矽NVM單元
102‧‧‧P型半導體區
104‧‧‧淺溝槽隔離(STI)層
111‧‧‧第一主動區
112‧‧‧第二主動區
113‧‧‧第三主動區
114‧‧‧第四主動區
115‧‧‧第五主動區
130‧‧‧浮接閘極
131‧‧‧第一部分
132‧‧‧第二部分
133‧‧‧第三部分
134‧‧‧第四部分
139‧‧‧第二閘極絕緣層
140‧‧‧讀取/選擇閘極
141‧‧‧第一N型井區
142‧‧‧第二N型井區
143‧‧‧第三N型井區
149‧‧‧第一閘極絕緣層
151‧‧‧第一N型接觸區
152‧‧‧第二N型接觸區
153‧‧‧第三N型接觸區
154‧‧‧N型汲極區
155‧‧‧N型接面區
156‧‧‧N型源極區
157‧‧‧P型接觸區
161‧‧‧第一接觸
162‧‧‧第二接觸
163‧‧‧第三接觸
164‧‧‧汲極接觸
166‧‧‧源極接觸
167‧‧‧第四接觸
169‧‧‧閘極接觸

Claims (18)

  1. 一種單一多晶矽非揮發性記憶體(NVM)單元，包括：第一主動區和第二主動區，所述第一主動區和所述第二主動區設置為彼此面對；第三主動區和第四主動區，所述第三主動區和所述第四主動區與所述第一主動區和所述第二主動區間隔開；汲極區、接面區和源極區，所述汲極區、所述接面區和所述源極區設置在所述第四主動區中；浮接閘極，設置在所述第一主動區和所述第二主動區之上並延伸在所述第三主動區和所述第四主動區之上；讀取/選擇閘極，設置為跨越所述汲極區與所述接面區之間的所述第四主動區；第一陣列控制閘極線，耦接到所述第一主動區；以及第二陣列控制閘極線，耦接到所述第二主動區。
  2. 如申請專利範圍第1項所述的單一多晶矽NVM單元，其中，所述第一陣列控制閘極線經由第一電容元件耦接到所述浮接閘極，其中，所述第一電容元件包括所述第一主動區和在所述第一主動區之上延伸的所述浮接閘極的一部分，其中，所述第二陣列控制閘極線經由第二電容元件耦接到所述浮接閘極，以及其中，所述第二電容元件包括所述第二主動區和在所述第二主動區 之上延伸的所述浮接閘極的另一部分。
  3. 如申請專利範圍第1項所述的單一多晶矽NVM單元，其中，所述第三主動區設置在所述第一主動區與所述第二主動區之間。
  4. 如申請專利範圍第3項所述的單一多晶矽NVM單元，其中，所述第一主動區中的所述浮接閘極跨越所述第三主動區而延伸。
  5. 如申請專利範圍第1項所述的單一多晶矽NVM單元，其中，所述第四主動區設置在所述第一主動區與所述第二主動區之間。
  6. 如申請專利範圍第5項所述的單一多晶矽NVM單元，其中，所述浮接閘極跨越所述第四主動區上方而延伸。
  7. 如申請專利範圍第1項所述的單一多晶矽NVM單元，其中，所述第一主動區和所述第二主動區為沿著第一方向配置，其中，所述第四主動區和所述第三主動區為沿著第二方向配置，以及其中，所述第二方向不同於所述第一方向。
  8. 如申請專利範圍第1項所述的單一多晶矽NVM單元，還包括：字元線，耦接到所述讀取/選擇閘極；穿隧線，耦接到所述第三主動區；以及位元線，耦接到所述汲極區。
  9. 一種單一多晶矽非揮發性記憶體(NVM)單元，包括：浮接閘極電晶體，具有浮接閘極、源極端子和接面端子；讀取/選擇電晶體，具有閘極端子、汲極端子和所述接面端子； 字元線，耦接到所述閘極端子；位元線，耦接到所述汲極端子；第一陣列控制閘極線，經由第一電容元件耦接到所述浮接閘極；第二陣列控制閘極線，經由第二電容元件耦接到所述浮接閘極；以及穿隧線，經由第三電容元件耦接到所述浮接閘極。
  10. 如申請專利範圍第9項所述的單一多晶矽NVM單元，其中，所述第一陣列控制閘極線、所述第二陣列控制閘極線和所述穿隧線並聯地耦接到浮接閘極。
  11. 一種單一多晶矽非揮發性記憶體(NVM)單元陣列，包括：第一單位單元和第二單位單元，被配置為沿著行方向；第三單位單元，與所述第一單位單元配置而為沿著列方向；第一陣列控制閘極線，共同耦接到所述第一單位單元以及所述第三單位單元；字元線，共同耦接到所述第一單位單元以及所述第三單位單元；穿隧線，共同耦接到所述第一單位單元以及所述第三單位單元；第二陣列控制閘極線，共同耦接到所述第一單位單元以及所述第二單位單元；以及位元線，共同耦接到所述第一單位單元以及所述第二單位單元，其中，所述第一單位單元包括第一主動區、第二主動區、第三主動區和第四主動區，其中，所述第一主動區耦接到所述第一陣列控制閘極 線，其中，所述第二主動區耦接到所述第二陣列控制閘極線，其中，所述第三主動區耦接到所述穿隧線，其中，所述第四主動區耦接到所述位元線，其中，所述第一單位單元還包括：汲極區、接面區和源極區，所述汲極區、所述接面區和所述源極區設置在所述第四主動區中；浮接閘極，在所述第一主動區、所述第二主動區、所述第三主動區和所述第四主動區之上延伸；以及讀取/選擇閘極，跨越所述汲極區與所述接面區之間的所述第四主動區上方而延伸。
  12. 如申請專利範圍第11項所述的單一多晶矽NVM單元陣列，其中，所述第一主動區藉由所述第三單位單元而被共用。
  13. 如申請專利範圍第11項所述的單一多晶矽NVM單元陣列，其中，所述第二主動區藉由所述第二單位單元而被共用。
  14. 如申請專利範圍第11項所述的單一多晶矽NVM單元陣列，其中，所述第三主動區藉由所述第三單位單元而被共用。
  15. 如申請專利範圍第11項所述的單一多晶矽NVM單元陣列，其中，所述第三主動區設置在所述第一主動區與所述第二主動區之間，並且具有在第一方向上延伸的條形形狀，以及其中，第一方向平行於所述列方向。
  16. 如申請專利範圍第11項所述的單一多晶矽NVM單元陣列，其中，所述第四主動區在第一方向上與所述第三主動區並排設置，以及其中，所述第一方向平行於所述列方向。
  17. 一種操作單一多晶矽非揮發性記憶體(NVM)單元的方法，所述單一多晶矽NVM單元包括設置為在第一方向上彼此面對的第一主動區和第二主動區；與所述第一主動區和所述第二主動區間隔開的第三主動區和第四主動區；設置在所述第四主動區中的汲極區、接面區和源極區；設置在所述第一主動區和所述第二主動區上並設置為延伸到所述第三主動區和所述第四主動區上的浮接閘極；設置為跨越所述汲極區與所述接面區之間的所述第四主動區的讀取/選擇閘極；耦接到所述第一主動區的第一陣列控制閘極線；以及耦接到所述第二主動區的第二陣列控制閘極線，所述方法包括：對單一多晶矽NVM單元程式化，其中，所述程式化包括：使所述讀取/選擇閘極和所述汲極區電浮接；將正程式化電壓分別施加到所述第一陣列控制閘極線和所述第二陣列控制閘極線；以及將接地電壓施加到所述第三主動區。
  18. 一種操作單一多晶矽非揮發性記憶體(NVM)單元的方法，所述單一多晶矽NVM單元包括：第一單位單元和第二單位單元，被配置為沿著行方向；第三單位單 元，與所述第一單位單元記置而為沿著列方向；第四單位單元，與所述第二單位單元配置而為沿著另一列方向；第一陣列控制閘極線，共同耦接到所述第一單位單元以及所述第三單位單元；字元線，共同耦接到所述第一單位單元以及所述第三單位單元；穿隧線，共同耦接到所述第一單位單元以及所述第三單位單元；第二陣列控制閘極線，共同耦接到所述第一單位單元以及所述第二單位單元；第三陣列控制閘極線，共同耦接到所述第二單位單元以及所述第四單位單元；第四陣列控制閘極線，共同耦接到所述第三單位單元以及所述第四單位單元；以及位元線，共同耦接到所述第一單位單元以及所述第二單位單元，其中，所述第一單位單元包括第一主動區、第二主動區、第三主動區和第四主動區，其中，所述第一主動區耦接到所述第一陣列控制閘極線，其中，所述第二主動區耦接到所述第二陣列控制閘極線，其中，所述第三主動區耦接到所述穿隧線，其中，所述第四主動區耦接到所述位元線，所述第一單位單元還包括：汲極區、接面區和源極區，所述汲極區、所述接面區和所述源極區 設置在所述第四主動區中；浮接閘極，在所述第一主動區、所述第二主動區、所述第三主動區和所述第四主動區之上延伸；以及讀取/選擇閘極，跨越所述汲極區與所述接面區之間的所述第四主動區上方而延伸，所述方法包括：對所述第一單位單元程式化，其中，所述第一單位單元被選擇，其中，所述程式化包括：使所述字元線和所述位元線電浮接；將正程式化電壓分別施加到所述第一陣列控制閘極線和所述第二陣列控制閘極線；將接地電壓施加到所述第三陣列控制閘極線和所述第四陣列控制閘極線；以及將接地電壓施加到所述穿隧線。
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