DE102022112833A1

DE102022112833A1 - Wartung des halbkreis-drain-side-select-gate durch selektives halbkreis-dummy-wortleitungsprogramm

Info

Publication number: DE102022112833A1
Application number: DE102022112833.4A
Authority: DE
Inventors: Xiang Yang; Deepanshu Dutta; Gerrit Jan Hemink; Shubhajit Mukherjee
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Technologies LLC
Priority date: 2021-08-10
Filing date: 2022-05-20
Publication date: 2023-02-16
Also published as: CN115705882A; US11894062B2; US20230046677A1

Abstract

Es werden eine Speichereinrichtung und ein Betriebsverfahren bereitgestellt. Die Einrichtung schließt eine Einrichtung ein, die Speicherzellen einschließt, die mit Wortleitungen verbunden sind, die mindestens eine Dummy-Wortleitung und Datenwortleitungen einschließen. Die Speicherzellen sind in Ketten angeordnet und sind dazu eingerichtet, eine Schwellenspannung zu halten. Die Einrichtung schließt auch ein Steuermittel ein, das mit den Wortleitungen und den Ketten gekoppelt und dazu eingerichtet ist, eine der Speicherzellen zu identifizieren, die mit der mindestens einen Dummy-Wortleitung verbunden ist, wobei die Schwellenspannung unter einem vorgegebenen Erkennungsspannungsschwellenwert nach einem Löschvorgang liegt. Das Steuermittel ist auch dazu eingerichtet, selektiv mindestens einen Programmierimpuls einer Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung anzulegen, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren.

Description

GEBIET
Die vorliegende Anmeldung bezieht sich auf nichtflüchtige Speichereinrichtungen und den Betrieb von nichtflüchtigen Speichereinrichtungen.
HINTERGRUND
Dieser Abschnitt liefert Hintergrundinformationen in Bezug auf die Technologie, die mit der vorliegenden Offenbarung verbunden ist, und ist somit nicht notwendigerweise Stand der Technik.
Halbkreis-Drain-Side-Select-Gate-Speichertechnologie („SC-SGD“-Speichertechnologie) bietet mehrere Vorteile, einschließlich einer reduzierten Chipgröße. Um SC-SGD herzustellen, wird Ätztechnologie verwendet, um Speicherlöcher zu schneiden, wodurch sie ihre halbkreisförmige Form erhalten, und ein Block oder eine Reihe in mehrere Zeichenfolgen getrennt wird. Je nach dem Verfahren, das zur Herstellung des SC-SGD verwendet wird, können bestimmte Ineffizienzen auftreten. Zum Beispiel wird das Schneiden eines Speicherlochs mindestens einige Abschnitte der SC-SGD entfernen, wie die Metallschicht, die ansonsten elektrische Felder von der Kanal- und/oder Charge-Trap-Schicht abschirmt. Somit kann das SC-SGD durch ein „benachbartes“ elektrisches Feld beeinflusst werden, was dazu führt, dass ein parasitärer Transistor entlang des SC-SGD-Transistors leckt. In einigen Fällen führt dies dazu, dass ein Messverstärker fälschlicherweise bestimmt, dass das SC-SGD leitet, was bestimmte Messvorgänge beeinträchtigen kann. Aufgrund von Ätzvariation können einige Chips bis auf eine SGD-Schicht geschnitten werden, während andere auf Schichten geschnitten werden können, die Dummy-Wortleitungen bilden. Folglich ist bekannt, dass elektrische Felder, wie diejenigen, die durch schwache Löschvorspannung auf den Dummy-Wortleitungen vom Wortleitungszyklus eingeführt werden, die Schwellenspannung von SC-SGD verzerren (z. B. nach unten verschieben) und somit die Gesamtschwellenspannung einer Speicherstruktur verändern. Dementsprechend besteht ein Bedarf an verbesserten nichtflüchtigen Speichereinrichtungen und Betriebsverfahren.
KURZDARSTELLUNG
Dieser Abschnitt stellt eine allgemeine Zusammenfassung der vorliegenden Offenbarung bereit und ist keine umfassende Offenbarung ihres vollen Schutzumfangs oder aller ihrer Merkmale und Vorteile.
Eine Aufgabe der vorliegenden Offenbarung ist es, eine Speichervorrichtung und ein Verfahren zum Betreiben der Speichervorrichtung bereitzustellen, welche die oben erwähnten Nachteile angehen und überwinden.
Dementsprechend ist es ein Aspekt der vorliegenden Offenbarung, eine Einrichtung bereitzustellen, die Speicherzellen einschließt, die mit einer von einer Vielzahl von Wortleitungen verbunden sind, die mindestens eine Dummy-Wortleitung und eine Vielzahl von Datenwortleitungen einschließen. Die Speicherzellen sind in einer oder mehreren Ketten angeordnet und sind dazu eingerichtet, eine Schwellenspannung zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht. Die Einrichtung schließt auch ein Steuermittel ein, das mit der Vielzahl von Wortleitungen und der einen oder den mehreren Ketten gekoppelt und dazu eingerichtet ist, eine der Speicherzellen zu identifizieren, die mit der mindestens einen Dummy-Wortleitung verbunden ist, wobei die Schwellenspannung unter einem vorgegebenen Erkennungsspannungsschwellenwert nach einem Löschvorgang liegt. Das Steuermittel ist auch dazu eingerichtet, selektiv mindestens einen Programmierimpuls einer Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung anzulegen, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren.
Gemäß einem weiteren Aspekt der Offenbarung ist ebenfalls eine Steuerung in Kommunikation mit einer Speichereinrichtung bereitgestellt, die Speicherzellen einschließt, die mit einer von einer Vielzahl von Wortleitungen verbunden sind. Die Vielzahl von Wortleitungen schließt mindestens eine Dummy-Wortleitung und eine Vielzahl von Datenwortleitungen ein. Die Speicherzellen sind in einer oder mehreren Ketten angeordnet und sind dazu eingerichtet, eine Schwellenspannung zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht. Die Steuerung ist dazu eingerichtet, die Speichereinrichtung anzuweisen, einige der Speicherzellen zu identifizieren, die mit der mindestens einen Dummy-Wortleitung verbunden ist, wobei die Schwellenspannung unter einem vorgegebenen Erkennungsspannungsschwellenwert nach einem Löschvorgang liegt. Die Steuerung ist auch dazu eingerichtet, die Speichereinrichtung anzuweisen, selektiv mindestens einen Programmierimpuls einer Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung anzulegen, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren.
Gemäß einem zusätzlichen Gesichtspunkt der Offenbarung wird ein Verfahren zum Betrieb einer Speichereinrichtung bereitgestellt. Die Speichereinrichtung schließt auch Speicherzellen ein, die mit einer von einer Vielzahl von Wortleitungen verbunden sind. Die Vielzahl von Wortleitungen schließt mindestens eine Dummy-Wortleitung und eine Vielzahl von Datenwortleitungen ein. Die Speicherzellen sind in einer oder mehreren Ketten angeordnet und sind dazu eingerichtet, eine Schwellenspannung zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht. Das Verfahren schließt den Schritt des Identifizierens einer der Speicherzellen ein, die mit der mindestens einen Dummy-Wortleitung verbunden sind, wobei die Schwellenspannung unter einem vorgegebenen Erkennungsspannungsschwellenwert nach einem Löschvorgang liegt. Das Verfahren schließt auch den Schritt des selektiven Anlegens mindestens eines Programmierimpulses einer Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung ein, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren.
Weitere Anwendungsgebiete werden aus der hierin gegebenen Beschreibung ersichtlich. Die Beschreibung und die speziellen Beispiele in dieser Kurzdarstellung dienen nur der Veranschaulichung und sollen den Schutzumfang der vorliegenden Offenbarung nicht einschränken.
Figurenliste
Die hierin beschriebenen Zeichnungen dienen nur der Veranschaulichung ausgewählter Ausführungsformen und nicht aller möglichen Implementierungen, und sollen den Schutzumfang der vorliegenden Offenbarung nicht einschränken.

1A ist ein Blockdiagramm einer beispielhaften Speichervorrichtung gemäß Aspekten der Offenbarung;
1B ist ein Blockdiagramm einer beispielhaften Steuerschaltung, die eine Programmierschaltung, eine Zählschaltung und eine Bestimmungsschaltung gemäß Aspekten der Offenbarung einschließt;
2 veranschaulicht schematische Ansichten von drei Typen von Speicherarchitekturen, die gestaffelte Speicherketten gemäß Aspekten der Offenbarung verwenden;
3A veranschaulicht eine Querschnittsansicht von beispielhaften Floating-Gate-Speicherzellen in NAND-Ketten gemäß Aspekten der Offenbarung;
3B veranschaulicht eine Querschnittsansicht entlang einer Kontaktleitung, die in 3A gezeigt ist, gemäß Aspekten der Offenbarung;
4A und 4B veranschaulichen einen nichtflüchtigen Speicher, in dem eine Charge-Trapping-Speicherzelle ein nicht leitendes dielektrisches Material anstelle eines leitenden Floating-Gates dazu verwendet, Ladung in einer nichtflüchtigen Weise gemäß Aspekten der Offenbarung zu speichern;
5 veranschaulicht ein beispielhaftes Blockdiagramm des Erfassungsblocks von 1 gemäß Aspekten der Offenbarung;
6A ist eine perspektivische Ansicht eines Satzes von Blöcken in einer beispielhaften dreidimensionalen Konfiguration des Speicherarrays von 1 gemäß Aspekten der Offenbarung;
6B veranschaulicht eine beispielhafte Querschnittsansicht eines Abschnitts eines der Blöcke von 6A gemäß Aspekten der Offenbarung;
6C veranschaulicht eine grafische Darstellung des Speicherlochdurchmessers in dem Stapel von 6B gemäß Aspekten der Offenbarung;
6D veranschaulicht eine Detailansicht der Region des Stapels von 6B gemäß Aspekten der Offenbarung;
7A veranschaulicht eine schematische Draufsicht eines Speicherarrays mit einer Vielzahl von Speicherlöchern gemäß Aspekten der Offenbarung;
7B veranschaulicht eine Querschnittsansicht des Speicherarrays gemäß Aspekten der Offenbarung;
8A und 8B veranschaulichen eine alternative Speicherstruktur ohne Dummy-Löcher gemäß Aspekten der Offenbarung;
9 zeigt Abschnitte einer Charge-Trapping-Schicht in der Nähe eines Drain-seitigen Auswahl-Gates und einer Dummy-Wortleitung gemäß Aspekten der Offenbarung;
10 zeigt einen beispielhaften Flachätzungs-Schnitt (shallow etching, SHE-Schnitt), der sich zu einer Drain-seitigen Auswahl-Gate-Schicht und einer Dummy-Wortleitungsschicht erstreckt, gemäß Aspekten der Offenbarung;
11 zeigt Schwellenspannungsverteilungen für den Dummy-Wortleitungen zugeordnete Speicherzellen und für die Drain-seitigen Auswahl-Gate-Transistoren nach einem Löschvorgang gemäß Aspekten der Offenbarung;
12 zeigt Abschnitte der Charge-Trapping-Schicht in der Nähe des Drain-seitigen Auswahl-Gates und einer Dummy-Wortleitung gemäß Aspekten der Offenbarung;
13 zeigt Schwellenspannungsverteilungen für den Dummy-Wortleitungen zugeordnete Speicherzellen und für die Drain-seitigen Auswahl-Gate-Transistoren nach einem Löschvorgang unter Verwendung von Elektronenkompensation gemäß Aspekten der Offenbarung;
14 und 15 zeigen Spannungen auf einer ersten Dummy-Wortleitung, auf Bitleitungen, einem Drain-seitigem Auswahl-Gate, anderen Dummy-Wortleitungen und Datenwortleitungen und einem Source-seitigen Auswahl-Gate während eines Erkennungszeitraums und eines Neutralisationszeitraums gemäß Aspekten der Offenbarung; und
16 veranschaulicht Schritte eines Verfahrens zum Betrieb einer Speichereinrichtung gemäß Aspekten der Offenbarung.

Zum besseren Verständnis wurden, soweit möglich, identische Bezugszeichen verwendet, um identische Elemente zu bezeichnen, die den Figuren gemein sind. Es wird in Betracht gezogen, dass die in einer Ausführungsform offenbarten Elemente ohne besondere Nennung vorteilhaft bei anderen Ausführungsformen genutzt werden können.
DETAILLIERTE BESCHREIBUNG
In der folgenden Beschreibung werden Einzelheiten ausgeführt, um ein Verständnis der vorliegenden Offenbarung zu ermöglichen. In einigen Fällen wurden spezielle Schaltungen, Strukturen und Techniken nicht im Detail beschrieben oder gezeigt, um die Offenbarung nicht unklar zu machen.
Im Allgemeinen bezieht sich die vorliegende Offenbarung auf nichtflüchtige Speichereinrichtungen eines Typs, der zur Verwendung in vielen Anwendungen gut geeignet ist. Die nichtflüchtige Speichereinrichtung und die zugehörigen Verfahren dieser Offenbarung werden in Verbindung mit einer oder mehreren Ausführungsformen beschrieben. Jedoch dienen die offenbarten speziellen beispielhaften Ausführungsformen lediglich der Beschreibung der erfinderischen Konzepte, Merkmale, Vorteile und Aufgaben mit ausreichender Klarheit, um es dem Fachmann zu ermöglichen, die Offenbarung zu verstehen und auszuführen. Insbesondere werden die beispielhaften Ausführungsformen vorgestellt, damit diese Offenbarung gründlich ist und dem Fachmann den Schutzumfang vollständig vermittelt. Es werden zahlreiche spezielle Einzelheiten ausgeführt, wie Beispiele für spezielle Komponenten, Vorrichtungen und Verfahren, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Offenbarung zu ermöglichen. Es wird für den Fachmann offensichtlich sein, dass spezielle Einzelheiten nicht eingesetzt werden müssen, dass beispielhafte Ausführungsformen in vielen verschiedenen Formen verkörpert sein können und dass keine dahin gehend ausgelegt werden sollte, dass sie den Schutzumfang der Offenbarung einschränkt. In einigen beispielhaften Ausführungsformen werden gut bekannte Prozesse, gut bekannte Vorrichtungsstrukturen und gut bekannte Technologien nicht im Detail beschrieben.
Bei einigen Speichervorrichtungen sind Speicherzellen wie in NAND-Ketten in einem Block oder Unterblock miteinander verbunden. Eine NAND-Kette weist eine Anzahl von in Reihe verbundenen Speicherzellen zwischen einem oder mehreren Drain-seitigen SG-Transistoren (SGD-Transistoren) auf einer Drain-Seite der NAND-Kette, die mit einer Bitleitung verbunden ist, und einem oder mehreren Source-seitigen SG-Transistoren (SGS-Transistoren) auf einer Source-Seite der NAND-Kette auf, die mit einer Sourceleitung verbunden ist. Weiterhin können die Speicherzellen mit einer gemeinsamen Steuergateleitung (z. B. Wortleitung), die auf ein Steuergate wirkt, angeordnet sein. Ein Satz von Wortleitungen erstreckt sich von der Sourceseite eines Blocks zu der Drainseite eines Blocks. Speicherzellen können auch in anderen Arten von Ketten sowie auf andere Weisen verbunden werden.
In einer 3D-Speicherstruktur können die Speicherzellen in vertikalen Ketten in einem Stapel angeordnet sein, wobei der Stapel alternierende leitende und dielektrische Schichten aufweist. Die leitenden Schichten wirken als Wortleitungen, die mit den Speicherzellen verbunden sind. Die Speicherzellen können Datenspeicherzellen einschließen, die dazu geeignet sind, Benutzerdaten zu speichern, und Dummy- oder Nichtdatenspeicherzellen, die nicht dazu geeignet sind, Benutzerdaten zu speichern.
Vor dem Programmieren bestimmter nichtflüchtiger Speichervorrichtungen werden typischerweise die Speicherzellen gelöscht. Bei einigen Vorrichtungen entfernt der Löschvorgang Elektronen von dem Floating-Gate der Speicherzelle, die gelöscht wird. Alternativ entfernt der Löschvorgang Elektronen von einer Charge-Trapping-Schicht.
Jede Speicherzelle kann einem Datenzustand gemäß Schreibdaten in einem Programmierbefehl zugeordnet sein. Basierend auf ihrem Datenzustand bleibt eine Speicherzelle entweder in dem gelöschten Zustand oder wird in einen programmierten Zustand programmiert. Zum Beispiel gibt es in einer Speichervorrichtung mit drei Bits pro Zelle acht Datenzustände einschließlich des gelöschten Zustands und des programmierten Zustands.
Während eines Programmvorgangs werden die Speicherzellen gemäß einer Wortleitungsprogrammierreihenfolge programmiert. Zum Beispiel kann das Programmieren an der Wortleitung an der Sourceseite des Blocks beginnen und an der Wortleitung an der Drainseite des Blocks fortgesetzt werden. Bei einem Ansatz wird jede Wortleitung vollständig programmiert, bevor eine nächste Wortleitung programmiert wird. Zum Beispiel wird eine erste Wortleitung, WL0, unter Verwendung einer oder mehrerer Programmierimpulse programmiert, bis das Programmieren abgeschlossen ist. Als Nächstes wird eine zweite Wortleitung, WL1, unter Verwendung einer oder mehrerer Programmierimpulse programmiert, bis das Programmieren abgeschlossen ist, und so weiter. Ein Programmierimpuls kann einen Satz zunehmender Programmierspannungen einschließen, die in entsprechenden Programmierschleifen oder Programmierungs-Verifizierungs-Iterationen an die Wortleitung angelegt werden. Verifizierungsvorgänge oder -Stufen können nach jeder Programmierspannung durchgeführt werden, um zu bestimmen, ob die Speicherzellen das Programmieren abgeschlossen haben. Wenn das Programmieren für eine Speicherzelle abgeschlossen ist, kann sie gegen weiteres Programmieren gesperrt werden, während das Programmieren für andere Speicherzellen in nachfolgenden Programmierschleifen fortgesetzt wird.
Beim Erzeugen verschiedener Reihen und Zeichenketten für eine Speicherstruktur kann ein Schneidevorgang (z. B. Shallow Hole Etch oder SHE) verwendet werden. Der SHW-Schnitt kann einen Block (im Speicher) in mehrere Ketten innerhalb des Blocks unterteilen. Während der SHE die Ketten bilden/definieren kann, kann der SHE-Schnitt weiterhin eine Kette trennen, d. h. die Randspeicherlöcher in einer Kette zur Hälfte (oder in etwa zwei gleiche Hälften) schneiden. In dieser Hinsicht werden sowohl das SGD als auch der Kanal geteilt. Dieser Vorgang wird jedoch Teile einiger Reihen von Speicherlöchern wegschneiden, was zu einem Halbkreis-Drain-seitigen Auswahl-Gate (Halbkreis-Drain-Side-Select-Gate, „SC-SGD“) führt. Unter Verwendung des SHE-Schneidvorgangs kann der Schnittgrad/-betrag/-prozentsatz variieren. Infolgedessen werden einige Deckschicht-SGD (top layer SGD, „SGDT“) bei SC-SGD in höherem Maße geschnitten als andere. Mit anderen Worten kann die Menge an Material, die von einigen SC-SGD-Speicherlöchern entfernt wird, größer sein als die von anderen entfernte Menge und kann bewirken, dass sich der SHE-Schnitt bis zu einer oder mehreren Dummy-Wortleitungsschichten erstreckt. In einem solchen Fall kann die schwache Löschvorspannung auf der Dummy-Wortleitungsschicht während des Datenwortleitungszyklus mehr Löcher in halbkreisförmige Dummy-Speicherzellen einführen. Diese Löcher können in Richtung des Halbkreis-Drain-seitigen Auswahl-Gates migrieren und zu Downshift-Problemen beim Drain-seitigen Auswahl-Gate führen, was dann Probleme beim Programmieren verursachen kann. Somit sind hierin beschriebene Speichersysteme oder -einrichtungen und entsprechende Betriebsverfahren beschrieben, die auf das Neutralisieren oder Kompensieren von Löchern abzielen, die sich in einer Charge-Trapping-Schicht neben mindestens einer Dummy-Wortleitung ansammeln, bevor die Löcher entlang der Charge-Trapping-Schicht zu mindestens einem Drain-seitigen Auswahl-Gate-Transistor migrieren.
Mehrere Gesichtspunkte der vorliegenden Offenbarung können in Form einer Einrichtung, eines Systems, eines Verfahrens oder eines Computerprogramms ausgeführt sein. Daher können Gesichtspunkte der vorliegenden Offenbarung vollständig in Form einer Hardware- oder einer Software-Ausführungsform (einschließlich, aber nicht beschränkt auf Firmware, residente Software, Mikrocode oder dergleichen) vorliegen oder eine Kombination aus Hardware- und Softwarekomponenten sein, die im Allgemeinen als „Schaltung“, „Modul“, „Einrichtung“ oder „System“ bezeichnet werden können. Weiterhin können verschiedene Gesichtspunkte der vorliegenden Offenbarung die Form eines Computerprogrammprozesses annehmen, der zum Beispiel in einem oder mehreren nicht-transitorischen computerlesbaren Speichermedien verkörpert ist, die computerlesbaren und/oder ausführbaren Programmcode speichern.
Außerdem werden verschiedene Begriffe verwendet, um auf bestimmte Systemkomponenten Bezug zu nehmen. Verschiedene Firmen können auf die gleiche oder ähnliche Komponente mit unterschiedlichen Namen Bezug nehmen und diese Beschreibung beabsichtigt nicht, zwischen Komponenten zu unterscheiden, die sich im Namen, jedoch nicht in der Funktion unterscheiden. Soweit verschiedene in der folgenden Offenbarung beschriebene Funktionseinheiten als „Module“ bezeichnet werden, soll eine solche Charakterisierung die Bandbreite möglicher Implementierungsmechanismen nicht unangemessen einschränken. Zum Beispiel könnte ein „Modul“ als Hardwareschaltung implementiert werden, die kundenspezifische VLSI-Schaltungen (Very Large Scale Integration) oder Gate-Arrays oder handelsübliche Halbleiter, die Logikchips, Transistoren oder andere diskrete Komponenten einschließen, aufweist. In einem weiteren Beispiel kann ein Modul auch in einer programmierbaren Hardwarevorrichtung wie einem feldprogrammierbaren Gate Array (FPGA), einer programmierbaren Array-Logik, einer programmierbaren Logikvorrichtung oder dergleichen implementiert sein. Außerdem kann ein Modul auch, zumindest teilweise, durch Software implementiert werden, die von verschiedenen Prozessorentypen ausgeführt wird. Zum Beispiel kann ein Modul ein Segment von ausführbarem Code aufweisen, das einen oder mehrere physische oder logische Blöcke von Computeranweisungen enthält, die in ein Objekt, einen Prozess oder eine Funktion übersetzt werden. Es ist auch nicht erforderlich, dass die ausführbaren Abschnitte eines solchen Moduls physisch zusammen angeordnet sind, sondern sie können auch unterschiedliche Anweisungen aufweisen, die an verschiedenen Orten gespeichert sind und die, wenn sie zusammen ausgeführt werden, das identifizierte Modul aufweisen und den erklärten Zweck dieses Moduls erfüllen. Der ausführbare Code kann nur eine einzige Anweisung oder einen Satz mehrerer Anweisungen aufweisen, aber auch über verschiedene Codesegmente oder verschiedene Programme oder über mehrere Speicherungsvorrichtungen usw. verteilt sein. Bei einer Software- oder Teilsoftwaremodul-Implementierung können die Softwareabschnitte auf einem oder mehreren computerlesbaren und/oder ausführbaren Speichermedien gespeichert werden, die ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes oder halbleiterbasiertes System, eine Einrichtung oder Vorrichtung oder jede geeignete Kombination davon einschließen, aber nicht darauf beschränkt sind. Im Allgemeinen kann für die Zwecke der vorliegenden Offenbarung ein computerlesbares und/oder ausführbares Speichermedium jedes greifbare und/oder nicht-transitorische Speichermedium sein, das in der Lage ist, ein Programm zur Verwendung durch oder in Verbindung mit einem System, einer Einrichtung, einem Prozessor oder einer Vorrichtung zur Befehlsausführung zu enthalten und/oder zu speichern.
In ähnlicher Weise kann für die Zwecke der vorliegenden Offenbarung der Begriff „Komponente“ jede greifbare, physische und nicht-transitorische Vorrichtung aufweisen. Zum Beispiel kann eine Komponente in Form einer Hardwarelogikschaltung vorliegen, die kundenspezifische VLSI-Schaltungen, Gate-Arrays oder andere integrierte Schaltungen aufweist, oder sie kann aus handelsüblichen Halbleitern bestehen, die Logikchips, Transistoren oder andere diskrete Komponenten einschließen, oder aus anderen geeigneten mechanischen und/oder elektronischen Vorrichtungen. Darüber hinaus kann eine Komponente auch in programmierbaren Hardware-Vorrichtungen wie feldprogrammierbaren Gate-Arrays (FPGA), programmierbarer Array-Logik, programmierbaren Logikvorrichtungen usw. implementiert sein. Außerdem kann eine Komponente eine oder mehrere integrierte Schaltungsvorrichtungen auf Siliciumbasis, wie Chips, Die, Die-Ebenen und Gehäuse, oder andere diskrete elektrische Vorrichtungen aufweisen, die in einer elektrischen Kommunikationskonfiguration mit einer oder mehreren anderen Komponenten über elektrische Leiterbahnen, z. B. auf einer Leiterplatte (PCB) oder dergleichen, eingerichtet sind. Dementsprechend kann ein Modul, wie vorstehend definiert, in bestimmten Ausführungsformen durch eine Komponente verkörpert oder als Komponente implementiert werden, und in einigen Fällen können die Begriffe Modul und Komponente austauschbar verwendet werden.
Wenn hier der Begriff „Schaltung“ verwendet wird, schließt er eine oder mehrere elektrische und/oder elektronische Komponenten ein, die einen oder mehrere leitfähige Pfade bilden, die es ermöglichen, dass elektrischer Strom fließt. Eine Schaltung kann in Form einer Konfiguration mit geschlossenem oder offenem Regelkreis eingerichtet sein. In einer Konfiguration mit geschlossenem Regelkreis können die Schaltungskomponenten einen Rückführweg für den elektrischen Strom bereitstellen. Im Gegensatz dazu können die Schaltungskomponenten in einer Konfiguration mit offenem Regelkreis immer noch als eine Schaltung angesehen werden, auch wenn sie keinen Rückführweg für den elektrischen Strom einschließen. Zum Beispiel kann eine integrierte Schaltung unabhängig davon als eine Schaltung bezeichnet werden, ob die integrierte Schaltung an Masse gekoppelt ist (als Rückführweg für elektrischen Strom) oder nicht. In bestimmten beispielhaften Ausführungsformen kann eine Schaltung einen Satz integrierter Schaltungen, eine einzige integrierte Schaltung oder einen Abschnitt einer integrierten Schaltung aufweisen. Zum Beispiel kann eine Schaltung kundenspezifische VLSI-Schaltungen, Gate-Arrays, Logikschaltungen und/oder andere Formen integrierter Schaltungen einschließen und kann handelsübliche Halbleiter, wie Logikchips, Transistoren oder andere diskrete Vorrichtungen einschließen. In einem weiteren Beispiel kann eine Schaltung eine oder mehrere integrierte Schaltungsvorrichtungen auf Siliciumbasis, wie Chips, Die, Die-Ebenen und Gehäuse, oder andere diskrete elektrische Vorrichtungen aufweisen, die in einer elektrischen Kommunikationskonfiguration mit einer oder mehreren anderen Komponenten über elektrische Leiterbahnen, zum Beispiel einer Schaltungsplatine (PCB), eingerichtet sind. Eine Schaltung könnte auch als synthetisierte Schaltung in Bezug auf eine programmierbare HardwareVorrichtung wie ein feldprogrammierbares Gate-Array (FPGA), programmierbare Array-Logik und/oder programmierbare Logikvorrichtungen usw. implementiert werden. In anderen beispielhaften Ausführungsformen kann eine Schaltung ein Netzwerk aus nicht integrierten elektrischen und/oder elektronischen Komponenten aufweisen (mit oder ohne integrierte Schaltungsvorrichtungen). Dementsprechend kann ein Modul, wie vorstehend definiert, in bestimmten Ausführungsformen durch eine Schaltung verkörpert oder als solche implementiert sein.
Es versteht sich, dass die hierin offenbarten Ausführungsformen in einigen Beispielen einen oder mehrere Mikroprozessoren und bestimmte gespeicherte Computerprogrammanweisungen aufweisen können, die den einen oder die mehreren Mikroprozessoren steuern, um in Verbindung mit bestimmten Nicht-Prozessor-Schaltungen und anderen Elementen einige, die meisten oder alle der hier offenbarten Funktionen zu implementieren. Alternativ könnten einige oder alle Funktionen durch eine Zustandsmaschine implementiert werden, die keine gespeicherten Programmanweisungen aufweist, oder in einer oder mehreren anwendungsspezifischen integrierten Schaltungen (ASICs) oder feldprogrammierbaren Gate-Arrays (FPGAs), in denen jede Funktion oder einige Kombinationen bestimmter Funktionen als kundenspezifische Logik implementiert sind. Eine Kombination dieser Ansätze kann ebenfalls verwendet werden. Ferner sind nachfolgende Bezugnahmen auf eine „Steuerung“ so definiert, dass sie einzelne Schaltungskomponenten, eine anwendungsspezifische integrierte Schaltung (ASIC), einen Mikrocontroller mit Steuersoftware, einen digitalen Signalprozessor (DSP), ein feldprogrammierbares Gate-Array (FPGA) und/oder einen Prozessor mit Steuersoftware oder Kombinationen davon aufweisen.
Ferner beziehen sich die Begriffe „Programm“, „Software“, „Softwareanwendung“ und dergleichen, wie sie hierin verwendet werden können, auf eine Folge von Anweisungen, die zur Ausführung auf einem computerimplementierten System ausgelegt sind. Dementsprechend kann ein „Programm“, eine „Software“, eine „Anwendung“, ein „Computerprogramm“ oder eine „Softwareanwendung“ ein Unterprogramm, eine Funktion, eine Prozedur, ein Objektverfahren, eine Objektimplementierung, eine ausführbare Anwendung, ein Applet, ein Servlet, einen Quellcode, einen Objektcode, eine gemeinsam genutzte Bibliothek/dynamische Ladebibliothek und/oder eine andere Folge spezifischer Anweisungen einschließen, die zur Ausführung auf einem Computersystem ausgelegt ist.
Außerdem sind die Begriffe „koppeln“, „gekoppelt“ oder „koppelt“, wo sie hierin verwendet werden, entweder als direkte oder indirekte Verbindung zu verstehen. Wenn also eine erste Vorrichtung an eine zweite Vorrichtung koppelt oder an diese gekoppelt ist, kann diese Verbindung durch eine direkte Verbindung oder durch eine indirekte Verbindung über andere Vorrichtungen (oder Komponenten) und Verbindungen erfolgen.
Was die Verwendung von Ausdrücken wie „eine Ausführungsform“, „eine (1) Ausführungsform“, eine „beispielhafte Ausführungsform“, „eine bestimmte Ausführungsform“ oder ähnlicher Begriffe betrifft, so sollen diese Begriffe anzeigen, dass ein spezifisches Merkmal, eine spezifische Struktur, eine spezifische Funktion, ein spezifischer Vorgang oder eine spezifische Eigenschaft, die im Zusammenhang mit der Ausführungsform beschrieben werden, in mindestens einer Ausführungsform der vorliegenden Offenbarung enthalten ist. Daher können sich Formulierungen wie „in einer (1) Ausführungsform“, „in einer Ausführungsform“, „in einer beispielhaften Ausführungsform“ usw. auf dieselbe Ausführungsform beziehen, müssen es aber nicht, sondern bedeuten „eine oder mehrere, aber nicht alle Ausführungsformen“, sofern nicht ausdrücklich etwas anderes angegeben ist. Ferner werden die Begriffe „aufweisend“, „mit“, „einschließend“ und Variationen davon in einer offenen Weise verwendet und sollten daher so ausgelegt werden, dass sie „einschließlich, aber nicht beschränkt auf ...“ bedeuten, sofern nicht ausdrücklich etwas anderes angegeben ist. Außerdem schließt ein Element, dem „weist ein/eine ... auf“ vorangestellt ist, ohne weitere Einschränkungen nicht aus, dass es zusätzliche identische Elemente in dem betreffenden Prozess, Verfahren, System, Artikel oder der Einrichtung gibt, die das Element einschließen.
Die Begriffe „ein/e/s“, und „der/die/das“ beziehen sich auch auf „eines oder mehrere“, sofern nicht ausdrücklich etwas anderes angegeben ist. Darüber hinaus zeigt die Formulierung „mindestens eines von A und B“, wie sie hierin und/oder in den folgenden Ansprüchen verwendet werden kann, wobei A und B Variablen sind, die ein bestimmtes Objekt oder Attribut anzeigen, eine Auswahl von A oder B oder sowohl A als auch B an, ähnlich wie die Formulierung „und/oder“. Sind in einer solchen Formulierung mehr als zwei Variablen vorhanden, so ist diese Formulierung so definiert, dass sie nur eine der Variablen, eine beliebige der Variablen, eine beliebige Kombination (oder Unterkombination) einer der Variablen und alle Variablen einschließt.
Ferner wird hier der Begriff „ungefähr“ oder „etwa“ auf alle numerischen Werte angewandt, unabhängig davon, ob sie ausdrücklich angegeben werden oder nicht. Diese Begriffe beziehen sich im Allgemeinen auf einen Bereich von Zahlenwerten, die ein Fachmann als äquivalent zu den angegebenen Werten ansehen würde (z. B. weil sie dieselbe Funktion oder dasselbe Ergebnis aufweisen). In bestimmten Fällen können diese Begriffe numerische Werte einschließen, die auf die nächste signifikante Figur gerundet sind.
Darüber hinaus bedeutet eine Aufzählung von Elementen, die hierin dargelegt sind, nicht, dass einige oder alle der aufgeführten Elemente sich gegenseitig ausschließen und/oder einander einschließen, sofern nicht ausdrücklich etwas anderes angegeben ist. Ferner ist der Begriff „Satz“, wie er hierin verwendet wird, so auszulegen, dass er „einen oder mehrere“ bedeutet, und im Fall von „Sätzen“ ist er so auszulegen, dass er ein Vielfaches von (oder eine Vielzahl von) „einem oder mehreren“ und/oder „einem oder mehr“ gemäß der Mengenlehre bedeutet, sofern nicht ausdrücklich etwas anderes angegeben ist.
In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil davon bilden. Es versteht sich, dass die vorstehende Kurzdarstellung nur veranschaulichend ist und in keinster Weise einschränkend sein soll. Zusätzlich zu den vorstehend beschriebenen veranschaulichenden Gesichtspunkten, Ausführungsbeispielen und Merkmalen werden weitere Gesichtspunkte, Ausführungsformen und Merkmale unter Bezugnahme auf die nachfolgenden Zeichnungen und die detaillierte Beschreibung deutlich. Die Beschreibung von Elementen in jeder Figur kann sich auf Elemente von fortlaufenden Figuren beziehen. Gleiche Bezugsnummern können sich auf gleiche Elemente in den Figuren beziehen, einschließlich alternativer beispielhafter Ausführungsformen gleicher Elemente.
1A ist ein Blockdiagramm einer beispielhaften Speichervorrichtung. Die Speichervorrichtung 100 kann einen oder mehrere Speicherchips 108 einschließen. Der Speicherchip 108 schließt eine Speicherstruktur 126 von Speicherzellen, wie ein Array von Speicherzellen, eine Steuerschaltung 110 und Lese/Schreib-Schaltungen 128 ein. Die Speicherstruktur 126 ist durch Wortleitungen über einen Zeilendecodierer 124 und durch Bitleitungen über einen Spaltendecodierer 132 adressierbar. Die Lese-/Schreibschaltungen 128 schließen mehrere Erfassungsblöcke SB1, SB2, ... SBp (Erfassungsschaltkreis) ein und ermöglichen das parallele Lesen oder Programmieren einer Seite von Speicherzellen. Üblicherweise ist eine Steuerung 122 in der gleichen Speicherungsvorrichtung 100 (z. B. einer entfernbaren Speicherkarte) wie das eine oder die mehreren Speicherchips 108 enthalten. Befehle und Daten werden zwischen dem Host 140 und der Steuerung 122 über einen Datenbus 120 und zwischen der Steuerung und dem einen oder den mehreren Speicherchips 108 über Leitungen 118 übertragen.
Die Speicherstruktur 126 kann zweidimensional oder dreidimensional sein. Die Speicherstruktur 126 kann ein oder mehrere Arrays von Speicherzellen aufweisen, einschließlich eines dreidimensionalen Arrays. Die Speicherstruktur 126 kann eine monolithische dreidimensionale Speicherstruktur aufweisen, in der mehrere Speicherebenen über (und nicht in) einem einzelnen Substrat wie beispielsweise einem Wafer ohne dazwischen liegende Substrate ausgebildet sind. Die Speicherstruktur 126 kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die über einen aktiven Bereich verfügen, der über einem Siliziumsubstrat angeordnet ist. Die Speicherstruktur 126 kann sich in einer nichtflüchtigen Speichervorrichtung befinden, die Schaltungen aufweist, die dem Betrieb der Speicherzellen zugeordnet sind, ganz gleich, ob sich die zugehörige Schaltung oberhalb oder innerhalb des Substrats befindet.
Die Steuerschaltlogik 110 arbeitet mit den Lese-/Schreibschaltungen 128 zusammen, um Speichervorgänge auf der Speicherstruktur 126 auszuführen, und schließt eine Zustandsmaschine 112, einen On-Chip-Adressdecodierer 114 und ein Leistungssteuerungsmodul 116 ein. Die Zustandsmaschine 112 stellt eine Steuerung von Speichervorgängen auf Chipebene bereit.
Eine Speicherregion 113 kann zum Beispiel für Programmierparameter bereitgestellt werden. Die Programmierparameter können eine Programmspannung, eine Vorspannung für die Programmspannung, Positionsparameter, die die Positionen der Speicherzellen angeben, Parameter für die Dicke der Kontaktleitungsverbinder, eine Verifizierungsspannung und/oder dergleichen einschließen. Die Positionsparameter können eine Position einer Speicherzelle innerhalb des gesamten Arrays von NAND-Ketten, eine Position einer Speicherzelle innerhalb einer bestimmten NAND-Ketten-Gruppe, eine Position einer Speicherzelle in einer bestimmten Ebene und/oder dergleichen angeben. Die Parameter für die Dicke des Kontaktleitungsverbinders können die Dicke des Kontaktleitungsverbinders, das Substrat oder das Material, aus dem der Kontaktleitungsverbinder besteht, und/oder dergleichen angeben.
Der On-Chip-Adressdecodierer 114 stellt eine Adressschnittstelle zwischen derjenigen, die von dem Host oder einer Speichersteuerung verwendet wird, zu der Hardwareadresse, die von den Decodierern 124 und 132 verwendet wird, bereit. Das Leistungssteuermodul 116 steuert die Leistung und Spannungen, die den Wortleitungen und Bitleitungen während Speichervorgängen zugeführt werden. Es kann Treiber für Wortleitungen, SGS- und SGD-Transistoren und Sourceleitungen einschließen. Die Abtastblöcke können in einem Ansatz Bitleitungstreiber einschließen. Ein SGS-Transistor ist ein Auswahlgate-Transistor an einem Source-Ende einer NAND-Kette, und ein SGD-Transistor ist ein Auswahlgate-Transistor an einem Drain-Ende einer NAND-Kette.
In einigen Ausführungsformen können einige der Komponenten kombiniert werden. Bei verschiedenen Ausführungen können eine oder mehrere der Komponenten (allein oder in Kombination), die sich von der Speicherstruktur 126 unterscheiden, als mindestens eine Steuerschaltung betrachtet werden, die dazu eingerichtet ist, die hier beschriebenen Vorgänge durchzuführen. Die Steuerschaltlogik kann zum Beispiel eines oder eine Kombination von Steuerschaltlogik 110, Zustandsmaschine 112, Decodierern 114/132, Leistungssteuerungsmodul 116, Erfassungsblöcken SBb, SB2, ..., SBp, Lese-/Schreibschaltungen 128, Steuerung 122 und so weiter einschließen.
Die Steuerschaltungen können eine Programmierschaltung einschließen, die so eingerichtet ist, dass sie einen Programm- und Prüfvorgang für einen Satz von Speicherzellen durchführt, wobei der eine Satz von Speicherzellen Speicherzellen aufweist, die so zugeordnet sind, dass sie einen Datenzustand aus einer Vielzahl von Datenzuständen darstellen, und Speicherzellen, die so zugeordnet sind, dass sie einen anderen Datenzustand aus der Vielzahl von Datenzuständen darstellen; wobei der Programm- und Prüfvorgang eine Vielzahl von Programm- und Prüfiterationen aufweist; und wobei die Programmierschaltung in jeder Programm- und Prüfiteration eine Programmierung für die eine Wortleitung durchführt, nach der die Programmierschaltung ein Prüfsignal an die eine Wortleitung anlegt. Die Steuerschaltungen können auch eine Zählschaltung enthalten, die so eingerichtet ist, dass sie die Anzahl der Speicherzellen ermittelt, die einen Verifizierungstest für den einen Datenzustand bestanden haben. Die Steuerschaltungen können auch eine Bestimmungsschaltung einschließen, die so eingerichtet ist, dass sie auf der Grundlage einer Menge, um die der Zählerstand einen Schwellenwert überschreitet, eine bestimmte Programm- und Prüfiteration aus der Vielzahl der Programm- und Prüfiterationen bestimmt, in der ein Prüftest für einen anderen Datenzustand für die Speicherzellen, die zur Darstellung eines anderen Datenzustands zugewiesen sind, durchgeführt wird.
1B ist zum Beispiel ein Blockdiagramm einer beispielhaften Steuerschaltung 150, die eine Programmierschaltung 151, eine Zählschaltung 152 und eine Bestimmungsschaltung 153 aufweist.
Die Off-Chip-Steuerung 122 kann einen Prozessor 122c, Speicherungsvorrichtungen (Speicher) wie ROM 122a und RAM 122b und eine Fehlerkorrekturcode-Engine (ECC-Engine) 245 aufweisen. Die ECC-Maschine kann eine Anzahl von Lesefehlern korrigieren, die verursacht werden, wenn der obere Schwanz einer Vth-Verteilung zu hoch wird. In einigen Fällen können jedoch unkorrigierbare Fehler vorliegen. Die hierin bereitgestellten Techniken verringern die Wahrscheinlichkeit von unkorrigierbaren Fehlern.
Die Speicherungsvorrichtung(en) 122a, 122b weisen Codes auf, wie einen Satz von Anweisungen, und der Prozessor 122c ist betreibbar, um den Satz von Anweisungen auszuführen und die hierin beschriebene Funktionalität bereitzustellen. Alternativ oder zusätzlich kann der Prozessor auf Code von einer Speicherungsvorrichtung 126a der Speicherstruktur 126 zugreifen, wie einen reservierten Bereich von Speicherzellen in einer oder mehreren Wortleitungen. Codes können zum Beispiel von der Steuerung 122 verwendet werden, um auf die Speicherstruktur 126 zuzugreifen, wie für Programmier-, Lese- und Löschvorgänge. Der Code kann Bootcode und Steuercode (z. B. einen Satz von Anweisungen) einschließen. Der Bootcode ist eine Software, welche die Steuerung 122 während eines Boot- oder Startvorgangs initialisiert und der Steuerung 122 ermöglicht, auf die Speicherstruktur 126 zuzugreifen. Der Code kann von der Steuerung 122 verwendet werden, um eine oder mehrere Speicherstrukturen 126 zu steuern. Beim Hochfahren ruft der Prozessor 122c den Bootcode aus dem ROM 122a oder der Speicherungsvorrichtung 126a zur Ausführung ab, und der Bootcode initialisiert die Systemkomponenten und lädt den Steuercode in den RAM 122b. Sobald der Steuercode in den RAM 122b geladen ist, wird er durch den Prozessor 122c ausgeführt. Der Steuercode enthält Treiber zum Durchführen grundlegender Aufgaben, wie Steuern und Zuweisen von Speicher, Priorisieren der Verarbeitung von Befehlen und Steuern von Eingabe- und Ausgabeports.
Im Allgemeinen kann der Steuercode Anweisungen einschließen, um die hierin beschriebenen Funktionen einschließlich der weiter unten erläuterten Schritte der Flussdiagramme durchzuführen und um die Spannungswellenformen einschließlich der weiter unten erläuterten bereitzustellen.
In einer Ausführungsform ist der Host eine Rechenvorrichtung (z. B. ein Laptop, ein Desktop, ein Smartphone, ein Tablet, eine Digitalkamera), die einen oder mehrere Prozessoren, eine oder mehrere prozessorlesbare Speicherungsvorrichtungen (RAM, ROM, Flash-Speicher, Festplattenlaufwerk, Solid-State-Memory) einschließt, die einen prozessorlesbaren Code (z. B. eine Software) zum Programmieren der einen oder der mehreren Prozessoren speichert, um die hierin beschriebenen Verfahren durchzuführen. Der Host kann auch einen zusätzlichen Systemspeicher, eine oder mehrere Eingabe-/Ausgabeschnittstellen und/oder eine oder mehrere Eingabe-/Ausgabevorrichtungen einschließen, die mit dem einem oder den mehreren Prozessoren in Kommunikation stehen.
Andere Arten von nichtflüchtigen Speichern zusätzlich zu NAND-Flash-Speichern können ebenfalls verwendet werden.
Halbleiterspeichervorrichtungen schließen flüchtige Speichervorrichtungen ein, wie Dynamic Random Access Memory-Vorrichtungen („DRAM-Vorrichtungen“) oder Static Random Access Memory-Vorrichtungen („SRAM-Vorrichtungen“), nichtflüchtige Speichervorrichtungen, wie Resistive Random Access Memory („ReRAM“), Electrically Erasable Programmable Read Only Memory („EEPROM“), Flash-Speicher (der auch als Untergruppe eines EEPROM betrachtet werden kann), Ferroelectric Random Access Memory („FRAM“) und Magnetoresistive Random Access Memory („MRAM“), und andere Halbleiterelemente, die Informationen speichern können. Jeder Typ von Speichervorrichtung kann unterschiedliche Konfigurationen aufweisen. Zum Beispiel können Flash-Speichervorrichtungen in einer NAND- oder NOR-Konfiguration eingerichtet sein.
Die Speichervorrichtungen können aus passiven und/oder aktiven Elementen in beliebigen Kombinationen gebildet sein. Als ein nichteinschränkendes Beispiel schließen passive Halbleiterspeicherelemente ReRAM-Vorrichtungselemente ein, die in einigen Ausführungsformen ein widerstandsschaltendes Speicherungselement wie ein Anti-Fuse- oder Phasenwechselmaterial und gegebenenfalls ein Lenkelement wie eine Diode oder einen Transistor einschließen. Weiterhin schließen als nichteinschränkendes Beispiel aktive Halbleiterspeicherelemente EEPROM- und Flash-Speichervorrichtungselemente ein, die in einigen Ausführungsformen Elemente einschließen, die einen Ladungsspeicherungsbereich enthalten, wie ein Floating-Gate, leitende Nanopartikel oder ein dielektrisches Ladungsspeicherungsmaterial.
Mehrere Speicherelemente können derart eingerichtet sein, dass sie in Reihe geschaltet sind, oder derart, dass jedes Element einzeln zugänglich ist. Als nicht einschränkendes Beispiel enthalten Flash-Speichervorrichtungen in einer NAND-Konfiguration (NAND-Speicher) üblicherweise Speicherelemente, die in Reihe geschaltet sind. Eine NAND-Kette ist ein Beispiel für einen Satz von in Reihe geschalteten Transistoren, aufweisend Speicherzellen und SG-Transistoren.
Ein NAND-Speicherarray kann so eingerichtet werden, dass das Array aus mehreren Speicherketten besteht, wobei eine Kette aus mehreren Speicherelementen besteht, die sich eine einzelne Bitleitung teilen und auf die als Gruppe zugegriffen wird. Alternativ können Speicherelemente derart eingerichtet sein, dass jedes Element einzeln zugänglich ist, z. B. ein NOR-Speicherarray. NAND- und NOR-Speicherkonfigurationen sind Beispiele, und Speicherelemente können anderweitig eingerichtet sein. Die Halbleiterspeicherelemente, die in und/oder über einem Substrat angeordnet sind, können in zwei oder drei Dimensionen angeordnet sein, wie einer zweidimensionalen Speicherstruktur oder einer dreidimensionalen Speicherstruktur.
In einer zweidimensionalen Speicherstruktur sind die Halbleiterspeicherelemente in einer einzelnen Ebene oder einer einzelnen Speichervorrichtungsebene angeordnet. Üblicherweise sind in einer zweidimensionalen Speicherstruktur Speicherelemente in einer Ebene (z.B. in einer Ebene in x-y-Richtung) angeordnet, die sich im Wesentlichen parallel zu einer Hauptfläche eines Substrats erstreckt, das die Speicherelemente trägt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Speicherelemente gebildet ist, oder es kann ein Trägersubstrat sein, das an den Speicherelementen befestigt wird, nachdem diese gebildet werden. Als ein nicht einschränkendes Beispiel kann das Substrat einen Halbleiter, wie Silizium, einschließen.
Die Speicherelemente können auf der einzelnen Speichervorrichtungsebene in einem geordneten Array angeordnet sein, wie in einer Vielzahl von Zeilen und/oder Spalten. Jedoch können die Speicherelemente in nicht regelmäßigen oder nicht orthogonalen Konfigurationen angeordnet sein. Die Speicherelemente können jeweils zwei oder mehr Elektroden oder Kontaktleitungen, wie Bitleitungen und Wortleitungen, aufweisen.
Ein dreidimensionales Speicherarray ist so angeordnet, dass Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsebenen belegen, wodurch eine Struktur in drei Dimensionen gebildet wird (d. h. in der x-, y- und z-Richtung, wobei die z-Richtung im Wesentlichen senkrecht ist und die x- und y-Richtungen im Wesentlichen parallel zur Hauptoberfläche des Substrats verlaufen).
Als nicht einschränkendes Beispiel kann eine dreidimensionale Speicherstruktur vertikal als Stapel mehrerer zweidimensionaler Speichervorrichtungsebenen angeordnet sein. Als weiteres nicht einschränkendes Beispiel kann ein dreidimensionales Speicherarray als mehrere vertikale Spalten (z.B. Spalten, die sich im Wesentlichen senkrecht zur Hauptfläche des Substrats erstrecken, d. h. in y-Richtung) angeordnet sein, wobei jede Spalte mehrere Speicherelemente aufweist. Die Spalten können in einer zweidimensionalen Konfiguration angeordnet sein, z.B. in einer x-y-Ebene, was in einer dreidimensionalen Anordnung von Speicherelementen mit Elementen auf mehreren vertikal gestapelten Speicherebenen resultiert. Andere Konfigurationen von Speicherelementen in drei Dimensionen können auch ein dreidimensionales Speicherarray bilden.
Als nicht einschränkendes Beispiel können in einer dreidimensionalen Anordnung von NAND-Ketten die Speicherelemente miteinander verbunden werden, um eine NAND-Kette innerhalb einer einzigen horizontalen (z. B. x-y) Speichervorrichtungsebene zu bilden. Alternativ können die Speicherelemente miteinander gekoppelt sein, um eine vertikale NAND-Kette zu bilden, die über mehrere horizontale Speichervorrichtungsebenen verläuft. Andere dreidimensionale Konfigurationen können in Betracht gezogen werden, wobei einige NAND-Ketten Speicherelemente in einer einzelnen Speicherebene enthalten, während andere Ketten Speicherelemente enthalten, die sich über mehrere Speicherebenen erstrecken. Dreidimensionale Speicherarrays können auch in einer NOR-Konfiguration und in einer ReRAM-Konfiguration ausgebildet sein.
Üblicherweise werden in einem monolithischen dreidimensionalen Speicherarray eine oder mehrere Speichervorrichtungsebenen über einem einzelnen Substrat gebildet. Optional kann das monolithische dreidimensionale Speicherarray auch eine oder mehrere Speicherschichten mindestens teilweise innerhalb des einzelnen Substrats aufweisen. Als ein nicht einschränkendes Beispiel kann das Substrat einen Halbleiter, wie Silizium, einschließen. In einem monolithischen dreidimensionalen Array werden die Schichten, die die einzelnen Speichervorrichtungsebenen des Arrays bilden, üblicherweise auf den Schichten der darunter liegenden Speichervorrichtungsebenen des Arrays gebildet. Jedoch können Schichten von benachbarten Speichervorrichtungsebenen eines monolithischen dreidimensionalen Speicherarrays gemeinsam genutzt werden oder Zwischenschichten zwischen Speichervorrichtungsebenen aufweisen.
Auch können wiederum zweidimensionale Arrays getrennt gebildet und dann zusammengepackt werden, um eine nicht monolithische Speichervorrichtung mit mehreren Speicherschichten zu bilden. Zum Beispiel können nicht monolithische gestapelte Speicher konstruiert werden, indem Speicherebenen auf separaten Substraten gebildet und dann die Speicherebenen übereinander gestapelt werden. Die Substrate können vor dem Stapeln gedünnt oder von den Speichervorrichtungsebenen entfernt werden, aber da die Speichervorrichtungsebenen anfänglich über separaten Substraten gebildet werden, sind die resultierenden Speicherarrays keine monolithischen dreidimensionalen Speicherarrays. Ferner können mehrere zweidimensionale Speicherarrays oder dreidimensionale Speicherarrays (monolithisch oder nicht monolithisch) auf separaten Chips gebildet und dann zusammengepackt werden, um eine gestapelte Chip-Speichervorrichtung zu bilden.
2 veranschaulicht schematische Ansichten von drei Typen Speicherarchitekturen, die gestaffelte Speicherketten verwenden. Zum Beispiel zeigt die Referenznummer 201 eine schematische Ansicht einer ersten beispielhaften Speicherarchitektur, die Referenznummer 203 zeigt eine schematische Ansicht einer zweiten beispielhaften Speicherarchitektur, und die Referenznummer 205 zeigt eine schematische Ansicht einer dritten beispielhaften Speicherarchitektur. In einigen Ausführungsformen, wie gezeigt, kann die Speicherarchitektur ein Array von gestaffelten NAND-Ketten einschließen.
2 veranschaulicht Blöcke 200, 210 von Speicherzellen in einer beispielhaften zweidimensionalen Konfiguration des Speicherarrays 126 von 1. Das Speicherarray 126 kann viele derartige Speicherblöcke 200, 210 einschließen. Jeder Beispielblock 200, 210 schließt eine Anzahl von NAND-Ketten und entsprechenden Bitleitungen ein, z. B. BL0, BL1, ... die von den Blöcken gemeinsam genutzt werden. Jede NAND-Kette ist an einem Ende mit einem Drain-Side-Select-Gate (SGD) verbunden, und die Steuer-Gates der Drain-Select-Gates sind über eine gemeinsame SGD-Leitung verbunden. Die NAND-Ketten sind an ihrem anderen Ende mit einem Source-Side-Select-Gate (SGS) verbunden, das wiederum mit einer gemeinsamen Source-Leitung 220 verbunden ist. Sechzehn Wortleitungen, beispielsweise WL0-WL15, erstrecken sich zwischen den SGDs und den SGSs. In einigen Fällen können im Speicherarray neben den Auswahl-Gate-Transistoren auch Dummy-Wortleitungen verwendet werden, die keine Benutzerdaten enthalten. Solche Dummy-Wortleitungen können die Randdatenwortleitung vor bestimmten Randeffekten abschirmen.
Ein Typ von nichtflüchtigem Speicher, der im Speicherarray bereitgestellt werden kann, ist ein Floating-Gate-Speicher wie vom Typ, der in 3A und 3B gezeigt ist. Andere Typen nichtflüchtiger Speicher können jedoch ebenfalls verwendet werden. Wie nachstehend ausführlicher erörtert wird, verwendet in einem anderen Beispiel, das in 4A und 4B gezeigt ist, eine Charge-Trapping-Speicherzelle ein nichtleitendes dielektrisches Material anstelle eines leitenden Floating-Gates, um Ladung nichtflüchtig zu speichern. Ein dreischichtiges Dielektrikum aus Siliziumoxid, Siliziumnitrid und Siliziumoxid („ONO“) ist zwischen einem leitenden Steuer-Gate und einer Oberfläche eines halbleitenden Substrats über dem Speicherzellenkanal angeordnet. Die Zelle wird programmiert, indem Elektronen aus dem Zellkanal in das Nitrid eingespritzt werden, wo sie eingefangen und in einem begrenzten Bereich gespeichert werden. Diese gespeicherte Ladung verändert dann die Schwellenspannung eines Abschnitts des Kanals der Zelle auf eine Weise, die nachweisbar ist. Die Zelle wird durch Einspritzen heißer Löcher in das Nitrid gelöscht. Eine ähnliche Zelle kann in einer Split-Gate-Konfiguration bereitgestellt werden, bei der sich ein dotiertes Polysilizium-Gate über einem Abschnitt des Speicherzellenkanals erstreckt und dadurch einen separaten Auswahl-Transistor bildet.
Bei einem anderen Ansatz werden NROM-Zellen verwendet. Zwei Bit werden zum Beispiel in jeder NROM-Zelle gespeichert, in der sich eine dielektrische ONO-Schicht über dem Kanal zwischen Source- und Drain-Diffusion erstreckt. Die Ladung für ein Datenbit ist in der an den Drain angrenzenden dielektrischen Schicht lokalisiert, und die Ladung für das andere Datenbit ist in der an die Source angrenzenden dielektrischen Schicht lokalisiert. Die Datenspeicherung in mehreren Zuständen wird durch separates Lesen binärer Zustände der physisch getrennten Ladungsspeicherungsbereiche innerhalb des Dielektrikums erreicht. Andere Arten nichtflüchtiger Speicher sind ebenfalls bekannt.
3A veranschaulicht einen Querschnitt von beispielhaften Floating-Gate-Speicherzellen 300, 310, 320 in NAND-Ketten. In dieser Figur verläuft die Richtung einer Bitleitung oder NAND-Kette in die Seite hinein, und die Richtung einer Wortleitung verläuft von links nach rechts. Als Beispiel erstreckt sich die Wortleitung 324 über NAND-Ketten, welche die jeweiligen Kanalregionen 306, 316 und 326 einschließen. Die Speicherzelle 300 schließt ein Steuer-Gate 302, ein Floating-Gate 304, eine Tunneloxidschicht 305 und die Kanalregion 306 ein. Die Speicherzelle 310 schließt ein Steuer-Gate 312, ein Floating-Gate 314, eine Tunneloxidschicht 315 und die Kanalregion 316 ein. Die Speicherzelle 320 schließt ein Steuer-Gate 322, ein Floating-Gate 321, eine Tunneloxidschicht 325 und die Kanalregion 326 ein. Jede Speicherzelle 300, 310, 320 befindet sich in einer anderen jeweiligen NAND-Kette. Eine interpolare dielektrische (IPD) Schicht 328 ist ebenfalls veranschaulicht. Die Steuer-Gates 302, 312, 322 sind Abschnitte der Wortleitung. Eine Querschnittsansicht entlang des Kontaktleitungsverbinders 329 ist in 3B bereitgestellt.
Das Steuer-Gate 302, 312, 322 umschließt das Floating-Gate 304, 314, 321, wodurch der Oberflächenkontaktbereich zwischen dem Steuer-Gate 302, 312, 322 und dem Floating-Gate 304, 314, 321 vergrößert wird. Daraus ergibt sich eine höhere IPD-Kapazität, was zu einem höheren Kopplungsverhältnis führt, was das Programmieren und Löschen erleichtert. Bei der Verkleinerung von NAND-Speichervorrichtungen wird jedoch der Abstand zwischen benachbarten Zellen 300, 310, 320 kleiner, sodass zwischen zwei benachbarten Floating-Gates 302, 312, 322 fast kein Platz mehr für die Steuer-Gates 302, 312, 322 und die IPD-Schicht 328 vorhanden ist.
Als Alternative wurde, wie in 4A und 4B gezeigt, die flache oder planare Speicherzelle 400, 410, 420 entwickelt, bei der das Steuer-Gate 402, 412, 422 flach oder planar ist; d. h. sie umschließt nicht das Floating-Gate und hat nur von oben Kontakt mit der Ladungsspeicherschicht 428. In diesem Fall ist ein hohes Floating-Gate nicht von Vorteil. Stattdessen wird das Floating-Gate deutlich dünner ausgeführt. Weiterhin kann das Floating-Gate zur Ladungsspeicherung verwendet werden, oder es kann eine dünne Ladungsfallenschicht zum Einfangen von Ladung verwendet werden. Dieser Ansatz kann das Problem des ballistischen Elektronentransports vermeiden, bei dem ein Elektron während der Programmierung durch das Floating-Gate wandern kann, nachdem es durch das Tunneloxid getunnelt wurde.
4A stellt einen Querschnitt von beispielhaften Charge-Trapping-Speicherzellen 400, 410, 420 in NAND-Ketten dar. Die Ansicht ist in einer Wortleitungsrichtung von Speicherzellen 400, 410, 420, die ein flaches Steuer-Gate und Charge-Trapping-Regionen als ein zweidimensionales Beispiel für Speicherzellen 400, 410, 420 in dem Speicherarray 126 aus 1 aufweisen. Der Ladungseinfangspeicher kann in einer NOR- und NAND-Flash-Speichervorrichtung verwendet werden. Bei dieser Technologie wird ein Isolator wie eine SiN-Folie zum Speichern von Elektronen verwendet, im Gegensatz zu einer Floating-Gate-MOSFET-Technologie, bei der ein Leiter wie dotiertes polykristallines Silizium zum Speichern von Elektronen verwendet wird. Zum Beispiel erstreckt sich eine Wortleitung 424 über NAND-Ketten, die jeweilige Kanalregionen 406, 416, 426 einschließen. Abschnitte der Wortleitung stellen Steuer-Gates 402, 412, 422 bereit. Unterhalb der Wortleitung befinden sich eine IPD-Schicht 428, die Charge-Trapping-Schichten 404, 414, 421, die Polysiliziumschichten 405, 415, 425 und die Tunnelschichten 409, 407, 408. Jede Charge-Trapping-Schicht 404, 414, 421 erstreckt sich kontinuierlich in einer jeweiligen NAND-Kette. Die flache Konfiguration des Steuer-Gates kann dünner gemacht werden als ein Floating-Gate. Außerdem können die Speicherzellen näher beieinander platziert werden.
4B veranschaulicht einen Querschnitt der Struktur von 4A entlang des Kontaktleitungsverbinders 429. Die NAND-Kette 430 schließt einen SGS-Transistor 431, beispielhafte Speicherzellen 400, 433, ... 435 und einen SGD-Transistor 436 ein. Durchgänge in der IPD-Schicht 428 in den SGS- und SGD-Transistoren 431, 436 ermöglichen die Kommunikation zwischen den Steuer-Gate-Schichten 402 und den Floating-Gate-Schichten. Die Steuer-Gate-402-Schichten und Floating-Gate-Schichten können aus Polysilizium bestehen, und die Tunneloxidschicht kann beispielsweise aus Siliziumoxid bestehen. Die IPD-Schicht 428 kann ein Stapel aus Nitriden (N) und Oxiden (O) sein, wie beispielsweise in einer N-O-N-O-N-Konfiguration.
Die NAND-Kette kann auf einem Substrat gebildet werden, das eine p-Typ-Substratregion 455, einen n-Typ-Well 456 und einen p-Typ-Well 457 aufweist. N-Typ Source-/Drain-Diffusionsregionen sd1, sd2, sd3, sd4, sd5, sd6 und sd7 werden in dem p-Typ-Well gebildet. Eine Kanalspannung, Vch, kann direkt an die Kanalregion des Substrats angelegt werden.
5 veranschaulicht ein beispielhaftes Blockdiagramm des Erfassungsblocks SB1 von 1. In einem Ansatz weist ein Erfassungsblock mehrere Erfassungsschaltungen auf. Jeder Erfassungsschaltung sind Datenhaltespeicher zugeordnet. Die Erfassungsschaltungen 550a, 551a, 552a und 553a sind zum Beispiel den Datenhaltespeicher 550b, 551b, 552b bzw. 553b zugeordnet. Bei einem Ansatz können unterschiedliche Untergruppen von Bitleitungen unter Verwendung unterschiedlicher jeweiliger Erfassungsblöcke abgetastet werden. Dies ermöglicht, dass die Prozessorlast, die zu den Erfassungsschaltungen gehört, durch einen jeweiligen Prozessor in jedem Erfassungsblock aufgeteilt und gehandhabt wird. Die Erfassungsschaltungssteuerung 560 in SB1 kann zum Beispiel mit dem Satz der Erfassungsschaltungen und Haltespeicher kommunizieren. Die Erfassungsschaltungssteuerung 560 kann eine Vorladeschaltung 561 einschließen, die jeder Erfassungsschaltung eine Spannung zur Einstellung einer Vorladespannung bereitstellt. Bei einem möglichen Ansatz wird die Spannung jeder Erfassungsschaltung unabhängig bereitgestellt, z. B. über den Datenbus und einen lokalen Bus. Bei einem anderen möglichen Ansatz wird jeder Erfassungsschaltung gleichzeitig eine gemeinsame Spannung bereitgestellt. Die Erfassungsschaltungssteuerung 560 kann auch eine Vorladeschaltung 561, einen Speicher 562 und einen Prozessor 563 einschließen. Der Speicher 562 kann Codes speichern, die vom Prozessor ausgeführt werden können, um die hierin beschriebenen Funktionen auszuführen. Diese Funktionen können das Lesen der Haltespeicher 550b, 551b, 552b, 553b, die den Erfassungsschaltungen 550a, 551a, 552a, 553a zugeordnet sind, das Setzen von Bitwerten in den Haltespeicher und das Bereitstellen von Spannungen zum Einstellen von Vorladepegeln in den Erfassungsknoten der Erfassungsschaltungen 550a, 551a, 552a, 553a einschließen. Weitere Beispieldetails zur Steuerung der Erfassungsschaltung 560 und zu den Erfassungsschaltungen 550a, 551a, 552a, 553a werden nachfolgend bereitgestellt.
In einigen Ausführungsformen kann eine Speicherzelle ein Flag-Register einschließen, das einen Satz von Haltespeichern zum Speichern von Flag-Bits einschließt. In einigen Ausführungsformen kann eine Menge von Flag-Registern einer Menge von Datenzuständen entsprechen. In einigen Ausführungsformen können ein oder mehrere Flag-Register zur Steuerung eines Typs der Verifizierungstechnik bei der Verifizierung von Speicherzellen verwendet werden. In einigen Ausführungsformen kann die Ausgabe eines Flag-Bits die zugehörige Logik der Vorrichtung, z. B. die Adressdecodierungsschaltlogik, so modifizieren, dass ein bestimmter Block von Zellen ausgewählt wird. Ein Massenbetrieb (z. B. ein Löschvorgang usw.) kann unter Verwendung der im Flag-Register gesetzten Flags oder einer Kombination des Flag-Registers mit dem Adressregister, wie bei der impliziten Adressierung, oder alternativ durch direkte Adressierung mit dem Adressregister allein durchgeführt werden.
6A ist eine perspektivische Ansicht eines Satzes von Blöcken 600 in einer beispielhaften dreidimensionalen Konfiguration des Speicherarrays 126 von 1. Auf dem Substrat befinden sich beispielhafte Blöcke BLK0, BLK1, BLK2, BLK3 von Speicherzellen (Speicherelementen) und ein Peripheriebereich 604 mit Schaltlogik zur Verwendung durch die Blöcke BLK0, BLK1, BLK2, BLK3. Zum Beispiel können die Schaltungen die Spannungstreiber 605 einschließen, die mit Steuer-Gate-Schichten der Blöcke BLK0, BLK1, BLK2, BLK3 verbunden werden können. Bei einem Ansatz werden Steuer-Gate-Schichten auf einer gemeinsamen Höhe in den Blöcken BLK0, BLK1, BLK2, BLK3 gemeinsam angesteuert. Das Substrat 601 kann auch Schaltlogik unter den Blöcken BLK0, BLK1, BLK2, BLK3 zusammen mit einer oder mehreren unteren Metallschichten tragen, welche in Leiterbahnen strukturiert sind, um Signale der Schaltlogik zu übertragen. Die Blöcke BLK0, BLK1, BLK2, BLK3 sind in einer Zwischenregion 602 der Speichervorrichtung ausgebildet. In einer oberen Region 603 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in Leiterbahnen strukturiert, um Signale der Schaltlogik zu führen. Jeder Block BLK0, BLK1, BLK2, BLK3 weist einen gestapelten Speicherzellenbereich auf, wobei abwechselnde Ebenen des Stapels Wortleitungen darstellen. In einem möglichen Ansatz hat jeder Block BLK0, BLK1, BLK2, BLK3 gegenüberliegende abgestufte Seiten, von denen sich vertikale Kontakte nach oben zu einer oberen Metallschicht erstrecken, um Verbindungen zu Leiterbahnen herzustellen. Während vier Blöcke BLK0, BLK1, BLK2, BLK3 beispielhaft veranschaulicht sind, können zwei oder mehr Blöcke verwendet werden, die sich in x- und/oder y-Richtung erstrecken.
Bei einem möglichen Ansatz stellt die Länge der Ebene in x-Richtung eine Richtung dar, in der sich Signalpfade zu Wortleitungen in der einen oder den mehreren oberen Metallschichten erstrecken (eine Wortleitungs- oder SGD-Leitungsrichtung), und die Breite der Ebene in y-Richtung stellt eine Richtung dar, in der sich Signalpfade zu Bitleitungen in der einen oder den mehreren oberen Metallschichten (eine Bitleitungsrichtung) erstrecken. Die z-Richtung stellt eine Höhe der Speichervorrichtung dar.
6B veranschaulicht einen beispielhaften Querschnitt eines Abschnitts von einem der Blöcke BLK0, BLK1, BLK2, BLK3 aus 6A. Der Block weist einen Stapel 610 aus abwechselnd leitenden und dielektrischen Schichten auf. In diesem Beispiel weisen die leitfähigen Schichten zwei SGD-Schichten, zwei SGS-Schichten und vier Dummy-Wortleitungsschichten DWLD0, DWLD1, DWLS0 und DWLS1, zusätzlich zu den Datenwortleitungsschichten (Wortleitungen) WLL0-WLL10 auf. Die dielektrischen Schichten werden als DL0 bis DL19 bezeichnet. Ferner sind Regionen des Stapels 610 veranschaulicht, welche die NAND-Ketten NS1 und NS2 aufweisen. Jede NAND-Kette umfasst ein Speicherloch 618, 619, das mit Materialien gefüllt ist, die benachbart zu den Wortzeilen Speicherzellen bilden. Eine Region 622 des Stapels 610 ist in 6D ausführlicher gezeigt und wird nachstehend detaillierter erörtert.
Der 610-Stapel schließt ein Substrat 611, eine Isolierschicht 612 auf dem Substrat 611 und einen Abschnitt einer Sourceleitung SL ein. NS1 hat ein Source-Ende 613 an einer Unterseite 614 des Stapels und ein Drain-Ende 615 an einer Oberseite 616 des Stapels 610. Kontaktleitungsverbinder (z. B. Schlitze, wie metallgefüllte Schlitze) 617, 620 können periodisch über den Stapel 610 als Verbindungen bereitgestellt werden, die sich durch den Stapel 610 erstrecken, wie zur Verbindung der Source-Leitung mit einer bestimmten Kontaktleitung oberhalb des Stapels 610. Die Kontaktleitungsverbinder 617, 620 können bei der Bildung der Wortleitungen verwendet und anschließend mit Metall gefüllt werden. Ein Abschnitt einer Bitleitung BL0 ist ebenfalls veranschaulicht. Eine leitfähige Durchkontaktierung 621 verbindet das Drain-Ende 615 mit BL0.
6C veranschaulicht eine grafische Darstellung des Speicherlochdurchmessers im Stapel von 6B. Die vertikale Achse ist auf den Stapel von 6B ausgerichtet und veranschaulicht eine Breite (wMH), z. B. den Durchmesser der Speicherlöcher 618 und 619. Die Wortleitungsschichten WLL0-WLL10 von 6A werden als Beispiel wiederholt und befinden sich auf den jeweiligen Höhen z0-z10 im Stapel. In einer solchen Speichervorrichtung weisen die Speicherlöcher, die durch den Stapel geätzt werden, ein sehr hohes Seitenverhältnis auf. Zum Beispiel ist ein Verhältnis der Tiefe zum Durchmesser von etwa 25 bis 30 üblich. Die Speicherlöcher können einen kreisförmigen Querschnitt aufweisen. Aufgrund des Ätzprozesses kann die Speicherlochbreite über die Länge des Lochs variieren. Üblicherweise wird der Durchmesser von oben nach unten in dem Speicherloch immer kleiner. Das heißt, die Speicherlöcher verjüngen sich, wobei sie sich am Boden des Stapels verengen. In einigen Fällen kommt es zu einer leichten Verengung am oberen Ende des Lochs in der Nähe des Auswahlgates, sodass der Durchmesser etwas breiter wird, bevor er vom oberen Ende zum unteren Ende des Speicherlochs hin immer kleiner wird.
Aufgrund der ungleichmäßigen Breite des Speicherlochs kann die Programmiergeschwindigkeit, einschließlich der Programmflanke und der Löschgeschwindigkeit der Speicherzellen in Abhängigkeit von ihrer Position entlang des Speicherlochs variieren, z. B. in Abhängigkeit von ihrer Höhe im Stapel. Bei einem kleineren Durchmesser des Speicherlochs ist das elektrische Feld über dem Tunneloxid relativ stärker, sodass die Programmier- und Löschgeschwindigkeit relativ höher ist. Ein Ansatz besteht darin, Gruppen von benachbarten Wortleitungen zu definieren, für die der Speicherlochdurchmesser ähnlich ist, z. B. innerhalb eines definierten Durchmesserbereichs, und ein optimiertes Verifizierungsschema für jede Wortleitung in einer Gruppe anzuwenden. Verschiedene Gruppen können unterschiedlich optimierte Verifizierungsschemata aufweisen.
6D veranschaulicht eine Nahaufnahme der Region 622 des Stapels 610 von 6B. Speicherzellen sind an den verschiedenen Ebenen des Stapels an dem Schnittpunkt einer Wortleitungsschicht und eines Speicherlochs ausgebildet. In diesem Beispiel sind die SGD-Transistoren 680, 681 über den Dummy-Speicherzellen 682, 683 und eine Datenspeicherzelle MC bereitgestellt. Eine Reihe von Schichten kann entlang der Seitenwand (SW) des Speicherlochs 630 und/oder innerhalb jeder Wortleitungsschicht, z. B. unter Verwendung von Atomschichtabscheidung, abgeschieden werden. Beispielsweise kann jede Säule (z. B. die Säule, die durch die Materialien innerhalb eines Speicherlochs 630 gebildet wird) eine Charge-Trapping-Schicht oder einen Charge-Trapping-Film 663 wie SiN oder ein anderes Nitrid, eine Tunnelschicht 664, einen Polysiliziumkörper oder Kanal 665 und einen dielektrischen Kern 666 einschließen. Eine Wortleitungsschicht kann ein sperrendes Oxid-/Block-High-k-Material 660, eine Metallbarriere 661 und ein leitendes Metall 662 wie Wolfram als Steuer-Gate einschließen. Es werden zum Beispiel die Steuer-Gates 690, 691, 692, 693 und 694 bereitgestellt. In diesem Beispiel werden alle Schichten mit Ausnahme des Metalls in dem Speicherloch 630 bereitgestellt. In anderen Ansätzen können einige der Schichten in der Steuer-Gate-Schicht sein. Zusätzliche Säulen sind gleichermaßen in den verschiedenen Speicherlöchern ausgebildet. Eine Säule kann eine säulenförmige aktive Fläche (AA) einer NAND-Kette bilden.
Wenn eine Speicherzelle MC programmiert wird, werden Elektronen in einem Abschnitt der Charge-Trapping-Schicht 663 gespeichert, welcher der Speicherzelle MC zugeordnet ist. Diese Elektronen werden in die Charge-Trapping-Schicht 663 aus dem Kanal 665 und durch die Tunnelschicht 664 gezogen. Die Vth einer Speicherzelle MC wird proportional zu der Menge der gespeicherten Ladung erhöht. Während eines Löschvorgangs kehren die Elektronen in den Kanal 665 zurück.
Jedes der Speicherlöcher 630 kann mit einer Vielzahl von ringförmigen Schichten gefüllt sein, die eine Blockieroxidschicht, eine Charge-Trapping-Schicht 663, eine Tunnelschicht 664 und eine Kanalschicht 665 aufweisen. Eine Kernregion jedes der Speicherlöcher 630 ist mit einem Körpermaterial gefüllt, und die Vielzahl von ringförmigen Schichten befindet sich zwischen der Kernregion und der Wortleitung in jedem der Speicherlöcher 630.
Die NAND-Kette kann mit einem Floating-Body-Kanal 665 betrachtet werden, da die Länge des Kanals 665 nicht auf einem Substrat ausgebildet ist. Weiterhin wird die NAND-Kette durch eine Vielzahl von Wortleitungsschichten bereitgestellt, die übereinander in einem Stapel angeordnet und durch dielektrische Schichten voneinander getrennt sind.
7A zeigt eine schematische Draufsicht eines Speicherarrays 700 mit mehreren Speicherlöchern 722, die wie hierin beschrieben vertikale Speicherzellenstränge sein können, und mehreren Dummy-Löchern 705, die keine vollständige Speicherstruktur benötigen. Eine flache Grabenätzung oder ein flaches Ätzmerkmal (SHE) 710 erstreckt sich durch eine Vielzahl von Wortleitungen (z. B. fünf), aber nicht vollständig durch den Chip, um benachbarte Ketten elektrisch voneinander zu isolieren. Der SHE erstreckt sich direkt durch eine Gruppe ausgerichteter Dummy-Löcher 705, wodurch verhindert wird, dass diese Dummy-Löcher 705 Daten speichern oder anderweitig funktionsfähige Speicherzellen sind.
Bezug nehmend nun auf 8A und 8B gibt es keine Dummy-Löcher. Anders als bei der Speicherstruktur 700 von 7A und 7B befindet sich der SHE 810 in einer Lücke zwischen zwei benachbarten Reihen von Speicherzellen 825 und überlappt mit Speicherlöchern 825, wodurch ein Arbeitsstrang erzeugt wird, der einen Graben aufweist, der in eine Seite mindestens des oberen SGD-Schalters des Arbeitsspeicherstrangs geätzt ist, hier als Speicherlöcher 825 gezeigt. Diese Konfiguration verbessert die Ausbeute und die Speicherdichte wesentlich, da alle Speicherlöcher 822, 825 funktionsfähig sind, d. h. weniger Speicherlöcher verschwendet werden.
Im Gegensatz zu den vollständig kreisförmigen Speicherlöchern 822 haben die Speicherlöcher 825 und die SGD-Schalter, die teilweise von dem SHE 810 geschnitten werden, eine halbkreisförmige Form, die entweder ein Halbkreis oder mehr oder weniger als ein Halbkreis sein kann. In einigen Fällen können die Speicherlöcher 825 und SGD-Schalter weniger als Halbkreise auf einer Seite des SHE 810 und mehr als Halbkreise auf der anderen Seite des SHE 810 sein.
Die Speicherlöcher 822, 825 sind mit mehreren Bitleitungen 830 (in 8A als Bitleitungen 0-7 bezeichnet) verbunden. Zur einfacheren Veranschaulichung wurden nur acht Bitleitungen 830 gezeigt. Die Bitleitungen 830 erstrecken sich über die Speicherlöcher hinweg und sind über Verbindungspunkte mit ausgewählten Speicherlöchern verbunden. Die Speicherlöcher in jedem Strangbereich sind außerdem an einem Ende mit einem SGD-Schalter und am anderen Ende mit einem SGS-Schalter verbunden.
Wie vorstehend erörtert, kann der SHE-Graben 810 in einen Abschnitt des SGD-Schalters des Drain-seitigen Auswahl-Gates geätzt werden. Idealerweise wird der SHE-Schnitt oder -Graben 810 nur bis zur Drain-seitigen Auswahl-Gate-SGD-Schicht (d. h. SGD1 in 6D) benötigt. Aufgrund der Prozess-(Ätz)-Variation kann es jedoch äußerst schwierig sein, konsequent und präzise bis zu der Drain-seitigen Auswahl-Gate-SGD-Schicht zu schneiden; einige Chips werden bis zu einer ersten Dummy-Wortleitung oder Schicht DD0 (d. h. DWLD0 in 6D) geschnitten und einige sogar bis zu einer zweiten Dummy-Wortleitung oder -Schicht DD1 (d. h. DWLD1 in 6D) geschnitten. Da die Dummy-Wortleitung oder -schicht (z. B. DD0) geschnitten ist, werden halbkreisförmige Zellen in der Dummy-Wortleitungsschicht anfälliger für Löschstörungen. Aufgrund eines Geometrieeffekts ist die Löcherinjektion in der Nähe der Ecke von Teilzellen stärker.
9 zeigt Abschnitte der Charge-Trapping-Schicht 663 in der Nähe des Drain-seitigen Auswahl-Gates SGD und der Dummy-Wortleitung DD0. Insbesondere die Region (1) zeigt den Abschnitt der Charge-Trapping-Schicht 663 nach der Relaxation oder einem -Zeitraum und es besteht ein elektrisches Feld zwischen dem Drain-seitigen Auswahl-Gate SGD und der Dummy-Wortleitung DD0 in der Charge-Trapping-Schicht 663. Wie gezeigt, werden während des Datenwortleitungszyklus durch schwache Löschvorspannung auf der Dummy-Wortleitungsschicht (z. B. DD0) mehr Löcher (dunklere schraffierte Kreise in 9) in halbkreisförmigen Dummy-Speicherzellen (d. h. Halbkreis-DD0) eingeführt. Diese Löcher können in Richtung des Halbkreis-Drain-seitigen Auswahl-Gates SGD migrieren und zu einem Downshift-Problem beim Drain-seitigen Auswahl-Gate SGD führen (in Kombination mit den Elektronen in der Nähe des Drain-seitigen Auswahl-Gates SGD in der Charge-Trapping-Schicht 663, als hellere schraffierte Kreise gezeigt), wie in Region (2) von 9 gezeigt. Wenn das Downshift des Drain-seitigen Auswahl-Gates SGD zu groß ist, kann dies zu Problemen beim Programmieren in einem nachfolgenden Programmierereignis führen. Dann werden, wie in Region (3) von 9 gezeigt, während eines Löschvorgangs mehr Löcher in die Dummy-Wortleitung DD0 getunnelt. 10 zeigt einen beispielhaften SHE-Schnitt 810, der sich bis zur Drain-seitigen Auswahl-Gate-SGD-Schicht (z. B. SGD1-Schicht von 6D) auf dem äußersten linken Abschnitt von 10 und der Dummy-Wortleitung DD0-Schicht auf dem äußersten rechten Abschnitt von 10 (z. B. DWLD0-Schicht von 6D) erstreckt. Wie gezeigt, erstreckt sich der SHE-Schnitt 810 bis zur Dummy-Wortleitung DD0 und führt zu Halbkreis-Drain-seitigem Auswahl-Gate SGD und halbkreisförmigen DD0-Zellen in der Reihe von Speicherlöchern, die als Reihe Nr. 4 angegeben sind, während das Drain-seitige Auswahl-Gate SGD und DD0-Zellen in anderen Reihen Nr. 1/2/3 unter der Reihe Nr. 4 in 10 (als Reihe Nr. 3 markiert) Vollkreis-Zellen sind. 11 zeigt Schwellenspannungs-Vt-Verteilungen für Speicherzellen, die den Dummy-Wortleitungen zugeordnet sind, und für die Drain-seitigen Auswahl-Gate-SGD-Transistoren nach einem Löschvorgang. Wie gezeigt, wird Downshift bei Speicherzellen beobachtet, die der Dummy-Wortleitung DD0 für halbkreisförmige Zellen zugeordnet sind, in denen sich der SHE-Schnitt 810 zur Schicht der Dummy-Wortleitung DD0 erstreckt (als Reihe Nr. 4 in 10 und 11 angegeben), im Vergleich zu Speicherzellen, die der Dummy-Wortleitung DD0 für Vollkreis-Zellen zugeordnet sind, in denen sich der SHE-Schnitt 810 nicht auswirkt (als Reihe Nr. 1/2/3 in 10 und 11 angegeben).
Folglich ist hierin eine Speichereinrichtung (z. B. Speichereinrichtung 100 von 1A) beschrieben, die Speicherzellen (z. B. die Datenspeicherzelle MC und die Dummy-Speicherzellen 682, 683 von 6D) einschließt, die mit einer Vielzahl von Wortleitungen verbunden sind, die mindestens eine Dummy-Wortleitung (z. B. DWLD0 von 6D) und eine Vielzahl von Datenwortleitungen (z. B. Datenwortleitungsschichten (Wortleitungen) WLL0-WLL10 von 6B oder WLL10 von 6D) einschließen. Die Speicherzellen sind in einer oder mehreren Ketten (z. B. NAND-Ketten NS1 und NS2 von 6B) angeordnet und dazu eingerichtet, eine Schwellenspannung Vt oder Vth zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht. Die Einrichtung schließt auch eine Steuerschaltung oder ein -mittel ein (z. B. eines oder eine beliebige Kombination von der Steuerschaltung 110, den Decodierern 114/132, dem Leistungssteuermodul 116, den Erfassungsblöcken SBb, SB2, ..., SBp, den Lese-/Schreibschaltungen 128, der Steuerung 122 von 1A, der Steuerschaltung 150 von 1B und/oder der Erfassungsschaltungssteuerung 560 von 5 und so weiter), die mit der Vielzahl von Wortleitungen und der einen oder den mehreren Ketten gekoppelt sind. Das Steuermittel ist dazu eingerichtet, diejenigen der Speicherzellen zu identifizieren, die mit der mindestens einen Dummy-Wortleitung DD0 verbunden sind (z. B. Dummy-Speicherzellen 682, 683 von 6D), wobei die Schwellenspannung Vt unter einem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect nach einem Löschvorgang liegt. Mit anderen Worten erkennt unmittelbar nach dem Löschen das Steuermittel „low“ Schwellenspannung-Vt-Bits in halbkreisförmigen Speicherzellen der Dummy-Wortleitungen DD0 (d. h. bei oder unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect). Das Steuermittel ist auch dazu eingerichtet, selektiv mindestens einen Programmierimpuls einer Wartungsprogrammspannung VPGM (z. B. 13 a.u.) an die mindestens eine Dummy-Wortleitung anzulegen, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, zu programmieren. Somit werden die „low“ Schwellenspannungs-Vt-Bits in halbkreisförmigen Dummy-Wortleitungs-DDO-Speicherzellen selektiv programmiert. Die sich ergebende höhere Speicherzellen-Schwellenspannung Vt der Halbkreis-Dummy-Wortleitungs-SC-DDO (durch eine schwächere Löschvorspannung) kann das Downshift-Problem des SC-SGD vermindern.
Der mindestens eine Programmierimpuls der Wartungsprogrammspannung VPGM an die mindestens eine Dummy-Wortleitung kann ein einzelner Impuls mit einer vordefinierten Wartungsprogrammspannung VPGM sein. Zusätzlich kann der einzelne Programmierimpuls ohne Verifizierungsvorgang verwendet werden. Gemäß einem Aspekt kann die vordefinierte Wartungsprogrammspannung VPGM eine typische Durchlassspannung VPASS (z. B. 7 a.u.) plus ungefähr 3 Volt (d. h. VPASS + 3 V) sein, wobei die Durchlassspannung VPASS eine reguläre Durchlassvorspannung auf der mindestens einen Dummy-Wortleitung DD0 während eines Programmiervorgangs der Datenwortleitungen ist. Ein solcher einzelner Programmierimpuls hat einen vernachlässigbaren Leistungs-Overhead (1-Impuls ohne Verifizierung kann in etwa 60 a.u. abgeschlossen werden).
Alternativ schließt gemäß einem Aspekt der mindestens eine Programmierimpuls eine Vielzahl von Programmierimpulsen ein. Somit ist das Steuermittel weiterhin dazu eingerichtet, nacheinander einen der Vielzahl von Programmierimpulsen der Wartungsprogrammspannung VPGM an die mindestens eine Dummy-Wortleitung anzulegen, um diejenigen der Speicherzellen zu programmieren, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Das Steuermittel legt als Nächstes den vorgegebenen Erkennungsspannungsschwellenwert Vth_detect an die mindestens eine Dummy-Wortleitung an und bestimmt, ob bei den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung Vt über dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Das Steuermittel setzt das Anlegen eines der Vielzahl von Programmierimpulsen der Wartungsprogrammspannung VPGM und Anlegen des vorgegebenen Erkennungsspannungsschwellenwerts Vth_detect fort, bis die Speicherzellen die Schwellenspannung Vt aufweisen, die gleich oder größer als der vorgegebene Erkennungsspannungsschwellenwert Vth_detect ist. Somit beendet das Steuermittel das Anlegen des einen der Vielzahl von Programmierimpulsen und das Anlegen des vorgegebenen Erkennungsspannungsschwellenwerts Vth_detect an die mindestens eine Dummy-Wortleitung als Reaktion darauf, dass alle derjenigen der mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen eine Schwellenspannung Vt aufweisen, die über dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Somit führt das Steuermittel einen Impuls durch das Impulsprogramm der Halbkreis-Dummy-Wortleitung DD0 mit Verifizierung aus. Infolgedessen wird die Schwellenspannung Vt der Speicherzellen, die der Dummy-Wortleitung DD0 zugeordnet sind, genauer gesteuert, mit einem größeren Leistungs-Overhead (z. B. 2-Impuls-120 a.u. oder 3-Impuls -180 a.u.).
Vor dem Identifizieren einer der Speicherzellen, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt unter einem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, ist das Steuermittel dazu eingerichtet, eine Löschspannung VERA an jeden der ein oder mehreren Ketten (d. h. an den Kanal) anzulegen, während gleichzeitig die Vielzahl von Datenwortleitungen geerdet wird. Zusätzlich legt das Steuermittel eine Dummy-Löschspannung (z. B. VERA - 10 a.u.) an die mindestens eine Dummy-Wortleitung an, um das Löschen der Speicherzellen, die der Vielzahl von Datenwortleitungen entsprechen, während des Löschvorgangs als Reaktion auf das Empfangen eines Löschbefehls zu unterstützen. Das Steuermittel legt zusätzlich eine Löschverifizierungsspannung an die Vielzahl von Datenwortleitungen an und bestimmt, ob die Speicherzellen, die mit der Vielzahl von Datenwortleitungen verbunden sind, eine Schwellenspannung Vt aufweisen, die kleiner oder gleich der Löschverifizierungsspannung ist.
Wie vorstehend erörtert und unter Rückverweis auf 6B und 6D erstrecken sich die Vielzahl von Wortleitungen und eine Vielzahl von dielektrischen Schichten (z. B. DL0-DL19 von 6B) horizontal und überlagern einander abwechselnd in einem Stapel (z. B. Stapel 610 von 6B). Die Speicherzellen weisen ringförmige Schichten auf, einschließlich einer Blockieroxidschicht und einer Charge-Trapping-Schicht 663, die sich vertikal durch den Stapel erstreckt. Die Blockieroxidschicht trennt die Charge-Trapping-Schicht 663 von der jeweiligen Vielzahl von Wortleitungen, um Ladungen in der Charge-Trapping-Schicht 663 zu blockieren, sodass sie nicht jede der Vielzahl von Wortleitungen erreichen. Die Speicherzellen sind zwischen mindestens einem Drain-seitigen Auswahl-Gate-Transistor (z. B. den SGD-Transistoren 680, 681 von 6D) auf einer Drain-Seite der einen oder mehreren Ketten und mindestens einem Source-seitigen Auswahl-Gate-Transistor (z. B. SGS-Transistoren, die durch SGS1- und SGS0-Schichten von 6B gebildet werden) auf einer Source-Seite der einen oder mehreren Ketten in Reihe geschaltet. Der mindestens eine Drain-seitige Auswahl-Gate-Transistor ist mit einer von einer Vielzahl von Bitleitungen verbunden und der mindestens eine Source-seitige Auswahl-Gate-Transistor ist mit einer Source-Leitung verbunden. Wie hierin beschrieben, ist das Steuermittel weiterhin dazu eingerichtet, Löcher zu neutralisieren, die sich in der Charge-Trapping-Schicht 663 neben der mindestens einen Dummy-Wortleitung ansammeln, bevor die Löcher entlang der Charge-Trapping-Schicht 663 in Richtung des mindestens einen Drain-seitigen Auswahl-Gate-Transistors migrieren.
12 zeigt Abschnitte der Charge-Trapping-Schicht 663 in der Nähe des Drain-seitigen Auswahl-Gates SGD und der Dummy-Wortleitung DD0. Ähnlich wie in 9 führt ein Löschvorgang mehr Löcher in der Nähe der Halbkreis-Dummy-Wortleitung DD0 ein, wie in der Region (3) gezeigt (dunklere schraffierte Kreise in 9). Anstelle des Migrierens dieser Löcher zum Halbkreis-Drain-seitigen Auswahl-Gate SGD, was zum Downshift-Problem beim Drain-seitigen Auswahl-Gate SGD führt, werden die Löcher durch Elektronenkompensation kompensiert oder neutralisiert (die Elektronen in der Charge-Trapping-Schicht 663, die als hellere schattierte Kreise gezeigt werden) (d. h. selektives Anlegen des mindestens einen Programmierimpulses der Wartungsprogrammspannung VPGM an die mindestens eine Dummy-Wortleitung, um diejenigen der Speicherzellen zu programmieren, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt), wie in Region (4) von 12 gezeigt. Somit wird es nach dem Zeitraum oder der Relaxation nicht möglich sein, dass Löcher mit den Elektronen in der Charge-Trapping-Schicht 663 in der Nähe des Halbkreis-Drain-seitigen Auswahl-Gates SGD kombiniert werden, wie in den Regionen (1) und (2) von 12 gezeigt. 13 zeigt Schwellenspannungs-Vt-Verteilungen für Speicherzellen, die den Dummy-Wortleitungen zugeordnet sind, und für die Drain-seitigen Auswahl-Gate-SGD-Transistoren nach einem Löschvorgang unter Verwendung der hierin beschriebenen Elektronenkompensation. Daher wird, wie in 13 gezeigt, ein Downshift für Speicherzellen minimiert, die DD0 für halbkreisförmige Zellen zugeordnet sind, wobei sich der SHE-Schnitt 810 zur DD0-Schicht erstreckt (in 10 und 13 als Reihe Nr. 4 angegeben), im Vergleich zu Speicherzellen, die DD0 für Vollkreis-Zellen zugeordnet sind, in denen der SHE-Schnitt 810 keine Rolle spielt (als Reihe Nr. 1/2/3 in 10 und 13 angegeben).
14 und 15 zeigen Spannungen auf einer ersten Dummy-Wortleitung, auf Bitleitungen, einem Drain-seitigem Auswahl-Gate SGD, anderen Dummy-Wortleitungen und Datenwortleitungen und einem Source-seitigen Auswahl-Gate SGS während eines Erkennungszeitraums 900 und eines Neutralisationszeitraums 902. Das Steuermittel ist weiterhin dazu eingerichtet, während des Erkennungszeitraums 900 eine Bitleitungs-Erkennungsspannung VBL (z. B. 0,3 a.u.), die kleiner als eine Sperrspannung VDDSA (z. B. 2 a.u.) ist, an nicht ausgewählte der Vielzahl von Bitleitungen anzulegen, die denjenigen der mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect (z. B. 0,5 a.u.) liegt, und an die ausgewählten der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Das Steuermittel legt auch eine Steuergatespannung VSG (z. B. 6 a.u.) an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors an, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, um die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors einzuschalten, während etwa null Volt auf nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors angelegt wird, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, um die nicht ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors während des Erkennungszeitraums 900 auszuschalten. Zusätzlich ist während des Erkennungszeitraums 900 das Steuermittel dazu eingerichtet, eine Lesespannung VREAD (z. B. 7 a.u.) an die mindestens eine Dummy-Wortleitung anzulegen, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Weiterhin ist das Steuermittel dazu eingerichtet, den vorgegebenen Erkennungsspannungsschwellenwert Vth_detect an die mindestens eine Dummy-Wortleitung anzulegen und zu bestimmen, ob diejenigen der Speicherzellen, die mit der mindestens einen Dummy-Wortleitung verbunden sind, eine Schwellenspannung Vt aufweisen, die während des Erkennungszeitraums 900 über dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Auch während des Erkennungszeitraums 900 ist das Steuermittel dazu eingerichtet, die Steuergatespannung VSG (z. B. 6 a.u.) an den mindestens einen Source-seitigen Auswahl-Gate-Transistor anzulegen, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor einzuschalten.
Weiterhin Bezug nehmend auf 14 und 15 ist das Steuermittel während des Neutralisationszeitraums 902 weiterhin dazu eingerichtet, die Sperrspannung VDDSA (z. B. 2 a.u.) an nicht ausgewählte der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, anzulegen, um das Programmieren zu verhindern. Gleichzeitig erdet (d. h. legt 0 a.u. an) das Steuermittel während des Neutralisationszeitraums 902 auch ausgewählte der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, nach dem Löschvorgang, um das Programmieren zu unterstützen. Gleichzeitig während des Neutralisationszeitraums 902 ist das Steuermittel dazu eingerichtet, den mindestens einen Programmierimpuls der Wartungsprogrammspannung VPGM an die mindestens eine Dummy-Wortleitung anzulegen, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, zu programmieren.
Das Steuermittel ist während des Neutralisationszeitraums 902 weiterhin dazu eingerichtet, eine allgemeine Drain-seitige Spannung VSGD (z. B. 2 a.u.) an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, die den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, anzulegen, um zu ermöglichen, dass die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors während des Anlegens von ungefähr null Volt an nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, die denjenigen der mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, leiten, um zu verhindern, dass die nicht ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors leiten. Das Steuermittel legt auch eine Durchlassspannung VPASS (z. B. 7 a.u.) an die mindestens eine Dummy-Wortleitung an, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt während des Neutralisationszeitraums 902 nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Während des Neutralisationszeitraums 902 ist das Steuermittel dazu eingerichtet, ungefähr null Volt (z. B. VSS von 0 a.u.) an den mindestens einen Source-seitigen Auswahl-Gate-Transistor anzulegen, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor auszuschalten.
Unter Bezugnahme auf 16 wird nun auch ein Verfahren zum Betrieb einer Speichereinrichtung bereitgestellt. Wie vorstehend erörtert, schließt die Speichereinrichtung (z. B. die Speichervorrichtung 100 von 1A) Speicherzellen (z. B. die Datenspeicherzelle MC und Dummy-Speicherzellen 682, 683 von 6D) ein, die mit einer von einer Vielzahl von Wortleitungen verbunden sind, die mindestens eine Dummy-Wortleitung und eine Vielzahl von Datenwortleitungen (z. B. die Datenwortleitungsschichten (Wortleitungen) WLL0-WLL10 von 6B oder WLL10 von 6D) einschließen. Die Speicherzellen sind in einer oder mehreren Ketten (z. B. NAND-Ketten NS1 und NS2 von 6B) angeordnet und dazu eingerichtet, eine Schwellenspannung Vt oder Vth zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht. Die Speichereinrichtung schließt auch eine Steuerschaltung oder ein -mittel ein (z. B. eine oder eine beliebige Kombination von der Steuerschaltung 110, den Decodierern 114/132, dem Leistungssteuermodul 116, den Erfassungsblöcken SBb, SB2, ..., SBp, den Lese-/Schreibschaltungen 128, der Steuerung 122 von 1A, der Steuerschaltung 150 von 1B und/oder der Erfassungsschaltungssteuerung 560 von 5 und so weiter). Das Verfahren schließt den Schritt 1000 des Empfangens eines Löschbefehls ein. Als Nächstes schließt das Verfahren den Schritt 1002 des Anlegens einer Löschspannung VERA an jede der einen oder mehreren Ketten ein, während gleichzeitig die Vielzahl von Datenwortleitungen geerdet wird und eine Dummy-Löschspannung (z. B. VERA - 10 a.u.) an die mindestens eine Dummy-Wortleitung angelegt wird, um das Löschen der Speicherzellen, die der Vielzahl von Datenwortleitungen entsprechen, während des Löschvorgangs als Reaktion auf das Empfangen eines Löschbefehls zu unterstützen. Das Verfahren fährt fort mit Schritt 1004 des Anlegens einer Löschverifizierungsspannung an die Vielzahl von Datenwortleitungen und Bestimmens, ob die mit der Vielzahl von Datenwortleitungen verbundenen Speicherzellen eine Schwellenspannung Vt aufweisen, die kleiner als die oder gleich der Löschverifizierungsspannung ist.
Wie erörtert, erstrecken sich die Vielzahl von Wortleitungen und die Vielzahl von dielektrischen Schichten horizontal und überlagern einander abwechselnd in dem Stapel. Die Speicherzellen weisen ringförmige Schichten auf, einschließlich der Blockieroxidschicht und der Charge-Trapping-Schicht 663, die sich vertikal durch den Stapel erstreckt. Die Blockieroxidschicht trennt die Charge-Trapping-Schicht 663 von der jeweiligen Vielzahl von Wortleitungen, um Ladungen in der Charge-Trapping-Schicht 663 zu blockieren, sodass sie nicht jede der Vielzahl von Wortleitungen erreichen. Die Speicherzellen sind zwischen mindestens einem Drain-seitigen Auswahl-Gate-Transistor auf einer Drain-Seite der einen oder mehreren Ketten und mindestens einem Source-seitigen Auswahl-Gate-Transistor auf einer Source-Seite der einen oder der mehreren Ketten in Reihe geschaltet. Der mindestens eine Drain-seitige Auswahl-Gate-Transistor ist mit einer von einer Vielzahl von Bitleitungen verbunden und der mindestens eine Source-seitige Auswahl-Gate-Transistor ist mit einer Source-Leitung verbunden. Somit schließt das Verfahren weiterhin den Schritt 1005 des Neutralisierens von Löchern ein, die sich in der Charge-Trapping-Schicht 663 neben der mindestens einen Dummy-Wortleitung ansammeln, bevor die Löcher entlang der Charge-Trapping-Schicht 663 zu den Drain-seitigen Auswahl-Gate-Transistoren migrieren.
Um eine derartige Neutralisation der Löcher durchzuführen, schließt das Verfahren auch den Schritt 1006 des Identifizierens einer der Speicherzellen ein, die mit der mindestens einen Dummy-Wortleitung verbunden sind, wobei die Schwellenspannung Vt nach einem Löschvorgang unter einem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Somit schließt, detaillierter dargestellt, das Steuermittel während eines Erkennungszeitraums 900 einen Schritt ein zum Anlegen einer Bitleitungs-Erkennungsspannung VBL (z. B. 0,3 a.u.), die kleiner als die Sperrspannung VDDSA (z. B. 2 a.u.) ist, an nicht ausgewählte der Vielzahl von Bitleitungen, die denjenigen der mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, und an die ausgewählten der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Auch während des Erkennungszeitraums 900 schließt das Verfahren den Schritt des Anlegens einer Steuergatespannung VSG (z. B. 6 a.u.) an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors ein, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, um die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors einzuschalten, während etwa null Volt auf nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors angelegt wird, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, um die nicht ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors auszuschalten. Außerdem schließt das Verfahren während des Erkennungszeitraums 900 den Schritt des Anlegens einer Lesespannung VREAD (z. B. 7 a.u.) an die mindestens eine Dummy-Wortleitung ein, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Darüber hinaus schließt das Verfahren den Schritt des Anlegens des vorgegebenen Erkennungsspannungsschwellenwerts Vth_detect an die mindestens eine Dummy-Wortleitung und das Bestimmen ein, ob diejenigen der Speicherzellen, die mit der mindestens einen Dummy-Wortleitung verbunden sind, eine Schwellenspannung Vt aufweisen, die während des Erkennungszeitraums 900 über dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Außerdem schließt das Verfahren während des Erkennungszeitraums 900 den Schritt des Anlegens der Steuergatespannung VSG (z. B. 6 a.u.) an den mindestens einen Source-seitigen Auswahl-Gate-Transistor ein, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor einzuschalten.
Das Verfahren schließt auch den Schritt 1008 des selektiven Anlegens mindestens eines Programmierimpulses einer Wartungsprogrammspannung VPGM an die mindestens eine Dummy-Wortleitung ein, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, zu programmieren. Insbesondere schließt das Verfahren während eines Neutralisationszeitraums 902 auch die Schritte des Anlegens einer Sperrspannung VDDSA (z. B. 2 a.u.) an nicht ausgewählte der Vielzahl von Bitleitungen ein, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, um das Programmieren zu verhindern. Das Verfahren schließt zusätzlich den Schritt des Erdens von ausgewählten der Vielzahl von Bitleitungen ein, die denjenigen Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt nach dem Löschvorgang unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, um das Programmieren während eines Neutralisationszeitraums 902 zu unterstützen. Außerdem schließt das Verfahren während des Neutralisationszeitraums 902 das Anlegen des mindestens einen Programmierimpulses der Wartungsprogrammspannung VPGM an die mindestens eine Dummy-Wortleitung ein, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, zu programmieren.
Außerdem schließt das Verfahren während des Neutralisationszeitraums 902 den Schritt des Anlegens einer allgemeinen Drain-seitigen Spannung VSGD (z. B. 2 a.u.) an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors ein, der denjenigen der mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet ist, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, um zu ermöglichen, dass die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors während des Anlegens von ungefähr null Volt an nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, die denjenigen der mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, leiten, um zu verhindern, dass die nicht ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors leiten. Das Verfahren fährt mit dem Schritt des Anlegens einer Durchlassspannung VPASS (z. B. 7 a.u.) an die mindestens eine Dummy-Wortleitung fort, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt während des Neutralisationszeitraums 902 nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Während des Neutralisationszeitraums 902 schließt das Verfahren den Schritt des Anlegens von ungefähr null Volt (z. B. VSS von 0 a.u.) an den mindestens einen Source-seitigen Auswahl-Gate-Transistor ein, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor auszuschalten.
Wiederum kann gemäß einem Aspekt der mindestens eine Programmierimpuls eine Vielzahl von Programmierimpulsen einschließen. Somit schließt das Verfahren gemäß einem Aspekt den Schritt 1010 des sukzessiven Anlegens von einem der Vielzahl von Programmierimpulsen der Wartungsprogrammspannung VPGM an die mindestens eine Dummy-Wortleitung ein, um diejenigen der Speicherzellen zu programmieren, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung Vt unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Als Nächstes, 1012 des Anlegens der vorgegebenen Erkennungsspannungsschwellenwert Vth_detect an die mindestens eine Dummy-Wortleitung und des Bestimmens, ob die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung Vt über dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt. Dann, 1014 des Beendens des Anlegens des einen der Vielzahl von Programmierimpulsen und des Anlegens des vorgegebenen Erkennungsspannungsschwellenwerts Vth_detect an die mindestens eine Dummy-Wortleitung als Reaktion darauf, dass alle derjenigen der mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung Vt aufweisen, die über dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt.
Die Vorteile der hierin offenbarten Speichereinrichtung und des Verfahrens schließen die Kompensation übermäßiger Löcher in der SC-DD0-Region der Charge-Trapping-Schicht 663 unmittelbar nach dem Löschen ein (keine Relaxation für Lochmigration in Richtung SC-SGD). Daher kann das Downshift-Problem des SC-SGD gelöst werden. Da die hierin offenbarte Speichereinrichtung und das Verfahren selektiv „low“ Vt-Bits ohne Berühren von „high“ Vt-Bits programmiert, stellt SGD-Upshift (durch „wechselseitige Störung SGD/DD0“) kein Problem dar.
Zusätzlich wird die Kompensation von übermäßigen Löchern, die durch die hierin offenbarte Speichereinrichtung und das Verfahren erreicht werden, relativ schnell abgeschlossen (z. B. wird nur 60 a.u. Overhead zusätzlich zum Löschvorgang eingeführt, wenn nur ein einziger Programmierimpuls ohne Verifizierung verwendet wird). Ein solcher zusätzlicher Overhead ist vernachlässigbar und führt bei einem Verlust an Löschleistung von nur etwa 1 % zur Bereitstellung eines besseren Schutzes für on-pitch-SGD-Technologie (OPS-Technologie).
Natürlich können Änderungen an dem vorgenommen werden, was hierin beschrieben und veranschaulicht ist, ohne jedoch von dem Schutzumfang abzuweichen, der in den beigefügten Ansprüchen definiert ist. Die vorstehende Beschreibung der Ausführungsformen dient den Zwecken der Veranschaulichung und Beschreibung. Sie soll nicht erschöpfend sein oder die Offenbarung beschränken. Individuelle Elemente oder Merkmale einer speziellen Ausführungsform sind im Allgemeinen nicht auf diese spezielle Ausführungsform beschränkt, sondern gegebenenfalls austauschbar und können in einer ausgewählten Ausführungsform verwendet werden, auch wenn dies nicht speziell gezeigt oder beschrieben wird. Selbige können auch auf vielfältige Weise variiert werden. Solche Variationen sind nicht als Abweichung von der Offenbarung anzusehen, und alle derartigen Modifikationen sollen innerhalb des Schutzumfangs der Offenbarung eingeschlossen sein.

Claims

Speichereinrichtung, aufweisend: Speicherzellen, die mit einer von einer Vielzahl von Wortleitungen verbunden sind, die mindestens eine Dummy-Wortleitung und eine Vielzahl von Datenwortleitungen einschließen und in einer oder mehreren Ketten angeordnet und dazu eingerichtet sind, eine Schwellenspannung zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht; und ein Steuermittel, das mit der Vielzahl von Wortleitungen und der einen oder den mehreren Ketten verbunden und eingerichtet ist zum: Identifizieren einer der Speicherzellen, die mit der mindestens einen Dummy-Wortleitung verbunden sind, wobei die Schwellenspannung unter einem vorgegebenen Erkennungsspannungsschwellenwert nach einem Löschvorgang liegt, und selektiven Anlegen mindestens eines Programmierimpuls einer Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung, um diejenigen der Speicherzellen zu programmieren, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt.
Speichereinrichtung gemäß Anspruch 1, wobei der mindestens eine Programmierimpuls eine Vielzahl von Programmierimpulsen einschließt und das Steuermittel weiterhin dazu eingerichtet ist zum aufeinanderfolgenden: Anlegen eines der Vielzahl von Programmierimpulsen der Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung, um diejenigen der Speicherzellen zu programmieren, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anlegen des vorgegebenen Erkennungsspannungsschwellenwerts an die mindestens eine Dummy-Wortleitung und Bestimmen, ob bei den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung über dem vorgegebenen Erkennungsspannungsschwellenwert liegt; und Beenden des Anlegens des einen der Vielzahl von Programmierimpulsen und Anlegen des vorgegebenen Erkennungsspannungsschwellenwerts an die mindestens eine Dummy-Wortleitung als Reaktion darauf, dass die Schwellenspannung von allen den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen über dem vorgegebenen Erkennungsspannungsschwellenwert liegt.
Speichereinrichtung nach Anspruch 1, wobei das Steuermittel weiterhin eingerichtet ist zum: Anlegen einer Löschspannung an jede der einen oder mehreren Ketten, während gleichzeitig die Vielzahl von Datenwortleitungen geerdet wird und eine Dummy-Löschspannung an die mindestens eine Dummy-Wortleitung angelegt wird, um das Löschen der Speicherzellen, die der Vielzahl von Datenwortleitungen während des Löschvorgangs entsprechen, als Reaktion auf das Empfangen eines Löschbefehls zu unterstützen; und Anlegen einer Löschverifizierungsspannung an die Vielzahl von Datenwortleitungen und Bestimmen, ob die Speicherzellen, die mit der Vielzahl von Datenwortleitungen verbunden sind, die Schwellenspannung aufweisen, die kleiner als die oder gleich der Löschverifizierungsspannung ist.
Speichereinrichtung gemäß Anspruch 1, wobei sich die Vielzahl von Wortleitungen und eine Vielzahl von dielektrischen Schichten horizontal erstrecken und in einem Stapel einander abwechselnd überlagern, wobei die Speicherzellen ringförmige Schichten einschließen, die eine Blockieroxidschicht und eine Charge-Trapping-Schicht einschließen, die sich vertikal durch den Stapel erstreckt, wobei die Blockieroxidschicht die Charge-Trapping-Schicht von jeder der Vielzahl von Wortleitungen trennt, um Ladungen in der Charge-Trapping-Schicht zu blockieren, damit sie nicht jede der Vielzahl von Wortleitungen erreichen, wobei die Speicherzellen zwischen mindestens einem Drain-seitigen Auswahl-Gate-Transistor auf einer Drain-Seite der einen oder mehreren Ketten in Reihe geschaltet sind und mit einer von einer Vielzahl von Bitleitungen und mindestens einem Source-seitigen Auswahl-Gate-Transistor auf einer Source-Seite der einen oder mehreren Ketten verbunden sind und mit einer Source-Leitung verbunden sind, wobei das Steuermittel weiterhin dazu eingerichtet ist, Löcher zu neutralisieren, die sich in der Charge-Trapping-Schicht angrenzend an die mindestens eine Dummy-Wortleitung ansammeln, bevor die Löcher entlang der Charge-Trapping-Schicht in Richtung des mindestens einen Drain-seitigen Auswahl-Gate-Transistors migrieren.
Speichereinrichtung gemäß Anspruch 4, wobei das Steuermittel während eines Neutralisationszeitraums weiterhin eingerichtet ist zum gleichzeitigen: Anlegen einer Sperrspannung an nicht ausgewählte der Vielzahl von Bitleitungen, die denjeningen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert nach dem Löschvorgang liegt, um das Programmieren zu verhindern; Erden ausgewählter der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert nach dem Löschvorgang liegt, um das Programmieren zu unterstützen; und Anlegen des mindestens einen Programmierimpulses der Wartungsprogrammspannung auf die mindestens eine Dummy-Wortleitung, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren.
Speichereinrichtung gemäß Anspruch 5, wobei das Steuermittel während des Neutralisationszeitraums weiterhin eingerichtet ist zum: Anlegen einer allgemeinen Drain-seitigen Spannung an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, der denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, um zu ermöglichen, dass die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors während des Anlegens von ungefähr null Volt an nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, die den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, leiten, um zu verhindern, dass die nicht ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors leiten; Anlegen einer Durchlassspannung an die mindestens eine Dummy-Wortleitung, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; und Anlegen von ungefähr null Volt an den mindestens einen Source-seitigen Auswahl-Gate-Transistor, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor auszuschalten.
Speichereinrichtung gemäß Anspruch 5, wobei das Steuermittel während eines Erkennungszeitraums weiterhin eingerichtet ist zum: Anlegen einer Bitleitungs-Erkennungsspannung, die kleiner als die Sperrspannung ist, an nicht ausgewählte der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, und an ausgewählte der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anlegen einer Steuer-Gate-Spannung an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, der denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, um die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors einzuschalten, während etwa null Volt auf nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors angelegt werden, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anlegen einer Lesespannung an die mindestens eine Dummy-Wortleitung, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anlegen des vorgegebenen Erkennungsspannungsschwellenwerts an die mindestens eine Dummy-Wortleitung und Bestimmen, ob bei den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung über dem vorgegebenen Erkennungsspannungsschwellenwert liegt; und Anlegen der Steuergatespannung an den mindestens einen Source-seitigen Auswahl-Gate-Transistor, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor einzuschalten.
Steuerung in Kommunikation mit einer Speichereinrichtung, die Speicherzellen einschließt, die mit einer von einer Vielzahl von Wortleitungen verbunden sind, die mindestens eine Dummy-Wortleitung und eine Vielzahl von Datenwortleitungen einschließen und in einer oder mehreren Ketten angeordnet und dazu eingerichtet sind, eine Schwellenspannung zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht, wobei die Steuerung eingerichtet ist zum: Anweisen der Speichereinrichtung, eine der Speicherzellen zu identifizieren, die mit der mindestens einen Dummy-Wortleitung verbunden ist, wobei die Schwellenspannung unter einem vorgegebenen Erkennungsspannungsschwellenwert nach einem Löschvorgang liegt; und selektiven Anlegen mindestens eines Programmierimpulses einer Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren.
Steuerung gemäß Anspruch 8, wobei der mindestens eine Programmierimpuls eine Vielzahl von Programmierimpulsen einschließt und die Steuerung weiterhin eingerichtet ist zum: Anweisen der Speichereinrichtung, einen der Vielzahl von Programmierimpulsen der Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung anzulegen, um diejenigen der Speicherzellen zu programmieren, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anweisen der Speichereinrichtung, den vorgegebenen Erkennungsspannungsschwellenwert an die mindestens eine Dummy-Wortleitung anzulegen und Bestimmen, ob bei den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung über dem vorgegebenen Erkennungsspannungsschwellenwert liegt; und Anweisen der Speichereinrichtung, das Anlegen des einen der Vielzahl von Programmierimpulsen zu beenden und den vorgegebenen Erkennungsspannungsschwellenwerts an die mindestens eine Dummy-Wortleitung anzulegen als Reaktion darauf, dass die Schwellenspannung von allen den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen über dem vorgegebenen Erkennungsspannungsschwellenwert liegt.
Steuerung gemäß Anspruch 8, wobei die Steuerung weiterhin eingerichtet ist zum: Anweisen der Speichereinrichtung, eine Löschspannung an jede der einen oder mehreren Ketten anzulegen, während gleichzeitig die Vielzahl von Datenwortleitungen geerdet wird und eine Dummy-Löschspannung an die mindestens eine Dummy-Wortleitung angelegt wird, um das Löschen der Speicherzellen, die der Vielzahl von Datenwortleitungen während des Löschvorgangs entsprechen, als Reaktion auf das Empfangen eines Löschbefehls zu unterstützen; und Anweisen der Speichereinrichtung, eine Löschverifizierungsspannung an die Vielzahl von Datenwortleitungen anzulegen und Bestimmen, ob die Speicherzellen, die mit der Vielzahl von Datenwortleitungen verbunden sind, die Schwellenspannung aufweisen, die kleiner als die oder gleich der Löschverifizierungsspannung ist.
Steuerung gemäß Anspruch 8, wobei sich die Vielzahl von Wortleitungen und eine Vielzahl von dielektrischen Schichten horizontal erstrecken und in einem Stapel einander abwechselnd überlagern, wobei die Speicherzellen ringförmige Schichten einschließen, die eine Blockieroxidschicht und eine Charge-Trapping-Schicht einschließen, die sich vertikal durch den Stapel erstreckt, wobei die Blockieroxidschicht die Charge-Trapping-Schicht von jeder der Vielzahl von Wortleitungen trennt, um Ladungen in der Charge-Trapping-Schicht zu blockieren, damit sie nicht jede der Vielzahl von Wortleitungen erreichen, wobei die Speicherzellen zwischen mindestens einem Drain-seitigen Auswahl-Gate-Transistor auf einer Drain-Seite der einen oder mehreren Ketten in Reihe geschaltet sind und mit einer von einer Vielzahl von Bitleitungen und mindestens einem Source-seitigen Auswahl-Gate-Transistor auf einer Source-Seite der einen oder mehreren Ketten verbunden sind und mit einer Source-Leitung verbunden sind, wobei die Steuerung weiterhin dazu eingerichtet ist, die Speichereinrichtung anzuweisen, Löcher zu neutralisieren, die sich in der Charge-Trapping-Schicht angrenzend an die mindestens eine Dummy-Wortleitung ansammeln, bevor die Löcher entlang der Charge-Trapping-Schicht in Richtung der Drain-seitigen Auswahl-Gate-Transistoren migrieren.
Steuerung gemäß Anspruch 11, wobei die Steuerung während eines Neutralisationszeitraums weiterhin eingerichtet ist zum gleichzeitigen: Anweisen der Speichereinrichtung, eine Sperrspannung an nicht ausgewählte der Vielzahl von Bitleitungen anzulegen, die denjeningen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert nach dem Löschvorgang liegt, um das Programmieren zu verhindern; Anweisen der Speichereinrichtung, ausgewählte der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert nach dem Löschvorgang liegt, zu erden, um das Programmieren zu unterstützen; Anweisen der Speichereinrichtung, eine allgemeine Drain-seitige Spannung an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors anzulegen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, um zu ermöglichen, dass die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors während des Anlegens von ungefähr null Volt an nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, die den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, leiten, um zu verhindern, dass die nicht ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors leiten; Anweisen der Speichereinrichtung, eine Durchlassspannung an die mindestens eine Dummy-Wortleitung anzulegen, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anweisen der Speichereinrichtung, den mindestens einen Programmierimpuls der Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung anzulegen, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren; und Anweisen der Speichereinrichtung, ungefähr null Volt an den mindestens einen Source-seitigen Auswahl-Gate-Transistor anzulegen, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor auszuschalten.
Steuerung gemäß Anspruch 12, wobei die Steuerung während eines Erkennungszeitraums weiterhin eingerichtet ist zum: Anweisen der Speichereinrichtung, eine Bitleitungs-Erkennungsspannung, die kleiner als die Sperrspannung ist, an nicht ausgewählte der Vielzahl von Bitleitungen anzulegen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, und an ausgewählte der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anweisen der Speichereinrichtung, eine Steuer-Gate-Spannung an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors anzulegen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, um die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors einzuschalten, während etwa null Volt auf nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors angelegt werden, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anweisen der Speichereinrichtung, eine Lesespannung an die mindestens eine Dummy-Wortleitung anzulegen, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anweisen der Speichereinrichtung, den vorgegebenen Erkennungsspannungsschwellenwert an die mindestens eine Dummy-Wortleitung anzulegen und Bestimmen, ob bei den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung über dem vorgegebenen Erkennungsspannungsschwellenwert liegt; und Anweisen der Speichereinrichtung, die Steuergatespannung an den mindestens einen Source-seitigen Auswahl-Gate-Transistor anzulegen, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor einzuschalten.
Verfahren zum Betreiben einer Speichereinrichtung, die Speicherzellen einschließt, die mit einer von einer Vielzahl von Wortleitungen verbunden sind, die mindestens eine Dummy-Wortleitung und eine Vielzahl von Datenwortleitungen einschließen und in einer oder mehreren Ketten angeordnet und dazu eingerichtet sind, eine Schwellenspannung zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht, wobei das Verfahren die folgenden Schritte aufweist: Identifizieren einer der Speicherzellen, die mit der mindestens einen Dummy-Wortleitung verbunden sind, wobei die Schwellenspannung unter einem vorgegebenen Erkennungsspannungsschwellenwert nach einem Löschvorgang liegt; und selektives Anlegen mindestens eines Programmierimpulses einer Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren.
Verfahren gemäß Anspruch 14, wobei der mindestens eine Programmierimpuls eine Vielzahl von Programmierimpulsen einschließt, wobei das Verfahren weiterhin die folgenden aufeinanderfolgenden Schritte einschließt: Anlegen eines der Vielzahl von Programmierimpulsen der Wartungsprogrammspannung an die mindestens eine Dummy-Wortleitung, um diejenigen der Speicherzellen zu programmieren, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anlegen des vorgegebenen Erkennungsspannungsschwellenwerts an die mindestens eine Dummy-Wortleitung und Bestimmen, ob bei den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung über dem vorgegebenen Erkennungsspannungsschwellenwert liegt; und Beenden des Anlegens des einen der Vielzahl von Programmierimpulsen und Anlegen des vorgegebenen Erkennungsspannungsschwellenwerts an die mindestens eine Dummy-Wortleitung als Reaktion darauf, dass die Schwellenspannung von allen derjenigen der mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen über dem vorgegebenen Erkennungsspannungsschwellenwert liegt.
Verfahren gemäß Anspruch 14, das weiterhin die folgenden Schritte einschließt: Anlegen einer Löschspannung an jede der einen oder mehreren Ketten, während gleichzeitig die Vielzahl von Datenwortleitungen geerdet wird und eine Dummy-Löschspannung an die mindestens eine Dummy-Wortleitung angelegt wird, um das Löschen der Speicherzellen zu unterstützen, die der Vielzahl von Datenwortleitungen während des Löschvorgangs als Reaktion auf das Empfangen eines Löschbefehls entsprechen; und Anlegen einer Löschverifizierungsspannung an die Vielzahl von Datenwortleitungen und Bestimmen, ob die Speicherzellen, die mit der Vielzahl von Datenwortleitungen verbunden sind, die Schwellenspannung aufweisen, die kleiner als die oder gleich der Löschverifizierungsspannung ist.
Verfahren gemäß Anspruch 14, wobei sich die Vielzahl von Wortleitungen und eine Vielzahl von dielektrischen Schichten horizontal erstrecken und in einem Stapel einander abwechselnd überlagern, wobei die Speicherzellen ringförmige Schichten einschließen, die eine Blockieroxidschicht und eine Charge-Trapping-Schicht einschließen, die sich vertikal durch den Stapel erstreckt, wobei die Blockieroxidschicht die Charge-Trapping-Schicht von jeder der Vielzahl von Wortleitungen trennt, um Ladungen in der Charge-Trapping-Schicht zu blockieren, damit sie nicht jede der Vielzahl von Wortleitungen erreichen, wobei die Speicherzellen zwischen mindestens einem Drain-seitigen Auswahl-Gate-Transistor auf einer Drain-Seite der einen oder mehreren Ketten in Reihe geschaltet sind und mit einer von einer Vielzahl von Bitleitungen und mindestens einem Source-seitigen Auswahl-Gate-Transistor auf einer Source-Seite der einen oder mehreren Ketten verbunden sind und mit einer Source-Leitung verbunden sind, wobei das Verfahren das Neutralisieren von Löchern einschließt, die sich in der Charge-Trapping-Schicht angrenzend an die mindestens eine Dummy-Wortleitung ansammeln, bevor die Löcher entlang der Charge-Trapping-Schicht in Richtung der Drain-seitigen Auswahl-Gate-Transistoren migrieren.
Verfahren gemäß Anspruch 17, das weiterhin während eines Neutralisationszeitraums die folgenden Schritte einschließt: Anlegen einer Sperrspannung an nicht ausgewählte der Vielzahl von Bitleitungen, die denjeningen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert nach dem Löschvorgang liegt, um das Programmieren zu verhindern; Erden von ausgewählten der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert nach dem Löschvorgang liegt, um das Programmieren zu unterstützen; und Anwenden des mindestens einen Programmierimpulses der Wartungsprogrammspannung auf die mindestens eine Dummy-Wortleitung, um die mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, zu programmieren.
Verfahren gemäß Anspruch 18, das weiterhin während des Neutralisationszeitraums die folgenden Schritte einschließt: Anlegen einer allgemeinen Drain-seitigen Spannung an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, der denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, um zu ermöglichen, dass die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors während des Anlegens von ungefähr null Volt an nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, die den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung Vt nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert Vth_detect liegt, leiten, um zu verhindern, dass die nicht ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors leiten; Anlegen einer Durchlassspannung an die mindestens eine Dummy-Wortleitung, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; und Anlegen von ungefähr null Volt an den mindestens einen Source-seitigen Auswahl-Gate-Transistor, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor auszuschalten.
Verfahren gemäß Anspruch 18, das während eines Erkennungszeitraums weiterhin die folgenden Schritte einschließt: Anlegen einer Bitleitungs-Erkennungsspannung, die kleiner als die Sperrspannung VDDSA ist, an nicht ausgewählte der Vielzahl von Bitleitungen, die den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen zugeordnet sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, und an die ausgewählten der Vielzahl von Bitleitungen, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anlegen einer Steuergatespannung VSG an ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, um die ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors einzuschalten, während etwa null Volt auf nicht ausgewählte des mindestens einen Drain-seitigen Auswahl-Gate-Transistors angelegt wird, die denjenigen der Speicherzellen zugeordnet sind, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt, um die nicht ausgewählten des mindestens einen Drain-seitigen Auswahl-Gate-Transistors auszuschalten; Anlegen einer Lesespannung an die mindestens eine Dummy-Wortleitung, die denjenigen der Speicherzellen zugeordnet ist, die mit der mindestens einen Dummy-Wortleitung verbunden sind, deren Schwellenspannung nicht unter dem vorgegebenen Erkennungsspannungsschwellenwert liegt; Anlegen des vorgegebenen Erkennungsspannungsschwellenwerts an die mindestens eine Dummy-Wortleitung und Bestimmen, ob bei den mit der mindestens einen Dummy-Wortleitung verbundenen Speicherzellen die Schwellenspannung über dem vorgegebenen Erkennungsspannungsschwellenwert liegt; und Anlegen der Steuergatespannung an den mindestens einen Source-seitigen Auswahl-Gate-Transistor, um den mindestens einen Source-seitigen Auswahl-Gate-Transistor einzuschalten.