DE102022113175A1 - Sekundäre kreuzkopplungswirkung in speichervorrichtung mit halbkreis-drain-side-select-gate und gegenmassnahme - Google Patents

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Abstract

Es werden eine Speichereinrichtung und ein Betriebsverfahren bereitgestellt. Die Einrichtung schließt Speicherzellen ein, die mit Wortleitungen verbunden und in Ketten angeordnet sind. Die Speicherzellen sind eingerichtet, um eine Schwellenspannung, die Speicherstatus entspricht, beizubehalten. Jede der Ketten weist Drain-Side-Select-Gate-Transistoren auf einer Drain-Side der einen der Ketten auf, einschließlich der oberen Drain-Side-Select-Gate-Transistoren, die mit Bitleitungen verbunden sind und mit den Speicherzellen der einen der Ketten gekoppelt sind. Steuerungsmittel sind mit den Wortleitungen und Bitleitungen gekoppelt und eingerichtet, um während eines Speichervorgangs eine nicht ausgewählte Oberspannung an nicht ausgewählte der oberen Drain-Side-Select-Gate-Transistoren anzulegen. Die Steuerungsmittel sind auch eingerichtet, um gleichzeitig eine ausgewählte Oberspannung an ausgewählte Drain-Side-Select-Gate-Transistoren während des Speichervorgangs anzulegen. Die nicht ausgewählte Oberspannung unterscheidet sich absichtlich von der ausgewählten Oberspannung.

Description

  • GEBIET
  • Die vorliegende Anmeldung bezieht sich auf nichtflüchtige Speichereinrichtungen und den Betrieb von nichtflüchtigen Speichereinrichtungen.
  • HINTERGRUND
  • Dieser Abschnitt liefert Hintergrundinformationen in Bezug auf die Technologie, die mit der vorliegenden Offenbarung verbunden ist, und ist somit nicht notwendigerweise Stand der Technik.
  • Halbkreis-Drain-Side-Select-Gate-Speichertechnologie („SC-SGD“-Speichertechnologie) bietet mehrere Vorteile, einschließlich einer reduzierten Chipgröße. Um SC-SGD herzustellen, wird Ätztechnologie verwendet, um Speicherlöcher zu schneiden, wodurch sie ihre halbkreisförmige Form erhalten, und ein Block oder eine Reihe in mehrere Zeichenfolgen getrennt wird. Je nach dem Verfahren, das zur Herstellung des SC-SGD verwendet wird, können bestimmte Ineffizienzen auftreten. Zum Beispiel wird das Schneiden eines Speicherlochs mindestens einige Abschnitte der SC-SGD entfernen, wie die Metallschicht, die ansonsten elektrische Felder von der Kanal- und/oder Charge-Trap-Schicht abschirmt. Somit kann die SC-SGD durch ein „benachbartes“ elektrisches Feld beeinflusst werden, was dazu führt, dass ein parasitärer Transistor entlang des SC-SGD-Transistors leckt. In einigen Fällen führt dies dazu, dass ein Messverstärker fälschlicherweise bestimmt, dass das SC-SGD leitet, was bestimmte Messvorgänge beeinträchtigen kann. Aufgrund der Ätzvariation können auch einige Dies auf eine SGD-Schicht gekürzt werden, während andere auf Schichten gekürzt werden können, die Dummy-Wortleitungen bilden. Folglich sind elektrische Felder, wie jene, die durch schwache Löschvorspannung auf den Dummy-Wortleitungen vom Wortleitungszyklus eingeführt werden, bekannt, um die Schwellenspannung von SC-SGD zu verzerren (z. B. herunterzuschalten) und somit die Gesamtschwellenspannung einer Speicherstruktur ändern. Dementsprechend besteht ein Bedarf an verbesserten nichtflüchtigen Speichereinrichtungen und Betriebsverfahren.
  • KURZDARSTELLUNG
  • Dieser Abschnitt stellt eine allgemeine Zusammenfassung der vorliegenden Offenbarung bereit und ist keine umfassende Offenbarung ihres vollen Schutzumfangs oder aller ihrer Merkmale und Vorteile.
  • Eine Aufgabe der vorliegenden Offenbarung ist es, eine Speichervorrichtung und ein Verfahren zum Betreiben der Speichervorrichtung bereitzustellen, welche die oben erwähnten Nachteile angehen und überwinden.
  • Dementsprechend ist es ein Gesichtspunkt der vorliegenden Offenbarung, eine Einrichtung bereitzustellen, die Speicherzellen einschließt, die mit einer von einer Vielzahl von Wortleitungen verbunden und in Ketten angeordnet sind. Die Speicherzellen sind jeweils eingerichtet, um eine Schwellenspannung VTH beizubehalten. Jede der Ketten weist eine Vielzahl von Drain-Side-Select-Gate-Transistoren auf einer Drain-Side der einen der Ketten auf, einschließlich eines von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren. Die Vielzahl von oberen Drain-Side-Select-Gate-Transistoren ist mit einer von einer Vielzahl von Bitleitungen verbunden und mit den Speicherzellen der einen der Ketten gekoppelt. Steuerungsmittel sind mit der Vielzahl von Wortleitungen und der Vielzahl von Bitleitungen und der Vielzahl von Drain-Side-Select-Gate-Transistoren gekoppelt und eingerichtet, um während eines Speichervorgangs eine nicht ausgewählte Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren anzulegen. Die Steuerungsmittel sind auch eingerichtet, um gleichzeitig eine ausgewählte Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren während des Speichervorgangs anzulegen. Die nicht ausgewählte Oberspannung unterscheidet sich absichtlich von der ausgewählten Oberspannung.
  • Gemäß einem anderen Gesichtspunkt der Offenbarung wird auch eine Steuerung in Kommunikation mit einer Speichereinrichtung, die Speicherzellen einschließt, die mit einer von einer Vielzahl von Wortleitungen verbunden und in Ketten angeordnet sind, bereitgestellt. Die Speicherzellen sind jeweils eingerichtet, um eine Schwellenspannung VTH beizubehalten. Jede der Ketten weist eine Vielzahl von Drain-Side-Select-Gate-Transistoren auf einer Drain-Side der einen der Ketten auf, einschließlich eines von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren. Die Vielzahl von oberen Drain-Side-Select-Gate-Transistoren ist mit einer von einer Vielzahl von Bitleitungen verbunden und mit den Speicherzellen der einen der Ketten gekoppelt. Die Steuerung ist eingerichtet, um die Speichereinrichtung anzuweisen, eine nicht ausgewählte Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Tetransistoren während eines Speichervorgangs anzulegen. Die Steuerung ist auch eingerichtet, um gleichzeitig die Speichereinrichtung anzuweisen, eine ausgewählte Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren während des Speichervorgangs anzulegen, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet.
  • Gemäß einem zusätzlichen Gesichtspunkt der Offenbarung wird ein Verfahren zum Betrieb einer Speichereinrichtung bereitgestellt. Die Speichereinrichtung schließt Speicherzellen ein, die mit einer von einer Vielzahl von Wortleitungen verbunden und in Ketten angeordnet sind. Die Speicherzellen sind jeweils eingerichtet, um eine Schwellenspannung VTH beizubehalten. Jede der Ketten weist eine Vielzahl von Drain-Side-Select-Gate-Transistoren auf einer Drain-Side der einen der Ketten auf, einschließlich eines von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren. Die Vielzahl von oberen Drain-Side-Select-Gate-Transistoren ist mit einer von einer Vielzahl von Bitleitungen verbunden und mit den Speicherzellen der einen der Ketten gekoppelt. Das Verfahren schließt den Schritt des Anlegens einer nicht ausgewählten Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren während eines Speichervorgangs ein. Das Verfahren schließt auch den Schritt des gleichzeitigen Anlegens einer ausgewählten Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gates-Transistoren während des Speichervorgangs ein, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet.
  • Weitere Anwendungsgebiete werden aus der hierin gegebenen Beschreibung ersichtlich. Die Beschreibung und die speziellen Beispiele in dieser Kurzdarstellung dienen nur der Veranschaulichung und sollen den Schutzumfang der vorliegenden Offenbarung nicht einschränken.
  • Figurenliste
  • Die hierin beschriebenen Zeichnungen dienen nur der Veranschaulichung ausgewählter Ausführungsformen und nicht aller möglichen Implementierungen, und sollen den Schutzumfang der vorliegenden Offenbarung nicht einschränken.
    • 1A ist ein Blockdiagramm einer beispielhaften Speichervorrichtung gemäß Gesichtspunkten der Offenbarung;
    • 1B ein Blockdiagramm einer beispielhaften Steuerschaltung, die eine Programmierschaltung, eine Zählschaltung und eine Bestimmungsschaltung gemäß Gesichtspunkten der Offenbarung einschließt;
    • 2 veranschaulicht schematische Ansichten von drei Typen Speicherarchitekturen, die gestaffelte Speicherketten gemäß Gesichtspunkten der Offenbarung verwenden.
    • 3A veranschaulicht einen Querschnitt von beispielhaften Floating-Gate-Speicherzellen in NAND-Ketten gemäß Gesichtspunkten der Offenbarung;
    • 3B veranschaulicht einen Querschnitt entlang einer Kontaktlinie, die in 3A gezeigt ist, gemäß Gesichtspunkten der Offenbarung;
    • 4A und 4B veranschaulichen einen nichtflüchtigen Speicher, in dem eine Charge-Trapping-Speicherzelle ein nicht leitendes dielektrisches Material anstelle eines leitenden Floating-Gates verwendet, um Ladung in einer nichtflüchtigen Weise zu speichern, gemäß Gesichtspunkten der Offenbarung;
    • 5 veranschaulicht ein beispielhaftes Blockdiagramm des Erfassungsblocks von 1 gemäß Gesichtspunkten der Offenbarung;
    • 6A ist eine perspektivische Ansicht eines Satzes von Blöcken in einer beispielhaften dreidimensionalen Konfiguration des Speicherarrays von 1 gemäß Gesichtspunkten der Offenbarung;
    • 6B veranschaulicht eine beispielhafte Querschnittsansicht eines Abschnitts eines der Blöcke von 6A gemäß Gesichtspunkten der Offenbarung;
    • 6C veranschaulicht ein Schaubild des Speicherlochdurchmessers in dem Stapel von 6B gemäß Gesichtspunkten der Offenbarung;
    • 6D veranschaulicht eine Detailansicht einer Region des Stapels von 6B gemäß Gesichtspunkten der Offenbarung;
    • 7A veranschaulicht eine schematische Draufsicht auf ein Speicherarray mit einer Vielzahl von Speicherlöchern gemäß Gesichtspunkten der Offenbarung;
    • 7B veranschaulicht einen Querschnitt des Speicher-Arrays gemäß Gesichtspunkten der Offenbarung;
    • 8A und 8B veranschaulichen eine alternative Speicherstruktur ohne Dummy-Löcher gemäß Gesichtspunkten der Offenbarung;
    • 9 veranschaulicht eine Ausführungsform eines Speicherarrays mit Speicherlöchern, die basierend auf dem SHE-Schneidvorgang auf unterschiedliche Größen geschnitten sind gemäß Gesichtspunkten der Offenbarung;
    • 10 veranschaulicht eine Speicherstruktur, die mehrere Speicherlöcher zeigt, die von einem SHE geschnitten wurden, gemäß Gesichtspunkten der Offenbarung;
    • 11 veranschaulicht einen Graphen, der die Vt-Verteilung für eine Speicherstruktur mit Speicherlöchern gemäß Gesichtspunkten der Offenbarung zeigt;
    • 12 veranschaulicht ein Schaltdiagramm, das Transistoren für ein ausgewähltes Gate und ein nicht ausgewähltes Gate gemäß Gesichtspunkten der Offenbarung veranschaulicht;
    • 13 zeigt eine Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die Drain-Side-Select-Gate-SGD-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHE geschnitten wird, und die resultierenden NSI und NCC-Effekte gemäß Gesichtspunkten der Offenbarung;
    • 14 zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die Drain-Side-Select-Gate-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHE geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung gemäß Gesichtspunkten der Offenbarung;
    • 15 zeigt eine Schwellenspannungsverteilung von Halbkreis-Drain-Side-Gate-Transistoren und Vollkreis-Drain-Side-Gate-Transistoren gemäß Gesichtspunkten der Offenbarung;
    • 16 zeigt die Schwellenspannung für eine Unterschwelle der Schwellenspannung für die Halbkreis-Drain-Side-Select-Gate-Transistoren und Vollkreis-Transistoren gemäß Gesichtspunkten der Offenbarung;
    • 17A zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die Drain-Side-Select-Gate-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHE geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung während eines Programmiervorgangs gemäß Gesichtspunkten der Offenbarung;
    • 17B zeigt eine entsprechende perspektivische Ansicht der benachbarten ausgewählten Ketten und nicht ausgewählten Ketten von 17A, einschließlich der Vielzahl von Drain-Side-Select-Gate-Transistoren, die während des Programmiervorgangs mit einer von einer Vielzahl von Bitleitungen gekoppelt sind, gemäß Gesichtspunkten der Offenbarung;
    • 18A zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die Drain-Side-Select-Gate-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHE geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung während eines Lesevorgangs gemäß Gesichtspunkten der Offenbarung;
    • 18B zeigt eine perspektivische Ansicht der benachbarten ausgewählten Ketten und nicht ausgewählten Ketten von 18A, einschließlich der Drain-Side-Select-Gate-Transistoren, die während des Lesevorgangs mit der Bitleitung gekoppelt sind, gemäß Gesichtspunkten der Offenbarung;
    • 19A zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die Drain-Side-Select-Gate-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHO geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung während eines Programmiervorgangs, in dem die nicht ausgewählte Oberspannung im Vergleich zu der ausgewählten Oberspannung gemäß Gesichtspunkten der Offenbarung elektrisch getrennt ist;
    • 19B zeigt eine perspektivische Ansicht der benachbarten ausgewählten Ketten und nicht ausgewählten Ketten von 19A, einschließlich der Drain-Side-Select-Gate-Transistoren, die während des Programmiervorgangs mit der Bitleitung gekoppelt sind, mit einer unterschiedlichen nicht ausgewählten Oberspannung und einer ausgewählten Oberspannung gemäß Gesichtspunkten der Offenbarung;
    • 20A zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die Drain-Side-Select-Gate-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das von dem SHO geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung während eines des Lesevorgangs und des Verifizierungsvorgangs, in dem die nicht ausgewählte Oberspannung im Vergleich zu der ausgewählten Oberspannung gemäß Gesichtspunkten der Offenbarung elektrisch getrennt ist;
    • 20B zeigt eine perspektivische Ansicht der benachbarten ausgewählten Ketten und nicht ausgewählten Ketten von 20A, die Drain-Side-Select-Gate-Transistoren einschließen, die während eines des Lesevorgangs und des Verifizierungsvorgangs mit einer unterschiedlichen nicht ausgewählten Oberspannung und einer ausgewählten Oberspannung gemäß Gesichtspunkten der Erfindung gekoppelt sind;
    • 21 zeigt Schwellenspannungsverteilungen der oberen Drain-Side-Select-Gate-Transistoren mit relativ niedrigeren und höheren Schwellenspannungen zusammen mit entsprechenden oberen Endschwellenspannungen gemäß Gesichtspunkten der Offenbarung;
    • 22 und 23 zeigen beispielhafte Gruppen von Ketten und entsprechenden NCC und NSI-Effekten, wenn jede der Ketten gemäß Gesichtspunkten der Offenbarung ausgewählt wird; und
    • 24 und 25 veranschaulichen Schritte eines Verfahrens zum Betreiben der Speichereinrichtung gemäß Gesichtspunkten der Offenbarung;
  • Zum besseren Verständnis wurden, soweit möglich, identische Bezugszeichen verwendet, um identische Elemente zu bezeichnen, die den Figuren gemein sind. Es wird in Betracht gezogen, dass die in einer Ausführungsform offenbarten Elemente ohne besondere Nennung vorteilhaft bei anderen Ausführungsformen genutzt werden können.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung werden Einzelheiten ausgeführt, um ein Verständnis der vorliegenden Offenbarung zu ermöglichen. In einigen Fällen wurden spezielle Schaltungen, Strukturen und Techniken nicht im Detail beschrieben oder gezeigt, um die Offenbarung nicht unklar zu machen.
  • Im Allgemeinen bezieht sich die vorliegende Offenbarung auf nichtflüchtige Speichereinrichtungen eines Typs, der zur Verwendung in vielen Anwendungen gut geeignet ist. Die nichtflüchtige Speichereinrichtung und die zugehörigen Verfahren dieser Offenbarung werden in Verbindung mit einer oder mehreren Ausführungsformen beschrieben. Jedoch dienen die offenbarten speziellen beispielhaften Ausführungsformen lediglich der Beschreibung der erfinderischen Konzepte, Merkmale, Vorteile und Aufgaben mit ausreichender Klarheit, um es dem Fachmann zu ermöglichen, die Offenbarung zu verstehen und auszuführen. Insbesondere werden die beispielhaften Ausführungsformen vorgestellt, damit diese Offenbarung gründlich ist und dem Fachmann den Schutzumfang vollständig vermittelt. Es werden zahlreiche spezielle Einzelheiten ausgeführt, wie etwa Beispiele für spezielle Komponenten, Vorrichtungen und Verfahren, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Offenbarung zu ermöglichen. Es wird für den Fachmann offensichtlich sein, dass spezielle Einzelheiten nicht eingesetzt werden müssen, dass beispielhafte Ausführungsformen in vielen verschiedenen Formen verkörpert sein können und dass keine dahin gehend ausgelegt werden sollte, dass sie den Schutzumfang der Offenbarung einschränkt. In einigen beispielhaften Ausführungsformen werden gut bekannte Prozesse, gut bekannte Vorrichtungsstrukturen und gut bekannte Technologien nicht im Detail beschrieben.
  • Bei einigen Speichervorrichtungen sind Speicherzellen wie in NAND-Ketten in einem Block oder Unterblock miteinander verbunden. Eine NAND-Kette weist eine Anzahl von in Reihe verbundenen Speicherzellen zwischen einem oder mehreren DrainSide-Select-Gate-SG-Transistoren (SGD-Transistoren) auf einer Drain-Seite der NAND-Kette, die mit einer Bitleitung verbunden ist, und einem oder mehreren Source-seitigen Select-Gate-SG-Transistoren (SGS-Transistoren) auf einer Source-Seite der NAND-Kette auf, die mit einer Sourceleitung verbunden ist. Weiterhin können die Speicherzellen mit einer gemeinsamen Steuergateleitung (z. B. Wortleitung), die auf ein Steuergate wirkt, angeordnet sein. Ein Satz von Wortleitungen erstreckt sich von der Sourceseite eines Blocks zu der Drainseite eines Blocks. Speicherzellen können auch in anderen Arten von Ketten sowie auf andere Weisen verbunden werden.
  • In einer 3D-Speicherstruktur können die Speicherzellen in vertikalen Ketten in einem Stapel angeordnet sein, wobei der Stapel alternierende leitende und dielektrische Schichten aufweist. Die leitenden Schichten wirken als Wortleitungen, die mit den Speicherzellen verbunden sind. Die Speicherzellen können Datenspeicherzellen einschließen, die dazu geeignet sind, Benutzerdaten zu speichern, und Dummy- oder Nichtdatenspeicherzellen, die nicht dazu geeignet sind, Benutzerdaten zu speichern.
  • Vor dem Programmieren gewisser nichtflüchtiger Speichervorrichtungen werden die Speicherzellen üblicherweise gelöscht. Für einige Vorrichtungen entfernt der Löschvorgang Elektronen von dem Floating-Gate der Speicherzelle, die gelöscht wird. Alternativ entfernt der Löschvorgang Elektronen von einer Ladungseinfangschicht.
  • Jede Speicherzelle kann einem Datenzustand gemäß Schreibdaten in einem Programmierbefehl zugeordnet sein. Basierend auf ihrem Datenzustand bleibt eine Speicherzelle entweder in dem gelöschten Zustand oder wird in einen programmierten Zustand programmiert. Zum Beispiel gibt es in einer Speichervorrichtung mit drei Bit pro Zelle acht Datenzustände einschließlich des gelöschten Zustands und des programmierten Zustands.
  • Während eines Programmiervorgangs werden die Speicherzellen gemäß einer Wortleitungsprogrammierreihenfolge programmiert. Zum Beispiel kann das Programmieren an der Wortleitung an der Sourceseite des Blocks beginnen und an der Wortleitung an der Drainseite des Blocks fortgesetzt werden. Bei einem Ansatz wird jede Wortleitung vollständig programmiert, bevor eine nächste Wortleitung programmiert wird. Zum Beispiel wird eine erste Wortleitung, WLO, unter Verwendung einer oder mehrerer Programmierimpulse programmiert, bis das Programmieren abgeschlossen ist. Als Nächstes wird eine zweite Wortleitung, WL1, unter Verwendung einer oder mehrerer Programmierimpulse programmiert, bis das Programmieren abgeschlossen ist, und so weiter. Ein Programmierimpuls kann einen Satz zunehmender Programmierspannungen einschließen, die in entsprechenden Programmierschleifen oder Programmierungs-Verifizierungs-Iterationen an die Wortleitung angelegt werden. Verifizierungsvorgänge oder -stufen können nach jeder Programmierspannung durchgeführt werden, um zu bestimmen, ob die Speicherzellen das Programmieren abgeschlossen haben. Wenn das Programmieren für eine Speicherzelle abgeschlossen ist, kann sie von weiterem Programmieren ausgeschlossen werden, während das Programmieren für andere Speicherzellen in nachfolgenden Programmierschleifen fortgeführt wird.
  • Beim Erzeugen verschiedener Reihen und Zeichenketten für eine Speicherstruktur kann ein Schneidevorgang (z. B. Shallow Hole Etch oder SHE) verwendet werden. Der SHW-Schnitt kann einen Block (im Speicher) in mehrere Ketten innerhalb des Blocks unterteilen. Während der SHE die Ketten bilden/definieren kann, kann der SHE-Schnitt weiterhin eine Kette trennen, d. h. die Randspeicherlöcher in einer Kette zur Hälfte (oder in etwa zwei gleiche Hälften) schneiden. In dieser Hinsicht werden sowohl das SGD als auch der Kanal geteilt. Da die Zellen jedoch geschnitten werden, wird der Polykanal einem benachbarten elektrischen SGD-Feld ausgesetzt. Der Kanalbereich nahe dem Nachbarn SGD kann während Speichervorgängen (d. h. NAND-Betriebs) leicht eingeschaltet werden, was zu einer „SGD-Rückschaltung“ führen kann. Insbesondere zeigt Halbkreis-SGD (SC-SGD) eine niedrigere Schwellenspannung Vt im Vergleich zu Vollkreis-SGD (FC-SGD), was zu einer breiteren Vt-Verteilung der SGD-Schwellenspannung führt. Dieser Effekt wird als „Nachbar-SGD-Interferenzeffekt“ (NSI) bezeichnet. Darüber hinaus gibt es auch einen Nachbarkreuzkopplungseffekt (NCC-Effekt), wobei der sekundäre Nachbar SGDT/Dummy mit der SGD-Schicht koppeln kann. Diese NSl- und NCC-Effekte können das Hochtreiben oder Sperren während Programmiervorgängen beeinflussen und auch zu Leckstrom führen und somit den Erfassungsvorgang beeinflussen (z. B. Lese- oder Verifizierungsvorgänge).
  • Mehrere Gesichtspunkte der vorliegenden Offenbarung können in Form einer Einrichtung, eines Systems, eines Verfahrens oder eines Computerprogramms ausgeführt sein. Daher können Gesichtspunkte der vorliegenden Offenbarung vollständig in Form einer Hardware- oder einer Software-Ausführungsform (einschließlich, aber nicht beschränkt auf Firmware, residente Software, Mikrocode oder dergleichen) vorliegen oder eine Kombination aus Hardware- und Softwarekomponenten sein, die im Allgemeinen als „Schaltung“, „Modul“, „Einrichtung“ oder „System“ bezeichnet werden können. Weiterhin können verschiedene Gesichtspunkte der vorliegenden Offenbarung die Form eines Computerprogrammprozesses annehmen, der zum Beispiel in einem oder mehreren nicht-transitorischen computerlesbaren Speicherungsmedien verkörpert ist, die computerlesbaren und/oder ausführbaren Programmcode speichern.
  • Außerdem werden verschiedene Begriffe verwendet, um auf bestimmte Systemkomponenten Bezug zu nehmen. Verschiedene Firmen können auf die gleiche oder ähnliche Komponente mit unterschiedlichen Namen Bezug nehmen und diese Beschreibung beabsichtigt nicht, zwischen Komponenten zu unterscheiden, die sich im Namen, jedoch nicht in der Funktion unterscheiden. Soweit verschiedene in der folgenden Offenbarung beschriebene Funktionseinheiten als „Module“ bezeichnet werden, soll eine solche Charakterisierung die Bandbreite möglicher Implementierungsmechanismen nicht unangemessen einschränken. Zum Beispiel könnte ein „Modul“ als Hardwareschaltung implementiert werden, die kundenspezifische VLSI-Schaltungen (Very Large Scale Integration) oder Gate-Arrays oder handelsübliche Halbleiter, die Logikchips, Transistoren oder andere diskrete Komponenten einschließen, aufweist. In einem weiteren Beispiel kann ein Modul auch in einer programmierbaren Hardwarevorrichtung wie einem feldprogrammierbaren Gate Array (FPGA), einer programmierbaren Array-Logik, einer programmierbaren Logikvorrichtung oder dergleichen implementiert sein. Außerdem kann ein Modul auch, zumindest teilweise, durch Software implementiert werden, die von verschiedenen Prozessorentypen ausgeführt wird. Zum Beispiel kann ein Modul ein Segment von ausführbarem Code aufweisen, das einen oder mehrere physische oder logische Blöcke von Computeranweisungen enthält, die in ein Objekt, einen Prozess oder eine Funktion übersetzt werden. Es ist auch nicht erforderlich, dass die ausführbaren Abschnitte eines solchen Moduls physisch zusammen angeordnet sind, sondern sie können auch unterschiedliche Anweisungen aufweisen, die an verschiedenen Orten gespeichert sind und die, wenn sie zusammen ausgeführt werden, das identifizierte Modul aufweisen und den erklärten Zweck dieses Moduls erfüllen. Der ausführbare Code kann nur eine einzige Anweisung oder einen Satz mehrerer Anweisungen aufweisen, aber auch über verschiedene Codesegmente oder verschiedene Programme oder über mehrere Speicherungsvorrichtungen usw. verteilt sein. Bei einer Software- oder Teilsoftwaremodul-Implementierung können die Softwareabschnitte auf einem oder mehreren computerlesbaren und/oder ausführbaren Speicherungsmedien gespeichert werden, die ein elektronisches, magnetisches, optisches, elektromagnetisches, infrarotes oder halbleiterbasiertes System, eine Einrichtung oder Vorrichtung oder jede geeignete Kombination davon einschließen, aber nicht darauf beschränkt sind. Im Allgemeinen kann für die Zwecke der vorliegenden Offenbarung ein computerlesbares und/oder ausführbares Speicherungsmedium jedes greifbare und/oder nicht-transitorische Speicherungsmedium sein, das in der Lage ist, ein Programm zur Verwendung durch oder in Verbindung mit einem System, einer Einrichtung, einem Prozessor oder einer Vorrichtung zur Befehlsausführung zu enthalten und/oder zu speichern.
  • In ähnlicher Weise kann für die Zwecke der vorliegenden Offenbarung der Begriff „Komponente“ jede greifbare, physische und nicht-transitorische Vorrichtung aufweisen. Zum Beispiel kann eine Komponente in Form einer Hardwarelogikschaltung vorliegen, die kundenspezifische VLSI-Schaltungen, Gate-Arrays oder andere integrierte Schaltungen aufweist, oder sie kann aus handelsüblichen Halbleitern bestehen, die Logikchips, Transistoren oder andere diskrete Komponenten einschließen, oder aus anderen geeigneten mechanischen und/oder elektronischen Vorrichtungen. Darüber hinaus kann eine Komponente auch in programmierbaren Hardware-Vorrichtungen wie feldprogrammierbaren Gate-Arrays (FPGA), programmierbarer Array-Logik, programmierbaren Logikvorrichtungen usw. implementiert sein. Außerdem kann eine Komponente eine oder mehrere integrierte Schaltungsvorrichtungen auf Siliciumbasis, wie Chips, Die, Die-Ebenen und Gehäuse, oder andere diskrete elektrische Vorrichtungen aufweisen, die in einer elektrischen Kommunikationskonfiguration mit einer oder mehreren anderen Komponenten über elektrische Leiterbahnen, z. B. auf einer Leiterplatte (PCB) oder dergleichen, eingerichtet sind. Dementsprechend kann ein Modul, wie vorstehend definiert, in bestimmten Ausführungsformen durch eine Komponente verkörpert oder als Komponente implementiert werden, und in einigen Fällen können die Begriffe Modul und Komponente austauschbar verwendet werden.
  • Wenn hier der Begriff „Schaltung“ verwendet wird, schließt er eine oder mehrere elektrische und/oder elektronische Komponenten ein, die einen oder mehrere leitfähige Pfade bilden, die es ermöglichen, dass elektrischer Strom fließt. Eine Schaltung kann in Form einer Konfiguration mit geschlossenem oder offenem Regelkreis eingerichtet sein. In einer Konfiguration mit geschlossenem Regelkreis können die Schaltungskomponenten einen Rückführweg für den elektrischen Strom bereitstellen. Im Gegensatz dazu können die Schaltungskomponenten in einer Konfiguration mit offenem Regelkreis immer noch als eine Schaltung angesehen werden, auch wenn sie keinen Rückführweg für den elektrischen Strom einschließen. Zum Beispiel kann eine integrierte Schaltung unabhängig davon als eine Schaltung bezeichnet werden, ob die integrierte Schaltung an Masse gekoppelt ist (als Rückführweg für elektrischen Strom) oder nicht. In bestimmten beispielhaften Ausführungsformen kann eine Schaltung einen Satz integrierter Schaltungen, eine einzige integrierte Schaltung oder einen Abschnitt einer integrierten Schaltung aufweisen. Zum Beispiel kann eine Schaltung kundenspezifische VLSI-Schaltungen, Gate-Arrays, Logikschaltungen und/oder andere Formen integrierter Schaltungen einschließen und kann handelsübliche Halbleiter, wie Logikchips, Transistoren oder andere diskrete Vorrichtungen einschließen. In einem weiteren Beispiel kann eine Schaltung eine oder mehrere integrierte Schaltungsvorrichtungen auf Siliciumbasis, wie Chips, Die, Die-Ebenen und Gehäuse, oder andere diskrete elektrische Vorrichtungen aufweisen, die in einer elektrischen Kommunikationskonfiguration mit einer oder mehreren anderen Komponenten über elektrische Leiterbahnen, zum Beispiel einer Schaltungsplatine (PCB), eingerichtet sind. Eine Schaltung könnte auch als synthetisierte Schaltung in Bezug auf eine programmierbare Hardware-Vorrichtung wie ein feldprogrammierbares Gate-Array (FPGA), programmierbare Array-Logik und/oder programmierbare Logikvorrichtungen usw. implementiert werden. In anderen beispielhaften Ausführungsformen kann eine Schaltung ein Netzwerk aus nicht integrierten elektrischen und/oder elektronischen Komponenten aufweisen (mit oder ohne integrierte Schaltungsvorrichtungen). Dementsprechend kann ein Modul, wie vorstehend definiert, in bestimmten Ausführungsformen durch eine Schaltung verkörpert oder als solche implementiert sein.
  • Es versteht sich, dass die hierin offenbarten Ausführungsformen in einigen Beispielen einen oder mehrere Mikroprozessoren und bestimmte gespeicherte Computerprogrammanweisungen aufweisen können, die den einen oder die mehreren Mikroprozessoren steuern, um in Verbindung mit bestimmten Nicht-Prozessor-Schaltungen und anderen Elementen einige, die meisten oder alle der hier offenbarten Funktionen zu implementieren. Alternativ könnten einige oder alle Funktionen durch eine Zustandsmaschine implementiert werden, die keine gespeicherten Programmanweisungen aufweist, oder in einer oder mehreren anwendungsspezifischen integrierten Schaltungen (ASICs) oder feldprogrammierbaren Gate-Arrays (FPGAs), in denen jede Funktion oder einige Kombinationen bestimmter Funktionen als kundenspezifische Logik implementiert sind. Eine Kombination dieser Ansätze kann ebenfalls verwendet werden. Ferner sind nachfolgende Bezugnahmen auf eine „Steuerung“ so definiert, dass sie einzelne Schaltungskomponenten, eine anwendungsspezifische integrierte Schaltung (ASIC), einen Mikrocontroller mit Steuersoftware, einen digitalen Signalprozessor (DSP), ein feldprogrammierbares Gate-Array (FPGA) und/oder einen Prozessor mit Steuersoftware oder Kombinationen davon aufweisen.
  • Ferner beziehen sich die Begriffe „Programm“, „Software“, „Softwareanwendung“ und dergleichen, wie sie hierin verwendet werden können, auf eine Folge von Anweisungen, die zur Ausführung auf einem computerimplementierten System ausgelegt sind. Dementsprechend kann ein „Programm“, eine „Software“, eine „Anwendung“, ein „Computerprogramm“ oder eine „Softwareanwendung“ ein Unterprogramm, eine Funktion, eine Prozedur, ein Objektverfahren, eine Objektimplementierung, eine ausführbare Anwendung, ein Applet, ein Servlet, einen Quellcode, einen Objektcode, eine gemeinsam genutzte Bibliothek/dynamische Ladebibliothek und/oder eine andere Folge spezifischer Anweisungen einschließen, die zur Ausführung auf einem Computersystem ausgelegt ist.
  • Außerdem sind die Begriffe „koppeln“, „gekoppelt“ oder „koppelt“, wo sie hierin verwendet werden, entweder als direkte oder indirekte Verbindung zu verstehen. Wenn also eine erste Vorrichtung an eine zweite Vorrichtung koppelt oder an diese gekoppelt ist, kann diese Verbindung durch eine direkte Verbindung oder durch eine indirekte Verbindung über andere Vorrichtungen (oder Komponenten) und Verbindungen erfolgen.
  • Was die Verwendung von Ausdrücken wie „eine Ausführungsform“, „eine (1) Ausführungsform“, eine „beispielhafte Ausführungsform“, „eine bestimmte Ausführungsform“ oder ähnlicher Begriffe betrifft, so sollen diese Begriffe anzeigen, dass ein spezifisches Merkmal, eine spezifische Struktur, eine spezifische Funktion, ein spezifischer Vorgang oder eine spezifische Eigenschaft, die im Zusammenhang mit der Ausführungsform beschrieben werden, in mindestens einer Ausführungsform der vorliegenden Offenbarung enthalten ist. Daher können sich Formulierungen wie „in einer (1) Ausführungsform“, „in einer Ausführungsform“, „in einer beispielhaften Ausführungsform“ usw. auf dieselbe Ausführungsform beziehen, müssen es aber nicht, sondern bedeuten „eine oder mehrere, aber nicht alle Ausführungsformen“, sofern nicht ausdrücklich etwas anderes angegeben ist. Ferner werden die Begriffe „aufweisend“, „mit“, „einschließend“ und Variationen davon in einer offenen Weise verwendet und sollten daher so ausgelegt werden, dass sie „einschließlich, aber nicht beschränkt auf ...“ bedeuten, sofern nicht ausdrücklich etwas anderes angegeben ist. Außerdem schließt ein Element, dem „weist ein/eine ... auf vorangestellt ist, ohne weitere Einschränkungen nicht aus, dass es zusätzliche identische Elemente in dem betreffenden Prozess, Verfahren, System, Artikel oder der Einrichtung gibt, die das Element einschließen.
  • Die Begriffe „ein/e/s“, und „der/die/das“ beziehen sich auch auf „eines oder mehrere“, sofern nicht ausdrücklich etwas anderes angegeben ist. Darüber hinaus zeigt die Formulierung „mindestens eines von A und B“, wie sie hierin und/oder in den folgenden Ansprüchen verwendet werden kann, wobei A und B Variablen sind, die ein bestimmtes Objekt oder Attribut anzeigen, eine Auswahl von A oder B oder sowohl A als auch B an, ähnlich wie die Formulierung „und/oder“. Sind in einer solchen Formulierung mehr als zwei Variablen vorhanden, so ist diese Formulierung so definiert, dass sie nur eine der Variablen, eine beliebige der Variablen, eine beliebige Kombination (oder Unterkombination) einer der Variablen und alle Variablen einschließt.
  • Ferner wird hier der Begriff „ungefähr“ oder „etwa“ auf alle numerischen Werte angewandt, unabhängig davon, ob sie ausdrücklich angegeben werden oder nicht. Diese Begriffe beziehen sich im Allgemeinen auf einen Bereich von Zahlenwerten, die ein Fachmann als äquivalent zu den angegebenen Werten ansehen würde (z. B. weil sie dieselbe Funktion oder dasselbe Ergebnis aufweisen). In bestimmten Fällen können diese Begriffe numerische Werte einschließen, die auf die nächste signifikante Figur gerundet sind.
  • Darüber hinaus bedeutet eine Aufzählung von Elementen, die hierin dargelegt sind, nicht, dass einige oder alle der aufgeführten Elemente sich gegenseitig ausschließen und/oder einander einschließen, sofern nicht ausdrücklich etwas anderes angegeben ist. Ferner ist der Begriff „Satz“, wie er hierin verwendet wird, so auszulegen, dass er „einen oder mehrere“ bedeutet, und im Fall von „Sätzen“ ist er so auszulegen, dass er ein Vielfaches von (oder eine Vielzahl von) „einem oder mehreren“ und/oder „einem oder mehr“ gemäß der Mengenlehre bedeutet, sofern nicht ausdrücklich etwas anderes angegeben ist.
  • In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil davon bilden. Es versteht sich, dass die vorstehende Kurzdarstellung nur veranschaulichend ist und in keinster Weise einschränkend sein soll. Zusätzlich zu den vorstehend beschriebenen veranschaulichenden Gesichtspunkten, Ausführungsbeispielen und Merkmalen werden weitere Gesichtspunkte, Ausführungsformen und Merkmale unter Bezugnahme auf die nachfolgenden Zeichnungen und die detaillierte Beschreibung deutlich. Die Beschreibung von Elementen in jeder Figur kann sich auf Elemente von fortlaufenden Figuren beziehen. Gleiche Bezugsnummern können sich auf gleiche Elemente in den Figuren beziehen, einschließlich alternativer beispielhafter Ausführungsformen gleicher Elemente.
  • 1A ist ein Blockdiagramm einer beispielhaften Speichervorrichtung. Die Speichervorrichtung 100 kann ein oder mehrere Speicher-Dies 108 einschließen. Der Speicher-Die 108 schließt eine Speicherstruktur 126 aus Speicherzellen, wie ein Array aus Speicherzellen, eine Steuerschaltung 110 und Lese/Schreib-Schaltungen 128 ein. Die Speicherstruktur 126 ist durch Wortleitungen über einen Zeilendecoder 124 und durch Bitleitungen über einen Spaltendecoder 132 adressierbar. Die Lese-/Schreibschaltungen 128 schließen mehrere Erfassungsblöcke SB1, SB2, ... SBp (Erfassungsschaltkreis) ein und ermöglichen das parallele Lesen oder Programmieren einer Seite von Speicherzellen. Üblicherweise ist eine Steuerung 122 in der gleichen Speicherungsvorrichtung 100 (z. B. einer entfernbaren Speicherkarte) wie der eine oder die mehreren Speicher-Dies 108 enthalten. Befehle und Daten werden zwischen dem Host 140 und der Steuerung 122 über einen Datenbus 120 und zwischen der Steuerung und dem einen oder den mehreren Speicher-Dies 108 über Leitungen 118 übertragen.
  • Die Speicherstruktur 126 kann zweidimensional oder dreidimensional sein. Die Speicherstruktur 126 kann ein oder mehrere Arrays von Speicherzellen aufweisen, einschließlich eines dreidimensionalen Arrays. Die Speicherstruktur 126 kann eine monolithische dreidimensionale Speicherstruktur aufweisen, in der mehrere Speicherebenen über (und nicht in) einem einzelnen Substrat wie beispielsweise einem Wafer ohne dazwischen liegende Substrate ausgebildet sind. Die Speicherstruktur 126 kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die über einen aktiven Bereich verfügen, der über einem Siliziumsubstrat angeordnet ist. Die Speicherstruktur 126 kann sich in einer nichtflüchtigen Speichervorrichtung befinden, die Schaltungen aufweist, die dem Betrieb der Speicherzellen zugeordnet sind, ganz gleich, ob sich die zugehörige Schaltung oberhalb oder innerhalb des Substrats befindet.
  • Die Steuerschaltung 110 arbeitet mit den Lese-/Schreibschaltungen 128 zusammen, um Speichervorgänge auf der Speicherstruktur 126 auszuführen, und schließt eine Zustandsmaschine 112, einen On-Chip-Adressdecodierer 114 und ein Leistungssteuermodul 116 ein. Die Zustandsmaschine 112 stellt eine Steuerung von Speichervorgängen auf Die-Ebene bereit.
  • Eine Speicherungsregion 113 kann zum Beispiel für Programmierparameter bereitgestellt werden. Die Programmierparameter können eine Programmspannung, eine Vorspannung für die Programmspannung, Positionsparameter, die die Positionen der Speicherzellen angeben, Parameter für die Dicke der Kontaktleitungsverbinder, eine Verifizierungsspannung und/oder dergleichen einschließen. Die Positionsparameter können eine Position einer Speicherzelle innerhalb des gesamten Arrays von NAND-Ketten, eine Position einer Speicherzelle innerhalb einer bestimmten NAND-Ketten-Gruppe, eine Position einer Speicherzelle in einer bestimmten Ebene und/oder dergleichen angeben. Die Parameter für die Dicke des Kontaktleitungsverbinders können die Dicke des Kontaktleitungsverbinders, das Substrat oder das Material, aus dem der Kontaktleitungsverbinder besteht, und/oder dergleichen angeben.
  • Der On-Chip-Adressendecodierer 114 stellt eine Adressschnittstelle zwischen derjenigen, die von dem Host oder einer Speichersteuerung verwendet wird, zu der Hardware-Adresse, die von den Decodierern 124 und 132 verwendet wird, bereit. Das Leistungssteuermodul 116 steuert die Leistung und Spannungen, die den Wortleitungen und Bitleitungen während Speichervorgängen zugeführt werden. Es kann Treiber für Wortleitungen, SGS- und SGD-Transistoren und Sourceleitungen einschließen. Die Abtastblöcke können in einem Ansatz Bitleitungstreiber einschließen. Ein SGS-Transistor ist ein Auswahlgate-Transistor an einem Source-Ende einer NAND-Kette, und ein SGD-Transistor ist ein Auswahlgate-Transistor an einem Drain-Ende einer NAND-Kette.
  • In einigen Ausführungsformen können einige der Komponenten kombiniert werden. In verschiedenen Entwürfen können eine oder mehrere der Komponenten (allein oder in Kombination), die sich von der Speicherstruktur 126 unterscheiden, als mindestens eine Steuerschaltung betrachtet werden, die eingerichtet ist, um die hier beschriebenen Vorgänge durchzuführen. Die Steuerschaltung kann zum Beispiel eines oder eine Kombination von Steuerschaltlogik 110, Zustandsmaschine 112, Decodierer 114/132, Leistungssteuermodul 116, Erfassungsblöcke SBb, SB2, ..., SBp, Lese-/Schreibschaltungen 128, Steuerung 122 und so weiter einschließen.
  • Die Steuerschaltungen können eine Programmierschaltung einschließen, die so eingerichtet ist, dass sie einen Programm- und Prüfvorgang für einen Satz von Speicherzellen durchführt, wobei der eine Satz von Speicherzellen Speicherzellen aufweist, die so zugeordnet sind, dass sie einen Datenzustand aus einer Vielzahl von Datenzuständen darstellen, und Speicherzellen, die so zugeordnet sind, dass sie einen anderen Datenzustand aus der Vielzahl von Datenzuständen darstellen; wobei der Programm- und Prüfvorgang eine Vielzahl von Programm- und Prüfiterationen aufweist; und wobei die Programmierschaltung in jeder Programm- und Prüfiteration eine Programmierung für die eine Wortleitung durchführt, nach der die Programmierschaltung ein Prüfsignal an die eine Wortleitung anlegt. Die Steuerschaltungen können auch eine Zählschaltung enthalten, die so eingerichtet ist, dass sie die Anzahl der Speicherzellen ermittelt, die einen Verifizierungstest für den einen Datenzustand bestanden haben. Die Steuerschaltungen können auch eine Bestimmungsschaltung einschließen, die so eingerichtet ist, dass sie auf der Grundlage einer Menge, um die der Zählerstand einen Schwellenwert überschreitet, eine bestimmte Programm- und Prüfiteration aus der Vielzahl der Programm- und Prüfiterationen bestimmt, in der ein Prüftest für einen anderen Datenzustand für die Speicherzellen, die zur Darstellung eines anderen Datenzustands zugewiesen sind, durchgeführt wird.
  • 1B ist zum Beispiel ein Blockdiagramm einer beispielhaften Steuerschaltung 150, die eine Programmierschaltung 151, eine Zählschaltung 152 und eine Bestimmungsschaltung 153 aufweist.
  • Die Off-Chip-Steuerung 122 kann einen Prozessor 122c, Speicherungsvorrichtungen (Speicher) wie ROM 122a und RAM 122b und eine Fehlerkorrekturcode-Engine (ECC-Engine) 245 aufweisen. Die ECC-Maschine kann eine Anzahl von Lesefehlern korrigieren, die verursacht werden, wenn der obere Schwanz einer Vth-Verteilung zu hoch wird. In einigen Fällen können jedoch unkorrigierbare Fehler vorliegen. Die hierin bereitgestellten Techniken verringern die Wahrscheinlichkeit von unkorrigierbaren Fehlern.
  • Die Speicherungsvorrichtung(en) 122a, 122b weisen Codes auf, wie beispielsweise einen Satz von Anweisungen, und der Prozessor 122c ist betreibbar, um den Satz von Anweisungen auszuführen und die hierin beschriebene Funktionalität bereitzustellen. Alternativ oder zusätzlich kann der Prozessor 122c auf Code von einer Speicherungsvorrichtung 126a der Speicherstruktur 126 zugreifen, wie einen reservierten Bereich von Speicherzellen in einer oder mehreren Wortleitungen. Codes können zum Beispiel von der Steuerung 122 verwendet werden, um auf die Speicherstruktur 126 zuzugreifen, wie für Programmier-, Lese- und Löschvorgänge. Der Code kann Bootcode und Steuercode (z. B. einen Satz von Anweisungen) einschließen. Der Bootcode ist eine Software, welche die Steuerung 122 während eines Boot- oder Startvorgangs initialisiert und der Steuerung 122 ermöglicht, auf die Speicherstruktur 126 zuzugreifen. Der Code kann von der Steuerung 122 verwendet werden, um eine oder mehrere Speicherstrukturen 126 zu steuern. Beim Hochfahren ruft der Prozessor 122c den Bootcode aus dem ROM 122a oder der Speicherungsvorrichtung 126a zur Ausführung ab, und der Bootcode initialisiert die Systemkomponenten und lädt den Steuercode in den RAM 122b. Sobald der Steuercode in den RAM 122b geladen ist, wird er durch den Prozessor 122c ausgeführt. Der Steuercode enthält Treiber zum Durchführen grundlegender Aufgaben, wie etwa Steuern und Zuweisen von Speicher, Priorisieren der Verarbeitung von Befehlen und Steuern von Eingabe- und Ausgabeports.
  • Im Allgemeinen kann der Steuercode Anweisungen einschließen, um die hierin beschriebenen Funktionen einschließlich der weiter unten erläuterten Schritte der Flussdiagramme durchzuführen und um die Spannungswellenformen einschließlich der weiter unten erläuterten bereitzustellen.
  • In einer Ausführungsform ist der Host eine Rechenvorrichtung (z. B. ein Laptop, ein Desktop, ein Smartphone, ein Tablet, eine Digitalkamera), die einen oder mehrere Prozessoren, eine oder mehrere prozessorlesbare Speicherungsvorrichtungen (RAM, ROM, Flash-Speicher, Festplattenlaufwerk, Solid-State-Memory) einschließt, die einen prozessorlesbaren Code (z. B. eine Software) zum Programmieren der einen oder der mehreren Prozessoren speichert, um die hierin beschriebenen Verfahren durchzuführen. Der Host kann auch einen zusätzlichen Systemspeicher, eine oder mehrere Eingabe-/Ausgabeschnittstellen und/oder eine oder mehrere Eingabe-/Ausgabevorrichtungen einschließen, die mit dem einem oder den mehreren Prozessoren in Kommunikation stehen.
  • Andere Arten von nichtflüchtigen Speichern zusätzlich zu NAND-Flash-Speichern können ebenfalls verwendet werden.
  • Halbleiterspeichervorrichtungen schließen flüchtige Speichervorrichtungen ein, wie etwa Dynamic Random Access Memory-Vorrichtungen („DRAM-Vorrichtungen“) oder Static Random Access Memory-Vorrichtungen („SRAM-Vorrichtungen“), nichtflüchtige Speichervorrichtungen, wie etwa Resistive Random Access Memory („ReRAM“), Electrically Erasable Programmable Read Only Memory („EEPROM“), Flash-Speicher (der auch als Untergruppe eines EEPROM betrachtet werden kann), Ferroelectric Random Access Memory („FRAM“) und Magnetoresistive Random Access Memory („MRAM“), und andere Halbleiterelemente, die Informationen speichern können. Jeder Typ von Speichervorrichtung kann unterschiedliche Konfigurationen aufweisen. Zum Beispiel können Flash-Speichervorrichtungen in einer NAND- oder NOR-Konfiguration eingerichtet sein.
  • Die Speichervorrichtungen können aus passiven und/oder aktiven Elementen in beliebigen Kombinationen gebildet sein. Als ein nichteinschränkendes Beispiel schließen passive Halbleiterspeicherelemente ReRAM-Vorrichtungselemente ein, die in einigen Ausführungsformen ein widerstandsschaltendes Speicherungselement wie ein Anti-Fuse- oder Phasenwechselmaterial und gegebenenfalls ein Lenkelement wie eine Diode oder einen Transistor einschließen. Weiterhin schließen als nichteinschränkendes Beispiel aktive Halbleiterspeicherelemente EEPROM- und Flash-Speicherungsvorrichtungselemente ein, die in einigen Ausführungsformen Elemente einschließen, die einen Ladungsspeicherungsbereich enthalten, wie etwa ein Floating-Gate, leitende Nanopartikel oder ein dielektrisches Ladungsspeicherungsmaterial.
  • Mehrere Speicherelemente können derart eingerichtet sein, dass sie in Reihe geschaltet sind, oder derart, dass jedes Element einzeln zugänglich ist. Als nicht einschränkendes Beispiel enthalten Flash-Speichervorrichtungen in einer NAND-Konfiguration (NAND-Speicher) üblicherweise Speicherelemente, die in Reihe geschaltet sind. Eine NAND-Kette ist ein Beispiel für einen Satz von in Reihe geschalteten Transistoren, aufweisend Speicherzellen und SG-Transistoren.
  • Ein NAND-Speicherarray kann so eingerichtet werden, dass das Array aus mehreren Speicherketten besteht, wobei eine Kette aus mehreren Speicherelementen besteht, die sich eine einzelne Bitleitung teilen und auf die als Gruppe zugegriffen wird. Alternativ können Speicherelemente derart eingerichtet sein, dass jedes Element einzeln zugänglich ist, z. B. ein NOR-Speicherarray. NAND- und NOR-Speicherkonfigurationen sind Beispiele, und Speicherelemente können anderweitig eingerichtet sein. Die Halbleiterspeicherelemente, die in und/oder über einem Substrat angeordnet sind, können in zwei oder drei Dimensionen angeordnet sein, wie einer zweidimensionalen Speicherstruktur oder einer dreidimensionalen Speicherstruktur.
  • In einer zweidimensionalen Speicherstruktur sind die Halbleiterspeicherelemente in einer einzelnen Ebene oder einer einzelnen Speichervorrichtungsebene angeordnet. Üblicherweise sind in einer zweidimensionalen Speicherstruktur Speicherelemente in einer Ebene (z.B. in einer Ebene in x-y-Richtung) angeordnet, die sich im Wesentlichen parallel zu einer Hauptfläche eines Substrats erstreckt, das die Speicherelemente trägt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Speicherelemente gebildet ist, oder es kann ein Trägersubstrat sein, das an den Speicherelementen befestigt wird, nachdem diese gebildet werden. Als ein nicht einschränkendes Beispiel kann das Substrat einen Halbleiter, wie Silizium, einschließen.
  • Die Speicherelemente können auf der einzelnen Speichervorrichtungsebene in einem geordneten Array angeordnet sein, wie in einer Vielzahl von Zeilen und/oder Spalten. Jedoch können die Speicherelemente in nicht regelmäßigen oder nicht orthogonalen Konfigurationen angeordnet sein. Die Speicherelemente können jeweils zwei oder mehr Elektroden oder Kontaktleitungen, wie Bitleitungen und Wortleitungen, aufweisen.
  • Ein dreidimensionales Speicherarray ist so angeordnet, dass Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsebenen belegen, wodurch eine Struktur in drei Dimensionen gebildet wird (d. h. in der x-, y- und z-Richtung, wobei die z-Richtung im Wesentlichen senkrecht ist und die x- und y-Richtungen im Wesentlichen parallel zur Hauptoberfläche des Substrats verlaufen).
  • Als nicht einschränkendes Beispiel kann eine dreidimensionale Speicherstruktur vertikal als Stapel mehrerer zweidimensionaler Speichervorrichtungsebenen angeordnet sein. Als weiteres nicht einschränkendes Beispiel kann ein dreidimensionales Speicherarray als mehrere vertikale Spalten (z.B. Spalten, die sich im Wesentlichen senkrecht zur Hauptfläche des Substrats erstrecken, d. h. in y-Richtung) angeordnet sein, wobei jede Spalte mehrere Speicherelemente aufweist. Die Spalten können in einer zweidimensionalen Konfiguration angeordnet sein, z.B. in einer x-y-Ebene, was in einer dreidimensionalen Anordnung von Speicherelementen mit Elementen auf mehreren vertikal gestapelten Speicherebenen resultiert. Andere Konfigurationen von Speicherelementen in drei Dimensionen können auch ein dreidimensionales Speicherarray bilden.
  • Als nicht einschränkendes Beispiel können in einer dreidimensionalen Anordnung von NAND-Ketten die Speicherelemente miteinander verbunden werden, um eine NAND-Kette innerhalb einer einzigen horizontalen (z. B. x-y) Speichervorrichtungsebene zu bilden. Alternativ können die Speicherelemente miteinander gekoppelt sein, um eine vertikale NAND-Kette zu bilden, die über mehrere horizontale Speichervorrichtungsebenen verläuft. Andere dreidimensionale Konfigurationen können in Betracht gezogen werden, wobei einige NAND-Ketten Speicherelemente in einer einzelnen Speicherebene enthalten, während andere Ketten Speicherelemente enthalten, die sich über mehrere Speicherebenen erstrecken. Dreidimensionale Speicherarrays können auch in einer NOR-Konfiguration und in einer ReRAM-Konfiguration ausgebildet sein.
  • Üblicherweise werden in einem monolithischen dreidimensionalen Speicherarray eine oder mehrere Speichervorrichtungsebenen über einem einzelnen Substrat gebildet. Optional kann das monolithische dreidimensionale Speicherarray auch eine oder mehrere Speicherschichten mindestens teilweise innerhalb des einzelnen Substrats aufweisen. Als ein nicht einschränkendes Beispiel kann das Substrat einen Halbleiter, wie Silizium, einschließen. In einem monolithischen dreidimensionalen Array werden die Schichten, die die einzelnen Speichervorrichtungsebenen des Arrays bilden, üblicherweise auf den Schichten der darunter liegenden Speichervorrichtungsebenen des Arrays gebildet. Jedoch können Schichten von benachbarten Speichervorrichtungsebenen eines monolithischen dreidimensionalen Speicherarrays gemeinsam genutzt werden oder Zwischenschichten zwischen Speichervorrichtungsebenen aufweisen.
  • Auch können wiederum zweidimensionale Arrays getrennt gebildet und dann zusammengepackt werden, um eine nicht monolithische Speichervorrichtung mit mehreren Speicherschichten zu bilden. Zum Beispiel können nicht monolithische gestapelte Speicher konstruiert werden, indem Speicherebenen auf separaten Substraten gebildet und dann die Speicherebenen übereinander gestapelt werden. Die Substrate können vor dem Stapeln gedünnt oder von den Speichervorrichtungsebenen entfernt werden, aber da die Speichervorrichtungsebenen anfänglich über separaten Substraten gebildet werden, sind die resultierenden Speicherarrays keine monolithischen dreidimensionalen Speicherarrays. Ferner können mehrere zweidimensionale Speicherarrays oder dreidimensionale Speicherarrays (monolithisch oder nicht monolithisch) auf separaten Chips gebildet und dann zusammengepackt werden, um eine gestapelte Chip-Speichervorrichtung zu bilden.
  • 2 veranschaulicht schematische Ansichten von drei Typen Speicherarchitekturen, die gestaffelte Speicherketten verwenden. Zum Beispiel zeigt die Referenznummer 201 eine schematische Ansicht einer ersten beispielhaften Speicherarchitektur, die Referenznummer 203 zeigt eine schematische Ansicht einer zweiten beispielhaften Speicherarchitektur, und die Referenznummer 205 zeigt eine schematische Ansicht einer dritten beispielhaften Speicherarchitektur. In einigen Ausführungsformen, wie gezeigt, kann die Speicherarchitektur ein Array von gestaffelten NAND-Ketten einschließen.
  • 2 veranschaulicht Blöcke 200, 210 von Speicherzellen in einer beispielhaften zweidimensionalen Konfiguration des Speicherarrays 126 von 1. Das Speicherarray 126 kann viele derartige Speicherblöcke 200, 210 einschließen. Jeder Beispielblock 200, 210 schließt eine Anzahl von NAND-Ketten und entsprechenden Bitleitungen ein, z. B. BL0, BL1,.. die von den Blöcken gemeinsam genutzt werden. Jede NAND-Kette ist an einem Ende mit einem Drain-Side-Select-Gate (SGD) verbunden, und die Steuer-Gates der Drain-Select-Gates sind über eine gemeinsame SGD-Leitung verbunden. Die NAND-Ketten sind an ihrem anderen Ende mit einem Source-Side-Select-Gate (SGS) verbunden, das wiederum mit einer gemeinsamen Source-Leitung 220 verbunden ist. Sechzehn Wortleitungen, beispielsweise WL0-WL15, erstrecken sich zwischen den SGDs und den SGSs. In einigen Fällen können im Speicherarray neben den Auswahl-Gate-Transistoren auch Dummy-Wortleitungen verwendet werden, die keine Benutzerdaten enthalten. Solche Dummy-Wortleitungen können die Randdatenwortleitung vor bestimmten Randeffekten abschirmen.
  • Ein Typ von nichtflüchtigem Speicher, der im Speicherarray bereitgestellt werden kann, ist ein Floating-Gate-Speicher wie vom Typ, der in 3A und 3B gezeigt ist. Andere Typen nichtflüchtiger Speicher können jedoch ebenfalls verwendet werden. Wie nachstehend ausführlicher erörtert wird, verwendet in einem anderen Beispiel, das in 4A und 4B gezeigt ist, eine Charge-Trapping-Speicherzelle ein nichtleitendes dielektrisches Material anstelle eines leitenden Floating-Gates, um Ladung nichtflüchtig zu speichern. Ein dreischichtiges Dielektrikum aus Siliziumoxid, Siliziumnitrid und Siliziumoxid („ONO“) ist zwischen einem leitenden Steuer-Gate und einer Oberfläche eines halbleitenden Substrats über dem Speicherzellenkanal angeordnet. Die Zelle wird programmiert, indem Elektronen aus dem Zellkanal in das Nitrid eingespritzt werden, wo sie eingefangen und in einem begrenzten Bereich gespeichert werden. Diese gespeicherte Ladung verändert dann die Schwellenspannung eines Abschnitts des Kanals der Zelle auf eine Weise, die nachweisbar ist. Die Zelle wird durch Einspritzen heißer Löcher in das Nitrid gelöscht. Eine ähnliche Zelle kann in einer Split-Gate-Konfiguration bereitgestellt werden, bei der sich ein dotiertes Polysilizium-Gate über einem Abschnitt des Speicherzellenkanals erstreckt und dadurch einen separaten Auswahl-Transistor bildet.
  • Bei einem anderen Ansatz werden NROM-Zellen verwendet. Zwei Bit werden zum Beispiel in jeder NROM-Zelle gespeichert, in der sich eine dielektrische ONO-Schicht über dem Kanal zwischen Source- und Drain-Diffusion erstreckt. Die Ladung für ein Datenbit ist in der an den Drain angrenzenden dielektrischen Schicht lokalisiert, und die Ladung für das andere Datenbit ist in der an die Source angrenzenden dielektrischen Schicht lokalisiert. Die Datenspeicherung in mehreren Zuständen wird durch separates Lesen binärer Zustände der physisch getrennten Ladungsspeicherungsbereiche innerhalb des Dielektrikums erreicht. Andere Arten nichtflüchtiger Speicher sind ebenfalls bekannt.
  • 3A veranschaulicht einen Querschnitt von beispielhaften Floating-Gate-Speicherzellen 300, 310, 320 in NAND-Ketten. In dieser Figur verläuft die Richtung einer Bitleitung oder NAND-Kette in die Seite hinein, und die Richtung einer Wortleitung verläuft von links nach rechts. Als Beispiel erstreckt sich die Wortleitung 324 über NAND-Ketten, welche die jeweiligen Kanalregionen 306, 316 und 326 einschließen. Die Speicherzelle 300 schließt ein Steuer-Gate 302, ein Floating-Gate 304, eine Tunneloxidschicht 305 und die Kanalregion 306 ein. Die Speicherzelle 310 schließt ein Steuer-Gate 312, ein Floating-Gate 314, eine Tunneloxidschicht 315 und die Kanalregion 316 ein. Die Speicherzelle 320 schließt ein Steuer-Gate 322, ein Floating-Gate 321, eine Tunneloxidschicht 325 und die Kanalregion 326 ein. Jede Speicherzelle 300, 310, 320 befindet sich in einer anderen jeweiligen NAND-Kette. Eine interpolare dielektrische (IPD) Schicht 328 ist ebenfalls veranschaulicht. Die Steuer-Gates 302, 312, 322 sind Abschnitte der Wortleitung. Eine Querschnittsansicht entlang des Kontaktleitungsverbinders 329 ist in 3B bereitgestellt.
  • Das Steuer-Gate 302, 312, 322 umschließt das Floating-Gate 304, 314, 321, wodurch der Oberflächenkontaktbereich zwischen dem Steuer-Gate 302, 312, 322 und dem Floating-Gate 304, 314, 321 vergrößert wird. Daraus ergibt sich eine höhere IPD-Kapazität, was zu einem höheren Kopplungsverhältnis führt, was das Programmieren und Löschen erleichtert. Bei der Verkleinerung von NAND-Speichervorrichtungen wird jedoch der Abstand zwischen benachbarten Zellen 300, 310, 320 kleiner, sodass zwischen zwei benachbarten Floating-Gates 302, 312, 322 fast kein Platz mehr für die Steuer-Gates 302, 312, 322 und die IPD-Schicht 328 vorhanden ist.
  • Als Alternative wurde, wie in 4A und 4B gezeigt, die flache oder planare Speicherzelle 400, 410, 420 entwickelt, bei der das Steuer-Gate 402, 412, 422 flach oder planar ist; d. h. sie umschließt nicht das Floating-Gate und hat nur von oben Kontakt mit der Ladungsspeicherschicht 428. In diesem Fall ist ein hohes Floating-Gate nicht von Vorteil. Stattdessen wird das Floating-Gate deutlich dünner ausgeführt. Weiterhin kann das Floating-Gate zur Ladungsspeicherung verwendet werden, oder es kann eine dünne Ladungsfallenschicht zum Einfangen von Ladung verwendet werden. Dieser Ansatz kann das Problem des ballistischen Elektronentransports vermeiden, bei dem ein Elektron während der Programmierung durch das Floating-Gate wandern kann, nachdem es durch das Tunneloxid getunnelt wurde.
  • 4A stellt einen Querschnitt von beispielhaften Charge-Trapping-Speicherzellen 400, 410, 420 in NAND-Ketten dar. Die Ansicht ist in einer Wortleitungsrichtung von Speicherzellen 400, 410, 420, die ein flaches Steuer-Gate und Charge-Trapping-Regionen als ein zweidimensionales Beispiel für Speicherzellen 400, 410, 420 in dem Speicherarray 126 aus 1 aufweisen. Der Ladungseinfangspeicher kann in einer NOR- und NAND-Flash-Speichervorrichtung verwendet werden. Bei dieser Technologie wird ein Isolator wie eine SiN-Folie zum Speichern von Elektronen verwendet, im Gegensatz zu einer Floating-Gate-MOSFET-Technologie, bei der ein Leiter wie dotiertes polykristallines Silizium zum Speichern von Elektronen verwendet wird. Zum Beispiel erstreckt sich eine Wortleitung 424 über NAND-Ketten, die jeweilige Kanalregionen 406, 416, 426 einschließen. Abschnitte der Wortleitung stellen Steuer-Gates 402, 412, 422 bereit. Unterhalb der Wortleitung befinden sich eine IPD-Schicht 428, Charge-Trapping-Schichten 404, 414, 421, Polysiliziumschichten 405, 415, 425 und Tunnelschichten 409, 407, 408. Jede Charge-Trapping-Schicht 404, 414, 421 erstreckt sich kontinuierlich in einer jeweiligen NAND-Kette. Die flache Konfiguration des Steuer-Gates kann dünner gemacht werden als ein Floating-Gate. Außerdem können die Speicherzellen näher beieinander platziert werden.
  • 4B veranschaulicht einen Querschnitt der Struktur von 4A entlang des Kontaktleitungsverbinders 429. Die NAND-Kette 430 schließt einen SGS-Transistor 431, beispielhafte Speicherzellen 400, 433, ... 435 und einen SGD-Transistor 436 ein. Durchgänge in der IPD-Schicht 428 in den SGS- und SGD-Transistoren 431, 436 ermöglichen die Kommunikation zwischen den Steuer-Gate-Schichten 402 und den Floating-Gate-Schichten. Die Steuer-Gate-402-Schichten und Floating-Gate-Schichten können aus Polysilizium bestehen, und die Tunneloxidschicht kann beispielsweise aus Siliziumoxid bestehen. Die IPD-Schicht 428 kann ein Stapel aus Nitriden (N) und Oxiden (O) sein, wie beispielsweise in einer N-O-N-O-N-Konfiguration.
  • Die NAND-Kette kann auf einem Substrat gebildet werden, das eine p-Typ-Substratregion 455, einen n-Typ-Well 456 und einen p-Typ-Well 457 aufweist. N-Typ Source-/Drain-Diffusionsregionen sd1, sd2, sd3, sd4, sd5, sd6 und sd7 werden in dem p-Typ-Well gebildet. Eine Kanalspannung, Vch, kann direkt an die Kanalregion des Substrats angelegt werden.
  • 5 veranschaulicht ein beispielhaftes Blockdiagramm des Erfassungsblocks SB1 von 1. In einem Ansatz weist ein Erfassungsblock mehrere Erfassungsschaltungen auf. Jeder Erfassungsschaltung sind Datenhaltespeicher zugeordnet. Die Erfassungsschaltungen 550a, 551a, 552a und 553a sind zum Beispiel den Datenhaltespeicher 550b, 551b, 552b bzw. 553b zugeordnet. Bei einem Ansatz können unterschiedliche Untergruppen von Bitleitungen unter Verwendung unterschiedlicher jeweiliger Erfassungsblöcke abgetastet werden. Dies ermöglicht, dass die Prozessorlast, die zu den Erfassungsschaltungen gehört, durch einen jeweiligen Prozessor in jedem Erfassungsblock aufgeteilt und gehandhabt wird. Die Erfassungsschaltungssteuerung 560 in SB1 kann zum Beispiel mit dem Satz der Erfassungsschaltungen und Haltespeicher kommunizieren. Die Erfassungsschaltungssteuerung 560 kann eine Vorladeschaltung 561 einschließen, die jeder Erfassungsschaltung eine Spannung zur Einstellung einer Vorladespannung bereitstellt. Bei einem möglichen Ansatz wird die Spannung jeder Erfassungsschaltung unabhängig bereitgestellt, z. B. über den Datenbus und einen lokalen Bus. Bei einem anderen möglichen Ansatz wird jeder Erfassungsschaltung gleichzeitig eine gemeinsame Spannung bereitgestellt. Die Erfassungsschaltungssteuerung 560 kann auch eine Vorladeschaltung 561, einen Speicher 562 und einen Prozessor 563 einschließen. Der Speicher 562 kann Codes speichern, die vom Prozessor ausgeführt werden können, um die hierin beschriebenen Funktionen auszuführen. Diese Funktionen können das Lesen der Haltespeicher 550b, 551 b, 552b, 553b, die den Erfassungsschaltungen 550a, 551 a, 552a, 553a zugeordnet sind, das Setzen von Bitwerten in den Haltespeicher und das Bereitstellen von Spannungen zum Einstellen von Vorladepegeln in den Erfassungsknoten der Erfassungsschaltungen 550a, 551a, 552a, 553a einschließen. Weitere Beispieldetails zur Steuerung der Erfassungsschaltung 560 und zu den Erfassungsschaltungen 550a, 551a, 552a, 553a werden nachfolgend bereitgestellt.
  • In einigen Ausführungsformen kann eine Speicherzelle ein Flag-Register einschließen, das einen Satz von Haltespeichern zum Speichern von Flag-Bits einschließt. In einigen Ausführungsformen kann eine Menge von Flag-Registern einer Menge von Datenzuständen entsprechen. In einigen Ausführungsformen können ein oder mehrere Flag-Register zur Steuerung eines Typs der Verifizierungstechnik bei der Verifizierung von Speicherzellen verwendet werden. In einigen Ausführungsformen kann die Ausgabe eines Flag-Bits die zugehörige Logik der Vorrichtung, z. B. die Adressdecodierungsschaltlogik, so modifizieren, dass ein bestimmter Block von Zellen ausgewählt wird. Ein Massenbetrieb (z. B. ein Löschvorgang usw.) kann unter Verwendung der im Flag-Register gesetzten Flags oder einer Kombination des Flag-Registers mit dem Adressregister, wie bei der impliziten Adressierung, oder alternativ durch direkte Adressierung mit dem Adressregister allein durchgeführt werden.
  • 6A ist eine perspektivische Ansicht eines Satzes von Blöcken 600 in einer beispielhaften dreidimensionalen Konfiguration des Speicherarrays 126 von 1. Auf dem Substrat befinden sich beispielhafte Blöcke BLK0, BLK1, BLK2, BLK3 von Speicherzellen (Speicherelementen) und ein Peripheriebereich 604 mit Schaltlogik zur Verwendung durch die Blöcke BLK0, BLK1, BLK2, BLK3. Zum Beispiel können die Schaltungen die Spannungstreiber 605 einschließen, die mit Steuer-Gate-Schichten der Blöcke BLK0, BLK1, BLK2, BLK3 verbunden werden können. Bei einem Ansatz werden Steuer-Gate-Schichten auf einer gemeinsamen Höhe in den Blöcken BLK0, BLK1, BLK2, BLK3 gemeinsam angesteuert. Das Substrat 601 kann auch Schaltlogik unter den Blöcken BLK0, BLK1, BLK2, BLK3 zusammen mit einer oder mehreren unteren Metallschichten tragen, welche in Leiterbahnen strukturiert sind, um Signale der Schaltlogik zu übertragen. Die Blöcke BLK0, BLK1, BLK2, BLK3 sind in einer Zwischenregion 602 der Speichervorrichtung ausgebildet. In einem oberen Bereich 603 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in Leiterbahnen strukturiert, um Signale der Schaltlogik zu tragen. Jeder Block BLK0, BLK1, BLK2, BLK3 weist einen gestapelten Speicherzellenbereich auf, wobei abwechselnde Ebenen des Stapels Wortleitungen darstellen. In einem möglichen Ansatz hat jeder Block BLK0, BLK1, BLK2, BLK3 gegenüberliegende abgestufte Seiten, von denen sich vertikale Kontakte nach oben zu einer oberen Metallschicht erstrecken, um Verbindungen zu Leiterbahnen herzustellen. Während vier Blöcke BLK0, BLK1, BLK2, BLK3 beispielhaft veranschaulicht sind, können zwei oder mehr Blöcke verwendet werden, die sich in x- und/oder y-Richtung erstrecken.
  • Bei einem möglichen Ansatz stellt die Länge der Ebene in x-Richtung eine Richtung dar, in der sich Signalpfade zu Wortleitungen in der einen oder den mehreren oberen Metallschichten erstrecken (eine Wortleitungs- oder SGD-Leitungsrichtung), und die Breite der Ebene in y-Richtung stellt eine Richtung dar, in der sich Signalpfade zu Bitleitungen in der einen oder den mehreren oberen Metallschichten (eine Bitleitungsrichtung) erstrecken. Die z-Richtung stellt eine Höhe der Speichervorrichtung dar.
  • 6B veranschaulicht einen beispielhaften Querschnitt eines Abschnitts von einem der Blöcke BLK0, BLK1, BLK2, BLK3 aus 6A. Der Block weist einen Stapel 610 aus abwechselnd leitenden und dielektrischen Schichten auf. In diesem Beispiel weisen die leitfähigen Schichten zwei SGD-Schichten, zwei SGS-Schichten und vier Dummy-Wortleitungsschichten DWLD0, DWLD1, DWLS0 und DWLS1, zusätzlich zu den Datenwortleitungsschichten (Wortleitungen) WLL0-WLL10 auf. Die dielektrischen Schichten werden als DL0 bis DL19 bezeichnet. Ferner sind Regionen des Stapels 610 veranschaulicht, welche die NAND-Ketten NS1 und NS2 aufweisen. Jede NAND-Kette umfasst ein Speicherloch 618, 619, das mit Materialien gefüllt ist, die benachbart zu den Wortzeilen Speicherzellen bilden. Eine Region 622 des Stapels 610 ist in 6D ausführlicher gezeigt und wird nachstehend detaillierter erörtert.
  • Der 610-Stapel schließt ein Substrat 611, eine Isolierschicht 612 auf dem Substrat 611 und einen Abschnitt einer Sourceleitung SL ein. NS1 hat ein Source-Ende 613 an einer Unterseite 614 des Stapels und ein Drain-Ende 615 an einer Oberseite 616 des Stapels 610. Kontaktleitungsverbinder (z. B. Schlitze, wie metallgefüllte Schlitze) 617, 620 können periodisch über den Stapel 610 als Verbindungen bereitgestellt werden, die sich durch den Stapel 610 erstrecken, wie zur Verbindung der Source-Leitung mit einer bestimmten Kontaktleitung oberhalb des Stapels 610. Die Kontaktleitungsverbinder 617, 620 können bei der Bildung der Wortleitungen verwendet und anschließend mit Metall gefüllt werden. Ein Abschnitt einer Bitleitung BL0 ist ebenfalls veranschaulicht. Eine leitende Durchkontaktierung 621 verbindet das Drain-Ende 615 mit BL0.
  • 6C veranschaulicht eine grafische Darstellung des Speicherlochdurchmessers im Stapel von 6B. Die vertikale Achse ist auf den Stapel von 6B ausgerichtet und veranschaulicht eine Breite (wMH), z. B. den Durchmesser der Speicherlöcher 618 und 619. Die Wortleitungsschichten WLL0-WLL10 von 6A werden als Beispiel wiederholt und befinden sich auf den jeweiligen Höhen z0-z10 im Stapel. In einer solchen Speichervorrichtung weisen die Speicherlöcher, die durch den Stapel geätzt werden, ein sehr hohes Seitenverhältnis auf. Zum Beispiel ist ein Verhältnis der Tiefe zum Durchmesser von etwa 25 bis 30 üblich. Die Speicherlöcher können einen kreisförmigen Querschnitt aufweisen. Aufgrund des Ätzprozesses kann die Speicherlochbreite über die Länge des Lochs variieren. Üblicherweise wird der Durchmesser von oben nach unten in dem Speicherloch immer kleiner. Das heißt, die Speicherlöcher verjüngen sich, wobei sie sich am Boden des Stapels verengen. In einigen Fällen kommt es zu einer leichten Verengung am oberen Ende des Lochs in der Nähe des Auswahlgates, sodass der Durchmesser etwas breiter wird, bevor er vom oberen Ende zum unteren Ende des Speicherlochs hin immer kleiner wird.
  • Aufgrund der ungleichmäßigen Breite des Speicherlochs kann die Programmiergeschwindigkeit, einschließlich der Programmflanke und der Löschgeschwindigkeit der Speicherzellen in Abhängigkeit von ihrer Position entlang des Speicherlochs variieren, z. B. in Abhängigkeit von ihrer Höhe im Stapel. Bei einem kleineren Durchmesser des Speicherlochs ist das elektrische Feld über dem Tunneloxid relativ stärker, sodass die Programmier- und Löschgeschwindigkeit relativ höher ist. Ein Ansatz besteht darin, Gruppen von benachbarten Wortleitungen zu definieren, für die der Speicherlochdurchmesser ähnlich ist, z. B. innerhalb eines definierten Durchmesserbereichs, und ein optimiertes Verifizierungsschema für jede Wortleitung in einer Gruppe anzuwenden. Verschiedene Gruppen können unterschiedlich optimierte Verifizierungsschemata aufweisen.
  • 6D veranschaulicht eine Nahaufnahme der Region 622 des Stapels 610 von 6B. Speicherzellen sind an den verschiedenen Ebenen des Stapels an dem Schnittpunkt einer Wortleitungsschicht und eines Speicherlochs ausgebildet. In diesem Beispiel sind die SGD-Transistoren 680, 681 über den Dummy-Speicherzellen 682, 683 und eine Datenspeicherzelle MC bereitgestellt. Eine Reihe von Schichten kann entlang der Seitenwand (SW) des Speicherlochs 630 und/oder innerhalb jeder Wortleitungsschicht abgeschieden werden, z. B. unter Verwendung von Atomschichtabscheidung. Beispielsweise kann jede Säule (z. B. die Säule, die durch die Materialien innerhalb eines Speicherlochs 630 gebildet wird) eine Charge-Trapping-Schicht oder einen Charge-Trapping-Film 663 wie SiN oder ein anderes Nitrid, eine Tunnelschicht 664, einen Polysiliziumkörper oder Kanal 665 und einen dielektrischen Kern 666 einschließen. Eine Wortleitungsschicht kann ein sperrendes Oxid-/Block-High-k-Material 660, eine Metallbarriere 661 und ein leitendes Metall 662 wie Wolfram als Steuer-Gate einschließen. Es werden zum Beispiel die Steuer-Gates 690, 691, 692, 693 und 694 bereitgestellt. In diesem Beispiel werden alle Schichten mit Ausnahme des Metalls in dem Speicherloch 630 bereitgestellt. In anderen Ansätzen können einige der Schichten in der Steuer-Gate-Schicht sein. Zusätzliche Säulen sind gleichermaßen in den verschiedenen Speicherlöchern ausgebildet. Eine Säule kann eine säulenförmige aktive Fläche (AA) einer NAND-Kette bilden.
  • Wenn eine Speicherzelle MC programmiert wird, werden Elektronen in einem Abschnitt der Charge-Trapping-Schicht 663 gespeichert, welcher der Speicherzelle MC zugeordnet ist. Diese Elektronen werden in die Charge-Trapping-Schicht 663 aus dem Kanal 665 und durch die Tunnelschicht 664 gezogen. Die Vth einer Speicherzelle MC wird proportional zu der Menge der gespeicherten Ladung erhöht. Während eines Löschvorgangs kehren die Elektronen in den Kanal 665 zurück.
  • Jedes der Speicherlöcher 630 kann mit einer Vielzahl von ringförmigen Schichten gefüllt sein, die eine Blockieroxidschicht, eine Charge-Trapping-Schicht 663, eine Tunnelschicht 664 und eine Kanalschicht 665 aufweisen. Eine Kernregion jedes der Speicherlöcher 630 ist mit einem Körpermaterial gefüllt, und die Vielzahl von ringförmigen Schichten befindet sich zwischen der Kernregion und der Wortleitung in jedem der Speicherlöcher 630.
  • Die NAND-Kette kann mit einem Floating-Body-Kanal 665 betrachtet werden, da die Länge des Kanals 665 nicht auf einem Substrat ausgebildet ist. Weiterhin wird die NAND-Kette durch eine Vielzahl von Wortleitungsschichten bereitgestellt, die übereinander in einem Stapel angeordnet und durch dielektrische Schichten voneinander getrennt sind.
  • 7A zeigt eine schematische Draufsicht eines Speicherarrays 700 mit mehreren Speicherlöchern 722, die wie hierin beschrieben vertikale Speicherzellenstränge sein können, und mehreren Dummy-Löchern 705, die keine vollständige Speicherstruktur benötigen. Eine flache Grabenätzung oder ein flaches Ätzmerkmal (SHE) 710 erstreckt sich durch eine Vielzahl von Wortleitungen (z. B. fünf), aber nicht vollständig durch den Chip, um benachbarte Ketten elektrisch voneinander zu isolieren. Der SHE erstreckt sich direkt durch eine Gruppe ausgerichteter Dummy-Löcher 705, wodurch verhindert wird, dass diese Dummy-Löcher 705 Daten speichern oder anderweitig funktionsfähige Speicherzellen sind.
  • Bezug nehmend nun auf 8A und 8B gibt es keine Dummy-Löcher. Anders als bei der Speicherstruktur 700 von 7A und 7B befindet sich der SHE 810 in einer Lücke zwischen zwei benachbarten Reihen von Speicherzellen 825 und überlappt mit Speicherlöchern 825, wodurch ein Arbeitsstrang erzeugt wird, der einen Graben aufweist, der in eine Seite mindestens des oberen SGD-Schalters des Arbeitsspeicherstrangs geätzt ist, hier als Speicherlöcher 825 gezeigt. Diese Konfiguration verbessert die Ausbeute und die Speicherdichte wesentlich, da alle Speicherlöcher 822, 825 funktionsfähig sind, d. h. weniger Speicherlöcher verschwendet werden.
  • Im Gegensatz zu den vollständig kreisförmigen Speicherlöchern 822 haben die Speicherlöcher 825 und die SGD-Schalter, die teilweise von dem SHE 810 geschnitten werden, eine halbkreisförmige Form, die entweder ein Halbkreis oder mehr oder weniger als ein Halbkreis sein kann. In einigen Fällen können die Speicherlöcher 825 und SGD-Schalter weniger als Halbkreise auf einer Seite des SHE 810 und mehr als Halbkreise auf der anderen Seite des SHE 810 sein.
  • Die Speicherlöcher 822, 825 sind mit mehreren Bitleitungen 830 (in 8A als Bitleitungen 0-7 bezeichnet) verbunden. Zur einfacheren Veranschaulichung wurden nur acht Bitleitungen 830 gezeigt. Die Bitleitungen 830 erstrecken sich über die Speicherlöcher hinweg und sind über Verbindungspunkte mit ausgewählten Speicherlöchern verbunden. Die Speicherlöcher in jedem Strangbereich sind außerdem an einem Ende mit einem SGD-Schalter und am anderen Ende mit einem SGS-Schalter verbunden. Der SHE-Graben 810 kann in einen Abschnitt des SGD-Schalters geätzt werden.
  • Bezug nehmend nun auf 9 kann der SHE aufgrund von Variationen und Unvollkommenheiten in einem Herstellungsvorgang nicht zentral zwischen benachbarten Reihen von Speicherlöchern angeordnet sein. Wenn dies auftritt, können die halbkreisförmigen SGDs auf einer Seite des SHE-Grabens dimensional größer sein als die halbkreisförmigen SGDs auf der anderen Seite des SHE-Grabens. Die Speicherlöcher, welche die dimensional größeren SGDs enthalten, werden im Folgenden als „unterverschobene SGDs“ bezeichnet, und die Speicherlöcher, welche die dimensional kleineren SGDs enthalten, werden im Folgenden als „überverschobene Speicherlöcher“ bezeichnet. Wie veranschaulicht, weist jede Kette eine Reihe von unterverschobenen halbkreisförmigen SGDs, zwei Reihen von Vollkreis-SGDs und eine Reihe von überverschobenen halbkreisförmigen SGDs auf. Unter Bezugnahme auf Kette 1 schließt Reihe 0 überverschobene Halbkreis-SGDs 925b ein; Reihen 1 und 2 schließen Vollkreis-SGDs 922 ein; und Reihe 3 schließt unterverschobene Halbkreis-SGDs 925a ein.
  • 10 veranschaulicht eine Speicherstruktur 1000, die mehrere Speicherlöcher zeigt, die von einem SHE 1010 geschnitten wurden, gemäß einigen beschriebenen Ausführungsformen. Die Speicherstruktur 1000 schließt mehrere FC-SGD-Speicherlöcher 1022 (repräsentativ für mehrere zusätzliche FC-SGD) sowie mehrere SC-SGD-Speicherlöcher 1025a und 1025b (repräsentativ für mehrere zusätzliche SC-SGD) mit den SC-SGD-Speicherlöchern 1025a und 1025b, geschnitten von dem SHE 1010, ein. Zusätzlich sind die Speicherlöcher der Speicherstruktur 1000 von einer Metallschicht 1032, wie einer Wolfram-Metallschicht, umgeben. Während bestimmter Vorgänge (z. B. eines Lesevorgangs) wird eine Vorspannung auf zwei Regionen (geteilt durch den SHE 1010) platziert. Beispielsweise wird während einer Leseoption eine Vorspannung an eine Region 1030a von Speicherlöchern angelegt, sodass Speicherketten, die mit den Speicherlöchern in der Region 1030a verbunden sind, gelesen werden können. Diese Region 1030a kann als ausgewähltes SGD bezeichnet werden. Gleichzeitig wird jedoch eine Vorspannung an eine Region 1030b von Speicherlöchern angelegt, die nicht zum Lesen ausgewählt ist. Diese Region 1030a kann als nicht ausgewähltes SGD bezeichnet werden.
  • Der SHE 1010 stellt eine elektrische Isolierung her und trennt somit die Regionen 1030a und 1030b voneinander. Wie jedoch in der vergrößerten Ansicht gezeigt, schneidet und entfernt der SHE 1010 Teile des SC-SGD, wie beispielsweise das Speicherloch 1025b. Beispielsweise schließt das Speicherloch 1025b einen Kanal 1034 (der als Durchgang für Elektronen verwendet wird), eine Charge-Trap-Schicht 1036 (die verwendet wird, um Elektronen zu speichern und Vt zu bestimmen) und eine dielektrische Schicht 1038 ein, wie Aluminiumoxid (verwendet, um externe elektrische Spannungen zu blockieren). Zusätzlich erstreckt sich eine Oxidschicht 1040 in das Speicherloch 1025b und trennt den Kanal 1034 von der Charge-Trap-Schicht 1036 und trennt auch die Charge-Trap-Schicht 1036 von der dielektrischen Schicht 1038. Diese oben erwähnten Merkmale - Kanal 1034, Charge-Trap-Schicht 1036 und die dielektrische Schicht 1038 - sind sowohl in FC-SGD als auch in SC-SGD zu finden.
  • In Vollkreis-Speicherlöchern ähneln die jeweiligen Kanäle, Charge-Trap-Schichten und die Metallschichten jeweils einem Ring. Aufgrund des SHE 1010 werden jedoch Abschnitte des Kanals 1034, der Charge-Trap-Schicht 1036 und der dielektrischen Schicht 1038 teilweise entfernt. Während der Speicher 1025b mit teilweise entfernten Merkmalen immer noch funktionsfähig ist, treten bestimmte Probleme auf. Beispielsweise werden aufgrund der teilweisen Entfernung der dielektrischen Schicht 1038 sowohl der Kanal 1034 als auch die Charge-Trap-Schicht 1036 einem elektrischen Feld 1042 (dargestellt durch längere gestrichelte Pfeile) aufgrund der an die Region 1030b angelegten Vorspannung (nicht ausgewählte SGD) während des Lesevorgangs ausgesetzt. Infolgedessen können die Endregionen 1044a und 1044b (oder Spitzen) des Kanals 1034 im Wesentlichen während des Lesevorgangs aktiviert werden, was bewirkt, dass die Endregionen 1044a und 1044b leitend werden. Ein Diagramm eines Transistors (nicht gekennzeichnet) stellt ein Gate der Endregionen 1044a und 1044b dar, das aktiviert werden kann. Dies kann wiederum effektiv die Vt des Speicherlochs 1025b senken, die erforderlich ist, um den Kanal 1034 zu aktivieren. Dies veranschaulicht ein Problem von NSI. Es sollte ebenfalls beachtet werden, dass das Speicherloch 1025b im Allgemeinen repräsentativ für andere SC-SGD-Speicherlöcher in 10 ist. Das Ausmaß, in dem jedes Speicherloch durch den SHE 1010 geschnitten wird, kann jedoch unterschiedlich sein.
  • 11 veranschaulicht einen Graphen 1100, der die Vt-Verteilung für eine Speicherstruktur mit Speicherlöchern gemäß einigen beschriebenen Ausführungsformen zeigt. Die Zählungen (Programmlöschzyklen) gegen Vt sind gezeigt. Eine Kurve 1110a stellt die Vt-Verteilung für alle SGD-Speicherlöcher dar. Eine Kurve 111 0b stellt auch die Vt-Verteilung für alle FC-SGD-Speicherlöcher dar, während eine Kurve 1110c die Vt-Verteilung für alle SC-SGD-Speicherlöcher darstellt. In dieser Hinsicht stellen die Kurven 1110b und 1110b die Komponenten der Kurve 1110a dar. Die Kurve 1110c zeigt, dass die Vt-Verteilung die Gesamt-Vt-Verteilung „herunterschalten“ oder reduzieren wird. Außerdem verbreitert die Wirkung von SC-SGD die Kurve 1110a (Gesamtkurve), wodurch die Vt-Verteilung weniger vorhersagbar wird. Mehrere unten gezeigte und beschriebene Modifikationen werden verwendet, um diese Herausforderungen bei der Verwendung von SC-SGD zu überwinden.
  • 12 veranschaulicht ein Schaltdiagramm 1200, das Transistoren für ein ausgewähltes Gate und ein nicht ausgewähltes Gate veranschaulicht. Wie gezeigt, stellt ein Transistor 1250a ein ausgewähltes SC-SGD-Speicherloch dar, wie das Speicherloch 1025b (gezeigt in 10). Insbesondere stellt der Transistor 1250a die Endregionen 1044a und 1044b dar (gezeigt in 10). Der Transistor 1250a ist dafür ausgelegt, basierend auf einer vorbestimmten Select-Gate-Spannung VSEL zu aktivieren. Ein Transistor 1250a stellt auch ein nicht ausgewähltes SC-SGD-Speicherloch dar, wie das Speicherloch 1025a (gezeigt in 10). Zusätzlich ist ein Transistor 1250c (ein parasitärer Transistor) parallel zu dem Transistor 1250a. Idealerweise überträgt die Schaltung Strom, wenn VSEL am Transistor 1250a ausreichend hoch ist. Wenn jedoch eine Vorspannung an den Transistor 1250b angelegt wird (zum Beispiel während eines Lesevorgangs), kann ein elektrisches Feld 1242, das als NSI bezeichnet wird, bewirken, dass der Transistor 1250c eingeschaltet wird. Wenn dies geschieht, fließt Leckstrom zur Quelle, wodurch ein Leseverstärker 1260 veranlasst wird, zu bestimmen, dass der Transistor 1250a leitet, wenn der Transistor 1250a nicht eingeschaltet ist, während der Transistor 1250c, der als ein parasitärer Transistor wirkt, leitet.
  • Die Gleichung zur Bestimmung, ob das elektrische Feld 1242 ausreicht, um den Transistor 1250c einzuschalten, kann bestimmt werden durch: V O D = α ∗ V A T T A C K E R − V S E L S R C
    Figure DE102022113175A1_0001
    wobei VOD die Übersteuerungsspannung ist, α ein Kopplungsfaktor ist (basierend auf der Breite des SHE und weiter unten beschrieben), VATTACKER die „angreifende“ oder Interferenzspannung aufgrund von NSI ist, und VSELSRC die Quellenleitungsspannung ist. VATTACKER basiert auch auf der resultierenden Spannung aufgrund der an das nicht ausgewählte Gate angelegten Vorspannung. Es ist ersichtlich, dass VOD einer herkömmlichen Transistorformel ähnlich ist, wie einer Gate-Source-Spannung („VGS“). Weiterhin ist ersichtlich, dass VOD von VATTACKER abhängig und proportional dazu ist (vorausgesetzt, α ist größer als 0). Dementsprechend schaltet sich der Transistor 1250c ein, wenn VOD ausreichend hoch ist, was einem ausreichend hohen VATTACKER entspricht.
  • Um VOD vom Einschalten des Transistors ausreichend zu reduzieren, kann das elektrische Feld 1242 ausreichend reduziert werden, indem VATTACKER manipuliert wird. Beispielsweise kann durch Anlegen einer negativen Vorspannung, wie -2 V, an das nicht ausgewählte Gate die durch das elektrische Feld in den Transistor 1250c induzierte Spannung ausreichend verringert werden (in einigen Fällen auf 0 V). Infolgedessen schaltet sich der Transistor 1250c nicht versehentlich ein, und Strom darf nur durch den Transistor 1250a nur unter der Bedingung fließen, dass VSEL ausreichend hoch ist. Um die negative Spannung bereitzustellen, können zusätzliche Modifikationen, wie ein Triple-Well-Transistor, verwendet werden.
  • Wie vorstehend erörtert und auf 10 rückbezogen, sind in Speicherlöchern oder Ketten, einschließlich Halbkreis-SGD oder -SC-SGD, sowohl der Kanal 1034 als auch die Charge-Trap-Schicht 1036 dem elektrischen Feld 1042 (dargestellt durch längere gestrichelte Pfeile in 10) aus der Vorspannung ausgesetzt, die auf der Region 1030 b (nicht ausgewählte SGD) während eines Lesevorgangs platziert ist, zum Beispiel aufgrund der teilweisen Entfernung der dielektrischen Schicht 1038. Das elektrische Feld 1042 hilft, die NSI oder den NSI-Effekt zu bewirken, der unter Bezugnahme auf 12 beschrieben wird. Zusätzlich zu Interferenzen, die von der SC-SGD aus der benachbarten SGD erfahren werden, gibt es auch den Nachbarkreuzkopplungseffekt (NCC-Effekt) 1046 (dargestellt durch kürzere gestrichelte Pfeile in 10), wobei ein nicht ausgewählter sekundärer Nachbar-SGDT/Dummy mit der SGD-Schicht (d. h. ausgewählte SGD) kreuzkoppeln kann. Diese Nachbarkreuzkopplung bewirkt auch das in 11 gezeigte SGD-Downshift-Problem. Da Schwellenspannungen Vt von SC-SGD niedriger sind, können NSI und NCC zusammen das Hochtreiben/Sperren während Programmiervorgängen beeinflussen. NSI und NCC können auch zu Leckstrom führen und somit Erfassungsvorgänge beeinflussen. 13 zeigt eine Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die SGD-Transistoren einschließen, die einem Speicherloch, das durch den SHO 1310 geschnitten wird, und der resultierenden NSI, Vprimary attacker und NCC-Effekte, Vsecondary attacker, zugeordnet sind.
  • 14 zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die SGD-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHW 1310 geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung. Um nachzuweisen, dass der sekundäre Kopplungs- oder NCC-Effekt vorliegt, wird die nicht ausgewählte SGD-Vorspannung festgelegt, aber die DD0-Vorspannung wird von 4,2 V auf 8,6 V d.h. geändert. 15 zeigt eine Schwellenspannungs-Vt-Verteilung von Halbkreis-SGD-Transistoren und Vollkreis-SGD-Transistoren. 16 zeigt die Schwellenspannung Vt für eine Unterschwelle der Schwellenspannung Vt für die Halbkreis-SGD-Transistoren (Schaubild ganz rechts von 16) und Vollkreis-SGD-Transistoren (Schaubild ganz links von 16). Wie gezeigt, beginnt, wenn eine höhere Dummy-WL-Vorspannung in der Halbkreis-SGD angelegt wird, die Schwellenspannung Vt des SGD-Transistors herunterzuschalten. Die Empfindlichkeit ist viel höher als bei der Vollkreis-SGD, wie durch die unterschiedlichen in 16 gezeigten Kurven belegt. Dies beweist, dass Nachbarkreuzkopplung (NCC) vorhanden ist. Diese diagonale Kopplung kann zu einem erheblichen SGD-Downshift führen.
  • 17A zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die SGD-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHW 1310 geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung während eines Programmiervorgangs. Wie gezeigt, weist jede der Ketten eine Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD und SGDT-Transistoren) auf einer Drain-Side der einen der Ketten auf. Die Vielzahl von Drain-Side-Select-Gate-Transistoren schließt eines von einer Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren ein. 17B zeigt eine entsprechende perspektivische Ansicht der benachbarten ausgewählten Ketten und nicht ausgewählten Ketten von 17A, einschließlich der Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD und SGDT-Transistoren), die während des Programmvorgangs mit einer Vielzahl von Bitleitungen BL gekoppelt sind. Gemäß einem Gesichtspunkt ist der eine von einer Vielzahl von oberen Drain-Side-Seelct-Gate-SGDT-Transistoren mit der einen der Vielzahl von Bitleitungen BL verbunden und mit den Speicherzellen der einen der Ketten gekoppelt. Aufgrund des NCC-Effekts koppelt Vsecondary attacker auf der nicht ausgewählten Kette mit der ausgewählten Kette SGD, was zu mehr Leckstrom führt. Während also ein ausgewählter der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren und ein nicht ausgewählter der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren physisch getrennt sind, werden sie während des Programmvorgangs elektrisch kurzgeschlossen (teilen die gleiche Vorspannung für alle Ketten). In ähnlicher Weise werden sie, während eine ausgewählte aus einer Vielzahl von Dummy-Wortleitungen DWL und eine nicht ausgewählte der Vielzahl von Dummy-Wortleitungen DWL physisch getrennt sind, während des Programms elektrisch kurzgeschlossen (teilen die gleiche Vorspannung für alle Ketten). Genauer gesagt kann, wenn ein Nachbar (ausgewählt aus einer der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren) und/oder eine der Vielzahl von Dummy-Wortleitungen DWL hoch vorgespannt sind, ein elektrisches Feld mit der SGD-Schicht (Schicht N+1 mit N-diagonaler Kopplung und/oder Schicht N-1 mit N-diagonaler Kopplung) kreuzkoppeln, was zu Leckstrom in ausgewählten der Vielzahl von Drain-Side-Select-Gate-SGD-Transistoren führt (äquivalent zu SGD-Downshift). Dies führt zu einer erheblichen NCC in OPS (On-Pitch-SGD) -Technologie. Dieser NCC-Effekt oder Interferenzeffekt ist schwächer als der NSI-Effekt (Kopplung innerhalb derselben physischen Schicht).
  • 18A zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die SGD-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHW 1310 geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung während eines Lesevorgangs. 18B zeigt eine perspektivische Ansicht der benachbarten ausgewählten Ketten und nicht ausgewählten Ketten von 18A, einschließlich der SGD-Transistoren, die während des Lesevorgangs mit der Bitleitung BL gekoppelt sind. Wie im Programmbetrieb, koppelt Vsecondary attacker auf der nicht ausgewählten Kette während des Lesevorgangs mit der ausgewählten Kette SGD, was zu mehr Leckstrom führt. Wenn daher ein ausgewählter der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren und ein nicht ausgewählter der Vielzahl von Drain-Side-Select-Gate-SGDT-Transistoren physisch getrennt sind, werden sie während des Programms elektrisch kurzgeschlossen (teilen die gleiche Vorspannung für alle Ketten). Gleichermaßen werden sie, während eine ausgewählte von einer Vielzahl von Dummy-Wortleitungen DWL und eine nicht ausgewählte der Vielzahl von Dummy-Wortleitungen DWL physisch getrennt sind, während des Lesevorgangs elektrisch kurzgeschlossen (teilen die gleiche Vorspannung für alle Ketten). Genauer gesagt kann, wenn ein Nachbar (ausgewählt aus einer der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren) und/oder eine der Vielzahl von Dummy-Wortleitungen DWL hoch vorgespannt sind, ein elektrisches Feld mit der SGD-Schicht (Schicht N+1 mit N-diagonaler Kopplung und/oder Schicht N-1 mit N-diagonaler Kopplung) kreuzkoppeln, was zu Leckstrom in ausgewählten der Vielzahl von Drain-Side-Select-Gate-SGD-Transistoren führt (äquivalent zu SGD-Downshift). Dies führt zu einer erheblichen NCC in der OPS-Technologie. Dieser NCC-Effekt oder Interferenzeffekt ist schwächer als der NSI-Effekt (Kopplung innerhalb derselben physischen Schicht).
  • Folglich ist hierin eine Speichereinrichtung (z. B. Speichereinrichtung 100 von 1A) beschrieben, die Speicherzellen (z. B. Datenspeicherzelle MC und Dummy-Speicherzellen 682, 683 von 6D) einschließt, die mit einer von einer Vielzahl von Wortleitungen (z. B. Datenwortleitungsschichten (Wortleitungen) WLL0-WLL10 von 6B oder WLL10 von 6D) verbunden sind. Die Speicherzellen sind in einer oder mehreren Ketten (z. B. NAND-Ketten NS1 und NS2 von 6B) angeordnet und eingerichtet, um eine Schwellenspannung Vt oder Vth zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht. Wiederum weist jede der Ketten eine Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD- und SGDT-Transistoren) auf einer Drain-Side der einen der Ketten auf, einschließlich eines von einer Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren. Die Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren ist mit einer von einer Vielzahl von Bitleitungen verbunden und mit den Speicherzellen der einen der Ketten gekoppelt. Die Einrichtung schließt auch eine Steuerschaltung oder Mittel ein (z. B. eine oder eine beliebige Kombination von Steuerschaltung 110, Decodierer 114/132, Leistungssteuermodul 116, Erfassungsblöcke SBb, SB2, .., sBp, Lese-/Schreibschaltungen 128, Steuerung 122 von 1A, Steuerschaltung 150 von 1B und/oder Erfassungsschaltungssteuerung 560 von 5 und so weiter), die mit der Vielzahl von Wortleitungen und der Vielzahl von Bitleitungen und der Vielzahl von Drain-Side-Select-Gate-Transistoren gekoppelt sind. Die Steuerungsmittel sind eingerichtet, um während eines Speichervorgangs eine nicht ausgewählte Oberspannung an eine nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren anzulegen. Die Steuerungsmittel sind auch eingerichtet, um während des Speichervorgangs gleichzeitig eine ausgewählte Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren anzulegen. Die nicht ausgewählte Oberspannung ist im Vergleich zu der ausgewählten Oberspannung elektrisch getrennt (d. h. absichtlich elektrisch unterschiedlich). Gemäß einem Gesichtspunkt ist die nicht ausgewählte Oberspannung niedriger als die ausgewählte Oberspannung. Insbesondere kann die nicht ausgewählte Oberspannung ungefähr null Volt betragen oder eine negative Spannung sein.
  • Wie vorstehend erörtert und auf 6D, 17A und 18A zurück Bezug nehmend, erstrecken sich beispielsweise die Vielzahl von Wortleitungen und eine Vielzahl von dielektrischen Schichten horizontal und überlappen sich abwechselnd in einem Stapel, und die Ketten erstrecken sich vertikal durch den Stapel. Die Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD- und SGDT-Transistoren) schließen einen von einer Vielzahl von anderen Drain-Side-Select-Gate-SGD-Transistoren ein, die in Reihe zwischen dem einen der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren und den Speicherzellen für jede der Ketten verbunden sind. Die Steuerungsmittel sind weiterhin eingerichtet, um während des Speichervorgangs eine ausgewählte andere Spannung an ausgewählte der Vielzahl von anderen Drain-Side-Select-Gate-SGD-Transistoren anzulegen. Gemäß einem Gesichtspunkt ist die nicht ausgewählte Oberspannung niedriger als die ausgewählte andere Spannung. Mit anderen Worten ist die nicht ausgewählte SGDT-Vorspannung während des Speichervorgangs niedriger als die ausgewählte SGD-Vorspannung. Anschließend werden die Steuerungsmittel eingerichtet, um den Nachbarquerkopplungseffekt (NCC) zwischen nicht ausgewählten der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren und ausgewählten der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren zu minimieren.
  • Gemäß einem Gesichtspunkt ist der Speichervorgang ein Programmvorgang. Somit sind die Steuerungsmittel während des Programmvorgangs weiterhin eingerichtet, um mindestens einen Programmimpuls einer Programmspannung an ausgewählte der Vielzahl von Wortleitungen anzulegen, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen angelegt wird. 19A zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die SGD-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHE 1310 geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung während eines Programmvorgangs, in dem die nicht ausgewählte Oberspannung im Vergleich zur ausgewählten Oberspannung elektrisch getrennt (d. h. absichtlich elektrisch unterschiedlich) ist. 19B zeigt eine perspektivische Ansicht der benachbarten ausgewählten Ketten und nicht ausgewählten Ketten von 19A, einschließlich der SGD-Transistoren, die während des Programmvorgangs mit unterschiedlicher nicht ausgewählter oberer Spannung und ausgewählter oberer Spannung mit der Bitleitung BL gekoppelt sind,. Während aufgrund des NCC-Effekts Vsecondary attacker auf nicht ausgewählten Ketten mit einer ausgewählten Kette SGD koppelt, was zu mehr Leckstrom führt, verringern die elektrisch getrennte oder absichtlich unterschiedliche (d. h. absichtlich elektrisch unterschiedliche) nicht ausgewählte SGDT-Vorspannung (d. h. nicht ausgewählte Oberspannung) und ausgewählte SGDT-Vorspannung (ausgewählte Oberspannung) während des Programmiervorgangs den NCC-Effekt in diagonaler Richtung.
  • Alternativ oder zusätzlich ist der Speichervorgang eines von einem Lesevorgang und einem Verifizierungsvorgang. Somit sind die Steuerungsmittel während des Lesevorgangs und des Verifizierungsvorgangs weiterhin eingerichtet, um eine von einer Lesespannung und einer Verifizierungsspannung an ausgewählte der Vielzahl von Wortleitungen anzulegen, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen angelegt wird. 20A zeigt eine weitere Querschnittsansicht benachbarter ausgewählter Ketten und nicht ausgewählter Ketten, die SGD-Transistoren einschließen, die einem Speicherloch zugeordnet sind, das durch den SHO 1310 geschnitten wird, zusammen mit einer entsprechenden Draufsicht auf einen Abschnitt der Speichereinrichtung während eines des Lesevorgangs und des Verifizierungsvorgangs, in dem die nicht ausgewählte Oberspannung im Vergleich zur ausgewählten Oberspannung elektrisch getrennt (d. h. absichtlich elektrisch unterschiedlich) ist. 20B zeigt eine perspektivische Ansicht der benachbarten ausgewählten Ketten und nicht ausgewählten Ketten von 20A, die SGD-Transistoren einschließen, die während eines des Lesevorgangs und des Verifizierungsvorgangs mit einer anderen nicht ausgewählten Oberspannung und einer ausgewählten Oberspannung mit der Bitleitung BL gekoppelt sind. Wiederum, während Vsecondary attacker auf ausgewählten Ketten mit der ausgewählten Kette SGD aufgrund des NCC-Effekts koppelt, verringern die elektrisch getrennte oder absichtlich unterschiedliche nicht ausgewählte SGDT-Vorspannung (d. h. nicht ausgewählte Oberspannung) und ausgewählte SGDT-Vorspannung (ausgewählte Oberspannung) während des einen des Lesevorgangs und des Verifizierungsvorgangs den NCC-Effekt.
  • Gemäß einem anderen Gesichtspunkt sind die Steuerungsmittel weiterhin eingerichtet, um die ausgewählte Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren adaptiv anzupassen. Genauer gesagt sind die Steuerungsmittel weiterhin eingerichtet, um eine Erfassungsschwellenspannung VDETECT als vorbestimmte Erfassungsschwellenspannung VDETECT als Reaktion auf das Empfangen eines Speicherbetriebsbefehls zu initialisieren. Die Steuerungsmittel sind auch eingerichtet, um eine obere Drain-Side-Select-Gate-Menge NDETECT von einer der Vielzahl von Drain-Side-Select-Gate-SGDT-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung VDETECT zu zählen. Durch Zählen der oberen Drain-Side-Select-Gate-Menge NDETECT von einer der Vielzahl von oberen Drain-Side-Select-Gate--SGDT-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung VDETECT erfassen die Steuerungsmittel eine SGDT-Oberschwellenschwellenspannung Vt. 21 zeigt Schwellenspannungs-Vt-Verteilungen der SGDT-Transistoren mit relativ niedrigeren und höheren Schwellenspannungen Vt zusammen mit entsprechenden Oberschwellenschwellenspannungen Vt. Die Steuerungsmittel bestimmen, ob die obere Drain-Side-Select-Gate-Menge NDETECT kleiner als ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist. Die Steuerungsmittel inkrementieren zusätzlich die Erfassungsschwellenspannung VDETECT durch eine Delta-Erfassungsschwellenspannung Δ und kehren zur Zählung der oberen Drain-Side-Select-Gate-Menge NDETECT der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung VDETECT als Reaktion auf die obere Drain-Side-Select-Gate-Menge NDETECT, die nicht kleiner als ein oberer Drain-Side-Select-Gate-Mengenerfassungsschwellenwert ist, zurück. Die Steuerungsmittel sind auch eingerichtet, um die ausgewählte Oberspannung als eine adaptive nicht ausgewählte Oberspannung VSGDT einzustellen, die der Erfassungsschwellenspannung VDETECT plus einer vorbestimmten festgelegten Übersteuerspannung (z. B. 2 a.u.) als Reaktion auf die obere Drain-Side-Select-Gate-Menge NDETECT, die kleiner als ein oberer Drain-Side-Select-Gate-Mengenerfassungsschwellenwert ist, entspricht. Beispielhafte adaptive nicht ausgewählte Oberspannungen für die SGDT-Transistoren mit relativ niedrigeren und höheren Schwellenspannungen Vt sind ebenfalls in 21 gezeigt. Die Steuerungsmittel setzen dann den Speichervorgang unter Verwendung der adaptiven ausgewählten Oberspannung VSGDT fort. Somit wird die ausgewählte SGDT-Vorspannung unter Verwendung eines adaptiven Verfahrens verringert, bei dem die ausgewählte SGDT-Vorspannung (d. h. ausgewählte Oberspannung) an die Schwellenspannung Vt der SGDT-Transistoren adaptiv ist. Dies kann die Anpassung der Nachbarkreuzkopplung (NCC) zwischen nicht ausgewähltem SGDT und ausgewählter SGD in diagonaler Richtung minimieren und nicht ausgewählte Ketten besser trennen. Eine derartige Strategie kann auch eine Spannungsdifferenz zwischen SGDT und SGD-Schicht stark reduzieren, was zu weniger Sorge vor der Störung der SGDT-Einspeicherung führt.
  • Die Ketten können in eine Gruppe von Ketten gruppiert werden, die eine Kettenmenge der Ketten einschließt. Die Speichereinrichtung schließt weiterhin eine Vielzahl von Treibern ein, die jeweils mit einer oder mehreren der Ketten der Gruppe von Ketten gekoppelt sind. 22 und 23 zeigen beispielhafte Gruppen von Ketten und entsprechende NCC- und NSI-Effekte, wenn jede der Ketten ausgewählt ist. Wie in 23 im Vergleich zu 22 gezeigt, können die NCC- und NSI-Effekte aufgrund von nicht ausgewählten Ketten, die elektrisch unterschiedlich oder getrennt sind (d. h. SGDT-Trennung), reduziert werden (23). Außerdem kann die Kettenmenge der Ketten größer sein als eine Treibermenge der Vielzahl von Treibern. Gemäß einem Gesichtspunkt sind die Steuerungsmittel also zusätzlich weiterhin eingerichtet, um mindestens eine der nicht ausgewählten Oberspannung und der ausgewählten Oberspannung auszuwählen, basierend darauf, welcher der Vielzahl von Treibern mit jeder der einen oder mehreren der Ketten der Gruppe von Ketten gekoppelt ist.
  • 24 und 25 veranschaulichen Schritte eines Verfahrens zum Betreiben einer Speichereinrichtung. Wie vorstehend erörtert, schließt die Speichereinrichtung (z. B. die Speichereinrichtung 100 von 1A) Speicherzellen (z. B. Datenspeicherzelle MC und Dummy-Speicherzellen 682, 683 von 6D) ein, die mit einer von einer Vielzahl von Wortleitungen (z. B. Datenwortleitungsschichten (Wortleitungen) WLL0-WLL10 von 6B oder WLL10 von 6D) verbunden sind. Die Speicherzellen sind in einer oder mehreren Ketten (z. B. NAND-Ketten NS1 und NS2 von 6B) angeordnet und eingerichtet, um eine Schwellenspannung Vt oder Vth zu halten, die einem von einer Vielzahl von Speicherzuständen entspricht. Jede der Ketten weist eine Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD- und SGDT-Transistoren) auf einer Drain-Side der einen der Ketten auf, einschließlich eines von einer Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren auf. Die Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren ist mit einer von einer Vielzahl von Bitleitungen verbunden und mit den Speicherzellen der einen der Ketten gekoppelt. Unter Bezugnahme auf 24 schließt das Verfahren den Schritt von 1400 des Anlegens einer nicht ausgewählten Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren während eines Speichervorgangs ein. Das Verfahren schließt auch den Schritt von 1402 des gleichzeitigen Anlegens einer ausgewählten Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gates-SGDT-Transistoren während des Speichervorgangs ein, wobei die nicht ausgewählte Oberspannung sich absichtlich von der ausgewählten Oberspannung unterscheidet. Wiederum ist gemäß einem Gesichtspunkt die nicht ausgewählte Oberspannung niedriger als die ausgewählte Oberspannung. Zum Beispiel kann die nicht ausgewählte Oberspannung ungefähr null Volt betragen oder eine negative Spannung sein.
  • Wie erörtert, erstrecken sich die Vielzahl von Wortleitungen und die Vielzahl von dielektrischen Schichten horizontal und überlappen sich in abwechselnder Weise in dem Stapel, und die Ketten erstrecken sich vertikal durch den Stapel. Die Vielzahl von Drain-Side-Select-Gate-Transistoren schließen einen von einer Vielzahl von anderen Drain-Side-Select-Gate-SGD-Transistoren ein, die in Reihe zwischen dem einen der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren und den Speicherzellen für jede der Ketten verbunden sind. Das Verfahren schließt weiterhin den Schritt des Anlegens einer ausgewählten anderen Spannung an ausgewählte der Vielzahl von anderen Drain-Side-Select-gates-SGD-Transistoren während des Speichervorgangs ein, wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte andere Spannung ist. Der Nachbarkreuzkopplungseffekt zwischen nicht ausgewählten der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren und ausgewählten der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren wird minimiert.
  • Nun unter Bezugnahme auf 25 schließt das Verfahren weiterhin den Schritt von 1404 des adaptiven Anpassens der ausgewählten Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren ein. Genauer gesagt schließt das Verfahren weiterhin den Schritt 1406 des Empfangens eines Speicherbetriebsbefehls ein (z. B. Programmbefehl oder einen von einem Lese- oder Verifizierungsbefehl). Als nächstes initialisiert 1408 eine Erfassungsschwellenspannung VDETECT als eine vorbestimmte Erfassungsschwellenspannung (z. B. 2 a.u.) als Reaktion auf das Empfangen eines Speicherbetriebsbefehls. Das Verfahren fährt mit dem Schritt von 1410 fort, der eine obere Drain-Side-Select-Gate-Menge NDETECT von einer der Vielzahl von oberen Drain-Side-Select-Gate--SGDT-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung VDETECT zählt. Das Verfahren schließt auch den Schritt von 1412 des Bestimmens ein, ob die obere Drain-Side-Select-Gate-Menge NDETECT kleiner als ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist. Das Verfahren schließt zusätzlich den Schritt von 1414 des Inkrementierens der Erfassungsschwellenspannung VDETECT durch eine Delta-Erfassungsschwellenspannung Δ ein und kehrt zur Zählung der oberen Drain-Side-Select-Gate-Menge NDETECT der einen der Vielzahl von oberen Drain-Side-Select-Gate-SGDT-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung VDETECT als Reaktion auf die obere Drain-Side-Select-Gate-Menge NDETECT, die nicht kleiner als ein oberer Drain-Side-Select-Gate-Mengenerfassungsschwellenwert ist, zurück. Das Verfahren schließt auch den Schritt von 1416 ein, der die ausgewählte Oberspannung als eine adaptive nicht ausgewählte Oberspannung VSGDT einstellt, die der Erfassungsschwellenspannung VDETECT plus einer vorbestimmten festen Übersteuerungsspannung als Reaktion auf die obere Drain-Side-Select-Gate-Menge NDETECT, die kleiner als ein oberer Drain-Side-Select-Gate-Mengenschwellenwert ist, entspricht. Als Nächstes setzt 1418 den Speichervorgang unter Verwendung der adaptiven ausgewählten Oberspannung VSGDT fort. Die SGDT-Oberschwellenschwellenspannung Vt wird vor dem herkömmlichen Speichervorgang erkannt, und die ausgewählte SGDT-Vorspannung wird adaptiv eingestellt (z. B. SGDT-Oberschwelle 2 a.u.). Dies garantiert eine ausreichende ausgewählte SGDT-Übersteuerung und einen minimalen NCC-Effekt zwischen ausgewähltem SGDT und nicht ausgewählter SGD. Das Verfahren kann leicht erweitert werden, um die Vorspannung, die auch an Dummy-Wortleitungen angelegt wird, anzupassen.
  • Wie erörtert und gemäß einem Gesichtspunkt ist der Speichervorgang ein Programmvorgang. Somit schließt das Verfahren weiterhin den Schritt des Anlegens mindestens eines Programmimpulses einer Programmspannung an ausgewählte der Vielzahl von Wortleitungen ein, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen während des Programmvorgangs angelegt wird. Alternativ und/oder zusätzlich ist der Speichervorgang eines von einem Lesevorgang und einem Verifizierungsvorgang, und das Verfahren schließt weiterhin die Schritte des Anlegens einer Lesespannung und einer Verifizierungsspannung an ausgewählte der Vielzahl von Wortleitungen ein, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen während des einen des Lesevorgangs und des Verifizierungsvorgangs angelegt wird.
  • Wiederum können die Ketten in eine Gruppe von Ketten gruppiert werden, die eine Kettenmenge der Ketten einschließt. Die Speichereinrichtung kann weiterhin eine Vielzahl von Treibern einschließen, die jeweils mit einer oder mehreren der Ketten der Gruppe von Ketten gekoppelt sind, und die Kettenmenge der Ketten kann größer sein als eine Treibergröße der Vielzahl von Treibern. Das Verfahren schließt also weiterhin den Schritt des Auswählens mindestens einer der nicht ausgewählten Oberspannung und der ausgewählten Oberspannung ein, basierend darauf, welcher der Vielzahl von Treibern mit jeder der einen oder mehreren der Ketten der Gruppe von Ketten gekoppelt ist.
  • Die Vorteile der hierin offenbarten Speichereinrichtung und des Verfahrens schließen eine Verringerung des NCC-Effekts während des Datenwortleitungsvorgangs (z. B. Programm- oder Lese-/Verifizierungsvorgänge) ein. Da die hierin offenbarte Speichereinrichtung und das hierin offenbarte Verfahren nicht ausgewählte Oberspannungen verwenden, die elektrisch getrennt sind (d. h. absichtlich unterschiedlich elektrisch) im Vergleich zu den ausgewählten Oberspannungen, wird die Halbkreis-SGD-Technologie praktischer.
  • Natürlich können Änderungen an dem vorgenommen werden, was hierin beschrieben und veranschaulicht ist, ohne jedoch von dem Schutzumfang abzuweichen, der in den beigefügten Ansprüchen definiert ist. Die vorstehende Beschreibung der Ausführungsformen dient den Zwecken der Veranschaulichung und Beschreibung. Sie soll nicht erschöpfend sein oder die Offenbarung beschränken. Individuelle Elemente oder Merkmale einer speziellen Ausführungsform sind im Allgemeinen nicht auf diese spezielle Ausführungsform beschränkt, sondern gegebenenfalls austauschbar und können in einer ausgewählten Ausführungsform verwendet werden, auch wenn dies nicht speziell gezeigt oder beschrieben wird. Selbige können auch auf vielfältige Weise variiert werden. Solche Variationen sind nicht als Abweichung von der Offenbarung anzusehen, und alle derartigen Modifikationen sollen innerhalb des Schutzumfangs der Offenbarung eingeschlossen sein.

Claims (20)

  1. Speichereinrichtung, aufweisend: Speicherzellen, die mit einer von einer Vielzahl von Wortleitungen verbunden und in Ketten angeordnet und eingerichtet sind, um eine Schwellenspannung zu halten; wobei jede der Ketten eine Vielzahl von Drain-Side-Select-Gate-Transistoren auf einer Drain-Side der einen der Kettenstrings aufweist und einen von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren einschließt, die mit einer von einer Vielzahl von Bitleitungen verbunden sind und mit den Speicherzellen der einen der Ketten gekoppelt sind; und Steuerungsmittel, die mit der Vielzahl von Wortleitungen und der Vielzahl von Bitleitungen und der Vielzahl von Drain-Side-Select-Gate-Transistoren gekoppelt sind und eingerichtet sind zum: Anlegen einer nicht ausgewählten Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren während eines Speichervorgangs, und gleichzeitiges Anlegen einer ausgewählten Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren während des Speichervorgangs, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet.
  2. Speichereinrichtung nach Anspruch 1, wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte Oberspannung ist.
  3. Speichereinrichtung nach Anspruch 1, wobei sich die Vielzahl von Wortleitungen und eine Vielzahl von dielektrischen Schichten horizontal erstrecken und sich in abwechselnder Weise in einem Stapel überlappen und die Ketten sich vertikal durch den Stapel erstrecken, wobei die Vielzahl von Drain-Side-Select-Gate-Transistoren einen von einer Vielzahl von anderen Drain-Side-Select-Gate-Transistoren einschließen, die in Reihe zwischen dem einen der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren und den Speicherzellen für jede der Ketten verbunden sind, und die Steuerungsmittel weiterhin eingerichtet sind, um eine ausgewählte andere Spannung an ausgewählte der Vielzahl von anderen Drain-Side-Select-Gate-Transistoren während des Speichervorgangs anzulegen, wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte andere Spannung ist.
  4. Speichereinrichtung nach Anspruch 1, wobei die Steuerungsmittel weiterhin eingerichtet sind, um die ausgewählte Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren adaptiv anzupassen.
  5. Speichereinrichtung gemäß Anspruch 4, wobei die Steuerschaltung weiterhin eingerichtet ist zum: Initialisieren einer Erfassungsschwellenspannung als eine vorbestimmte Erfassungsschwellenspannung als Reaktion auf das Empfangen eines Speicherbetriebsbefehls; Zählen einer oberen Drain-Side-Select-Gate-Menge von einer der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung; Bestimmen, ob die obere Drain-Side-Select-Gate-Menge kleiner ist ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist; Inkrementieren der Erfassungsschwellenspannung durch eine Delta-Erfassungsschwellenspannung und Zurückkehren zum Zählen der oberen Drain-Side-Select-Gate-Menge der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge nicht kleiner als ein oberer Erfassungsschwellenwert der Drain-Side-Select-Gate-Menge ist; Einstellen der ausgewählten Oberspannung als eine adaptive ausgewählte Oberspannung, die der Erfassungsschwellenspannung plus einer vorbestimmten festen Übersteuerungsspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge kleiner als ein oberer Erfassungsschwellenwert der Drain-Side-Select-Gate-Menge ist, entspricht; und Fortsetzen des Speichervorgangs unter Verwendung der adaptiven ausgewählten Oberspannung.
  6. Speichereinrichtung nach Anspruch 1, wobei der Speichervorgang ein Programmvorgang ist und die Steuerungsmittel weiterhin eingerichtet sind, um mindestens einen Programmimpuls einer Programmspannung an ausgewählte der Vielzahl von Wortleitungen anzulegen, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen während des Programmvorgangs angelegt wird.
  7. Speichereinrichtung nach Anspruch 1, wobei der Speichervorgang eines von einem Lesevorgang und einem Verifizierungsvorgang ist, und die Steuerungsmittel weiterhin eingerichtet sind, um eine von einer Lesespannung und einer Verifizierungsspannung an ausgewählte der Vielzahl von Wortleitungen anzulegen, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen während des einen des Lesevorgangs und des Verifizierungsvorgangs angelegt wird.
  8. Speichereinrichtung nach Anspruch 1, wobei die Ketten in eine Gruppe von Ketten gruppiert sind, die eine Kettenmenge der Ketten einschließen, wobei die Speichereinrichtung weiterhin eine Vielzahl von Treibern einschließt, die jeweils mit einer oder mehreren der Ketten der Gruppe von Ketten gekoppelt sind, wobei die Kettenmenge der Ketten größer ist als eine Treibergröße der Vielzahl von Treibern, und die Steuerungsmittel weiterhin eingerichtet sind, um mindestens eine der nicht ausgewählten Oberspannung und der ausgewählten Oberspannung auszuwählen, basierend darauf, welcher der Vielzahl von Treibern mit jeder der einen oder mehreren der Ketten der Gruppe von Ketten gekoppelt ist.
  9. Steuerung in Kommunikation mit einer Speichereinrichtung, die Speicherzellen einschließt, die mit einer von einer Vielzahl von Wortleitungen verbunden und in Ketten angeordnet sind und eingerichtet sind, um eine Schwellenspannung zu speichern, wobei jede der Ketten eine Vielzahl von Drain-Side-Select-Gate-Transistoren auf einer Drain-Side der einen der Ketten aufweist und einen von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren aufweist, die mit einer von einer Vielzahl von Bitleitungen verbunden sind und mit den Speicherzellen der einen der Ketten gekoppelt sind, wobei die Steuerung eingerichtet ist zum: Anweisen der Speichereinrichtung, während eines Speichervorgangs eine nicht ausgewählte Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren anzulegen; und gleichzeitiges Anweisen der Speichereinrichtung, eine ausgewählte Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren während des Speichervorgangs anzulegen, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet.
  10. Steuerung nach Anspruch 9, wobei sich die Vielzahl von Wortleitungen und eine Vielzahl von dielektrischen Schichten horizontal erstrecken und sich in abwechselnder Weise in einem Stapel überlappen und die Ketten sich vertikal durch den Stapel erstrecken, wobei die Vielzahl von Drain-Side-Select-Gate-Transistoren einen von einer Vielzahl von anderen Drain-Side-Select-Gate-Transistoren einschließen, die in Reihe zwischen dem einen der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren und den Speicherzellen für jede der Ketten verbunden sind, und die Steuerung weiterhin eingerichtet ist, um die Speichervorrichtung anzuweisen, eine ausgewählte andere Spannung an ausgewählte der Vielzahl von anderen Drain-Side-Select-Gate-Transistoren während des Speichervorgangs anzulegen, wobei die nicht ausgewählte Oberspannung kleiner als die ausgewählte andere Spannung ist.
  11. Steuerung nach Anspruch 9, wobei die Steuerung weiterhin eingerichtet ist, um die ausgewählte Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren adaptiv anzupassen.
  12. Steuerung gemäß Anspruch 11, wobei die Steuerung weiterhin eingerichtet ist zum: Initialisieren einer Erfassungsschwellenspannung als eine vorbestimmte Erfassungsschwellenspannung als Reaktion auf das Empfangen eines Speicherbetriebsbefehls; Anweisen der Speichervorrichtung, eine obere Drain-Side-Select-Gate-Menge von einer der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung zu zählen; Bestimmen, ob die obere Drain-Side-Select-Gate-Menge kleiner ist ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist; Anweisen der Speichervorrichtung, die Erfassungsschwellenspannung durch eine Delta-Erfassungsschwellenspannung zu inkrementieren und zum Zählen der oberen Drain-Side-Select-Gate-Menge der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge nicht kleiner als ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist, zurückzukehren; Anweisen der Speichervorrichtung, die ausgewählte Oberspannung als eine adaptive ausgewählte Oberspannung anzulegen, die der Erfassungsschwellenspannung plus einer vorbestimmten festen Übersteuerungsspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge kleiner als ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist, entspricht; und Anweisen der Speichervorrichtung, den Speichervorgang unter Verwendung der adaptiven nicht ausgewählten Oberspannung fortzusetzen.
  13. Verfahren zum Betreiben einer Speichervorrichtung, die Speicherzellen einschließt, die mit einer von einer Vielzahl von Wortleitungen verbunden und in Ketten angeordnet sind und eingerichtet sind, um eine Schwellenspannung zu speichern, wobei jede der Ketten eine Vielzahl von Drain-Side-Select-Gate-Transistoren auf einer Drain-Side der einen der Ketten aufweist und einen von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren einschließt, die mit einer von einer Vielzahl von Bitleitungen verbunden sind und mit den Speicherzellen der einen der Ketten gekoppelt sind, wobei das Verfahren die folgenden Schritte aufweist: Anlegen einer nicht ausgewählten Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren während eines Speichervorgangs; und gleichzeitiges Anlegen einer ausgewählten Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren während des Speichervorgangs, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet.
  14. Verfahren nach Anspruch 13, wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte Oberspannung ist.
  15. Verfahren nach Anspruch 13, wobei sich die Vielzahl von Wortleitungen und eine Vielzahl von dielektrischen Schichten horizontal erstrecken und sich in abwechselnder Weise in einem Stapel überlappen und die Ketten sich vertikal durch den Stapel erstrecken, wobei die Vielzahl von Drain-Side-Select-Gate-Transistoren einen von einer Vielzahl von anderen Drain-Side-Select-Gate-Transistoren einschließen, die in Reihe zwischen dem einen der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren und den Speicherzellen für jede der Ketten verbunden sind, wobei das Verfahren weiterhin den Schritt des Anlegens einer ausgewählten anderen Spannung an ausgewählte der Vielzahl von anderen Drain-Side-Select-Gate-Tetransistoren während des Speichervorgangs einschließt, wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte andere Spannung ist.
  16. Verfahren nach Anspruch 13, weiterhin einschließend den Schritt des adaptiven Einstellens der ausgewählten Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren.
  17. Verfahren nach Anspruch 16, weiterhin einschließend die folgenden Schritte: Initialisieren einer Erfassungsschwellenspannung als eine vorbestimmte Erfassungsschwellenspannung als Reaktion auf das Empfangen eines Speicherbetriebsbefehls; Zählen einer oberen Drain-Side-Select-Gate-Menge von einer der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung; Bestimmen, ob die obere Drain-Side-Select-Gate-Menge kleiner ist ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist; Inkrementieren der Erfassungsschwellenspannung durch eine Delta-Erfassungsschwellenspannung und Zurückkehren zum Zählen der oberen Drain-Side-Select-Gate-Menge der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren mit der Transistorschwellenspannung über der Erfassungsschwellenspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge nicht kleiner als ein oberer Erfassungsschwellenwert der Drain-Side-Select-Gate-Menge ist; Einstellen der ausgewählten Oberspannung als eine adaptive ausgewählte Oberspannung, die der Erfassungsschwellenspannung plus einer vorbestimmten festen Übersteuerungsspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge kleiner als ein oberer Erfassungsschwellenwert der Drain-Side-Select-Gate-Menge ist, entspricht; und Fortsetzen des Speichervorgangs unter Verwendung der adaptiven ausgewählten Oberspannung.
  18. Verfahren nach Anspruch 13, wobei der Speichervorgang ein Programmvorgang ist und das Verfahren weiterhin den Schritt des Anlegens mindestens eines Programmimpulses einer Programmspannung an ausgewählte der Vielzahl von Wortleitungen einschließt, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen während des Programmvorgangs angelegt wird.
  19. Verfahren nach Anspruch 13, wobei der Speichervorgang eines von einem Lesevorgang und einem Verifizierungsvorgang ist, und das Verfahren weiterhin die Schritte des Anlegens einer Lesespannung und einer Verifizierungsspannung an ausgewählte der Vielzahl von Wortleitungen einschließt, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen während des Lesevorgangs und des Verifizierungsvorgangs angelegt wird.
  20. Verfahren nach Anspruch 13, wobei die Ketten in eine Gruppe von Ketten gruppiert sind, die eine Kettenmenge der Ketten einschließen, wobei die Speichervorrichtung weiterhin eine Vielzahl von Treibern einschließt, die jeweils mit einer oder mehreren der Ketten der Gruppe von Ketten gekoppelt sind, wobei die Kettenmenge der Ketten größer als eine Treibergröße der Vielzahl von Treibern ist, und das Verfahren weiterhin den Schritt des Auswählens mindestens einer der nicht ausgewählten Oberspannung und der ausgewählten Oberspannung einschließt, basierend darauf, welcher der Vielzahl von Treibern mit jeder der einen oder mehreren der Ketten der Gruppe von Ketten gekoppelt ist.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894062B2 (en) * 2021-08-10 2024-02-06 Sandisk Technologies Llc Semi-circle drain side select gate maintenance by selective semi-circle dummy word line program

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8767487B2 (en) * 2010-03-02 2014-07-01 Micron Technology, Inc. Drain select gate voltage management
US8867271B2 (en) * 2012-05-30 2014-10-21 Sandisk Technologies Inc. Threshold voltage adjustment for a select gate transistor in a stacked non-volatile memory device
KR20160007941A (ko) * 2014-07-10 2016-01-21 에스케이하이닉스 주식회사 3차원 어레이 구조를 갖는 반도체 메모리 장치
JP6381460B2 (ja) * 2015-03-09 2018-08-29 東芝メモリ株式会社 半導体記憶装置
US9728266B1 (en) * 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
US10115464B1 (en) * 2017-07-27 2018-10-30 Sandisk Technologies Llc Electric field to reduce select gate threshold voltage shift
US10170188B1 (en) * 2017-08-31 2019-01-01 Micron Technology, Inc. 3D memory device including shared select gate connections between memory blocks
JP2019079885A (ja) * 2017-10-23 2019-05-23 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10910060B1 (en) * 2019-09-12 2021-02-02 Sandisk Technologies Llc Select line voltage waveform real-time monitor for non-volatile memory
US20210296360A1 (en) * 2020-03-21 2021-09-23 Fu-Chang Hsu Three dimensional double-density memory array
US11682581B2 (en) * 2020-12-18 2023-06-20 Micron Technology, Inc. Memory device including self-aligned conductive contacts
US11501835B2 (en) * 2021-01-26 2022-11-15 Sandisk Technologies Llc Three-dimensional memory device and method of erasing thereof from a source side

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