DE102017104265A1 - Dummy-Spannung zum Verringern des Erst-Lese-Effekts in einem Speicher - Google Patents

Dummy-Spannung zum Verringern des Erst-Lese-Effekts in einem Speicher Download PDF

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DE102017104265A1
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Pao-Ling Koh
Jiahui Yuan
Charles Kwong
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Abstract

Techniken werden bereitgestellt zum Verbessern der Genauigkeit von Lese-Operationen von Speicherzellen, wobei sich die Schwellenspannung (Vth) einer Speicherzelle in Abhängigkeit davon, wann die Lese-Operation auftritt, verändern kann. Bei einem Aspekt wird eine Dummy-Spannung an die Word-Leitungen angelegt, um Hochkoppeln der Word-Leitungen und die schwache Programmierung zu verursachen. Dies kann auftreten, wenn ein spezifizierter Zeitraum seit einer letzten Programmier- oder Lese-Operation vergangen ist oder wenn ein Hochfahrereignis für die Speicherzelle detektiert wird. Eine Anzahl von Lesefehlern kann ebenfalls berücksichtigt werden. Die Dummy-Spannung ist einer Durchlassspannung einer Programmier- oder einer Lese-Operation ähnlich, allerdings wird kein Abtasten durchgeführt. Die Word-Leitungs-Spannungen werden demnach auf einem konsistent hochgekoppelten Pegel bereitgestellt, so dass Lese-Operationen konsistent sind. Das Hochkoppeln tritt aufgrund einer kapazitiven Kopplung zwischen der Word-Leitung und dem Channel auf.

Description

  • HINTERGRUND
  • Die vorliegende Technologie betrifft den Betrieb von Speichervorrichtungen.
  • Halbleiterspeichervorrichtungen haben zur Verwendung in verschiedenen elektronischen Vorrichtungen zunehmend an Bedeutung gewonnen. Beispielsweise wird nicht-flüchtiger Halbleiterspeicher in Mobiltelefonen, digitalen Kameras, PDAs (Personal Digital Assistants), mobilen Rechenvorrichtungen, nicht mobilen Rechenvorrichtungen und anderen Vorrichtungen verwendet.
  • Ein ladungsspeicherndes Material wie etwa ein Floating-Gate bzw. potentialfreies Gate oder ein Ladungseinfang-Material kann in derartigen Speichervorrichtungen verwendet werden, um eine Ladung, die einen Datenzustand repräsentiert, zu speichern. Ein Ladungseinfang-Material kann vertikal in einer dreidimensionalen (3D) gestapelten Speicherstruktur oder horizontal in einer zweidimensionalen (2D) Speicherstruktur angeordnet sein. Ein Beispiel einer 3D-Speicherstruktur ist die BiCS(Bit Cost Scalable)-Architektur, die einen Stapel von abwechselnden leitfähigen und dielektrischen Schichten umfasst.
  • Eine Speichervorrichtung beinhaltet Speicherzellen, die in Ketten angeordnet sein können, bei denen beispielsweise Gate-Auswahltransistoren an den Enden der Kette bereitgestellt sind, um einen Kanal der Kette selektiv mit einer Source-Leitung oder einer Bit-Leitung zu verbinden. Verschiedene Herausforderungen sind jedoch beim Betrieb derartiger Speichervorrichtungen vorhanden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockschaltbild einer beispielhaften Speichervorrichtung.
  • 2A bildet Blöcke von Speicherzellen in einer beispielhaften 2D-Konfiguration der Speicherstruktur 126 von 1 ab.
  • 2B bildet eine Querschnittsansicht von beispielhaften Ladungsfallen-Speicherzellen in NAND-Ketten als ein Beispiel von Speicherzellen in 2A ab.
  • 2C bildet eine Querschnittsansicht der Struktur von 2B entlang der Linie 429 ab.
  • 2D bildet eine beispielhafte Speicherzelle 500 ab.
  • 3 ist eine perspektivische Ansicht einer Speichervorrichtung 600, die einen Satz von Blöcken in einer beispielhaften 3D-Konfiguration der Speicherstruktur 126 von 1 umfasst.
  • 4 bildet eine beispielhafte Querschnittsansicht eines Teils eines der Blöcke von 5 ab.
  • 5 bildet einen Graph eines Speicherlochdurchmessers im Stapel von 4 ab.
  • 6 bildet eine Nahansicht des Bereichs 622 des Stapels aus 4 ab.
  • 7A bildet eine Beispielansicht von NAND-Ketten in Subblöcken in einer 3D-Konfiguration ab, die konsistent mit 4 ist.
  • 7B bildet ein zusätzliches Detail der Subblöcke SB0–SB3 von 8A ab.
  • 8A bildet beispielhafte Vth-Verteilungen von Speicherzellen ab, bei denen zwei Datenzustände verwendet werden und eine Verschiebung hinsichtlich Vth beobachtet wird.
  • 8B bildet beispielhafte Vth-Verteilungen von Speicherzellen ab, bei denen vier Datenzustände verwendet werden und eine Verschiebung hinsichtlich Vth beobachtet wird.
  • 8C bildet beispielhafte Vth-Verteilungen von Speicherzellen ab, bei denen acht Datenzustände verwendet werden und eine Verschiebung hinsichtlich Vth beobachtet wird.
  • 8D bildet beispielhafte Vth-Verteilungen von Speicherzellen ab, bei denen sechzehn Datenzustände verwendet werden.
  • 8E bildet einen Graph einer Änderung von Vth (dVth) auf einer Vertikalachse gegenüber einer Vth von Zellen in verschiedenen Datenzuständen auf einer Horizontalachse ab.
  • 9 bildet eine Wellenform einer beispielhaften Programmier-Operation ab.
  • 10A1 bildet einen Graph von beispielhaften Wellenformen bei einer Programmier-Operation ab.
  • 10A2 bildet einen Graph einer Channel-Spannung (Vch), die 10A1 entspricht, ab.
  • 10B1 bildet einen Graph von beispielhaften Wellenformen bei einer Lese-Operation ab.
  • 10B2 bildet einen Graph einer Channel-Spannung (Vch), die 10B1 entspricht, ab.
  • 10C bildet Gate- und Channel-Steuerspannungen an einer Speicherzelle, die als ein Kondensator wirkt, wenn die Gate-Steuerspannung bei einer Abtastungs-Operation abnimmt, ab.
  • 10D bildet einen Teil der Speicherzelle MC von 6 ab, die Elektroneninjektion in einen Ladungsfallenbereich während schwacher Programmierung zeigt.
  • 10E bildet einen Graph ab, der eine Änderung von Vth einer beispielhaften Speicherzelle für drei verschiedene Fälle zeigt.
  • 11A bildet einen Graph einer beispielhaften Dummy-Spannung einer Word-Leitung und einer nachfolgenden hochgekoppelten Spannung der Word-Leitung ab.
  • 11B bildet einen Graph einer Channel-Spannung ab, die von einem Startpegel runtergekoppelt wird und nachfolgend zum Startpegel zurückkehrt, in Konsistenz mit 11A.
  • 12A bildet einen Graph ab, der dem Graphen von 11A entspricht, allerdings ein Abfallen der hochgekoppelten Spannung der Word-Leitung über einen längeren Zeitraum zeigt.
  • 12A bildet einen Graph ab, der dem Graphen von 11B entspricht, allerdings die Channel-Spannung über einen längeren Zeitraum zeigt, in Konsistenz mit 12A.
  • 12C bildet einen Graph von Vth einer Speicherzelle ab, die mit der hochgekoppelten Word-Leitung verbunden ist, in Konsistenz mit 12A und 12B.
  • 13A bildet einen Graph ab, der dem Graphen von 11A entspricht, allerdings zwei Fälle einer Dummy-Spannung einer Word-Leitung und einer nachfolgend hochgekoppelten Spannung der Word-Leitung zeigt.
  • 13B bildet einen Graph ab, der eine Channel-Spannung zeigt, in Konsistenz mit 13A.
  • 13C bildet einen Graph von Vth einer Speicherzelle ab, die mit der hochgekoppelten Word-Leitung verbunden ist, in Konsistenz mit 13A und 13B.
  • 14A bildet einen beispielhaften Prozess ab zum Entscheiden, wann ein Hochkoppeln von Word-Leitungen durchgeführt werden soll, in Konsistenz mit 11A bis 13C.
  • 14B bildet eine beispielhafte Implementierung des Prozesses von 14A ab, wo das Hochkoppeln der Word-Leitungen ausgelöst wird, wenn eine verstrichene Zeit nach einer Programmier- oder Lese-Operation eine spezifizierte Zeit erreicht.
  • 14C bildet eine beispielhafte Implementierung des Prozesses von 14A ab, wo das Hochkoppeln der Word-Leitungen ausgelöst wird, wenn eine Anzahl von Lesefehlern eine spezifizierte Anzahl übersteigt.
  • 14D bildet eine weitere beispielhafte Implementierung des Prozesses von 14A ab, wo angepasste Spannungen bei einer Lese-Operation verwendet werden, nach Vergehen eines spezifizierten Zeitraums.
  • 14E bildet einen beispielhaften Prozess ab zum Durchführen eines Hochkoppelns von Word-Leitungen, in Konsistenz mit dem Schritt 1402 von 14A.
  • 15 bildet eine beispielhafte Abfolge zum Durchführen eines Hochkoppelns von Word-Leitungen in verschiedenen Sätzen von Blöcken ab.
  • 16 bildet eine beispielhafte Schaltung ab, die Spannungen an die Word-Leitungen und die Gate-Auswahlleitungen in einem Block anlegt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es werden Techniken bereitgestellt zum Verbessern der Genauigkeit von Lese-Operationen in einer Speichervorrichtung. Eine entsprechende Speichervorrichtung wird ebenfalls bereitgestellt.
  • Bei manchen Speichervorrichtungen sind Speicherzellen miteinander verbunden, wie etwa in NAND-Ketten in einem Block oder einem Subblock. Jede NAND-Kette umfasst eine Anzahl von Speicherzellen, die zwischen einem oder mehreren Drain-seitigen SG-Transistoren (drain-side SG transistors – SGD-Transistoren), auf einer Drain-Seite der NAND-Kette, die mit einer Bit-Leitung verbunden ist, und einem oder mehreren Source-seitigen SG-Transistoren (source-side SG transistors – SGS transistors), auf einer Source-Seite der NAND-Kette, die mit einer Source-Leitung verbunden ist, in Reihe geschaltet sind. Ferner können die Speicherzellen mit einer gemeinsamen Steuerleitung (z.B. Word-Leitung), die als ein Steuer-Gate wirkt, angeordnet sein. Ein Satz von Word-Leitungen erstreckt sich von der Source-Seite eines Blocks zur Drain-Seite eines Blocks. Speicherzellen können in anderen Arten von Ketten sowie auf andere Weise verschaltet werden.
  • Die Speicherzellen können Datenspeicherzellen beinhalten, die zum Speichern von Benutzerdaten anwählbar sind, und Dummy- oder Nicht-Datenspeicherzellen, die nicht zum Speichern von Benutzerdaten anwählbar sind. Eine Dummy-Word-Leitung ist mit einer Dummy-Speicherzelle verbunden. Eine oder mehrere Dummy-Speicherzellen können am Drain- oder Source-Ende einer Kette von Speicherzellen vorgesehen sein, um einen graduellen Übergang eines Channel-Gradienten zu schaffen.
  • Während einer Programmier-Operation werden die Speicherzellen gemäß einer Word-Leitung-Programmierreihenfolge programmiert. Die Programmierung kann beispielsweise an der Word-Leitung an der Source-Seite des Blocks starten und zur Word-Leitung an der Drain-Seite des Blocks fortschreiten. Bei einem Ansatz wird jede Word-Leitung vollständig programmiert, bevor eine nächste Word-Leitung programmiert wird. Beispielsweise wird eine erste Word-Leitung, WL0, unter Verwendung eines oder mehrerer Programmierdurchgänge programmiert, bis das Programmieren abgeschlossen ist. Als Nächstes wird eine zweite Word-Leitung, WL1, unter Verwendung eines oder mehrerer Programmierdurchgänge programmiert, bis das Programmieren abgeschlossen ist, und so fort. Ein Programmierdurchgang kann einen Satz von zunehmenden Programmierspannungen, die an die Word-Leitungen in entsprechenden Programmierschleifen oder Programmverifikationsiterationen angelegt werden, beinhalten, wie etwa in 9 abgebildet ist. Verifikations-Operationen können nach jeder Programmierspannung durchgeführt werden, um zu bestimmen, ob die Speicherzellen die Programmierung abgeschlossen haben. Wenn die Programmierung für eine Speicherzelle abgeschlossen ist, kann sie von weiterer Programmierung ausgeschlossen werden, wohingegen das Programmieren für andere Speicherzellen in nachfolgenden Programmierschleifen weitergeht.
  • Die Speicherzellen können auch gemäß einer Subblock-Programmier-Reihenfolge programmiert werden, bei der Speicherzellen in einem Subblock, oder einem Teil eines Blocks, programmiert werden, bevor Speicherzellen in einem anderen Subblock programmiert werden.
  • Jede Speicherzelle kann gemäß Schreibdaten in einem Programmierbefehl mit einem Datenzustand assoziiert werden. Basierend auf ihrem Datenzustand wird eine Speicherzelle entweder im gelöschten Zustand verbleiben oder in einen programmierten Datenzustand programmiert. Beispielweise gibt es in einer Ein-Bit-pro-Zelle-Speichervorrichtung zwei Datenzustände einschließlich dem gelöschten Zustand (Eslc) und dem programmierten Zustand (Pslc)(siehe 8A). Bei einer Zwei-Bit-pro-Zelle-Speichervorrichtung gibt es vier Datenzustände einschließlich des gelöschten Zustands und drei höhere Datenzustände, die als A-, B- und C-Datenzustände bezeichnet werden (siehe 8B). Bei einer Drei-Bit-pro-Zelle-Speichervorrichtung gibt es acht Datenzustände einschließlich des gelöschten Zustands und sieben höhere Datenzustände, die als A-, B-, C-, D-, E-, F- und G-Datenzustände bezeichnet werden (siehe 8C). Bei einer Vier-Bit-pro-Zelle-Speichervorrichtung gibt es sechzehn Datenzustände einschließlich des gelöschten Zustands und fünfzehn höhere Datenzustände. Die Datenzustände können als S0-, S1-, S2-, S3-, S4-, S5-, S6-, S7-, S8-, S9-, S10-, S11-, S12-, S13-, S14- und S15-Datenzustände bezeichnet werden (siehe 8D), wobei S0 der gelöschte Zustand ist.
  • Nachdem die Speicherzellen programmiert wurden, können die Daten in einer Lese-Operation zurückgelesen werden. Eine Lese-Operation kann das Anlegen einer Reihe von Lesespannungen an eine Word-Leitung, während Abtastungsschaltungen bestimmen, ob sich Zellen, die mit der Word-Leitung verbunden sind, in einem leitenden oder nichtleitenden Zustand befinden, involvieren. Falls sich eine Zelle in einem nichtleitenden Zustand befindet, übersteigt die Vth der Speicherzelle die Lesespannung. Die Lesespannungen sind auf Pegel eingestellt, die als zwischen den Schwellenspannungspegeln angrenzender Datenzustände liegend erwartet werden.
  • Es wurde allerdings beobachtet, dass sich die Vth einer Speicherzelle in Abhängigkeit davon, wann die Schreib-Operation auftritt, verschieben kann. Beispielweise kann in manchen Niederzustands-Speicherzellen eine Vth-Hochverschiebung beobachtet werden, wenn die Lese-Operation für eine relativ kurze Zeit auftritt, z.B. für Sekunden oder Minuten nach einer Programmier-Operation oder einer weiteren Lese-Operation. Die Vth kann sich aufgrund schwacher Programmierung der Zellen, nachdem die Zellen bei einer Programmier-Operation oder einer weiteren Lese-Operation abgetastet wurden, hoch verschieben. Das Abtasten der Zellen involviert das Anlegen einer Abtastspannung (z.B. einer Lese- oder Verifikationsspannung) an eine ausgewählte Word-Leitung. Gleichzeitig wird eine Durchlassspannung an die nicht ausgewählten Word-Leitungen angelegt und abgestuft runtergefahren. Dieses abgestufte Runterfahren verringert aufgrund kapazitiver Kopplung vorübergehend eine Channel-Spannung. Wenn die Channel-Spannung auf ihren Nennwert zurück zunimmt, verursacht dies eine Zunahme von Word-Leitungs-Spannungen, ebenfalls aufgrund von kapazitiver Kopplung. Die Word-Leitungen bei einer hochgekoppelten Spannung können eine schwache Programmierung der Zellen verursachen. Allerdings nimmt die Vth graduell ab, wenn Elektronen, die in dem Ladungsfallenmaterial der Zellen gefangen sind, befreit werden und zum Channel zurückkehren, z.B. über einen Zeitraum, wie etwa Stunden.
  • Die Vth-Hochverschiebung ist möglicherweise nicht stark genug, um Höherzustands-Speicherzellen zu programmieren.
  • Darüber hinaus kann nach einem Einschaltereignis, z.B., wenn die Speichervorrichtung zur Benutzung hochgefahren wird, eine Operation auftreten, die auf schlechte Blöcke prüft. Diese Operation involviert das Einstellen der Word-Leitungen auf 0 V. Als Ergebnis wird jegliches Hochkoppeln der Word-Leitungs-Spannungen entfernt, zusammen mit der Vth-Hochverschiebung.
  • Die Situation, in der die Word-Leitungen hochgekoppelt und die Zellen schwach programmiert werden, kann als eine normale Lesesituation angesehen werden, da sie häufig auftritt. Die Lesespannungen können auf der Grundlage dieser normalen Lesesituation eingestellt werden, die auch als Hochkoppelsituation bezeichnet wird. Dies ist vernünftig, weil in der Praxis Lese-Operationen in einer Speichervorrichtung häufig vorkommen werden. Die Situation, in der die Word-Leitungen nicht hochgekoppelt und die Zellen nicht schwach programmiert werden, kann als eine unnormale oder nicht-hochgekoppelte Lesesituation angesehen werden. Diese Situation kann auftreten, wenn die Zellen eine relativ lange Zeit nach einer vorherigen Programmier- oder Lese-Operation erstmals gelesen werden, oder beispielsweise nach einem Einschaltereignis. Diese Situation wird als eine „Erst-Lese“-Situation bezeichnet.
  • Hier bereitgestellte Techniken gehen die obigen und andere Schwierigkeiten an. Bei einem Aspekt wird eine Dummy-Spannung an die Word-Leitungen angelegt, um Hochkoppeln der Word-Leitungen und die schwache Programmierung zu verursachen. Dies kann beispielsweise auftreten, wenn ein spezifizierter Zeitraum seit einer letzten Programmier- oder Lese-Operation vergangen ist. Die Dummy-Spannung ist eine Spannung, die die Abtastspannung einer Programmier- oder Lese-Operation imitiert und somit denselben Koppeleffekt auf die Word-Leitungen aufweist. Allerdings muss während der Dummy-Spannung keine Abtast-Operation durchgeführt werden, so dass Zeit und Leistungsaufnahme-Strafen minimiert werden. Die Dummy-Spannung kann auch angelegt werden, wenn ein Einschaltereignis detektiert wird. Die Word-Leitungs-Spannungen bleiben für eine spezifizierte Zeit nach dem Runterstufen der Dummy-Spannung potentialfrei.
  • Verschiedene andere Funktionalitäten und Vorteile sind unten beschrieben.
  • 1 ist ein Blockdiagramm einer beispielhaften Speichervorrichtung. Die Speichervorrichtung 100 kann ein oder mehrere Speicher-Die 108 beinhalten. Die Speicher-Die 108 beinhalten eine Speicherstruktur 126 von Speicherzellen, wie etwa ein Array von Speicherzellen, Steuerschaltungen 110 und Lese-/Schreibschaltungen 128. Die Speicherstruktur 126 ist mittels eines Zeilendecoders 124 über Word-Leitungen und mittels eines Spaltendecoders 132 über Bit-Leitungen adressierbar. Die Lese-/Schreibschaltungen 128 beinhalten mehrere Abtastblöcke SB1, SB2, ... ,SBp (Abtastschaltungen) und erlauben es, dass eine Seite von Speicherzellen parallel gelesen oder programmiert werden kann. Typischerweise ist eine Steuerung 122 in derselben Speichervorrichtung 100 (z.B. eine entfernbare Speicherkarte) als der eine oder die mehreren Speicher-Die 108 enthalten. Befehle und Daten werden zwischen dem Host 140 und der Steuerung 122 über einen Datenbus 120 und zwischen der Steuerung und dem einen oder den mehreren Speicher-Die 108 über die Leitungen 118 übertragen.
  • Die Speicherstruktur kann 2D oder 3D sein. Die Speicherstruktur kann ein oder mehrere Arrays von Speicherzellen einschließlich eines 3D-Arrays umfassen. Die Speicherstruktur kann eine monolithische 3D-Speicherstruktur umfassen, in der mehrere Speicherebenen über einem (und nicht in einem) Einzelsubstrat, wie etwa einem Wafer, ohne Zwischensubstrate gebildet sind. Die Speicherstruktur kann jegliche Art von nichtflüchtigem Speicher umfassen, der in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen, die ein aktives Gebiet, das über einem Silicium-Substrat angeordnet ist, aufweisen, monolithisch gebildet wird. Die Speicherstruktur kann sich in einer nichtflüchtigen Speichervorrichtung befinden, die mit dem Betrieb der Speicherzellen assoziiert ist, ob sich die assoziierte Schaltung nun über oder innerhalb des Substrats befindet.
  • Die Steuerschaltung 110 wirkt mit den Lese-/Schreibschaltungen 128 zusammen, um Speicher-Operationen auf der Speicherstruktur 126 durchzuführen, und beinhaltet eine Zustandsmaschine 112, einen On-Chip-Adressendecoder 114 und ein Leistungssteuerungsmodul 116. Die Zustandsmaschine 112 stellt eine Steuerung von Speicher-Operationen auf Chipebene bereit. Die Zustandsmaschine kann einen Timer 112a beinhalten, zum Bestimmen, wann ein Hochkoppeln von Word-Leitungen durchgeführt werden soll, wie unten erörtert wird. Die Zeit kann eine Zeit seit einer letzten Auslese-Operation messen. Ein Speicherbereich 113 kann vorgesehen sein, z.B. für Programmier- oder Lese-Parameter, wie unten weiter beschrieben wird.
  • Der On-Chip-Adressdecoder 114 liefert eine Adressschnittstelle zwischen der von dem Host oder einer Speichersteuerung verwendeten zur Hardwareadresse, die von den Decodern 124 und 132 verwendet wird. Das Leistungssteuerungsmodul 116 steuert die Leistung und die Spannungen, die den Word-Leitungen, den Gate-Auswahlleitungen und den Bit-Leitungen während Speicher-Operationen zugeführt werden. Es kann Treiber für Word-Leitungen, SGS- und SGD-Transistoren und Source-Leitungen beinhalten. Siehe 16. Die Abtastblöcke können bei einem Ansatz Bit-Leitungstreiber beinhalten. Ein SGS-Transistor ist ein Gate-Auswahltransistor an einem Source-Ende einer NAND-Kette und ein SGD-Transistor ist ein Gate-Auswahltransistor an einem Drain-Ende einer NAND-Kette.
  • Bei manchen Implementierungen können einige der Komponenten kombiniert werden. Bei verschiedenen Designs können eine oder mehrere der Komponenten (alleine oder zusammen), abgesehen von der Speicherstruktur 126, als mindestens eine Steuerschaltung angesehen werden, die ausgelegt ist zum Durchführen der hier beschriebenen Techniken einschließlich der Schritte der Flussdiagramme von 14A bis 14E. Beispielsweise kann eine Steuerschaltung irgendeine oder eine Kombination beinhalten von der Steuerschaltung 110, der Zustandsmaschine 112, den Decodern 114 und 132, dem Leistungssteuerungsmodul 116, den Abtastblöcken SBb, SB2, ... ,SBp, der Lese-/Schreibschaltungen 128, der Steuerung 122 und so fort.
  • Die Off-Chip-Steuerung 122 kann einen Prozessor 122c, Speichervorrichtungen (Speicher), wie etwa ein ROM 122a und ein RAM 122b und eine Fehlerkorrekturcode-Engine (ECC-Engine) 245 umfassen. Die ECC-Engine kann eine Anzahl von Lesefehlern korrigieren, die verursacht werden, wenn der obere Schwanz einer Vth-Verteilung zu hoch wird. Die ECC-Engine kann verwendet werden zum Zählen der Anzahl von Fehlern bei einer Lese-Operation und diese Anzahl zum Bestimmen verwenden, ob ein Hochkoppeln von Word-Leitungen durchgeführt werden soll, wie unten weiter erörtert wird.
  • Die Speichervorrichtung umfasst Code, wie etwa einen Satz von Anweisungen, und der Prozessor ist betreibbar zum Ausführen des Satzes von Anweisungen, um die hier beschriebene Funktionalität bereitzustellen. Alternativ oder zusätzlich kann der Prozessor auf Code von einer Speichervorrichtung 126a der Speicherstruktur, wie etwa einem reservierten Gebiet von Speicherzellen auf einer oder mehreren Word-Leitungen, zugreifen.
  • Beispielsweise kann Code von der Steuerung verwendet werden, um auf die Speicherstruktur zuzugreifen, wie etwa für Programmier-, Lese- und Lösch-Operationen. Der Code kann Boot-Code und Steuer-Code (z.B. einen Satz von Anweisungen) beinhalten. Der Boot-Code ist Software, die die Steuerung während eines Boot- oder Aufstart-Prozesses initialisiert und es der Steuerung erlaubt, auf die Speicherstruktur zuzugreifen. Der Code kann von der Steuerung verwendet werden, um eine oder mehrere Speicherstrukturen zu steuern. Beim Einschalten holt der Prozessor 122c den Boot-Code aus dem ROM 122a oder der Speichervorrichtung 126a zwecks Ausführung und der Boot-Code initialisiert die Systemkomponenten und lädt den Steuercode ins RAM 122b. Sobald der Steuercode ins RAM geladen ist, wird dieser vom Prozessor ausgeführt. Der Steuercode beinhaltet Treiber zum Durchführen von Grundaufgaben, wie etwa Steuerung und Zuweisung von Speicher, Priorisieren des Verarbeitens von Anweisungen und Steuern von Eingangs- und Ausgangsports.
  • Im Allgemeinen kann der Steuercode Anweisungen beinhalten zum Durchführen der hier beschriebenen Funktionen einschließlich der Schritte der unten weiter erörterten Flussdiagramme und zum Bereitstellen der Spannungswellenformen, einschließlich der weiter unten erörterten.
  • Bei einer Ausführungsform ist der Host eine Datenverarbeitungsvorrichtung (z.B. ein Laptop, eine Desktop, ein Smartphone, ein Tablet, eine Digitalkamera), die einen oder mehrere Prozessoren, eine oder mehrere prozessorlesbare Speichervorrichtungen (RAM, ROM, Flash-Speicher, eine Festplatte, Festkörperspeicher), die prozessorlesbaren Code (z.B. Software) zum Programmieren des einen oder der mehreren Prozessoren speichern, um die hier beschriebenen Verfahren durchzuführen, beinhaltet. Der Host kann auch zusätzlichen Systemspeicher, eine oder mehrere Eingangs-/Ausgangs-Schnittstellen und/oder eine oder mehrere Eingabe-/Ausgabe-Vorrichtungen in Kommunikation mit dem einen oder den mehreren Prozessoren beinhalten.
  • Andere Arten von nichtflüchtigem Speicher zusätzlich zu NAND-Flash-Speicher können ebenfalls verwendet werden.
  • Halbleiter-Speichervorrichtungen beinhalten flüchtige Speichervorrichtungen, wie etwa dynamische Direktzugriffspeicher(„DRAM“)- oder statische Direktzugriffspeicher(„SRAM“)-Vorrichtungen, nichtflüchtige Speichervorrichtungen, wie etwa resistiven Direktzugriffspeicher („ReRAM“), elektrisch löschbaren programmierbaren Nurlesespeicher („EEPROM“), Flash-Speicher (der auch als eine Untermenge eines EEPROM angesehen werden kann), ferroelektrischen Direktzugriffspeicher („FRAM“) und magnetoresistiven Direktzugriffspeicher („MRAM“) und andere Halbleiterelemente, die zum Speichern von Informationen fähig sind. Jede Art von Speichervorrichtung kann andere Konfigurationen aufweisen. Flash-Speichervorrichtungen können beispielsweise in einer NAND- oder einer NOR-Konfiguration ausgelegt sein.
  • Die Speichervorrichtungen können aus passiven und/oder aktiven Elementen gebildet werden, in jeglichen Kombinationen. Als ein nichtbeschränkendes Beispiel beinhalten passive Halbleiter-Speicherelemente ReRAM-Vorrichtungselemente, die bei manchen Ausführungsformen ein Resistivitätsschaltspeicherelement beinhalten, wie etwa ein nichtverschmelzendes oder Phasenänderungsmaterial, und optional ein Leitelement, wie etwa eine Diode oder einen Transistor. Weiter beinhalten, als ein nichtbeschränkendes Beispiel, aktive Halbleiter-Speicherelemente EEPROM- und Flash-Speichervorrichtungselemente, die bei manchen Ausführungsformen Elemente beinhalten, die einen Ladungsspeicherbereich, wie etwa ein potentialfreies Gate, leitende Nanopartikel oder ein Ladungspeicherdielektrikummaterial enthalten.
  • Mehrere Speicherelemente können so ausgelegt sein, dass sie in Reihe geschaltet sind, oder so, dass jedes Element einzeln zugreifbar ist. Als ein nichtbeschränkendes Beispiel enthalten Flash-Speichervorrichtungen in einer NAND-Konfiguration (NAND-Speicher) typischerweise in Reihe geschaltete Speicherelemente. Eine NAND-Kette ist ein Beispiel für einen Satz von reihengeschalteten Transistoren, die Speicherzellen und SG-Transistoren umfassen.
  • Ein NAND-Speicherarray kann so ausgelegt sein, dass das Array aus mehreren Speicherketten zusammengesetzt ist, in denen eine Kette aus mehreren Speicherelementen zusammengesetzt ist, die eine einzige Bit-Leitung teilen und auf die als eine Gruppe zugegriffen wird. Alternativ können Speicherelemente derart ausgelegt sein, dass auf jedes Element einzeln zugegriffen werden kann, z.B. ein NOR-Speicherarray. NAND- und NOR-Speicherkonfigurationen sind Beispiele und Speicherelemente können anderweitig konfiguriert sein.
  • Die innerhalb und/oder oberhalb eines Substrats befindlichen Halbleiter-Speicherelemente können in zwei oder drei Dimensionen angeordnet sein, wie etwa als eine 2D-Speicherstruktur oder eine 3D-Speicherstruktur.
  • Bei einer 2D-Speicherstruktur sind die Halbleiter-Speicherelemente in einer einzigen Ebene oder auf einem einzelnen Speichervorrichtungsniveau angeordnet. Typischerweise sind Speicherelemente in einer 2D-Speicherstruktur in einer Ebene (z.B. in einer x-y-Richtungsebene) angeordnet, die sich im Wesentlichen parallel zu einer Hauptoberfläche eines Substrats erstreckt, das die Speicherelemente trägt. Das Substrat kann ein Wafer sein, über dem oder in dem die Schicht der Speicherelemente gebildet ist oder es kann ein Trägersubstrat sein, das an den Speicherelementen befestigt wird, nachdem sie gebildet wurden. Als ein nichtbeschränkendes Beispiel kann das Substrat einen Halbleiter beinhalten, wie etwa Silicium.
  • Die Speicherelemente können auf dem einzelnen Speichervorrichtungsniveau in einem geordneten Array angeordnet sein, wie etwa in einer Vielzahl von Reihen und/oder Spalten. Allerdings können die Speicherelemente in irregulären oder nicht-orthogonalen Konfigurationen angeordnet sein. Die Speicherelemente können jeweils zwei oder mehr Elektroden oder Kontaktleitungen aufweisen, wie etwa Bit-Leitungen und Word-Leitungen.
  • Ein 3D-Speicherarray ist derart angeordnet, dass die Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsniveaus besetzen, wodurch eine Struktur in drei Dimensionen gebildet wird (d.h. in der x-, y- und der z-Richtung, wobei die z-Richtung im Wesentlichen senkrecht und die x- und y-Richtungen im Wesentlichen parallel zur Hauptoberfläche des Substrats liegen).
  • Als ein nichtbeschränkendes Beispiel kann eine 3D-Speicherstruktur vertikal als ein Stapel von mehreren 2D-Speichervorrichtungsniveaus angeordnet sein. Als ein weiteres nichtbeschränkendes Beispiel kann ein 3D-Speicherarray als mehrere vertikale Säulen (z.B. Säulen, die sich im Wesentlichen senkrecht zur Hauptoberfläche des Substrats, d.h. in der y-Richtung, erstrecken) angeordnet sein, wobei jede Säule mehrere Speicherelemente aufweist. Diese Säulen können in einer 2D-Konfiguration angeordnet sein, z.B. in einer x-y-Ebene, was zu einer 3D-Anordnung von Speicherelementen mit Elementen auf mehreren vertikal gestapelten Speicherebenen führt. Andere Konfigurationen von Speicherelementen in drei Dimensionen können ebenfalls ein 3D-Speicherarray errichten.
  • Als ein nichtbeschränkendes Beispiel können die Speicherelemente in einem 3D-NAND-Speicherarray zusammengekoppelt sein, um eine NAND-Kette innerhalb eines einzigen horizontalen (z.B. x–y) Speichervorrichtungniveaus zu bilden. Alternativ können die Speicherelemente zusammengekoppelt werden, um eine vertikale NAND-Kette zu bilden, die mehrere horizontale Speichervorrichtungsniveaus überquert. Man kann sich andere 3D-Konfigurationen vorstellen, bei denen manche NAND-Ketten Speicherelemente auf einem einzelnen Speicherniveau enthalten, während andere Ketten Speicherelemente enthalten, die sich über mehrere Speicherniveaus spannen. 3D-Speicherarrays können ebenfalls in einer NOR-Konfiguration und in einer ReRAM-Konfiguration designt sein.
  • Bei einem monolithischen 3D-Speicherarray sind typischerweise ein oder mehrere Speichervorrichtungsniveaus über einem einzelnen Substrat gebildet. Optional kann das monolithische 3D-Speicherarray auch eine oder mehrere Speicherschichten, die sich mindestens teilweise innerhalb des einzelnen Substrats befinden, aufweisen. Als ein nichtbeschränkendes Beispiel kann das Substrat einen Halbleiter beinhalten, wie etwa Silicium. Bei einem monolithischen 3D-Array sind die Schichten, die jedes Speichervorrichtungsniveau des Arrays errichten, typischerweise auf den Schichten der unterliegenden Speichervorrichtungsniveaus des Arrays gebildet. Allerdings können Schichten von angrenzenden Speichervorrichtungsniveaus eines monolithischen 3D-Speicherarrays geteilt sein oder Zwischenschichten zwischen Speichervorrichtungsniveaus aufweisen.
  • 2D-Arrays können separat gebildet und dann zusammengepackt werden, um eine nichtmonolithische Speichervorrichtung zu bilden, die mehrere Speicherschichten aufweist. Beispielsweise können nichtmonolithische gestapelte Speicher durch Bilden von Speicherniveaus auf separaten Substraten und dann durch Stapeln der Speicherniveaus übereinander gebaut werden. Die Substrate können vor dem Stapeln ausgedünnt oder von den Speichervorrichtungsniveaus entfernt werden, wobei die resultierenden Speicherarrays keine monolithischen 3D-Speicherarrays sind, da die Speichervorrichtungsniveaus anfänglich über separaten Substraten gebildet wurden. Ferner können mehrere 2D-Speicherarrays oder 3D-Speicherarrays (monolithisch oder nichtmonolithisch) auf separaten Chips gebildet und dann zusammengepackt werden, um eine Stapel-Chip-Speichervorrichtung zu bilden.
  • Zugehörige Schaltungen sind typischerweise zum Betrieb der Speicherelemente und zur Kommunikation mit den Speicherelementen erforderlich. Als ein nichtbeschränkendes Beispiel können Speichervorrichtungen Schaltungen zum Steuern und Treiben der Speicherelemente aufweisen, um Funktionen wie Programmieren und Lesen zu erreichen. Diese zugehörigen Schaltungen können sich auf demselben Substrat wie die Speicherelemente und/oder auf einem separaten Substrat befinden. Beispielsweise kann sich eine Steuerung für Speicher-Schreib-Lese-Operationen auf einem separaten Steuerungschip und/oder auf demselben Substrat wie die Speicherelemente befinden.
  • Ein Fachmann erkennt, dass diese Technologie nicht auf die beschriebenen 2D-und 3D-Beispielstrukturen beschränkt ist, sondern alle relevanten Speicherstrukturen innerhalb des Wesens und des Schutzumfangs der Technologie abdeckt, wie sie hier beschrieben ist und von einem Fachmann verstanden wird.
  • 2A bildet Blöcke von Speicherzellen in einer beispielhaften 2D-Konfiguration der Speicherstruktur 126 von 1 ab. Das Speicherarray kann viele Blöcke beinhalten. Jeder Beispielblock 200, 210 beinhaltet eine Anzahl von NAND-Ketten und jeweiligen Bit-Leitungen, z.B. BL0, BL1, ... , die unter den Blöcken geteilt werden. Jede NAND-Kette ist an einem Ende mit einem Drain-Auswahl-Gate (SGD) verbunden und die Steuer-Gates der Drain-Auswahl-Gates sind mittels einer gemeinsamen SGD-Leitung verbunden. Die NAND-Ketten sind an ihrem anderen Ende mit einem Source-Auswahl-Gate verbunden, das wiederum mit einer gemeinsamen Source-Leitung 220 verbunden ist. Sechzehn Word-Leitungen, z.B. WL0–WL15, erstrecken sich zwischen den Source-Auswahl-Gates und den Drain-Auswahl-Gates. In manchen Fällen können auch Dummy-Word-Leitungen in dem an die Gate-Auswahltransistoren angrenzenden Speicherarray verwendet werden, die keine Benutzerdaten enthalten. Solche Dummy-Word-Leitungen können die Kanten-Word-Leitung vor gewissen Kanteneffekten abschirmen.
  • Eine Art von nichtflüchtigem Speicher, der in dem Speicherarray vorgesehen sein kann, ist ein Speicher mit potentialfreiem Gate. Andere Arten von nichtflüchtigem Speicher können ebenfalls verwendet werden. Beispielsweise kann eine Ladungsfallen-Speicherzelle ein nichtleitendes dielektrisches Material anstelle eines leitenden, potentialfreien Gates verwenden, um Ladung auf eine nichtflüchtige Weise zu speichern. Bei einem Beispiel ist ein dreischichtiges Dielektrikum, das aus Siliciumoxid, Siliciumnitrid und Siliciumoxid („ONO“) gebildet ist, zwischen einem leitenden Steuer-Gate und einem Halbleiter eingebettet. Die Zelle wird durch Injektion von Elektronen aus dem Zellen-Channel in das Nitrid programmiert, wo diese in einem begrenzten Bereich gefangen und gespeichert werden. Diese gespeicherte Ladung ändert dann die Schwellenspannung eines Teils des Channels der Zelle auf eine detektierbare Weise. Die Zelle wird durch Injektion heißer Löcher in das Nitrid gelöscht. Eine ähnliche Zelle kann in einer Split-Gate-Konfiguration vorgesehen sein, bei der sich ein dotiertes Polysilicium-Gate über einen Teil des Speicherzellen-Channels erstreckt, um einen separaten Auswahltransistor zu bilden.
  • Bei einem anderen Ansatz werden NROM-Zellen verwendet. Beispielsweise werden in jeder NROM-Zelle zwei Bit gespeichert, bei der sich zwischen Source- und Drain-Diffusionen eine ONO-Dielektrikumsschicht über den Channel erstreckt. Die Ladung für ein Datenbit ist in der an die Drain angrenzenden dielektrischen Schicht lokalisiert und die Ladung für das andere Datenbit ist in der an die Source angrenzenden dielekrischen Schicht lokalisiert. Mehrzustands-Datenspeicherung wird durch separates Lesen binärer Zustände der räumlich separierten Ladungsspeicherbereiche innerhalb des Dielektrikums erhalten. Andere Arten von nichtflüchtigem Speicher sind ebenfalls bekannt.
  • 2B bildet eine Querschnittsansicht von beispielhaften Ladungsfallen-Speicherzellen in NAND-Ketten als ein Beispiel von Speicherzellen in 2A ab. Die Ansicht ist in einer Richtung der Word-Leitung der Speicherzellen, die ein flaches Steuer-Gate und Ladungsfallenbereiche als ein 2D-Beispiel von Speicherzellen in der Speicherstruktur 126 von 1 umfassen. Ladungsfallenspeicher kann in NOR- und NAND-Flash-Speichervorrichtungen verwendet werden. Diese Technologie verwendet einen Isolator, wie etwa einen SiN-Film zum Speichern von Elektronen, im Gegensatz zu einer Potentialfrei-Gate-MOSFET-Technologie, die einen Leiter, wie etwa dotiertes polykristallines Silicium, zum Speichern von Elektronen verwendet. Beispielsweise erstreckt sich eine Word-Leitung (WL) 424 über NAND-Ketten, die entsprechende Channel-Bereiche 406, 416 und 426 beinhalten. Teile der Word-Leitung stellen die Steuer-Gates 402, 412 und 422 bereit. Unter der Word-Leitung befinden sich eine IPD-Schicht 428, Ladungsfallenschichten 404, 414 und 421, Polysiliciumschichten 405, 415 und 425 und Tunnelschichtschichten 409, 407 und 408. Jede Ladungsfallenschicht erstreckt sich durchgehend in einer entsprechenden NAND-Kette.
  • Eine Speicherzelle 400 beinhaltet das Steuer-Gate 402, die Ladungsfallenschicht 404, die Polysiliciumschicht 405 und einen Teil des Channel-Bereichs 406. Eine Speicherzelle 410 beinhaltet das Steuer-Gate 412, die Ladungsfallenschicht 414, eine Polysiliciumschicht 415 und einen Teil des Channel-Bereichs 416. Eine Speicherzelle 420 beinhaltet das Steuer-Gate 422, die Ladungsfallenschicht 421, die Polysiliciumschicht 425 und einen Teil des Channel-Bereichs 426.
  • Ein Vorteil eines flachen Steuer-Gates besteht darin, dass die Ladungsfallenschicht dünner als bei einem potentialfreien Gate ausgeführt werden kann. Zusätzlich können die Speicherzellen dichter aneinander gepackt werden.
  • 2C bildet eine Querschnittsansicht der Struktur von 2B entlang der Linie 429 ab. Die Ansicht zeigt eine NAND-Kette 430, die eine flaches Steuer-Gate und eine Ladungsfallenschicht aufweist. Die NAND-Kette 430 beinhaltet einen SGS-Transistor 431, beispielhafte Speicherzellen 400, 433, ..., 434 und 435, und einen SGD-Transistor 436.
  • Die NAND-Kette kann auf einem Substrat gebildet sein, das einen p-dotierten Substratbereich 455, einen n-dotierten Topf 456 und einen p-dotierten Topf 457 umfasst. N-dotierte Source/Drain-Diffusionsbereiche sd1, sd2, sd3, sd4, sd5, sd6 und sd7 sind in dem p-dotierten Topf 457 ausgebildet. Eine Channel-Spannung, Vch, kann direkt an dem Channel-Bereich des Substrats angelegt sein. Die Speicherzelle 400 beinhaltet das Steuer-Gate 402 und die IPD-Schicht 428 über der Ladungsfallenschicht 404, der Polysiliciumschicht 405, der Tunnelschicht 409 und dem Channel-Bereich 406.
  • Die Steuer-Gate-Schicht kann zum Beispiel aus Polysilicium bestehen und die Tunnelschicht kann aus Siliciumoxid bestehen. Die IPD-Schicht kann ein Stapel aus Hoch-k-Dielektrika, wie etwa AlOx oder HfOx, sein, was hilft, das Kopplungsverhältnis zwischen der Steuer-Gate-Schicht und der Ladungsfallen- oder der Ladungsspeicherschicht zu vergrößern. Die Ladungsfallenschicht kann beispielsweise eine Mischung aus Siliciumnitrid und -oxid sein.
  • Die SGD- und SGS-Transistoren weisen dieselbe Konfiguration wie die Speicherzellen auf, allerdings mit einer längeren Channel-Länge, um sicherzustellen, dass der Strom in einer blockierten NAND-Kette abgeschnitten wird.
  • Bei diesem Beispiel erstrecken sich die Schichten 404, 405 und 409 durchgehend in die NAND-Kette. Bei einem anderen Ansatz können Teile der Schichten 404, 405 und 409, die sich zwischen den Steuer-Gates 402, 412 und 422 befinden, entfernt werden, was die obere Oberfläche des Channels 406 freilegt.
  • 2D bildet eine beispielhafte Speicherzelle 500 ab. Die Speicherzelle umfasst eine Steuer-Gate CG, das eine Word-Leitungs-Spannung Vwll0 empfängt, eine Drain bei einer Spannung Vd, eine Source bei einer Spannung Vs und einen Channel bei einer Spannung Vch.
  • 3 ist eine perspektivische Ansicht einer Speichervorrichtung 600, die einen Satz von Blöcken in einer beispielhaften 3D-Konfiguration der Speicherstruktur 126 von 1 umfasst. Auf dem Substrat befinden sich beispielhafte Blöcke BLK0, BLK1, BLK2 und BLK3 von Speicherzellen (Speicherelemente) und ein Peripheriegebiet 604 mit Schaltungen zwecks Verwendung durch die Blöcke. Die Schaltungen können beispielsweise Spannungstreiber 605 beinhalten, die mit Steuer-Gate-Schichten der Blöcke verbunden sein können. Bei einem Ansatz werden Steuer-Gate-Schichten mit gemeinsamer Höhe in den Blöcken gemeinsam getrieben. Das Substrat 601 kann ebenfalls Schaltungen unter den Blöcken führen, zusammen mit einer oder mehreren unteren Metallschichten, die in leitenden Pfaden strukturiert sind, um Signale der Schaltungen zu führen. Die Blöcke sind in einem Zwischenbereich 602 der Speichervorrichtung gebildet. In einem oberen Bereich 603 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in leitenden Pfaden strukturiert, um Signale der Schaltungen zu führen. Jeder Block umfasst ein gestapeltes Gebiet von Speicherzellen, wo alternierende Niveaus des Stapels Word-Leitungen repräsentieren. Bei einem möglichen Ansatz weist jeder Block entgegengesetzt gestufte Seiten auf, von denen sich vertikale Kontakte zu einer oberen Metallschicht aufwärts erstrecken, um Verbindungen zu leitenden Pfaden zu bilden. Obgleich als Beispiel vier Blöcke abgebildet sind, können zwei oder mehr Blöcke verwendet werden, die sich in der x- und/oder der y-Richtung erstrecken.
  • Bei einem möglichen Ansatz repräsentiert die Länge der Ebene in der x-Richtung eine Richtung, in der sich Signalpfade zu Word-Leitungen in der einen oder der anderen oberen Metallschicht (eine Word-Leitungs- oder SGD-Leitungs-Richtung) erstrecken, und repräsentiert die Breite der Ebene in der y-Richtung eine Richtung, in der sich Signalpfade zu Bit-Leitungen in der einen oder der anderen oberen Metallschicht (eine Bit-Leitungs-Richtung) erstrecken. Die z-Richtung repräsentiert eine Höhe der Speichervorrichtung.
  • 4 bildet eine beispielhafte Querschnittsansicht eines Teils eines der Blöcke von 5 ab. Der Block umfasst einen Stapel 610 von alternierenden leitenden und dielektrischen Schichten. Bei diesem Beispiel umfassen die leitenden Schichten zwei SGD-Schichten, zwei SGS-Schichten und vier Dummy-Word-Leitungs-Schichten (oder Word-Leitungen) WLD1, WLD2, WLD3 und WLD4 zusätzlich zu Daten-Word-Leitungs-Schichten (oder Word-Leitungen) WLL0–WLL10. Die dielektrischen Schichten sind als DL0–DL19 gekennzeichnet. Ferner sind Bereiche des Stapels, der NAND-Ketten NS1 und NS2 umfasst, abgebildet. Jede NAND-Kette umschließt ein Speicherloch 618 oder 619, das mit Material gefüllt ist, das an die Word-Leitungen angrenzende Speicherzellen bildet. Ein Bereich 622 des Stapels ist in 6 ausführlicher gezeigt.
  • Der Stapel beinhaltet ein Substrat 611, einen isolierenden Film 612 auf dem Substrat und einen Teil einer Source-Leitung SL. NS1 weist ein Source-Ende 613 an einem Unterteil 614 des Stapels und ein Drain-Ende 615 an einem Oberteil 616 des Stapels auf. Metallgefüllte Schlitze 617 und 620 können periodisch über den Stapel hinweg als Verschaltungen vorgesehen sein, die sich durch den Stapel erstrecken, um somit die Source-Leitung mit einer Leitung oberhalb des Stapels zu verbinden. Die Schlitze können während des Bildens der Word-Leitungen verwendet und danach mit Metall verfüllt werden. Ein Teil einer Bit-Leitung BL0 ist ebenfalls abgebildet. Ein leitendes Via 621 verbindet das Drain-Ende 615 mit BL0.
  • 5 bildet einen Graph eines Speicherlochdurchmessers im Stapel von 4 ab. Die Vertikalachse ist mit dem Stapel von 4 ausgerichtet und bildet eine Breite (wMH), d.h. den Durchmesser, der von Materialien in den Speicherlöchern 618 und 619 gebildeten Säulen. Bei einer derartigen Speichervorrichtung weisen die Speicherlöcher, die durch den Stapel geätzt werden, ein sehr hohes Aspektverhältnis auf. Ein Tiefe-zu-Durchmesser-Verhältnis von etwa 25–30 ist üblich. Die Speicherlöcher können einen kreisförmigen Querschnitt aufweisen. Aufgrund des Ätzprozesses können das Speicherloch und die sich ergebende Säule entlang der Länge des Lochs variieren. Typischerweise wird der Durchmesser vom Oberteil zum Unterteil des Speicherlochs zunehmend kleiner (durchgezogene Linie in 5). Das heißt, dass sich die Speicherlöcher verjüngen und sich am Unterteil des Stapels verengen. In manchen Fällen tritt eine leichte Verengung am Oberteil des Lochs nahe dem Steuer-Gate auf, so dass sich der Durchmesser leicht erweitert, bevor er vom Oberteil zum Unterteil des Speicherlochs zunehmend kleiner wird (lang gestrichelte Linie in 5). Beispielsweise ist die Speicherlochbreite in diesem Beispiel auf dem Niveau von WL9 im Stapel maximal. Die Speicherlochbreite ist auf dem Niveau von WL10 leicht kleiner und auf den Niveaus von WL8 zu WL0 zunehmend kleiner.
  • Aufgrund der Ungleichförmigkeit des Durchmessers des Speicherlochs und der Säule kann die Programmier- und Lösch-Geschwindigkeit der Speicherzellen auf der Grundlage ihrer Position entlang des Speicherlochs variieren. Mit einem relativ kleineren Durchmesseranteil eines Speicherlochs ist das elektrische Feld über dem Tunneloxid relativ stärker, so dass die Programmier- und Lösch-Geschwindigkeit größer ist.
  • Bei einer anderen möglichen Implementierung, die durch die kurz gestrichelte Linie repräsentiert wird, wird der Stapel in zwei Stufen hergestellt. Die untere Stufe wird zuerst mit einem entsprechenden Speicherloch gebildet. Die obere Stufe wird dann mit einem entsprechenden Speicherloch gebildet, das mit dem Speicherloch in der unteren Stufe ausgerichtet ist. Jedes Speicherloch verjüngt sich derart, dass ein sich doppelt verjüngendes Speicherloch gebildet wird, in dem die Breite zunimmt, dann abnimmt und dann wieder zunimmt, wenn man sich vom Unterteil des Stapels nach oben bewegt.
  • Aufgrund der Ungleichförmigkeit der Breite des Speicherlochs kann die Programmier- und Lösch-Geschwindigkeit der Speicherzellen auf der Grundlage ihrer Position entlang des Speicherlochs, z.B. auf der Grundlage der Höhe im Stapel, variieren. Mit einem Speicherloch kleineren Durchmessers ist das elektrische Feld über dem Tunneloxid relativ stärker, so dass die Programmier- und Lösch-Geschwindigkeit relativ größer ist.
  • 6 bildet eine Nahansicht des Bereichs 622 des Stapels aus 4 ab. Speicherzellen werden auf den verschiedenen Niveaus des Stapels an den Schnittpunkten einer Word-Leitungs-Schicht und eines Speicherlochs gebildet. Bei diesem Beispiel sind die SGD-Transistoren 680 und 681 über den Dummy-Speicherzellen 682 und 683 und einer Datenspeicherzelle MC vorgesehen. Eine Anzahl von Schichten kann entlang der Seitenwand (SW) des Speicherlochs 630 und/oder innerhalb jeder Word-Leitungs-Schicht abgeschieden werden, z.B. unter Verwendung von atomarer Schichtabscheidung. Zum Beispiel kann jede Spalte (z.B. die Säule, die von den Materialien innerhalb eines Speicherlochs gebildet wird) eine Ladungsfallenschicht 663 oder einen Film beinhalten, wie etwa SiN oder ein anderes Nitrid, eine Tunnelschicht 664, einen Channel 665 (z.B. Silicium umfassend) und einen dielektrischen Kern 666. Eine Word-Leitungs-Schicht kann ein Sperroxid/Sperr-Hoch-k-Material 660, eine Metallbarriere 661 und ein leitendes Metall 662, wie etwa Wolfram, als ein Steuer-Gate beinhalten. Beispielsweise sind die Steuer-Gates 690, 691, 692, 693 und 694 vorgesehen. Bei diesem Beispiel sind alle Schichten, mit Ausnahme des Metalls, im Speicherloch vorgesehen. Bei anderen Ansätzen können sich einige der Schichten in der Steuer-Gate-Schicht befinden. Zusätzliche Säulen sind auf ähnliche Weise in den verschiedenen Speicherlöchern gebildet. Eine Säule kann ein spaltenartiges aktives Gebiet (active area – AA) einer NAND-Kette bilden.
  • Wenn eine Speicherzelle programmiert wird, werden Elektronen in einem Teil der Ladungsfallenschicht gespeichert, die mit der Speicherzelle assoziiert ist. Diese Elektronen werden vom Channel und durch die Tunnelschicht in die Ladungsfallenschicht gezogen. Die Vth einer Speicherzelle wird proportional zur (z.B. mit einer Zunahme der) Größe der gespeicherten Ladung erhöht. Während einer Lösch-Operation kehren die Elektronen in den Channel zurück.
  • Jedes der Speicherlöcher kann mit einer Vielzahl von ringförmigen Schichten gefüllt werden, die eine Sperroxidschicht, eine Ladungsfallenschicht, eine Tunnelschicht und eine Channel-Schicht umfassen. Ein Kernbereich von jedem der Speicherlöcher wird mit einem Body-Material gefüllt und die Vielzahl von kreisförmigen Schichten liegt in jedem der Speicherlöcher zwischen dem Kernbereich und der Word-Leitung.
  • Die NAND-Kette kann derart angesehen werden, dass sie einen potentialfreien Bodychannel aufweist, da die Länge des Channels nicht auf einem Substrat gebildet ist. Ferner ist die NAND-Kette mit einer Vielzahl von in einem Stapel übereinanderliegenden und voneinander durch dielektrische Schichten separierten Word-Leitungs-Schichten versehen.
  • 7A bildet eine Beispielansicht von NAND-Ketten in Subblöcken in einer 3D-Konfiguration ab, die konsistent mit 4 ist. Jeder Subblock beinhaltet mehrere NAND-Ketten, wobei eine beispielhafte NAND-Kette abgebildet ist. Beispielsweise umfassen SB0, SB1, SB2 und SB3 jeweils beispielhafte NAND-Ketten 700n, 710n, 720n und 730n. Die NAND-Ketten weisen Daten-Word-Leitungen, Dummy-Word-Leitungen und Gate-Auswahlleitungen auf, in Konsistenz mit 4. Bei einem BLK umfasst jeder Subblock einen Satz von NAND-Ketten, die sich in der x-Richtung erstrecken und die eine gemeinsame SGD-Leitung aufweisen. Die NAND-Ketten 700n, 710n, 720n und 730n befinden sich jeweils in Subblöcken SB0, SB1, SB2 und SB3. Programmieren des Blocks kann für einen Subblock zu einer Zeit auftreten. Innerhalb jedes Subblocks kann einer Word-Leitung-Programmierreihenfolge gefolgt werden, z.B. Starten bei WL0, der Source-seitigen Word-Leitung, und mit einer Word-Leitung zu einer Zeit bis zur WLL10, der Drain-seitigen Word-Leitung, weitermachen.
  • Die NAND-Ketten 700n, 710n, 720n und 730n weisen jeweils Channel-Bereiche 700a, 710a, 720a und 730a auf.
  • Zusätzlich beinhaltet die NAND-Kette 700n SGS-Transistoren 700 und 701, Dummy-Speicherzellen 702 und 703, Daten-Speicherzellen 704, 705, 706, 707, 708, 709, 710, 711, 712, 713 und 714, Dummy-Speicherzellen 715 und 716, und SGD-Transistoren 717 und 718.
  • Die NAND-Kette 710n beinhaltet SGS-Transistoren 720 und 721, Dummy-Speicherzellen 722 und 723, Daten-Speicherzellen 724, 725, 726, 727, 728, 729, 730, 731, 732, 733 und 734, Dummy-Speicherzellen 735 und 736, und SGD-Transistoren 737 und 738.
  • Die NAND-Kette 720n beinhaltet SGS-Transistoren 740 und 741, Dummy-Speicherzellen 742 und 743, Daten-Speicherzellen 744, 745, 746, 747, 748, 749, 750, 751, 752, 753 und 754, Dummy-Speicherzellen 755 und 756, und SGD-Transistoren 757 und 758.
  • Die NAND-Kette 730n beinhaltet SGS-Transistoren 760 und 761, Dummy-Speicherzellen 762 und 763, Daten-Speicherzellen 764, 765, 766, 767, 768, 769, 770, 771, 772, 773 und 774, Dummy-Speicherzellen 775 und 776, und SGD-Transistoren 777 und 778.
  • 7B bildet ein zusätzliches Detail der Subblöcke SB0-SB3 von 7A ab. Beispielhafte Speicherzellen sind abgebildet, die sich in jedem Subblock in der x-Richtung entlang den Word-Leitungen erstrecken. Jede Speicherzelle ist aus Vereinfachungsgründen als ein Würfel dargestellt. SB0 beinhaltet die NAND-Ketten 700n, 701n, 702n und 703n. SB1 beinhaltet die NAND-Ketten 710n, 711n, 712n und 713n. SB2 beinhaltet die NAND-Ketten 720n, 721n, 722n und 723n. SB3 beinhaltet die NAND-Ketten 730n, 731n, 732n und 733n. Die Bit-Leitungen sind mit einem Satz von NAND-Ketten verbunden. Beispielsweise ist eine Bit-Leitung BL0 mit NAND-Ketten 700n, 710n, 720n und 730n verbunden, ist eine Bit-Leitung BL1 mit NAND-Ketten 701n, 711n, 721n und 731n verbunden, ist eine Bit-Leitung BL2 mit NAND-Ketten 702n, 712n, 722n und 732n verbunden, und ist eine Bit-Leitung BL3 mit NAND-Ketten 703n, 713n, 723n und 733n verbunden. Abtastschaltungen können mit jeder Bit-Leitung verbunden sein. Beispielsweise sind die Abtastschaltungen 780, 781, 782 und 783 mit Bit-Leitungen BL0, BL1, BL2 und BL3 verbunden.
  • 8A bildet beispielhafte Vth-Verteilungen von Speicherzellen ab, bei denen zwei Datenzustände verwendet werden und eine Verschiebung hinsichtlich Vth beobachtet wird. In 8A bis 8C repräsentieren die Vth-Verteilungen mit einer gestrichelten Linie eine Erst-Lese-Situation und die Vth-Verteilungen mit einer durchgezogenen Linie repräsentieren eine Normal-Lese-Situation. Ferner sei angenommen, dass sich das Abtasten der Programmierung in einer Normal-Lese-Situation befindet.
  • Während einer Programmier-Operation kann die endgültige Vth-Verteilung unter Verwendung einer oder mehrerer Programmierdurchgänge erreicht werden. Jeder Durchgang kann beispielsweise inkrementelle Stufenpuls-Programmierung verwenden. Während eines Programmierdurchgangs werden Programmier-Verifikations-Iterationen für eine ausgewählte Word-Leitung durchgeführt. Eine Programmier-Verifikations-Iteration umfasst einen Programmierteil, in dem eine Programmierspannung an die Word-Leitung angelegt wird, gefolgt von einem Verifikationsteil, in dem ein oder mehrere Verfikationstests durchgeführt werden. Jeder programmierte Zustand weist eine Verifikationsspannung auf, die in dem Verifikationstest für den Zustand verwendet wird.
  • Eine Vth-Verteilung 800 repräsentiert einen gelöschten Zustand (Eslc), eine Vth-Verteilung 801 repräsentiert einen programmierten Daten-Zustand (Pslc) mit einer Vth-Hochverschiebung aufgrund schwacher Programmierung, die von einer kürzlich erfolgten Abtast-Operation verursacht wurde, und eine Vth-Verteilung 801a repräsentiert Pslc ohne eine Vth-Hochverschiebung, bei einem Beispiel für eine Ein-Pegel-Zellen(SLC)-Programmierung. Mit anderen Worten weist die Vth-Verteilung 801a eine Runterverschiebung relativ zur Vth-Verteilung 801 auf. Der gelöschte Zustand kann ein Eins-Bit repräsentieren, wohingegen der programmierte Zustand zum Beispiel ein Null-Bit repräsentiert. Eine Verifikationsspannung für den programmierten Zustand ist VvSLC und eine Lese-Spannung zum Unterscheiden zwischen den zwei Zuständen ist VrSLC in der Normal-Lese-Situation oder VrSLCa in der Erst-Lese-Situation. VrSLCa < VrSLC, da der untere Schwanz der Vth-Verteilung 801a kleiner ist als der untere Schwanz der Vth-Verteilung 801. Im Allgemeinen sollte eine Lese-Spannung zum Unterscheiden zwischen angrenzenden Zuständen, z.B. einem niedrigeren Zustand und einem höheren Zustand, mittig zwischen dem erwarteten oberen Schwanz der Vth-Verteilung des niedrigeren Zustands und dem erwarteten niedrigeren Schwanz der Vth-Verteilung des höheren Zustands liegen.
  • 8B bildet beispielhafte Vth-Verteilungen von Speicherzellen ab, bei denen vier Datenzustände verwendet werden und eine Verschiebung hinsichtlich Vth beobachtet wird. Die Datenzustände werden jeweils durch die Vth-Verteilungen für die Zustände Er, A, B und C repräsentiert und eine beispielhafte Codierung von Bits für jeden Zustand ist jeweils 11, 10, 00 und 01 im Format von Upper-Page(UP)-Bit/Lower-Page(LP)-Bit. Die Verifikationsspannungen sind VvA, VvB und VvC, die Lesespannungen sind VrA, VrB und VrC. Ein LP-Lesen kann VrA und VrC verwenden und ein UP-Lesen kann VrB verwenden. Bei diesem Beispiel weisen die Vth-Verteilungen 810, 811 und 812 für die Zustände Er, A und B in der Normal-Lese-Situation aufgrund schwacher Programmierung, die durch eine kürzlich erfolgte Abtast-Operation verursacht wird, jeweils eine Vth-Hochverschiebung auf. Die Vth-Verteilungen 810a, 811a und 812a in der Erst-Lese-Situation weisen keine Vth-Hochverschiebung auf. Ferner kann die Hochverschiebung für den Zustand A größer als für den Zustand B sein. Die Vth-Verteilung 813 für den Zustand C weist in der Normal-Lese-Situation eine Vth-Runterverschiebung auf im Vergleich zur Vth-Verteilung 813a der Erst-Lese-Situation. Für die höheren Zustände ist das Hochkopplungspotential des Channels auf die Word-Leitung typischerweise nicht stark genug, um mehr Elektronen in der Ladungsfallenschicht einer Zelle zu fangen. Dies liegt an einem Abschirmeffekt der Elektronen, die bereits in der Ladungsfallenschicht der Zelle vorhanden sind und liefert die hohe Vth. Stattdessen werden die Elektronen in der Ladungsfallenschicht stärker zum Steuer-Gate hin angezogen, was zu einer Vth-Runterverschiebung für die Normal-Lese-Situation führt (z.B., wenn sich Elektronen weit weg vom Channel bewegen, wird Vth verringert). Datenrückhalteeffekte können ebenfalls für die höheren Zustände vorhanden sein, bei denen Ladung aus der Ladungsfallenschicht verloren geht.
  • Eine Option zum Angehen der Vth-Runterverschiebung besteht darin, der Vth-Runterverschiebung zu erlauben, Erhalten zu bleiben, wenn eine Erst-Lese-Operation auftritt, und die Lesespannung zu verringern, wie durch VrAa < VrA und VrBa < VrB repräsentiert wird. Gleichermaßen besteht eine Option zum Angehen des Fehlens von Vth-Runterverschiebung für den höchsten Zustand (z.B. dem Zustand C in diesem Beispiel) darin, die Lesespannung zu erhöhen, wie durch VrCa > VrC repräsentiert wird. Ein Basisliniensatz von Lesespannungen für eine Normal-Lese-Situation beinhaltet demnach VrA, VrB und VrC und ein angepasster Satz von Lesespannungen für eine Erst-Lese-Situation beinhaltet VrAa, VrBa und VrCa.
  • 8C bildet beispielhafte Vth-Verteilungen von Speicherzellen ab, bei denen acht Datenzustände verwendet werden und eine Verschiebung hinsichtlich Vth beobachtet wird. Die Verifikationsspannungen der Zustände A, B, C, D, E, F und G sind jeweils VvA, VvB, VvC, VvD, VvE, VvF und VvG. Ein erster Satz von Lesespannungen für die Zustände A, B, C, D, E, F und G beinhaltet für die Normal-Lese-Situation jeweils VrA, VrB, VrC, VrD, VrE, VrF und VrG. Ein zweiter Satz von Lesespannungen für die Zustände A, B, C, D, E, F und G beinhaltet für die Erst-Lese-Situation jeweils VrAa, VrBa, VrCa, VrDa, VrE, VrFa und VrGa, wobei VrAa < VrA, VrBa < VrB, VrCa < VrC, VrDa < VrD, VrFa > VrF und VrGa > VrG. Für die Zustände A, B, C, D, E, F und G ist eine beispielhafte Codierung jeweils 111, 110, 100, 000, 010, 011, 001 und 101.
  • Bei diesem Beispiel weisen die Vth-Verteilungen 820, 821, 822, 823 und 824 für die Zustände Er, A, B, C und D aufgrund schwacher Programmierung, die durch eine kürzlich erfolgte Abtast-Operation verursacht wird, jeweils eine Vth-Hochverschiebung auf. Die Vth-Verteilungen 820a, 821a, 822a, 823a und 824a für jeweils die Zustände Er, A, B, C und D weisen diese Vth-Hochverschiebung nicht auf. Die Vth-Verteilungen 826 und 827 für jeweils die Zustände F und G weisen in der Normal-Lese-Situation eine Vth-Runterverschiebung auf. Die Vth-Verteilungen 826a und 827a für jeweils die Zustände F und G weisen keine Vth-Runterverschiebung auf. Die Vth-Verteilungen 825 und 825a für den Zustand E zeigen im Wesentlichen keine Vth-Hoch- oder -Runterverschiebung.
  • Eine Option zum Angehen der Vth-Runterverschiebung besteht darin, die Lesespannung zu verringern, wie durch VrAa, VrBa, VrCa und VrDa repräsentiert wird. Gleichermaßen besteht eine Option zum Angehen des Fehlens der Vth-Runterverschiebung darin, die Lesespannung zu erhöhen, wie durch VrFa und VrGa repräsentiert wird.
  • Die Speicherzellen können in verschiedene Datenzustände programmiert sein, die einen oder mehrere tiefere Datenzustände, z.B. A–D, einen oder mehrere Mittenbereich-Datenzustände, z.B. E, und einen oder mehrere höhere Datenzustände, z.B. F und G, umfassen. Ein Grundliniensatz von Lesespannungen, z.B. VrA, VrB, VrC, VrD, VrE, VrF und VrG, und ein angepasster Satz von Lesespannungen, z.B. VrAa, VrBa, VrCa, VrDa, VrE, VrFa und VrGa, können vorgesehen sein. Siehe auch 8E. Als Reaktion auf einen Lesebefehl für einen Satz von Speicherzellen, falls eine Zeit seit einer letzten Abtast-Operation der Speicherzellen eine spezifizierte Zeit überschreitet oder eine andere Auslösebedingung erfüllt ist, wird der Satz von Speicherzellen unter Verwendung des Grundliniensatzes von Lesespannungen ausgelesen. Falls die Zeit seit der letzten Abtast-Operation der Speicherzellen eine spezifizierte Zeit nicht überschreitet oder eine andere Auslösebedingung nicht erfüllt ist, wird der Satz von Speicherzellen unter Verwendung des angepassten Satzes von Lesespannungen ausgelesen.
  • In dem angepassten Satz von Lesespannungen sind die Lesespannungen für den einen oder die mehreren tieferen Datenzustände, z.B. VrAa, VrBa, VrCa, VrDa, jeweils tiefer als in dem Grundliniensatz von Lesespannungen, z.B. VrA, VrB, VrC, VrD, und Lesespannungen für den einen oder die mehreren oberen Datenzustände, z.B. VrFa und VrGa, sind jeweils höher als in dem Grundliniensatz von Lesespannungen, z.B. VrF und VrG.
  • Ferner können verschiedene Datenzustände mehrere tiefere Datenzustände und mehrere obere Datenzustände umfassen. Die Lesespannungen für die mehreren tieferen Datenzustände können um unterschiedliche Größen tiefer als in dem Grundliniensatz von Lesespannungen angepasst sein, wobei eine größte Anpassung unter den Lesespannungen für die mehreren tieferen Datenzustände für einen tiefsten Datenzustand (z.B. A) der mehreren tieferen Datenzustände, z.B. (VrA – VrAa) > ((VrB – VrBa) oder (VrC – VrCa) oder VrD > VrDa) vorgesehen ist. Bei einem anderen Ansatz ist die Anpassung für die zunehmend tieferen Zustände unter den mehreren tieferen Datenzuständen, z.B. (VrA – VrAa) > (VrB – VrBa) > (VrC – VrCa) > (VrD > VrDa) zunehmend größer.
  • Die angepassten Lesespannungen können auch mit einer Dummy-Spannung verwendet werden, um die Verschiebungen von Vth anzugehen.
  • Gleichermaßen können Lesespannungen für die mehreren oberen Datenzustände um unterschiedliche Größen höher als in dem Grundliniensatz von Lesespannungen angepasst sein, wobei eine größte Anpassung unter den Lesespannungen für die mehreren oberen Datenzustände für einen höchsten Datenzustand (z.B. G) der mehreren tieferen Datenzustände, z.B. (VrGa – VrG) > (VrFa – VrF) vorgesehen ist. Bei einem anderen Ansatz ist die Anpassung für die zunehmend höheren Zustände unter den mehreren oberen Datenzuständen zunehmend größer.
  • 8D bildet beispielhafte Vth-Verteilungen von Speicherzellen ab, bei denen sechzehn Datenzustände verwendet werden. Programmieren unter Verwendung von vier Bit pro Zelle (16 Stufen) kann Lower-, Lower-Middle-, Upper-Middle- und Upper-Pages involvieren.
  • Die Datenzustände werden jeweils durch Vth-Verteilungen 830, 831, 832, 833, 834, 835, 836, 837, 838, 839, 840, 841, 842, 843, 844 und 845 für die Zustände S0, S1, S2, S3, S4, S5, S6, S7, S8, S9, S10, S11, S12, S13, S14 und S15 repräsentiert und eine Beispielcodierung von Bits für jeden Zustand ist jeweils 1111, 1110, 1100, 1101, 1001, 1000, 1010, 1011, 0011, 0010, 0000, 0100, 0110, 0111, 0101 und 0001 im Format des Upper-Page(UP)-Bit/Upper-Middle(UMP)-Page-Bit, Lower-Middle(LMP)-Page-Bit, Lower-Page(LP)-Bit, wie abgebildet. Die Verifikationsspannungen sind VvS1, VvS2, VvS3, VvS4, VvS5, VvS6, VvS7, VvS8, VvS9, VvS10, VvS11, VvS12, VvS13, VvS4 und VvS15. Die Lesespannungen sind VrS1, VrS2, VrS3, VrS4, VrS5, VrS6, VrS7, VrS8, VrS9, VrS10, VrS11, VrS12, VrS13, VrS4 und VrS15. Die Vth-Verteilungen sind Lesespannungen für eine normale Lesesituation. Die Lesespannungen können, wie erörtert, für eine Erst-Lese-Situation angepasst werden.
  • Ein LP-Lesen kann VrS1, VrS3, VrS5, VrS7, VrS9 und VrS13 verwenden. Ein LMP-Lesen kann VrS2, VrS6, VrS10, VrS12 und VrS14 verwenden. Ein UMP-Lesen kann VrS4, VrS11 und VrS15 verwenden. Ein UP-Lesen kann VrS8 verwenden.
  • 8E bildet einen Graph einer Änderung von Vth (dVth) auf einer Vertikalachse gegenüber einer Vth von Zellen in verschiedenen Datenzuständen auf einer Horizontalachse ab. Wie erwähnt, kann in einer Erst-Lese-Situation für tiefere Zustände eine Vth-Runterverschiebung gesehen werden, nahezu keine Änderung von Vth kann in Mittelbereichszuständen gesehen werden und eine Vth-Hochverschiebung kann für obere Zustände gesehen werden, wie jeweils durch die Pfeile 850, 851 und 852 repräsentiert ist.
  • 9 bildet eine Wellenform einer beispielhaften Programmier-Operation ab. Die Horizontalachse stellt eine Programmierschleifen(PL)-Anzahl dar und die Vertikalachse stellt eine Steuer-Gate- oder Word-Leitung-Spannung dar. Im Allgemeinen kann eine Programmier-Operation das Anlegen eines Pulszuges an eine ausgewählte Word-Leitung involvieren, wobei der Pulszug mehrere Programmierschleifen- oder Programmierverifikationsiterationen beinhaltet. Der Programmierteil der Programmierverifikationsiteration umfasst eine Programmierspannung und der Programmierteil der Programmierverifikationsiteration umfasst eine oder mehrere Verfikationsspannungen, wie etwa im Zusammenhang mit 8A–8D erörtert wurde.
  • Jede Programmierspannung beinhaltet bei einem Ansatz zwei Stufen. Ferner wird bei diesem Beispiel Inkremental-Stufen-Puls-Programmierung (ISPP) verwendet, bei der die Programmierspannung unter Verwendung einer festen oder variablen Stufengröße in jeder nachfolgenden Programmierschleife hochgestuft wird. Dieses Beispiel verwendet ISPP in einem einzigen Programmierdurchgang, bei dem die Programmierung abgeschlossen wird. ISPP kann auch in jedem Programmierdurchgang einer Mehrdurchgang-Operation verwendet werden.
  • Die Wellenform 900 beinhaltet eine Reihe von Programmierspannungen 901, 902, 903, 904, 905, ... 906, die an eine zur Programmierung ausgewählte Word-Leitung und an einen zugehörigen Satz von nichtflüchtigen Speicherzellen angelegt wird. Eine oder mehrere Verifikationsspannungen können beispielsweise nach jeder Programmierspannung vorgesehen sein, auf der Grundlage der Zieldatenzustände, die verifiziert werden. 0 V kann zwischen der Programmierspannung und der Verifikationsspannung an die ausgewählte Word-Leitung angelegt werden. Beispielsweise können jeweils A- und B-Zustand-Verifikationsspannungen von VvA und VvB (Wellenform 910) nach jeder der Programmierspannungen 901 und 902 angelegt werden. A-, B- und C-Zustand-Verifikationsspannungen von VvA, VvB und VvC (Wellenform 911) können nach jeder der Programmierspannungen 903 und 904 angelegt werden. Nach einigen nicht gezeigten zusätzlichen Programmierschleifen können die E-, F- und G-Zustand-Verifikationsspannungen von VvE, VvF und VvG (Wellenform 912) nach der letzten Progrmmierspannung 906 angelegt werden.
  • 10A1 bildet einen Graph von beispielhaften Wellenformen bei einer Programmier-Operation ab. Der gezeigte Zeitraum repräsentiert eine Programmierverifikationsiteration. Die Horizontalachse stellt die Zeit dar und die Vertikalachse stellt die Word-Leitungs-Spannung Vwl dar. Ein Programmierspannung 1000 ist von t0–t4 an eine ausgewählte Word-Leitung angelegt und erreicht eine Größe von Vpgm. Eine Durchlassspannung 1005 ist von t5–t19 an die nicht ausgewählten Word-Leitungen angelegt und erreicht eine Größe von Vpass, die hinreichend hoch ist zum Bereitstellen der Zellen in einem leitenden Zustand, so dass die Abtast-(z.B. Verifikations-)Operationen für die Zellen der ausgewählten Word-Leitung auftreten können. Die Durchlassspannung beinhaltet einen zunehmenden Teil 1005a, einen Festamplitudenteil 1005b, beispielsweise bei Vpass, und einen abnehmenden Teil 1005c. Die Programmierspannung kann temporär bei einem Zwischenpegel, wie etwa Vpass, pausieren, um einen einzelnen großen Übergang zu vermeiden, der unerwünschte Kopplungseffekte ergeben kann. Optional kann die Durchlassspannung früher erhöht werden, so dass Vpass bei t0 erreicht wird.
  • Eine Verifikationsspannung 1010 wird an die ausgewählte Word-Leitung angelegt. Bei diesem Beispiel werden nacheinander alle sieben Verifikationsspannungen angelegt. Bei diesem Beispiel wird eine achtpegelige Speichervorrichtung verwendet. Verifikationsspannungen von VvA, VvB, VvC, VvD, VvE, VvF und VvG werden jeweils bei t8, t9, t10, t11, t12, t13 und t14 angelegt. Die Wellenform nimmt von t15–t16 von VvG auf 0 V oder einen anderen konstanten Pegel ab.
  • Für die nicht ausgewählten Word-Leitungen wird die Abnahme von Vpass die Zelle veranlassen, von einem leitenden Zustand in einen nichtleitenden Zustand überzugehen. Insbesondere wird der Channel der Zelle abgeschnitten werden, die Zelle wird beispielsweise nichtleitend werden, wenn die Vpass unter die Vth einer Zelle fällt. Die gepunktete Linie bei t18 zeigt an, wann eine Zelle mit Vth=VvG nichtleitend wird. Wenn eine Zelle nichtleitend wird, fungiert sie als ein Kondensator, bei dem das Steuer-Gate eine Platte ist und der Kanal eine weitere Platte. Mit abnehmender Durchlassspannung 1005 von VvG auf 0 V wird der Channel kapazitiv um eine ähnliche Größe runtergekoppelt, wie durch eine gestrichelte Linie 1015a in 10A2 dargestellt ist.
  • Der Graph 1012 zeigt eine relativ schnelle Zunahme, ist allerdings nicht maßstabsgetreu. In der Praxis kann die Lese-Operation, z.B. von t5–t19, etwa 100 Mikrosekunden brauchen, wohingegen das Hochkoppeln der Word-Leitung signifikant länger sein kann, im Millisekundenbereich, wie etwa 10 Millisekunden.
  • 10A2 bildet einen Graph einer Channel-Spannung (Vch), die 10A1 entspricht, ab. Der Channel wird von t18–t19 kapazitiv auf einen Minimalpegel von Vch_min runtergekoppelt und beginnt dann von t19–t20 damit, zu seinem ursprünglichen Startpegel von beispielsweise 0 V zurückzukehren. Den Spannungen der Word-Leitungen wird mit Start bei t19 erlaubt, potentialfrei zu werden, so dass die Spannungen (Graph 1012) durch die Zunahme von Vch (Graph 1015b) kapazitiv höhergekoppelt werden. Die Spannungen der Word-Leitungen schwimmen bis zu einem Spitzenpegel Vwl_coupled_up mit. Beispielsweise kann VvG 5 V betragen, so dass es eine Änderung von 5 V der Word-Leitungs-Spannung gibt, z.B. 5–0 V, die auf den Channel gekoppelt wird. Vch_min kann in diesem Beispiel ungefähr –5 V betragen. Es gibt eine Zunahme von 5 V von Vch, die auf die Word-Leitung, z.B. das Steuer-Gate der Zellen, gekoppelt wird. Vwl_coupled_up kann ungefähr 4 V betragen.
  • 10B1 bildet einen Graph von beispielhaften Wellenformen bei einer Lese-Operation ab. Eine Lese-Operation ist einer Verifikations-Operation ähnlich, da beide Abtast-Operationen sind und beide ein Hochkoppeln der Word-Leitungen schaffen.
  • Die Horizontalachse stellt die Zeit dar und die Vertikalachse stellt die Word-Leitungs-Spannung Vwl dar. Eine Durchlassspannung 1025 wird von t0–t14 an die nicht ausgewählten Word-Leitungen angelegt und erreicht eine Größe von Vpass. Die Durchlassspannung beinhaltet einen zunehmenden Teil 1025a, einen Teil 1025b bei Vpass und einen abnehmenden Teil 1025c. Eine Lesespannung 1030 wird an die ausgewählte Word-Leitung angelegt. Bei diesem Beispiel werden nacheinander alle sieben Lesespannungen angelegt. Bei diesem Beispiel wird eine achtpegelige Speichervorrichtung verwendet. Lesespannungen von VrA, VrB, VrC, VrD, VrE, VrF und VrG werden jeweils bei t3, t4, t5, t6, t7, t8 und t9 angelegt. Die Wellenform nimmt von t10–t11 von VrG auf 0 V ab.
  • Für die nicht ausgewählten Word-Leitungen wird die Abnahme von Vpass die Zelle veranlassen, wie erörtert, von einem leitenden Zustand in einen nichtleitenden Zustand überzugehen. Die gepunktete Linie bei t13 zeigt an, wann eine Zelle mit Vth = VvG nichtleitend wird. Mit abnehmender Durchlassspannung 1025 von VvG auf 0 V wird der Channel kapazitiv um eine ähnliche Größe runtergekoppelt, wie durch eine gestrichelte Linie 1035a in 10B2 dargestellt ist.
  • 10B2 bildet einen Graph einer Channel-Spannung (Vch), die 10B1 entspricht, ab. Der Channel wird von t13–t14 kapazitiv auf einen Minimalpegel von Vch_min runtergekoppelt und beginnt dann von t14–t15 damit, zu seinem ursprünglichen Startpegel von beispielsweise 0 V zurückzukehren. Den Spannungen der Word-Leitungen wird mit Start bei t14 erlaubt, potentialfrei zu werden, so dass die Spannungen (Graph 1032) durch die Zunahme von Vch (Graph 1035b) kapazitiv höhergekoppelt werden. Die Spannungen der Word-Leitungen schwimmen, wie erörtert, bis zu einem Spitzenpegel Vwl_coupled_up mit.
  • 10C bildet Gate- und Channel-Steuerspannungen an einer Speicherzelle, die als ein Kondensator wirkt, wenn die Gate-Steuerspannung bei einer Abtastungs-Operation abnimmt, ab. Wie erwähnt stellt die obere Platte das Steuer-Gate oder die Word-Leitung dar und die untere Platte stellt den Channel dar. Der Kondensator 1040 repräsentiert eine Speicherzelle im Zeitraum von t17–t18 in 10A1 oder t12–t13 in 10B1, wo Vpass = 8 V und VvG = 5 V ist. Die Word-Leitungs-Spannung geht von 8 auf 5 V über und Vch = 0 V. Der Kondensator 1042 repräsentiert eine Speicherzelle bei t19 in 10A2 oder t14 in 10B2. Vwl = 0 V und Vch = –5 V. Der Kondensator 1044 repräsentiert eine Speicherzelle unmittelbar nach t19 in 10A2 oder unmittelbar nach t14 in 10B2. Vwl schwimmt mit und Vch = –5 V. Der Kondensator 1046 repräsentiert eine Speicherzelle nach t20 in 10A2 oder nach t15 in 10B2. Vwl = 4 V und Vch = 0 V. Der Kondensator 1048 repräsentiert eine Speicherzelle, nachdem eine beträchtliche Zeit vergangen ist, z.B. eine Stunde oder mehr. Vwl = 0 V und Vch = 0 V.
  • Wenn eine Daten-Word-Leitung mitschwimmt, ist die zum Aufladen des Channels benötigte Menge an Löchern relativ klein. Daraus ergibt sich beispielsweise, dass die ausgewählte Word-Leitung relativ schnell auf ungefähr 4 V hochgekoppelt werden kann. Das Potential auf der ausgewählten Word-Leitung verbleibt für eine Weile bei ~4 V, zieht Elektronen an, die in den Oxid-Nitrid-Oxid(ONO)-Tunnellschichten gefangen sind, und verursacht eine Vth-Hochverschiebung. Falls das Warten vor der nächsten Lese-Operation lang genug ist, wird das hochgekoppelte Potential der Word-Leitung entladen sein, und die gefangenen Elektronen werden befreit sein. Die Erst-Lese-Situation wird wieder auftreten, was zu einer erhöhten Anzahl von Lesefehlern führt, falls keine Korrekturmaßnahme ergriffen wird, wie etwa periodisches Anlegen einer Dummy-Spannung, die die Word-Leitungs-Kopplungseffekte einer Abtast-Operation simuliert, und/oder das Anpassen der Lesespannungen.
  • 10D bildet einen Teil der Speicherzelle MC von 6 ab, die Elektroneninjektion in einen Ladungsfallenbereich während schwacher Programmierung zeigt. Die Speicherzelle beinhaltet ein Steuer-Gate 694, eine Metallbarriere 661a, ein Sperroxid 660a, eine Ladungsfallenschicht 663, eine Tunnelschicht 664, einen Channel 665 und einen dielektrischen Kern 666. Aufgrund der erhöhten Word-Leitungs-Spannung wird ein elektrisches Feld (E) erzeugt, das Elektronen (siehe Beispielelektron 1050) in die Ladungsfallenschicht zieht, was die Vth erhöht. Diese schwache Programmierung kann vom Poole-Frenkel-Effekt verursacht werden, bei dem ein elektrischer Isolator Elektrizität leiten kann. Dies ist eine Art von Elektronentunneln durch Fallen.
  • 10E bildet einen Graph ab, der eine Änderung von Vth einer beispielhaften Speicherzelle für drei verschiedene Fälle zeigt. Fall 1 repräsentiert beispielsweise eine Normal-Lese-Situation, die kurz nach dem Programmieren für den Zustand A auftritt. In diesem Fall befindet sich Vth auf einem hochgekoppelten Pegel. Fall 2 repräsentiert eine Erst-Lese-Situation, die, kurz nachdem die Speichervorrichtung heruntergefahren und dann wieder hochgefahren wurde, auftritt oder nach einer relativ langen Dauer seit einer letzten Abtast-Operation. In diesem Fall befindet sich Vth nicht auf einem hochgekoppelten Pegel. Man erinnere sich, dass die Word-Leitungen beim Hochfahren in einem Diagnoseprozess, der auf schlechte Blöcke prüft, auf 0 V gesetzt werden können. Die nicht hochgekoppelte Vth kann ungefähr 0.1 V (3-Sigma-Wert) niedriger als die hochgekoppelte Vth sein. Fall 3 repräsentiert eine Lese-Operation, die auftritt, nachdem eine Dummy-Spannung an die Word-Leitungen in einem Block angelegt wurde, wie hier beschrieben ist. In diesem Fall befindet sich Vth auf einem hochgekoppelten Pegel. Dieser Fall zeigt die Effektivität einer Dummy-Spannung, z.B. einer Dummy-Lese-Operation, beim Vermeiden der Erst-Lese-Situation.
  • Wie erwähnt, wird eine Vth-Hochverschiebung beobachtet, wenn eine Lese-Operation gleich nach einer anderen Abtast-Operation auftritt. Wartet man beispielsweise eine Stunde und führt eine weitere Lese-Operation durch, wird eine Vth-Runterverschiebung beobachtet. Falls unmittelbar eine weitere Lese-Operation auftritt, wird eine Vth-Hochverschiebung beobachtet. Da die Lesepegel auf der Grundlage einer Vth-Verteilung in einer Normal-Lese-Situation entschieden werden, welche die häufigste Situation ist, wird eine erhöhte Anzahl von Lesefehlern in der Erst-Lese-Situation beobachtet.
  • 11A bildet einen Graph einer beispielhaften Dummy-Spannung einer Word-Leitung und einer nachfolgenden hochgekoppelten Spannung der Word-Leitung ab. Wie erwähnt, kann eine Dummy-Spannung verwendet werden, um die Erst-Lese-Situation zu vermeiden, bei der das gewöhnliche Hochkoppeln der Word-Leitungs-Spannung nicht vorhanden ist. Die Dummy-Spannung löst das Hochkoppeln der Word-Leitungs-Spannung aus, so dass eine Normal-Lese-Situation vorhanden ist, wenn ein Lesebefehl ausgegeben wird. Eine Option besteht darin, die Dummy-Lesespannung als Reaktion auf das Ausgeben eines Lesebefehls von der Steuerung anzulegen. Allerdings würde dies zu einer Zeitstrafe führen, da die Lese-Operation warten müsste, bis die Dummy-Spannung angelegt wurde und die Word-Leitungs-Spannungen hochgekoppelt wurden. Eine weitere Option besteht darin, die Dummy-Lesespannung als Reaktion auf einen spezifizierten Auslöser anzulegen, wie etwa das Durchlaufen einer spezifizierten Zeitdauer, z.B. 1–2 Stunden, seit der letzten Abtast-Operation. Dieser Ansatz liefert ein periodisches Hochkoppeln von Vwl, so dass eine Lese-Operation ohne Verzögerung in der Normal-Lese-Situation auftreten kann. Ein weiteres spezifiziertes Ereignis ist die Detektion eines Hochfahrereignisses. Andere Auslöser sind ebenso möglich. Beispielsweise kann die Dummy-Spannung angelegt werden, wenn sich die Speichervorrichtung in einem Ruhezustand befindet oder wenn keine anderen Tasks mit einer höheren Priorität anhängig sind.
  • Die Größe der Dummy-Spannung, Vdummy, sollte bei einer Implementierung mindestens so hoch sein wie eine höchste Verifikationsspannung der verschiedenen Verifikationsspannungen, die verwendet werden, um die Speicherzellen in verschiedene Datenzustände zu programmieren. Beispielsweise sollte Vdummy für eine Speichervorrichtung mit vier, acht oder sechzehn Zuständen jeweils mindestens VvC, VvG oder VvS15 sein. Dies stellt sicher, dass das maximale Runterkoppeln von Vch und das maximale Hochkoppeln von Vwl auftreten werden.
  • Ein Ansatz zum Anlegen einer Dummy-Spannung besteht im gleichzeitigen Anlegen der Spannung an alle Daten-Word-Leitungen in einem Block. Ein weiterer Ansatz besteht im gleichzeitigen Anlegen der Spannung an weniger als alle Daten-Word-Leitungen in einem Block. Wenn die Dummy-Spannung bei einem Ansatz angelegt ist, ist die Bit-Leitungs-Spannung Vbl = 0 V, und die Spannungen der Gate-Auswahlsteuerleitungen und der Dummy-Word-Leitungen sind hinreichend hoch, um jeweils die Gate-Auswahltransistoren und die Dummy-Speicherzellen in einem leitenden Zustand bereitzustellen, so dass der Channel beispielsweise nicht abgeschnitten ist. Durch Anlegen der Dummy-Spannung mit einem hinreichend hohen Pegel und dann Verringern zurück auf 0 V wird beispielsweise die Normal-Lese-Situation bereitgestellt, bevor eine Lese-Operation initiiert wird.
  • Die Horizontalachse stellt die Zeit dar und die Vertikalachse stellt die Word-Leitungs-Spannung Vwl dar. Eine Dummy-Spannung 1100 (z.B. ein Spannungspuls oder eine Wellenform) wird von t0–t5 an die Word-Leitungen in einem Block angelegt und erreicht eine Größe von Vdummy. Die Spannung beinhaltet einen zunehmenden Teil 1100a, einen Teil 1100b bei Vdummy und einen abnehmenden Teil 1100c. Aufgrund einer RC-Zeitkonstante der Word-Leitungen und der Fähigkeiten des Word-Leitungs-Treibers wird die angeforderte Spannung nicht sofort realisiert, wenn einem Spannungstreiber befohlen wird, die angeforderte Spannung zu liefern. Beispielsweise kann bei t0 Vint angefordert werden, bei t1 kann Vdummy angefordert werden und bei t3 kann 0 V angefordert werden. Den Spannungstreibern kann bei t5 befohlen werden, nicht länger eine Spannung zu liefern (z.B. die Spannungstreiber von den Word-Leitungen zu trennen), um der Spannung das Mitschwimmen zu erlauben. Siehe auch 16.
  • Beispielsweise kann eine Steuerungsschaltung ausgelegt sein, einem Spannungstreiber zu befehlen, die Spannungen der Word-Leitungen von einem Anfangswert (z.B. 0 V) auf einen erhöhten Pegel (z.B. Vdummy) anzuheben und dann die Spannungen der Word-Leitungen von dem erhöhten Pegel auf einen Endpegel (z.B. 0 V) abzusenken. Um die Spannungen der Word-Leitungen potentialfrei zu machen, ist die Steuerungsschaltung ausgelegt zum Trennen des Spannungstreibers von den Word-Leitungen zu einer spezifizierten Zeit (z.B. nach einer Zeitdauer von t5–t3) nach Anfordern, dass der Spannungstreiber die Spannung der Word-Leitungen von dem erhöhten Pegel auf den Endpegel absenkt.
  • Bei t4 fällt die Spannung unter VvG, so dass die Speicherzellen im Zustand G in den nichtleitenden Zustand gebracht werden. Der verbleibende Übergang der Spannung liefert kapazitive Kopplung, wie erörtert wurde. Speicherzellen in tieferen Zuständen werden nichtleitend gemacht, wenn die Spannung tiefer fällt. Verschiedene Beiträge zum Hochkoppeln einer Word-Leitung können demnach durch verschiedene Zellen gemacht werden, die gemäß deren jeweiligen Datenzuständen mit den Word-Leitungen verbunden werden. Eine hochgekoppelte Gesamtspannung auf der Word-Leitung wird bereitgestellt.
  • Mit abnehmender Dummy-Spannung 1100 von VvG auf 0 V wird der Channel kapazitiv um eine ähnliche Größe runtergekoppelt, wie durch eine gestrichelte Linie 1110a in 11B dargestellt ist.
  • 11B bildet einen Graph einer Channel-Spannung ab, die von einem Startpegel, z.B. 0 V, runtergekoppelt wird und nachfolgend zum Startpegel zurückkehrt, in Konsistenz mit 11A. Der Channel wird kapazitiv auf einen Minimalpegel von Vch_min runtergekoppelt und beginnt dann von t5–t6 damit, zu seinem Startpegel zurückzukehren. Den Spannungen der Word-Leitungen wird mit Start bei t5 erlaubt, potentialfrei zu werden, so dass die Spannungen (Graph 1102) durch die Zunahme von Vch (Graph 1110b) kapazitiv höhergekoppelt werden. Die Spannungen der Word-Leitungen schwimmen bis zu einem Spitzenpegel Vwl_coupled_up mit.
  • 12A bildet einen Graph ab, der dem Graphen von 11A entspricht, allerdings ein Abfallen der hochgekoppelten Spannung der Word-Leitung über einen längeren Zeitraum zeigt, von z.B. einer oder mehr Stunden. Ein Graph 1200 bildet die Dummy-Spannung ab (in einem Zeitraum t0–t1) und ein Graph 1202 bildet eine Zunahme von Vwl aufgrund von Kopplung (in einem Zeitraum t1–t2) gefolgt von einem Abfall von Vwl (in einem Zeitraum t2–t3) ab. Die Zunahme von Vwl tritt relativ schnell auf im Vergleich zum Zeitraum des Abfalls.
  • 12B bildet einen Graph ab, der dem Graphen von 11B entspricht, allerdings die Channel-Spannung über einen längeren Zeitraum zeigt, in Konsistenz mit 12A. Eine Abnahme auf Vch_min gefolgt von einer Zunahme (Graph 1204) tritt im Zeitraum t1–t2 auf.
  • 12C bildet einen Graph von Vth einer Speicherzelle ab, die mit der hochgekoppelten Word-Leitung verbunden ist, in Konsistenz mit 12A und 12B. Für eine Zelle in einem beispielhaften Datenzustand, wie etwa dem Zustand A, liegt die Vth von t0–t1 auf einem Anfangswert, Vth_initial. Vth nimmt aufgrund des Koppelns zur selben Zeit wie die Zunahme von Vch auf einen Spitzenwert von Vth_coupled_up zu. Die Vth nimmt dann graduell zurück auf Vth_initial ab.
  • 13A bildet einen Graph ab, der dem Graphen von 11A entspricht, allerdings zwei Fälle einer Dummy-Spannung einer Word-Leitung und einer nachfolgend hochgekoppelten Spannung der Word-Leitung zeigt. Durch periodisches Anlegen der Dummy-Spannung kann etwas Hochkoppeln der Word-Leitungen erhalten bleiben. Vwl_coupled_up repräsentiert den Spitzen-Hochkopplungspegel und Vwl_coupled_min repräsentiert den minimalen Hochkopplungspegel. Die Dummy-Spannung wird bei t0 und t4 initiiert, so dass t4–t0 ein spezifizierter Zeitraum zum Initiieren der Dummy-Spannung ist. Ein Graph 1300 bildet das erste Beispiel für die Dummy-Spannung ab (in einem Zeitraum t0–t1) und ein Graph 1302 bildet eine Zunahme von Vwl aufgrund von Kopplung (in einem Zeitraum t1–t2) gefolgt von einem Abfall von Vwl (in einem Zeitraum t2–t3) auf Vwl_coupled_min ab. Ein Graph 1304 bildet das zweite Beispiel für die Dummy-Spannung ab (in einem Zeitraum t4–t5) und ein Graph 1306 bildet eine Zunahme von Vwl aufgrund von Kopplung (in einem Zeitraum t5–t6) gefolgt von einem Abfall von Vwl (in einem Zeitraum – t6–t7) auf Vwl_coupled_min ab. Diese Abfolge kann bei einem Ansatz wiederholt werden, während die Speichervorrichtung hochgefahren ist.
  • 13B bildet einen Graph ab, der eine Channel-Spannung zeigt, in Konsistenz mit 13A. Eine Abnahme von Vch_min gefolgt von einer Zunahme (Graph 1310 und 1312) tritt jeweils in den Zeiträumen t1–t2 und t5–t6 auf.
  • 13C bildet einen Graph von Vth einer Speicherzelle ab, die mit der hochgekoppelten Word-Leitung verbunden ist, in Konsistenz mit 13A und 13B. Für eine Zelle in einem beispielhaften Datenzustand liegt die Vth von t0–t1 auf einem Anfangswert, Vth_initial. Die Vth nimmt aufgrund des Koppelns zur selben Zeit wie die Zunahme von Vch auf einen Spitzenwert von Vth_coupled_up zu. Die Vth nimmt dann graduell bei t5 zurück auf Vth_coupled_min > Vth_initial (plot 1320) ab. Nachfolgend nimmt Vth aufgrund des Koppelns zur selben Zeit wie die Zunahme von Vch von dem Zwischenpegel von Vth_coupled_min bis Vth_coupled_up zu. Vth nimmt dann graduell bei t7 zurück auf Vth_coupled_min > Vth_initial (plot 1322) ab. Dieser Zyklus von Hochkoppeln und Abfall kann kontinuierlich wiederholt werden.
  • 14A bildet einen beispielhaften Prozess ab zum Entscheiden, wann ein Hochkoppeln von Word-Leitungen durchgeführt werden soll, in Konsistenz mit 11A bis 13C. Der Schritt 1400 involviert das Prüfen, ob eine Bedingung erfüllt ist, die ein Hochkoppeln von Word-Leitungen auslöst. Beispielsweise kann dieser Schritt auf einen Timer reagieren (z.B. 112a in 1), der bestimmt, ob eine spezifizierte Zeit seit einer letzten Abtast-Operation, z.B. eine letzte Programmier- oder Lese-Operation, verstrichen ist, oder auf einen Event-Handler, der bestimmt, ob ein Hochfahrereignis detektiert wurde, oder auf eine ECC-Engine (z.B. 245 in 1), die eine Fehlerzahl liefert, wobei die Fehlerzahl oder Anzahl von Fehlern bei einer Lese-Operation mit einer spezifizierten Anzahl vergleichen wird. Ein Entscheidungsschritt 1401 bestimmt, ob die Bedingung erfüllt ist. Falls der Entscheidungsschritt 1401 falsch ist, wird der Schritt 1400 wiederholt. Falls der Entscheidungsschritt 1401 wahr ist, führt der Schritt 1402 ein Hochkoppeln der Word-Leitungen durch, wie etwa durch Anlegen einer Dummy-Spannung, wie erörtert.
  • 14B bildet eine beispielhafte Implementierung des Prozesses von 14A ab, wo das Hochkoppeln der Word-Leitungen ausgelöst wird, wenn eine verstrichene Zeit nach einer Programmier- oder Lese-Operation eine spezifizierte Zeit erreicht. Schritt 1410 involviert das Durchführen einer Lese- oder einer Programmier-Operation. Schritt 1411 involviert das Zurücksetzen eines Timers und das Überwachen einer verstrichenen Zeit. Schritt 1412 involviert das Bestimmen, dass eine verstrichene Zeit eine spezifizierte Zeit erreicht. Schritt 1413 involviert das Durchführen eines Hochkoppelns der Word-Leitungen.
  • 14C bildet eine beispielhafte Implementierung des Prozesses von 14A ab, wo das Hochkoppeln der Word-Leitungen ausgelöst wird, wenn eine Anzahl von Lesefehlern eine spezifizierte Anzahl übersteigt. Schritt 1420 involviert das Durchführen einer Lese- oder einer Programmier-Operation. Schritt 1421 involviert das Zurücksetzen eines Timers und das Überwachen einer verstrichenen Zeit. Schritt 1422 involviert das Bestimmen, dass eine verstrichene Zeit eine spezifizierte Zeit erreicht. Schritt 1423 involviert das Bestimmen einer Anzahl von Lesefehlern. Beispielsweise kann eine Lese-Operation für eine oder mehrere Word-Leitungen durchgeführt werden, um diese Anzahl zu bestimmen. Bei einem Ansatz ist die Lese-Operation eine partielle Lese-Operation, die das Word-Leitungs-Hochkoppeln nicht auslöst. Beispielsweise kann die partielle Lese-Operation zwischen dem gelöschten Zustand und dem tiefsten programmierten Zustand unterscheiden, z.B. durch Anlegen von VrA an eine Word-Leitung. Dieser Zustand kann für Fehler höchstempfänglich sein. Die Anzahl von Fehlern ist in diesem Fall die Anzahl der Zellen im Zustand A mit Vth < VrA aufsummiert mit der Anzahl von Zellen im gelöschten Zustand mit Vth > VrA.
  • Der Entscheidungsschritt 1424 bestimmt, ob die Anzahl von Lesefehlern größer als eine spezifizierte Anzahl ist. Falls dies wahr ist, involviert der Schritt 1425 das Durchführen eines Hochkoppelns der Word-Leitungen. Falls der Entscheidungsschritt falsch ist, wird der Schritt 1421 wiederholt, wobei die Zeit zurückgesetzt wird. Beispielsweise kann eine partielle Lese-Operation einmal pro Stunde durchgeführt werden, um zu entscheiden, ob ein Hochkoppeln der Word-Leitungen angezeigt ist.
  • 14D bildet eine weitere beispielhafte Implementierung des Prozesses von 14A ab, wo angepasste Spannungen bei einer Lese-Operation verwendet werden, nach Vergehen eines spezifizierten Zeitraums. Schritt 1430 involviert das Durchführen einer Lese- oder einer Programmier-Operation. Schritt 1431 involviert das Zurücksetzen eines Timers und das Überwachen einer verstrichenen Zeit. Nachfolgend kann einer von zwei Pfaden verfolgt werden. Auf einem ersten Pfad wird beim Schritt 1430 eine nächste Lese- oder Programmier-Operation durchgeführt, bevor die verstrichene Zeit eine spezifizierte Zeit erreicht. Auf einem zweiten Pfad bestimmt der Schritt 1432, dass die verstrichene Zeit eine spezifizierte Zeit erreicht. Nachfolgend wird bei Schritt 1433 ein Befehl für eine Lese-Operation erteilt. Als Reaktion auf den Befehl involviert der Schritt 1434 das Durchführen einer Lese-Operation mit angepassten Lesespannungen, wie z.B. im Zusammenhang mit 8A–8C erörtert wurde.
  • Bei einem Ansatz wird ein Lesebefehl von einer Host-Vorrichtung erteilt und an die externe Steuerung 122 von 1 übertragen. Die externe Steuerung instruiert wiederum die Steuerungsschaltungen 110, die Lese-Operation durchzuführen.
  • 14E bildet einen beispielhaften Prozess ab zum Durchführen eines Hochkoppelns von Word-Leitungen, in Konsistenz mit dem Schritt 1402 von 14A. Bei Schritt 1440 wird zu einer ersten Zeit (z.B. t0 in 11A) einem Spannungstreiber befohlen, die Spannungen der Word-Leitungen in einem Block von einem Anfangspegel (z.B. 0 V) auf einen erhöhten Pegel (Vdummy) zu erhöhen. Die Spannungen werden dann für eine spezifizierte Zeit auf dem erhöhten Pegel aufrecht erhalten, z.B. bis t3 in 11A. Wie schon erwähnt kann die Größe von Vdummy mindestens so hoch wie eine höchste Verifikationsspannung des einen oder der mehreren programmierten Zustände sein. Der höchste Verifikationspegel kann sich gemäß einem Modus, in dem die Speichervorrichtung arbeitet, unterscheiden. Beispielsweise kann man annehmen, dass eine Speichervorrichtung in einem zwei-Zustands-, vier-Zustands-, acht-Zustands- oder sechzehn-Zustandsmodus betrieben werden kann, wobei jeweils der höchste Verifikationspegel VvSLC, VvC, VvG und VvS15 ist. Diese Pegel können sich voneinander unterscheiden. Leistung kann durch Einstellen von Vdummy auf einen Pegel gespart werden, der auf dem höchsten Verifikationspegel des aktuellen Modus beruht. Bei einer Implementierung ist die Steuerungsschaltung ausgelegt zum Programmieren der Speicherzellen in einem ausgewählten Modus einer Vielzahl von Modi, wobei jeder Modus eine andere Anzahl von Datenzuständen aufweist, und zum Einstellen der Größen der Dummy-Spannungpulse auf der Grundlage des ausgewählten Modus.
  • Bei Schritt 1441 wird dem Spannungstreiber zu einer nachfolgenden zweiten Zeit, z.B. t3 in 11A, befohlen, die Spannungen vom erhöhten Pegel auf einen Endpegel zu verringern, z.B. 0 V. Diese Anforderung kann beispielsweise für eine Absenkung mit Stufenänderung oder einer graduellen Rampe sein. Der Schritt 1442 beinhaltet das Veranlassen, zu einer dritten Zeit, die eine spezifizierte Zeit nach der zweiten Zeit ist, die Word-Leitungs-Spannungen durch Trennen des Spannungstreibers von den Word-Leitungen potentialfrei zu machen. Siehe auch 16.
  • 15 bildet eine beispielhafte Abfolge zum Durchführen eines Hochkoppelns von Word-Leitungen in verschiedenen Sätzen von Blöcken ab. Eine Speichervorrichtung kann eine große Anzahl von Blöcken beinhalten, so dass die Spannungstreiber nicht in der Lage sind, alle von diesen zur selben Zeit mit der Dummy-Spannung zu treiben. Ein Lösung besteht darin, die Dummy-Spannung an einen oder mehrere Blöcke gleichzeitig anzulegen. Dies hilft, Leistung zu sparen, und vermeidet eine Überlastung der Spannungstreiber.
  • Bei einem Ansatz befindet sich ein Block von Speicherzellen unter einer Vielzahl von Blöcken von Speicherzellen, wobei die Speicherzellen in jedem Block in Ketten angeordnet sind und mit einem Satz von Word-Leitungen verbunden sind, und wobei eine Steuerungsschaltung ausgelegt ist zum Durchführen eines sequentiellen Hochkoppelns der Word-Leitungen in jedem Block, einzeln oder mehrere Blöcke gleichzeitig, falls eine Bedingung für einen oder mehrere der Blöcke erfüllt wurde. Bei diesem Beispiel werden beispielhafte Blöcke 1500, 1501, 1502 und 1503 bereitgestellt und die Dummy-Spannungen werden in der abgebildeten Reihenfolge angelegt (z.B. Blöcke 1500 zuerst, dann Blöcke 1501, dann Blöcke 1502 und schließlich Blöcke 1503).
  • 16 bildet eine beispielhafte Schaltung ab, die Spannungen an die Word-Leitungen und die Gate-Auswahlleitungen in einem Block anlegt. Die verschiedenen Spannungstreiber 1600, wie etwa Ladungspumpen, können beispielsweise als Teil des Leistungssteuerungsmoduls 116 der 1 vorgesehen sein. Ein SGD0-Treiber 1601 (DRV bedeutet driver – Treiber) liefert eine Spannung an eine SGD0-Steuerleitung. Ein SGD1-Treiber 1602 liefert eine Spannung an eine SGD1-Steuerleitung. Ein WLD2-Treiber 1603 liefert eine Spannung an eine WLD2-Word-Leitung. Ein WLD1-Treiber 1604 liefert eine Spannung an eine WLD1-Word-Leitung. Ein PGM-Treiber 1604 liefert eine Spannung an eine beliebige der Daten-Word-Leitungen WLL0-WLL10, die zur Programmierung ausgewählt ist. Ein VPASS-Treiber 1605 liefert eine Spannung an eine beliebige der Daten-Word-Leitungen WLL0-WLL10, die nicht zur Programmierung oder zum Lesen ausgewählt ist. Ein VDUMMY-Treiber 1606 liefert eine Dummy-Spannung, wie hier beschrieben wird, an eine oder mehrere beliebige der Daten-Word-Leitungen WLL0-WLL10, um die Word-Leitungen hochzukoppeln. Ein VCGR-Treiber 1607 liefert eine Spannung an eine beliebige der Daten-Word-Leitungen WLL0-WLL10, die zum Lesen ausgewählt ist. Ein WLD3-Treiber 1608 liefert eine Spannung an eine WLD3-Word-Leitung. Ein WLD4-Treiber 1609 liefert eine Spannung an eine WLD4-Word-Leitung. Ein SGS1-Treiber 1610 liefert eine Spannung an eine SGS1-Steuerleitung. Ein SGS0-Treiber 1611 liefert eine Spannung an eine SGS0-Steuerleitung.
  • Ein Satz von Schaltern 1620–1630 reagiert auf Steuersignale, die Spannung von einem der Treiber 1604–1607 an die jeweilige Daten-Word-Leitung durchzulassen. Die Schalter 1620, 1621, 1622, 1623, 1624, 1625, 1626, 1627, 1628, 1629 und 1630 werden jeweils für die Word-Leitungen WLL0-WLL10 verwendet.
  • Die Schalter 1620–1630 können auch gesteuert werden, einen Treiber von der jeweiligen Daten-Word-Leitung zu trennen. Beispielsweise kann der VDUMMY-Treiber 1606 getrennt werden, um die Spannungen der Daten-Word-Leitungen, wie erörtert, potentialfrei zu machen, um Hochkoppeln der Spannungen zu erlauben.
  • Bei diesem Ansatz empfangen die Daten-Word-Leitungen dieselbe Spannung, Vdummy, vom VDUMMY-Treiber. Allerdings sind andere Ansätze möglich, die es anderen Daten-Word-Leitungen erlauben, andere Dummy-Spannungen zu empfangen. Beispielsweise kann Vdummy bei einer 3D-Speichervorrichtung, bei der sich Ketten von Zellen vertikal erstrecken, angepasst werden, auf der Grundlage des Säulen- oder Speicherlochdurchmessers, so dass Vdummy relativ kleiner ist, wenn der Durchmesser/die Breite relativ kleiner ist. Dies berücksichtigt eine vergrößerte Kopplungsstärke, wenn der Durchmesser/die Breite relativ kleiner ist. Wie oben im Zusammenhang mit 5 erwähnt wurde, ist das elektrische Feld über dem Tunneloxid mit einem relativ kleineren Durchmesseranteil eines Speicherlochs relativ stärker, so dass die Programmier- und Lösch-Geschwindigkeit größer ist. Gleichermaßen wird Hochkoppeln aufgrund der schwachen Programmierung, die durch die Dummy-Spannung verursacht wird, stärker sein. Anpassen von Vdummy auf der Grundlage des Säulen- oder Speicherlochdurchmessers hilft beim Ausgleichen der Stärke des Hochkoppelns und der assoziierten schwachen Programmierung über die Word-Leitungs-Schichten im Stapel. Dies führt zu konsistenten Vth-Pegeln über die Word-Leitungs-Schichten hinweg.
  • Die Word-Leitungen können in Gruppen aufgeteilt sein, die einen ähnlichen Durchmesser und einen separaten, für jede Gruppe vorgesehenen, DUMMY-Treiber aufweisen. Es ist auch möglich, einen separaten DUMMY-Treiber für jede Word-Leitung vorzusehen.
  • Bei einer Implementierung umfassen die Word-Leitungen leitende Schichten, die durch dielektrische Schichten in einem Stapel getrennt sind, wobei die Speicherzellen entlang vertikaler Säulen in dem Stapel angeordnet sind, die vertikalen Säulen Breiten aufweisen, die mit einer Höhe des Stapels zunehmen, und eine Steuerungsschaltung ausgelegt ist zum
  • Einstellen von Größen der Spannungspulse für die Word-Leitungen, so dass eine relativ höhere Größe für relativ höher in dem Stapel befindliche Word-Leitungen eingestellt ist und eine relativ geringere Größe für relativ tiefer in dem Stapel befindliche Word-Leitungen eingestellt ist.
  • Dementsprechend kann man in einer Ausführungsform sehen, dass eine Einrichtung einen Block von Speicherzellen, wobei die Speicherzellen in Ketten angeordnet sind, und mit einem Satz von Word-Leitungen verbunden sind, und eine Steuerungsschaltung umfasst. Die Steuerungsschaltung ist ausgelegt zum Bestimmen, ob eine Bedingung erfüllt wurde zum Auslösen eines Hochkoppelns der Word-Leitungen, und zum Durchführen eines Hochkoppelns der Word-Leitungen, falls die Bedingung erfüllt wurde, wobei die Steuerungsschaltung zum Durchführen des Hochkoppelns der Word-Leitungen ausgelegt ist zum Anlegen eines Spannungspulses an jede Word-Leitung und zum nachfolgenden Schwimmenlassen einer Spannung von jeder Word-Leitung.
  • Bei einer anderen Ausführungsform umfasst ein Verfahren das Bestimmen, ob eine Bedingung erfüllt wurde zum Anlegen einer Dummy-Spannung an Word-Leitungen in einem Block von Speicherzellen, wobei die Speicherzellen in Ketten angeordnet sind und mit den Word-Leitungen verbunden sind; und, falls die Bedingung erfüllt wurde, zum Erhöhen einer Spannung der Word-Leitungen auf einen erhöhten Pegel, gefolgt vom Absenken einer Spannung der Word-Leitungen von dem erhöhten Pegel auf einen Endpegel, gefolgt vom Erlauben, dass die Spannungen der Word-Leitungen frei schwimmen.
  • Bei einer weiteren Ausführungsform umfasst eine Einrichtung Mittel zum Bestimmen, als Reaktion auf einen Lesebefehl für einen Satz von Speicherzellen, ob eine Zeit seit einer letzten Abtast-Operation der Speicherzellen eine spezifizierte Zeit überschreitet; Mittel zum Auslesen des Satzes von Speicherzellen unter Verwendung eines Grundliniensatzes von Lesespannungen, falls die Zeit seit der letzten Abtast-Operation der Speicherzellen die spezifizierte Zeit nicht überschreitet; und Mittel zum Auslesen des Satzes von Speicherzellen unter Verwendung eines angepassten Satzes von Lesespannungen, falls die Zeit seit der letzen Abtast-Operation der Speicherzellen die spezifizierte Zeit überschreitet.
  • Die vorangehende Beschreibung der Erfindung wurde zum Zwecke der Veranschaulichung und Beschreibung präsentiert. Sie soll weder erschöpfend sein noch die Erfindung auf die genaue offenbarte Form beschränken. Viele Modifikationen und Variationen sind angesichts der obigen Lehren möglich. Die beschriebenen Ausführungsformen wurden ausgewählt, um die Prinzipien der Erfindung und deren praktische Anwendung zu erklären, um dadurch andere Fachleute zu befähigen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, wie sie für den bestimmten Gebrauch geeignet angedacht sind, am besten zu verwenden. Es ist demnach beabsichtigt, dass der Schutzumfang der Erfindung durch die hieran angehängten Ansprüche definiert wird.

Claims (15)

  1. Einrichtung, die Folgendes umfasst: einen Block (BLK, BLK0–BLK3) von Speicherzellen, wobei die Speicherzellen in Ketten angeordnet (NS1, NS2, 700n–703n, 710n–713n, 720n–723n, 730n–733n) und mit einem Satz von Word-Leitungen (WLL0–WLL10) verbunden sind; und eine Steuerungsschaltung (110, 112, 114, 116, 122, 128, 132), wobei die Steuerungsschaltung ausgelegt ist zum Bestimmen, ob eine Bedingung erfüllt wurde zum Auslösen eines Hochkoppelns der Word-Leitungen und zum Durchführen eines Hochkoppelns der Word-Leitungen, falls die Bedingung erfüllt wurde, wobei die Steuerungsschaltung zum Durchführen des Hochkoppelns der Word-Leitungen ausgelegt ist zum Anlegen eines Spannungspulses (1100) an jede Word-Leitung und zum nachfolgenden Schwimmenlassen einer Spannung von jeder Word-Leitung.
  2. Einrichtung nach Anspruch 1, wobei: die Speicherzellen während der Spannungspulse nicht abgetastet werden.
  3. Einrichtung nach Anspruch 1 oder 2, wobei: die Steuerungsschaltung ausgelegt ist zum Durchführen des Hochkoppelns der Word- Leitungen, wenn kein Lesebefehl für den Block anhängig ist und wenn kein Programmierbefehl für den Block anhängig ist.
  4. Einrichtung nach einem der Ansprüche 1 bis 3, wobei: die Speicherzellen auf unterschiedliche Datenzustände programmiert sind (A–G, S1–S15) unter Verwendung unterschiedlicher Verifikationsspannungen (VvA–VvG, VvS1–VvS15); und eine Größe (Vdummy) der Spannungspulse mindestens so hoch ist wie eine höchste Verifikationsspannung der unterschiedlichen Verifikationsspannungen.
  5. Einrichtung nach einem der Ansprüche 1 bis 4, wobei: die Steuerungsschaltung, um die Spannungspulse an die Word-Leitungen anzulegen, ausgelegt ist, einem Spannungstreiber (1606) zu befehlen, die Spannungen der Word-Leitungen von einem Anfangswert auf einen erhöhten Pegel anzuheben und dann die Spannungen der Word-Leitungen von dem erhöhten Pegel auf einen Endpegel abzusenken; und die Steuerungsschaltung, um die Spannungen der Word-Leitungen potentialfrei zu machen, ausgelegt ist zum Trennen des Spannungstreibers von den Word-Leitungen zu einer spezifizierten Zeit nach dem Befehlen, dass der Spannungstreiber die Spannungen der Word-Leitungen von dem erhöhten Pegel auf den Endpegel absenken soll.
  6. Einrichtung nach einem der Ansprüche 1 bis 5, wobei: die Speicherzellen in verschiedene Datenzustände (A–G) programmiert sind, die einen oder mehrere tiefere Datenzustände (A–D), einen oder mehrere Mittenbereich-Datenzustände (E) und einen oder mehrere höhere Datenzustände (F, G) umfassen; und die Steuerungsschaltung ausgelegt ist zum Verwenden eines Grundliniensatzes von Lesespannungen (VrA, VrB, VrC, VrD, VrE, VrF, VrG) zum Auslesen der Speicherzellen, falls die Bedingung zum Auslösen des Hochkoppelns der Word-Leitungen nicht erfüllt wurde, und zum Verwenden eines angepassten Satzes von Lesespannungen (VrAa, VrBa, VrCa, VrDa, VrE, VrFa und VrGa) zum Auslesen der Speicherzellen, falls die Bedingung zum Auslösen des Hochkoppelns der Word-Leitungen erfüllt wurde, wobei, in dem angepassten Satz von Lesespannungen, die Lesespannungen für den einen oder die mehreren tieferen Datenzustände tiefer als in dem Grundliniensatz von Lesespannungen sind, und Lesespannungen für den einen oder die mehreren oberen Datenzustände höher als in dem Grundliniensatz von Lesespannungen sind.
  7. Einrichtung nach einem der Ansprüche 1 bis 6, wobei: die Bedingung erfüllt ist, wenn eine Zeit seit einer letzten Lese-Operation der Speicherzellen eine spezifizierte Zeit überschreitet.
  8. Einrichtung nach einem der Ansprüche 1 bis 7, wobei: die Bedingung erfüllt ist, wenn ein Einschaltereignis detektiert wird.
  9. Einrichtung nach einem der Ansprüche 1 bis 8, wobei: die Steuerungsschaltung ausgelegt ist zum Durchführen einer Lese-Operation für mindestens einen Subsatz der Speicherzellen und zum Bestimmen einer Anzahl von Fehlern bei der Lese-Operation; und die Bedingung erfüllt ist, wenn die Anzahl von Fehlern eine spezifizierte Anzahl überschreitet.
  10. Einrichtung nach einem der Ansprüche 1 bis 9, wobei: die Bedingung erfüllt ist, wenn die Steuerungsschaltung in einen Ruhezustand eintritt.
  11. Einrichtung nach einem der Ansprüche 1 bis 10, wobei: die Word-Leitungen leitende Schichten umfassen, die von dielektrischen Schichten in einem Stapel getrennt sind; die Speicherzellen entlang vertikaler Säulen in dem Stapel angeordnet sind; die vertikalen Säulen Breiten (wMH) aufweisen, die mit zunehmender Höhe des Stapels zunehmen; und die Steuerungsschaltung ausgelegt ist zum Einstellen von Größen der Spannungspulse für die Word-Leitungen, so dass eine relativ höhere Größe für Word-Leitungen für relativ höhere Word-Leitungen im Stapel eingestellt ist und eine relativ geringere Größe für Word-Leitungen für relativ tiefere Word-Leitungen im Stapel eingestellt ist.
  12. Einrichtung nach einem der Ansprüche 1 bis 11, wobei: die Steuerungsschaltung ausgelegt ist zum Programmieren der Speicherzellen in einem ausgewählten Modus einer Vielzahl von Modi, wobei jeder Modus eine andere Anzahl von Datenzuständen aufweist, und zum Einstellen der Größen der Spannungpulse auf der Grundlage des ausgewählten Modus.
  13. Einrichtung nach einem der Ansprüche 1 bis 12, wobei: sich der Block von Speicherzellen unter einer Vielzahl von Blöcken (1500–1503) von Speicherzellen befindet; die Speicherzellen in jedem Block in Ketten angeordnet sind und mit einem Satz von Word-Leitungen verbunden sind; und die Steuerungsschaltung ausgelegt ist zum Durchführen eines sequentiellen Hochkoppelns der Word-Leitungen in jedem Block, jeweils ein oder mehrere der Blöcke gleichzeitig, falls die Bedingung für einen oder mehrere der Blöcke erfüllt wurde.
  14. Verfahren, das die folgenden Schritte umfasst: Bestimmen, ob eine Bedingung zum Anlegen einer Dummy-Spannung (Vdummy) an Word-Leitungen (WLL0–WLL10) in einem Block (BLK, BLK0–BLK3) von Speicherzellen erfüllt ist, wobei die Speicherzellen in Ketten angeordnet (NS1, NS2, 700n–703n, 710n–713n, 720n–723n, 730n–733n) und mit den Word-Leitungen verbunden sind; und falls die Bedingung erfüllt wurde, Anheben einer Spannung der Word-Leitungen auf einen erhöhten Pegel, gefolgt vom Absenken einer Spannung der Word-Leitungen von dem erhöhten Pegel auf einen Endpegel, gefolgt davon, dass den Spannungen der Word-Leitungen erlaubt wird, frei zu schwimmen.
  15. Verfahren nach Anspruch 14, wobei: jede Speicherzelle einen Channel (700n, 710n, 720n, 730n) umfasst; und das Absenken einer Spannung der Word-Leitungen eine kapazitive Kopplung zwischen den Word-Leitungen und dem Channel verursacht, die eine Spannung des Channels absenkt.
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