KR20240019354A - 제어 다이에 접합된 메모리 다이를 갖는 메모리 디바이스에서의 비트 라인 개방 회로 및 단락 회로 검출 - Google Patents

제어 다이에 접합된 메모리 다이를 갖는 메모리 디바이스에서의 비트 라인 개방 회로 및 단락 회로 검출 Download PDF

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KR20240019354A
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Abstract

메모리 다이가 반전되고 제어 다이에 접합된 메모리 디바이스에서 비트 라인 개방 회로 및 단락 회로를 검출하기 위한 장치 및 기법이 제시된다. 하나의 접근법에서, 제어 다이는 메모리 다이의 비트 라인들의 세트에 연결된 비트 라인들의 세트를 포함하고, 제어 다이의 비트 라인들의 세트는 접지 트랜지스터들, 예를 들어, 접지 노드에 연결된 트랜지스터들을 포함한다. 짝수 비트 라인들의 접지 트랜지스터들은 공동으로 제어될 수 있는 한편, 홀수 비트 라인들의 접지 트랜지스터들은 공동으로 제어된다. 접지 트랜지스터들은 제어 다이 및 메모리 다이의 비트 라인들에서의 개방 회로 및 단락 회로를 검출하도록 제어될 수 있다. 비트 라인의 결함의 물리적 위치를 결정하기 위해 레이저 스캐닝 기법이 또한 사용될 수 있다.

Description

제어 다이에 접합된 메모리 다이를 갖는 메모리 디바이스에서의 비트 라인 개방 회로 및 단락 회로 검출
관련 출원 교차 참조
본 출원은 모든 목적을 위해 2021년 8월 30일에 출원되고 명칭이 "DETECTING BIT LINE OPEN CIRCUITS AND SHORT CIRCUITS IN MEMORY DEVICE WITH MEMORY DIE BONDED TO CONTROL DIE"인 미국 정규 출원 제17/461,917호의 내용 전문의 이익을 주장하고, 이를 본 명세서에 참고로 통합한다.
본 기술은 메모리 디바이스의 동작에 관한 것이다.
반도체 메모리 디바이스는 다양한 전자 디바이스들에서 사용하기에 더 대중적이 되었다. 예를 들어, 비휘발성 반도체 메모리가 셀룰러 전화, 디지털 카메라, 개인 휴대 정보 단말기, 모바일 컴퓨팅 디바이스, 비(non) 모바일 컴퓨팅 디바이스 및 다른 디바이스에서 사용된다.
데이터 상태를 나타내는 전하를 저장하기 위해 이와 같은 메모리 디바이스에서 전하 저장 재료 이를테면 플로팅 게이트 또는 전하 트래핑 재료가 사용될 수 있다. 전하 트래핑 재료는 3차원(3D) 적층 메모리 구조체에서 수직으로, 또는 2차원(2D) 메모리 구조체에서 수평으로 배열될 수 있다. 3D 메모리 구조체의 일례는 교번하는 전도성과 유전체 층들의 스택을 포함하는 BiCS(Bit Cost Scalable) 아키텍처이다.
메모리 디바이스는 예를 들어, NAND 스트링들로, 직렬로 배열될 수 있는 메모리 셀들을 포함하며, 여기서 NAND 스트링의 채널을 소스 라인 또는 비트 라인에 선택적으로 연결하기 위해 NAND 스트링의 단부들에서 선택 게이트 트랜지스터들이 제공된다. 하지만, 이와 같은 메모리 디바이스들에 의해 다양한 문제들이 야기된다.
도 1은 예시적인 메모리 디바이스의 블록도이다.
도 2는 도 1의 판독/기록 회로들(128)에서의 감지 블록(51)의 일 실시예를 도시한 블록도이다.
도 3a는 블록들이 교대로 배열된 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1의 전력 제어 회로(115)의 예시적인 구현예를 도시한다.
도 3b는 단락 회로 또는 개방 회로를 검출하기 위한 프로세스에서 비트 라인들을 사전 충전하고 비트 라인들의 방전 전압을 검출하기 위한 도 2의 감지 회로들(60-63) 각각에서의 회로(399)의 예시적인 구현예를 도시한다.
도 3c는 단락 회로 또는 개방 회로를 검출하기 위한 프로세스에서, 비트 라인의 사전 충전 및 방전을 보여주는 도 3b의 출력 경로(366) 상의 전압들의 플롯들을 도시한다.
도 4는 도 3a에 따른, 각 평면들(P0 및 P1)에서 블록들이 교대로 배열된 예시적인 메모리 다이(400)의 사시도이다.
도 5는 도 1의 메모리 구조체(126)에서의 예시적인 트랜지스터들(520)을 도시한다.
도 6은 단일 티어 스택에서, NAND 스트링들(700n 및 710n)을 포함하는.도 4의 블록(BLK0)의 일부분의 예시적인 단면도를 도시한다.
도 7은 도 2에 따른, 연관된 비트 라인들 및 감지 회로들과 함께, 각 NAND 스트링들이 SGD 그룹들(SGDG0-SGDG4)로 배열된, 도 4의 블록(BLK0)의 예시적인 도면을 도시한다.
도 8은 8-상태 메모리 디바이스에 대한 임계 전압(Vth) 분포들을 도시한다.
도 9a는 도 1의 메모리 디바이스(900)의 일부분의 단면도이며, 여기서 메모리 다이(910)가 반전되고 제어 다이(920)에 접합되고, 메모리 다이와 제어 다이가 대응하는 비트 라인들의 세트를 가지며, 메모리 다이(910)가 도 6 및 도 7에 따른 메모리 블록(BLK0)을 포함한다.
도 9b는 도 9a의 메모리 다이 및 제어 다이의 비트 라인들의 도면을 도시하며, 여기서 접지 트랜지스터들이 제어 다이의 비트 라인들에 연결되어 단락 회로 또는 개방 회로를 검출하기 위한 접지 경로들을 제공한다.
도 9c는 도 9b의 비아(V0)의 예시적인 구현예를 도시한다.
도 10a는 메모리 다이 및 제어 다이 상의 비트 라인들의 결함을 검출하고 결함의 물리적 위치를 검출하기 위한 예시적인 프로세스의 흐름도이다.
도 10b는 도 10a의 단계 1000에 따른, 메모리 다이의 비트 라인들의 세트에 대한 개방 회로를 검출하기 위한 프로세스의 흐름도이다.
도 10c는 도 10a의 단계 1001에 따른, 제어 다이의 비트 라인들의 세트에 대한 개방 회로를 검출하기 위한 프로세스의 흐름도이다.
도 10d는 도 10a의 단계 1000에 따른, 메모리 다이의 짝수 비트 라인들에 대한 단락 회로를 검출하기 위한 프로세스의 흐름도이다.
도 10e는 도 10a의 단계 1000에 따른, 메모리 다이의 홀수 비트 라인들에 대한 단락 회로를 검출하기 위한 프로세스의 흐름도이다.
도 10f는 도 10a의 단계 1001에 따른, 제어 다이의 짝수 비트 라인들에 대한 단락 회로를 검출하기 위한 프로세스의 흐름도이다.
도 10g는 도 10a의 단계 1001에 따른, 제어 다이의 홀수 비트 라인들에 대한 단락 회로를 검출하기 위한 프로세스의 흐름도이다.
도 10h는 도 10a의 단계 1002에 따른, 비트 라인에서의 결함의 물리적 위치를 검출하기 위한 프로세스의 흐름도이다.
도 11은 도 10h에 따른 레이저의 래스터 스캔을 보여주는, 도 9b의 메모리 다이 및 제어 다이의 비트 라인들의 상면도를 도시한다.
도 12a는 도 10b에 따른, BL0에서 개방 회로를 검출할 때 도 9b의 메모리 다이의 BL0 및 제어 다이의 BL0A의 예시적인 구성을 도시한다.
도 12b는 도 10c에 따른, BL0에서 개방 회로를 검출할 때 도 9b의 메모리 다이의 BL0A 및 제어 다이의 BL0A의 예시적인 구성을 도시한다.
도 12c는 도 10d에 따른, 메모리 다이의 짝수 비트 라인 BL0에서 단락 회로를 검출할 때 도 9b의 메모리 다이의 BL0 및 BL1 및 제어 다이의 BL0A 및 BL1A에서의 예시적인 전류 경로를 도시한다.
도 12d는 도 10d에 따른, 제어 다이의 짝수 비트 라인 BL0A에서 단락 회로를 검출할 때 도 9b의 메모리 다이의 BL0 및 BL1 및 제어 다이의 BL0A 및 BL1A에서의 예시적인 전류 경로를 도시한다.
메모리 다이가 반전되고 제어 다이에 접합된 메모리 디바이스에서 비트 라인 개방 회로 및 단락 회로를 검출하기 위한 장치 및 기법이 제시된다.
몇몇 메모리 디바이스들에서, 메모리 셀들은, 예를 들어 블록 또는 서브블록 내의 NAND 스트링들로 서로 연결된다. 각각의 NAND 스트링은, 비트 라인에 연결된 NAND 스트링의 드레인 단부 상의, 하나 이상의 드레인 단부 선택 게이트 트랜지스터들(SGD 트랜지스터들로 지칭됨)과, 소스 라인에 연결된 NAND 스트링 또는 다른 메모리 스트링 또는 연결된 메모리 셀들의 세트의 소스 단부 상의, 하나 이상의 소스 단부 선택 게이트 트랜지스터들(SGS 트랜지스터들로 지칭됨) 사이에 직렬로 연결된 다수의 메모리 셀들을 포함한다. 추가로, 메모리 셀들은 제어 게이트로서 작용하는 공통 제어 게이트 라인(예를 들어, 워드 라인)으로 배열될 수 있다. 워드 라인들의 세트는 블록의 소스 측으로부터 블록의 드레인 측까지 연장된다. 메모리 셀들은 다른 방식들로도 접속될 수 있다.
3D 메모리 구조체에서, 메모리 셀들은 기판 내의 스택 내에 수직 NAND 스트링들로 배열될 수 있으며, 여기서 스택은 교번하는 전도성 층들과 유전체 층들을 포함한다. 전도성 층들은 메모리 셀들에 연결되는 워드 라인들로서 작용한다. 각각의 NAND 스트링은 메모리 셀들을 형성하기 위해 워드 라인들과 교차하는 필러(pillar)의 형상을 가질 수 있다. 각 NAND 스트링은 차단 산화물 층, 전하 트래핑 층, 터널링 층, 및 채널 층과 같은, 스택 내에서 수직으로 연장되는 다양한 층들을 포함한다.
더 큰 유연성을 제공하기 위해, 메모리 구조체는 메모리 다이로 지칭되는 하나의 다이 상에 제공될 수 있는 한편, 메모리 구조체를 제어하기 위한 연관된 회로들은 제어 다이로 지칭되는 다른 다이 상에 제공된다. 그런 다음, 메모리 다이는 제어 다이에 접합되어 기능적 메모리 디바이스를 제공한다. 메모리 어레이에 접합된 CBA, 또는 CMOS 회로로 지칭되는 이러한 접근법은 다양한 장점들을 제공한다. 예를 들어, 제어 다이와 메모리 다이는 서로 접합되기 전에 상이한 최적의 조건들 하에서 제조될 수 있다. 회로 다이는 예를 들어, 상보형 금속 산화물 반도체(CMOS) 회로를 위한 최적의 조건들 하에서 제조될 수 있다. 더욱이, 공통 제어 다이는 상이한 유형들의 메모리 다이와 호환될 수 있는 한편, 공통 메모리 다이는 상이한 유형들의 회로들과 호환될 수 있다.
그러나, 이와 같은 메모리 디바이스는 결함 검출 프로세스들에서 문제를 일으킬 수 있다. 이와 같은 프로세스들은 메모리 디바이스의 전도성 경로들에서 개방 회로들 및 단락 회로들과 같은 결함을 검출할 수 있다. 결함 검출은 특히 메모리 디바이스에서 비교적 긴 전도성 경로들인 비트 라인들에 사용된다. 일부 구성들에서, 메모리 다이와 제어 다이 둘 다는 일대일로 연결된 비트 라인들의 대응하는 세트들을 포함한다. 결함 검출 프로세스들은 광학 빔 유도 저항 변화(Optical Beam Induced Resistance Change, OBIRCH) 프로세스를 포함할 수 있다. 이 프로세스는 전도성 경로에 전압을 인가하면서 메모리 디바이스에 걸쳐 레이저를 이동시키는 것을 수반한다. 단락 회로가 있다면, 경로에서 전류가 흐를 것이다. 레이저는 전도성 경로의 저항을 변화시키며 이는 결과적으로 전류를 변화시킨다. 디바이스에 대한 입력 전류를 모니터링함으로써 전류의 변화가 검출될 수 있다. 또한, OBIRCH는 PEM(Photon Emission Microscopy)과 함께 사용되어 결함의 물리적 위치를 식별하는 이미지를 제공할 수 있다. 이 이미지는 결함을 포함하는 영역들과 결함이 없는 영역들 사이의 열적 특성의 차이를 보여준다.
제어 다이와 메모리 다이의 비트 라인들 사이에서, 금속 영역들은 레이저 빔의 투과를 차단할 수 있다. 이들은 두 개의 다이의 비트 라인들을 연결하는 비아들을 포함한다. 대조적으로, 레이저 빔은 실리콘 또는 산화물을 쉽게 통과할 수 있다. 그 결과로서, 레이저의 관점에서 메모리 다이 아래에 있는 제어 다이의 결함은 검출하기 어려울 수 있다.
본 명세서에서 제공되는 기법들은 상기의 문제들 및 다른 문제들을 해결한다. 하나의 접근법에서, 메모리 다이에 접합되는 제어 다이는 메모리 다이의 비트 라인들의 세트에 연결된 비트 라인들의 세트를 포함하고, 제어 다이의 비트 라인들의 세트는 접지 트랜지스터들에 연결된다. 짝수 비트 라인들의 접지 트랜지스터들은 공동으로 제어될 수 있는 한편, 홀수 비트 라인들의 접지 트랜지스터들은 공동으로 제어된다. 접지 트랜지스터들은 제어 다이 및 메모리 다이의 비트 라인들에서의 개방 회로 및 단락 회로를 검출하도록 제어될 수 있다. 더욱이, 개방 회로 또는 단락 회로는 제어 다이 또는 메모리 다이에 있는 것으로서 식별될 수 있다.
결함 비트 라인이 식별되면, 결함 비트 라인 상의 결함의 물리적 위치를 결정할 하기 위해 OBIRCH와 같은 레이저 스캐닝 기법이 사용될 수 있다.
이러한 특징들 및 다른 특징들이 아래에서 추가로 논의된다.
도 1은 예시적인 메모리 디바이스의 블록도이다. 비휘발성 저장 시스템과 같은 메모리 디바이스(104)는 제어 다이(920)에 접합된 메모리 다이(910)를 포함할 수 있다. 화살표(152)는 두 개의 다이 사이의 신호들을 나타낸다. 메모리 다이(910) 또는 칩은 메모리 셀들의 어레이와 같은 메모리 셀들의 메모리 구조체(126)를 포함한다. 메모리 구조체(126)는 워드 라인들 및 비트 라인들에 의해 어드레스화 가능하고, 2D 또는 3D일 수 있다. 메모리 구조체는 3D 어레이를 포함한 메모리 셀들의 하나 이상의 어레이를 포함할 수 있다. 메모리 구조체는 다수의 메모리 레벨들이 사이에 오는 기판 없이 웨이퍼와 같은 단일 기판 위에 형성되는(그리고 그 안에는 형성되지 않는) 모놀리식 3D 메모리 구조를 포함할 수 있다. 메모리 구조체는 실리콘 기판 위에 배치된 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨에서 모놀리식으로 형성된 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 메모리 구조체는 메모리 셀들의 동작과 연관된 회로부가 기판 위에 있든 또는 기판 내에 있든, 그 연관된 회로부를 갖는 비휘발성 메모리 디바이스 내에 있을 수 있다.
제어 회로부(110)는 상태 머신(112), 어드레스 디코더들(113), 저장 영역(114), 전력 제어 회로(115), 판독/기록 회로들(128), ECC 엔진(145) 및 인터페이스(146)를 포함한다.
상태 머신(112)은 제어 회로부(110)의 동작들을 제어할 수 있는 전기 회로이다. 몇몇 실시예들에서, 상태 머신은 마이크로프로세서, 마이크로제어기, 및/또는 RISC 프로세서에 의해 구현되거나 대체된다. 일 실시예에서, 상태 머신은 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 머신은 소프트웨어를 사용하지 않고, 완전히 하드웨어(예를 들어, 전기 회로들)로 구현된다.
어드레스 디코더(113)는 호스트 또는 메모리 제어기에 의해 사용되는 논리 어드레스들과 판독/기록 회로들(128)의 로우 및 컬럼 디코더들에 의해 사용되는 물리적 하드웨어 어드레스들 사이의 어드레스 인터페이스를 제공한다.
저장 영역(114)은 예를 들어, 작동 파라미터들 및 소프트웨어/코드를 위해 제공될 수 있다.
전력 제어 회로(115)는 메모리 동작들 동안 워드 라인들, 선택 게이트 라인들, 비트 라인들 및 소스 라인들에 공급되는 전력 및 전압들을 제어한다. 이는 비트 라인들, 워드 라인들, SGS 및 SGD 트랜지스터들 및 소스 라인들에 대한 구동기들을 포함할 수 있다. 또한, 도 3a를 참조한다. 감지 블록들은 하나의 접근법에서, 비트 라인 구동기들을 포함할 수 있다.
판독/기록 회로들(128)은 다수의 감지 블록들(도 2의 예시적인 감지 블록(51) 참조)을 포함하고, 메모리 셀들의 페이지가 병렬로 판독 또는 프로그래밍될 수 있게 한다.
오류 정정 코드(ECC) 엔진(145)은 다수의 판독 오류들을 정정할 수 있다.
인터페이스(146)는 제어기(122)로 그리고 이로부터 데이터 및 커맨드들을 통신하기 위해 사용된다. 메모리 인터페이스(I/F)의 예들은 JEDEC의 공통 플래시 메모리 인터페이스를 포함한다.
제어기(122)는 별도의 메모리 다이(127) 상에 제공될 수 있다. 제어기(122)는 인터페이스(122a), ROM(122b), RAM(122c) 및 프로세서(122d)를 포함한다. 커맨드들 및 데이터는 제어기(122)와 호스트(140) 사이에서 데이터 버스(120)를 통해, 그리고 인터페이스(122a)와 인터페이스(146) 사이에서 라인들(118)을 통해 전달된다.
제어 회로부(110)는 본 명세서에서 설명된 프로세스들을 수행하기 위한 하드웨어, 소프트웨어 및/또는 펌웨어를 포함할 수 있다.
몇몇 구현예들에서, 구성요소들 중 일부가 조합될 수 있다. 다양한 설계들에서, 메모리 구조체(126) 이외의 구성요소들 중 하나 이상(단독 또는 조합)은 본 명세서에서 설명된 프로세스들의 단계들을 포함한 본 명세서에서 설명된 기법들을 수행하도록 구성된 적어도 하나의 제어 회로로서 고려될 수 있다. 예를 들어, 제어 회로는 제어 회로부(110), 상태 머신(112), 전력 제어 회로(115), 판독/기록 회로들(128), ECC 엔진(145), 제어기(122) 등 중 디코더들(114, 113), 전력 제어 모듈(115), 감지 블록들(51 내지 128), 판독/기록 회로들(145), 제어기(122) 등 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
제어기(122)(일 실시예에서, 전기 회로임)는 인터페이스(122a), ROM(122b) 및 RAM(122c)과 같은 메모리, 및 프로세서(122d)를 포함할 수 있다. RAM(122c)은 예를 들어, 비-커미트된(non-committed) 데이터를 저장하는 DRAM일 수 있다. 프로그래밍 동안, 프로그래밍이 성공적으로 완료될 때까지 프로그래밍될 데이터의 사본이 RAM에 저장된다. 성공적인 완료에 응답하여, 데이터는 RAM으로부터 소거되고, 메모리 셀들의 블록에 릴리스되거나 커미트된다. RAM은 데이터의 하나 이상의 워드 라인을 저장할 수 있다.
ROM, RAM 및 프로세서와 통신하는 메모리 인터페이스(122a)는 제어기와 제어 다이 사이의 전기적 인터페이스를 제공하는 전기 회로이다. 예를 들어, 메모리 인터페이스는 신호들의 포맷 또는 타이밍을 변경하고, 버퍼를 제공하고, 서지(surge)들로부터 격리시키고, I/O를 래칭하고, 등등을 할 수 있다. 프로세서(122d)는 메모리 인터페이스(122a)를 통해 제어 회로부(110)(또는 제어 다이의 임의의 다른 컴포넌트)로 커맨드들을 발행할 수 있다.
ROM 및 RAM과 같은 제어기(122) 내의 메모리는 명령어들의 세트와 같은 코드를 포함하고, 프로세서는 본 명세서에서 설명되는 기능을 제공하기 위해 명령어들의 세트를 실행시키도록 동작가능하다. 대안적으로 또는 추가적으로, 프로세서는 하나 이상의 워드 라인 내의 메모리 셀들의 예약된 영역과 같은 메모리 구조체의 서브세트로부터의 코드에 액세스할 수 있다.
예를 들어, 코드는 이를테면 프로그래밍, 판독 및 소거 동작들을 위해, 메모리 구조체에 액세스하기 위해 제어기에 의해 사용될 수 있다. 코드는 부트 코드 및 제어 코드(예를 들어, 명령어들의 세트)를 포함할 수 있다. 부트 코드는 부팅 또는 시동 프로세스 동안 제어기를 초기화하고 제어기가 메모리 구조체에 액세스할 수 있게 하는 소프트웨어이다. 코드는 하나 이상의 메모리 구조체를 제어하기 위해 제어기에 의해 사용될 수 있다. 전력 공급 시, 프로세서(122d)는 실행을 위해 ROM로부터 부트 코드를 페치하고, 부트 코드는 시스템 구성요소들을 초기화하고 제어 코드를 RAM에 로딩한다. 일단 제어 코드가 RAM에 로딩되면, 이는 프로세서에 의해 실행된다. 제어 코드는 메모리의 제어 및 할당, 명령어들의 처리의 우선순위화, 및 입력 및 출력 포트들의 제어와 같은 기본 작업들을 수행하기 위한 구동기들을 포함한다.
일반적으로, 제어 코드는 아래에서 추가로 논의되는 흐름도들의 단계들을 포함한 본 명세서에서 설명된 기능들을 수행하기 위한 명령어들을 포함할 수 있다. 제어 회로는 본 명세서에서 설명된 기능들을 수행하기 위해 명령어들을 실행하도록 구성될 수 있다.
제어기(122) 및 레이저(990)와 통신하는 테스트 장비(141)가 제공될 수 있다. 엔지니어는 테스트 장비를 사용하여 예를 들어, 본 명세서에서 개시된 기법들을 사용하여, 비트 라인의 개방 회로 및/또는 단락 회로를 검출할 수 있다. 결함 비트 라인이 식별되면, 비트 라인 상의 결함의 물리적 위치를 식별하기 위해 레이저가 사용될 수 있다. 테스트 장비는 레이저에 의해 생성된 이미지를 디스플레이하기 위한 사용자 인터페이스를 포함할 수 있다.
일 실시예에서, 호스트(140)는 하나 이상의 프로세서, 본 명세서에서 설명된 방법들을 수행하도록 하나 이상의 프로세서를 프로그래밍하기 위한 프로세서 판독가능 코드(예를 들어, 소프트웨어)를 저장하는 하나 이상의 프로세서 판독가능 메모리 디바이스(RAM, ROM, 플래시 메모리, 하드 디스크 드라이브, 솔리드 스테이트 메모리)을 포함하는 컴퓨팅 디바이스(예를 들어, 랩톱, 데스크톱, 스마트폰, 태블릿, 디지털 카메라)이다. 호스트는 또한 하나 이상의 프로세서와 통신하는 추가적인 시스템 메모리, 하나 이상의 입력/출력 인터페이스, 및/또는 하나 이상의 입력/출력 디바이스를 포함할 수 있다.
NAND 플래시 메모리에 더하여 다른 유형들의 비휘발성 메모리가 또한 사용될 수 있다.
반도체 메모리 디바이스들은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 디바이스들과 같은 휘발성 메모리 디바이스들, ReRAM(resistive random access memory), EEPROM(electrically erasable programmable read only memory), 플래시 메모리(이는 또한 EEPROM의 서브세트로 간주될 수 있음), FRAM(ferroelectric random access memory), 및 MRAM(magnetoresistive random access memory)과 같은 비휘발성 메모리 디바이스들, 및 정보를 저장할 수 있는 다른 반도체 요소들을 포함한다. 각 유형의 메모리 디바이스는 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리 디바이스들은 수동 및/또는 능동 요소들로부터, 임의의 조합들로 형성될 수 있다. 비제한적인 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하며, 이들은 몇몇 실시예들에서 안티-퓨즈(anti-fuse) 또는 상변화 재료와 같은 저항성 스위칭 저장 요소, 및 선택적으로 다이오드 또는 트랜지스터와 같은 스티어링 요소(steering element)를 포함한다. 게다가 비제한적인 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하며, 이들은 몇몇 실시예들에서 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 연결되도록 또는 각 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적인 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 연결된 메모리 요소들을 포함한다. NAND 스트링은 메모리 셀들 및 SG 트랜지스터들을 포함하는 직렬-연결된 트랜지스터들의 세트의 일례이다.
NAND 메모리 어레이는 어레이가 메모리의 다수의 스트링들로 이루어지도록 구성될 수 있으며, 여기서 스트링은 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 이루어진다. 대안적으로, 메모리 요소들은 각 요소가 개별적으로 액세스가능하도록 구성될 수 있다(예를 들어, NOR 메모리 어레이). NAND 및 NOR 메모리 구성들은 예들이며, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 그리고/또는 위에 위치된 반도체 메모리 요소들은 2D 메모리 구조체 또는 3D 메모리 구조체와 같이, 2차원 또는 3차원으로 배열될 수 있다.
2D 메모리 구조체에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨에 배열된다. 전형적으로, 2D 메모리 구조체에서, 메모리 요소들은 메모리 요소들을 지지하는 기판의 주 표면(major surface)에 실질적으로 평행하게 연장되는 평면 내에(예를 들어, x-y 방향 평면 내에) 배열된다. 기판은 메모리 요소들의 층이 위에 또는 안에 형성된 웨이퍼일 수 있거나, 이는 메모리 요소들이 형성된 후에 이들에 부착된 캐리어 기판일 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은 순서화된 어레이로, 이를테면 복수의 로우들 및/또는 컬럼들로 단일 메모리 디바이스 레벨에 배열될 수 있다. 그러나, 메모리 요소들은 비-규칙 또는 비-직교 구성들로 어레이될 수 있다. 메모리 요소들은 각각 비트 라인들 및 워드 라인들과 같은 두 개 이상의 전극들 또는 컨택트 라인들을 가질 수 있다.
3D 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 점유하여서, 3개의 차원들에서(즉, x, y 및 z 방향들에서, 여기서 z 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 y 방향들은 기판의 주 표면에 실질적으로 평행함) 구조를 형성하도록 배열된다.
비제한적인 예로서, 3D 메모리 구조체는 다수의 2D 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적인 예로서, 3D 메모리 어레이는 각 컬럼이 다수의 메모리 요소들을 갖는 다수의 수직 컬럼들(예를 들어, 기판의 주 표면에 실질적으로 수직으로, 즉 y 방향으로 연장되는 컬럼들)로서 배열될 수 있다. 도 6에서의 예시적인 컬럼을 참조한다. 컬럼들은 예를 들어, x-y 평면 내에, 2D 구성으로 배열되어, 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는 메모리 요소들의 3D 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3D 메모리 어레이를 구성할 수 있다.
비제한적인 예로서, 3D NAND 메모리 어레이에서, 메모리 요소들은 단일 수평(예를 들어, x-y) 메모리 디바이스 레벨 내에 NAND 스트링을 형성하도록 함께 결합될 수 있다. 대안적으로, 메모리 요소들은 다수의 수평 메모리 디바이스 레벨들을 가로질러 횡단하는 수직 NAND 스트링을 형성하도록 함께 결합될 수 있다. 몇몇 NAND 스트링들은 단일 메모리 레벨에 있는 메모리 요소들을 포함하는 한편 다른 스트링들은 다수의 메모리 레벨들을 통해 걸쳐 있는 메모리 요소들을 포함하는 다른 3D 구성들이 구상될 수 있다. 3D 메모리 어레이들은 또한 NOR 구성으로 그리고 ReRAM 구성으로 설계될 수 있다.
전형적으로, 모놀리식 3D 메모리 어레이에서, 단일 기판 위에 하나 이상의 메모리 디바이스 레벨이 형성된다. 선택적으로, 모놀리식 3D 메모리 어레이는 또한, 적어도 부분적으로 단일 기판 내에 하나 이상의 메모리 층을 가질 수 있다. 비제한적인 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다. 모놀리식 3D 어레이에서, 어레이의 각 메모리 디바이스 레벨을 구성하는 층들은 전형적으로 어레이의 밑에 있는 메모리 디바이스 레벨들의 층들 상에 형성된다. 그러나, 모놀리식 3D 메모리 어레이의 인접한 메모리 디바이스 레벨들의 층들은 공유될 수 있거나 메모리 디바이스 레벨들 사이에 개재 층들을 가질 수 있다.
2D 어레이들이 별개로 형성되고 그런 다음 함께 패키징되어 다수의 메모리 층들을 갖는 비 모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 비 모놀리식 적층 메모리들은 별개의 기판들 상에 메모리 레벨들을 형성하고 그러고 나서 메모리 레벨들을 서로의 위에 적층함으로써 구성될 수 있다. 기판들은 적층 전에 메모리 디바이스 레벨들로부터 제거되거나 박형화될 수 있지만, 메모리 디바이스 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 생성된 메모리 어레이들은 모놀리식 3D 메모리 어레이들이 아니다. 추가로, 다수의 2D 메모리 어레이들 또는 3D 메모리 어레이들(모놀리식 또는 비 모놀리식)이 별개의 칩들 상에 형성되고, 그러고 나서 함께 패키징되어 적층 칩 메모리 디바이스를 형성할 수 있다.
메모리 요소들의 동작을 위해 그리고 메모리 요소들과의 통신을 위해 연관된 회로부가 전형적으로 요구된다. 비제한적인 예들로서, 메모리 디바이스들은 프로그래밍 및 판독과 같은 기능들을 달성하기 위해 메모리 요소들을 제어 및 구동하는 데 사용되는 회로부를 가질 수 있다. 이러한 연관된 회로부는 메모리 요소들과 동일한 기판 상에 그리고/또는 별개의 기판 상에 있을 수 있다. 예를 들어, 메모리 판독-기록 동작들을 위한 제어기가 별개의 제어기 칩 상에 그리고/또는 메모리 요소들과 동일한 기판 상에 위치될 수 있다.
당업자는 이러한 기술이 설명된 2D 및 3D의 예시적인 구조들로 제한되는 것이 아니라 본 명세서에서 설명되는 바와 같은 그리고 당업자에 의해 이해되는 바와 같은 본 기술의 사상 및 범주 내의 모든 관련 메모리 구조체들을 포함한다는 것을 인식할 것이다.
용어 "메모리 다이"는 데이터의 저장을 위한 비휘발성 메모리 셀들을 포함하는 반도체 다이를 지칭할 수 있다. 용어 "제어 다이"는 메모리 다이를 위한 제어 회로부를 포함하는 반도체 다이를 지칭할 수 있다. 일례는 메모리 다이 상의 비휘발성 메모리 셀들 상에서 프로그래밍, 판독 및 소거와 같은 메모리 동작들을 수행하는 것이다. 전형적으로, 다수의 반도체 다이가 단일의 반도체 웨이퍼로부터 형성된다.
도 2는 도 1의 판독/기록 회로들(128)에서의 감지 블록(51)의 일 실시예를 도시한 블록도이다. 감지 블록(51)은 감지 회로들(60 내지 63) 또는 감지 증폭기들로 지칭되는 하나 이상의 코어 부분, 및 관리 회로(190)로 지칭되는 공통 부분으로 분할된다. 하나의 실시예에서, 각 감지 회로는 각 비트 라인에 연결되고, 각 비트 라인은 결국 하나 이상의 NAND 스트링에 연결된다. 예를 들어, 도 7과 일치하는 구성에서, 각각의 비트 라인은 4개의 NAND 스트링에 접속되며, 이때 서브블록당 하나의 NAND 스트링이다. 공통 관리 회로(190)가 다수의, 예를 들어, 네 개 또는 8개의, 감지 회로들의 세트에 연결된다. 그룹 내의 감지 회로들 각각은 데이터 버스(176)를 통해 연관된 관리 회로와 통신한다. 이에 따라, 한 세트의 저장 요소들(메모리 셀들)의 감지 회로들과 통신하는 하나 이상의 관리 회로이 있다.
감지 회로(60)는 일례로서, 프로그램 루프 동안 프리-차지/프로그램-금지 전압을 선택되지 않은 비트 라인에, 또는 프로그램-인에이블 전압을 선택된 비트 라인에 제공하도록 동작한다. 선택되지 않은 비트 라인은 선택되지 않은 NAND 스트링에 그리고 그 안의 선택되지 않은 메모리 셀에 연결된다. 선택되지 않은 메모리 셀은 선택되지 않은 NAND 스트링 내의 메모리 셀일 수 있으며, 여기서 메모리 셀은 선택된 또는 선택되지 않은 워드 라인에 연결된다. 선택되지 않은 메모리 셀은 또한 선택된 NAND 스트링 내의 메모리 셀일 수 있으며, 여기서 메모리 셀은 선택되지 않은 워드 라인에 연결된다. 선택된 비트 라인은 선택된 NAND 스트링에 그리고 그 안의 선택된 메모리 셀에 연결된다.
감지 회로(60)는 또한, 프로그램 루프에서 검증 테스트 동안, 메모리 셀을 감지하여, 그것이, 예를 들어, 부여된 데이터 상태의 검증 전압을 초과하는 그것의 Vth에 의해 표시되는 바와 같이, 부여된 데이터 상태에 도달함으로써 프로그래밍을 완료하였는지 여부를 결정하도록 동작한다. 감지 회로(60)는 또한, 판독 동작 동안, 메모리 셀이 프로그래밍된 데이터 상태를 결정하도록 동작한다. 감지 회로(60)는 또한, 검증 테스트 동안 소거 동작에서, 복수의 메모리 셀들이 검증 전압 미만의 Vth를 갖는지 여부를 결정하도록 동작한다. 아래에서 추가로 설명되는 바와 같이, 검증 테스트는 블록 내의 워드 라인들의 전부에 연결된 메모리 셀들에 대해, 또는 홀수 또는 짝수 워드 라인들에 연결된 메모리 셀들에 대해 수행될 수 있다. 감지 회로는 연결된 비트 라인 내의 전도 전류가 미리 결정된 임계 레벨 초과인지 또는 미만인지 여부를 결정함으로써 감지를 수행한다. 이는 메모리 셀의 Vth가, 각각, 워드 라인 전압 미만인지 또는 초과인지 여부를 표시한다.
감지 회로는 트랜지스터(55)(예를 들어, nMOS)에 연결된 셀렉터(selector)(56) 또는 스위치를 포함할 수 있다. 트랜지스터(55)의 제어 게이트(58) 및 드레인(57)에서의 전압들에 기초하여, 트랜지스터는 패스 게이트로서 또는 비트 라인 클램프로서 동작할 수 있다. 제어 게이트에서의 전압이 드레인 상의 전압보다 충분히 더 높을 때, 트랜지스터는 드레인에서의 전압을 트랜지스터의 소스(59)에서의 비트 라인(BL)에 패스하기 위한 패스 게이트로서 동작한다. 예를 들어, 선택되지 않은 NAND 스트링을 프리-차지하고 금지할 때 1 내지 2V와 같은 프로그램-금지 전압이 패스될 수 있다. 또는 선택된 NAND 스트링에서의 프로그래밍을 허용하기 위해 0 V와 같은 프로그램-인에이블 전압이 패스될 수 있다. 셀렉터(56)는 전원 전압 Vdd, 예를 들어, 3 내지 4V를 트랜지스터(55)의 제어 게이트에 패스하여 그것이 패스 게이트로서 동작하게 할 수 있다.
제어 게이트에서의 전압이 드레인 상의 전압보다 더 낮을 때, 트랜지스터(55)는 비트 라인 전압을 Vcg-Vth에 설정하거나 클램핑하기 위한 소스-팔로워(source-follower)로서 동작하며, 여기서 Vcg는 제어 게이트(58) 상의 전압이고, Vth, 예를 들어, 0.7V는 트랜지스터(55)의 임계 전압이다. 이는 소스 라인이 0 V에 있다고 가정한다.Vcelsrc가 0이 아니라면, 비트 라인 전압은 Vcg-Vcelsrc-Vth에 클램핑된다. 이에 따라 트랜지스터는 때때로 비트 라인 클램프(BLC) 트랜지스터로 지칭되고, 제어 게이트(58) 상의 전압 Vcg는 비트 라인 클램프 전압 Vblc로 지칭된다. 이러한 모드는 판독 및 검증 동작들과 같은 감지 동작들 동안 사용될 수 있다. 이에 따라 비트 라인 전압은 셀렉터(56)에 의해 출력된 전압에 기초하여 트랜지스터(55)에 의해 설정된다. 예를 들어, 셀렉터(56)는 Vsense+Vth, 예를 들어, 1.5V를 트랜지스터(55)의 제어 게이트에 패스하여 비트 라인 상에서 Vsense, 예를 들어,0.8V를 제공할 수 있다. Vbl 셀렉터(173)는 트랜지스터(55) 상의 제어 게이트 전압보다 더 높은 Vdd와 같은 상대적으로 높은 전압을 드레인(57)에 패스하여, 감지 동작들 동안 소스-팔로워 모드를 제공할 수 있다. Vbl은 비트 라인 전압을 지칭한다.
Vbl 셀렉터(173)는 다수의 전압 신호들 중 하나를 패스할 수 있다. 예를 들어, Vbl 셀렉터는 프로그램 루프 동안 초기 전압, 예를 들어, 0 V로부터 선택되지 않은 NAND 스트링의 각 비트 라인들에 대한 프로그램 금지 전압, 예를 들어, Vbl_inh로 증가하는 프로그램-금지 전압 신호를 패스할 수 있다. Vbl 셀렉터(173)는 프로그램 루프 동안 선택된 NAND 스트링들의 각 비트 라인들에 대한 0 V와 같은 프로그램-인에이블 전압 신호를 패스할 수 있다. Vbl 셀렉터는 예를 들어 프로세서(192)로부터의 커맨드들에 기초하여 도 3의 BL 전압 구동기(340)로부터 전압 신호를 선택할 수 있다.
하나의 접근법에서, 각 감지 회로의 셀렉터(56)는 다른 감지 회로들의 셀렉터들과는 별개로 제어될 수 있다. 각 감지 회로의 Vbl 셀렉터(173)는 또한, 다른 감지 회로들의 Vbl 셀렉터들과는 별개로 제어될 수 있다.
감지 동안, 감지 노드(171)는 3V와 같은 초기 전압(Vsense_init)까지 충전된다.그런 다음, 감지 노드는 트랜지스터(55)를 통해 비트 라인에 패스되고, 감지 노드의 감쇠의 양은 메모리 셀이 전도성 상태에 있는지 또는 비전도성 상태에 있는지 여부를 결정하는 데 사용된다. 감지 노드의 감쇠의 양은 또한 메모리 셀에서의 전류 Icell이 기준 전류 Iref를 초과하는지 여부를 표시한다. 더 큰 감쇠는 더 큰 전류에 대응한다. Icell<=Iref이라면, 메모리 셀은 비전도성 상태에 있고, Icell>Iref이라면, 메모리 셀은 전도성 상태에 있다.
특히, 비교 회로(175)는 감지 노드 전압을 감지 시간에서의 트립 전압(trip voltage)과 비교함으로써 감쇠의 양을 결정한다. 감지 노드 전압이 트립 전압 Vtrip 미만으로 감쇠한다면, 메모리 셀은 전도성 상태에 있고 그의 Vth는 검증 전압 이하이다. 감지 노드 전압이 Vtrip 미만으로 감쇠하지 않는다면, 메모리 셀은 비전도성 상태에 있고 그의 Vth는 검증 전압 초과이다. 감지 노드 래치(172)는 예를 들어, 메모리 셀이, 각각, 전도성 상태에 있는지 또는 비전도성 상태에 있는지 여부에 기초하여 비교 회로(175)에 의해 0 또는 1로 설정된다. 예를 들어, 프로그램-검증 테스트에서, 0은 불합격을 나타낼 수 있고 1은 합격을 나타낼 수 있다. 감지 노드 래치에서의 비트는 스캔 동작의 상태 비트 스캔 동작에서 판독될 수 있거나, 채움 동작에서 0으로부터 1로 플립(flip)될 수 있다.
감지 노드 래치에서의 비트는 또한 다음 프로그램 루프에서 비트 라인 전압을 금지 또는 프로그램 레벨로 설정할지 여부를 결정하기 위해 록아웃 스캔에서 사용될 수 있다. 래치들(194 내지 197)은 데이터 상태 래치들 또는 사용자 데이터 래치들인 것으로 간주될 수 있는데, 이는 이들이 메모리 셀들에 프로그래밍될 데이터를 저장하기 때문이다.
관리 회로(190)는 프로세서(192), 각각, 감지 회로들(60 내지 63)을 위한 데이터 래치들(194 내지 197)의 네 개의 예시적인 세트들, 및 데이터 래치들의 세트들과 데이터 버스(120) 사이에 결합된 I/O 인터페이스(196)를 포함한다. 예를 들어 개별 래치들(LDL, MDL 및 UDL)을 포함하는, 3개의 데이터 래치들의 하나의 세트가 각각의 감지 회로에 대해 제공될 수 있다. 몇몇 경우들에서, 상이한 수의 데이터 래치들이 사용될 수 있다. 셀당 3비트 실시예에서, LDL은 데이터의 하부 페이지에 대한 비트를 저장하고, MDL은 데이터의 중간 페이지에 대한 비트를 저장하고, UDL은 데이터의 상부 페이지에 대한 비트를 저장한다.
프로세서(192)는 이를테면 감지된 메모리 셀에 저장된 데이터를 결정하고 결정된 데이터를 데이터 래치들의 세트에 저장하기 위해, 계산들을 수행한다. 데이터 래치들(194 내지197)의 각 세트는 판독 동작 동안 프로세서(192)에 의해 결정된 데이터 비트들을 저장하는 데, 그리고 메모리에 프로그래밍되도록 의도되는 기록 데이터를 나타내는 프로그래밍 동작 동안 데이터 버스(120)로부터 임포트된 데이터 비트들을 저장하는 데 사용된다. I/O 인터페이스(196)는 데이터 래치들(194 내지 197)과 데이터 버스(120) 사이의 인터페이스를 제공한다.
판독 동안, 시스템의 동작은 어드레싱된 메모리 셀에 대한 상이한 제어 게이트 전압들의 공급을 제어하는 상태 머신(112)의 제어 하에서 이루어진다. 그것이 메모리에 의해 지원되는 다양한 메모리 상태들에 대응하는 다양한 미리 정의된 제어 게이트 전압들을 통해 진행되기 때문에, 감지 회로는 이러한 전압들 중 하나에서 트리핑할 수 있고, 대응하는 출력이 데이터 버스(176)를 통해 감지 회로로부터 프로세서(192)로 제공될 것이다. 그 시점에, 프로세서(192)는 감지 회로의 트리핑 이벤트(들) 및 입력 라인들(193)을 통한 상태 머신으로부터의 인가된 제어 게이트 전압에 관한 정보의 고려에 의해 결과적인 메모리 상태를 결정한다. 그런 다음, 이는 메모리 상태에 대한 이진 인코딩을 계산하고, 결과적인 데이터 비트들을 데이터 래치들(194 내지 197)에 저장한다.
몇몇 구현예들은 다수의 프로세서들(192)을 포함할 수 있다. 일 실시예에서, 각 프로세서(192)는 출력 라인(도시되지 않음)을 포함하여, 출력 라인들 각각이 와이어드(wired)-OR 연결으로 연결되게 할 것이다. 와이어드 OR 연결 또는 라인이 노드에서 다수의 와이어들을 함께 연결함으로써 제공될 수 있으며, 여기서 각 와이어는 각 프로세서로부터의 하이 또는 로우 입력 신호를 운반하고, 노드의 출력은 입력 신호들 중 임의의 것이 하이라면 하이이다. 몇몇 실시예들에서, 출력 라인들은 와이어드-OR 라인에 연결되기 전에 반전된다. 이러한 구성은 프로그래밍 프로세스가 완료된 때의 프로그램-검증 테스트 동안의 신속한 결정을 가능하게 하는데, 와이어드-OR을 수신하는 상태 머신이 프로그래밍되는 모든 비트들이 원하는 레벨에 도달한 때를 결정할 수 있기 때문이다. 예를 들어, 각 비트가 그의 원하는 레벨에 도달했을 때, 그 비트에 대한 로직 0이 와이어드-OR 라인에 전송될 것이다(또는 데이터 1이 반전된다). 모든 비트들이 데이터 0(또는 반전된 데이터 1)을 출력할 때, 상태 머신은 프로그래밍 프로세스를 종단시키는 것을 알고 있다. 각 프로세서가 8개의 감지 회로들과 통신하기 때문에, 상태 머신은 와이어드-OR 라인을 8회 판독할 필요가 있거나, 상태 머신이 와이어드-OR 라인을 1회만 판독하면 되도록 연관된 비트 라인들의 결과들을 누산하기 위해 로직이 프로세서(192)에 추가된다. 유사하게, 로직 레벨들을 올바르게 선택함으로써, 글로벌 상태 머신은 제1 비트가 그의 상태를 변경하는 때를 검출하고 그에 맞춰 알고리즘들을 변경할 수 있다.
메모리 셀들에 대한 프로그램 또는 검증 동작들 동안, 프로그래밍될 데이터(기록 데이터)는 데이터 버스(120)로부터 데이터 래치들(194-197)의 세트에 저장된다.
프로그램 동작은 상태 머신의 제어 하에서, 일련의 프로그래밍 전압 펄스들을 어드레싱된 메모리 셀들의 제어 게이트들에 인가한다. 각 전압 펄스는 증분 스텝 펄스 프로그래밍(incremental step pulse programming)으로 지칭되는 프로세스에서 스텝 크기만큼 이전의 프로그램 펄스로부터 크기가 증가될 수 있다. 각 프로그램 전압 다음에, 메모리 셀들이 원하는 메모리 상태로 프로그래밍되었는지를 결정하는 검증 동작이 뒤따른다. 몇몇 경우들에서, 프로세서(192)는 원하는 메모리 상태에 대한 재판독된 메모리 상태를 모니터링한다. 이들 2개가 일치할 때, 프로세서(192)는, 예를 들어 그의 래치들을 업데이트함으로써, 비트 라인을 프로그램 금지 모드에 설정한다. 이는 비트 라인에 결합된 메모리 셀의 제어 게이트에 추가적인 프로그램 펄스들이 인가될지라도 그 메모리 셀의 추가의 프로그래밍을 금지한다.
데이터 래치들(194 내지 197)의 각 세트는 각 감지 회로에 대한 데이터 래치들의 스택으로서 구현될 수 있다. 일 실시예에서, 감지 회로(60)당 3개의 데이터 래치들이 있다. 몇몇 구현예들에서, 데이터 래치들은 그에 저장된 병렬 데이터가 데이터 버스(120)에 대한 직렬 데이터로 변환되도록, 그리고 그 반대로 되도록 시프트 레지스터로서 구현된다. 메모리 셀들의 판독/기록 블록에 대응하는 데이터 래치들 모두는 데이터의 블록이 직렬 전송에 의해 입력되거나 출력될 수 있도록 블록 시프트 레지스터를 형성하기 위해 함께 연결될 수 있다. 특히, 판독/기록 회로들의 뱅크는 그의 데이터 래치들의 세트 각각이 마치 그들이 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인 것처럼 순차적으로 데이터 버스 안으로 또는 밖으로 데이터를 시프트하도록 적응된다.
데이터 래치들은 연관된 메모리 셀이 프로그램 동작에서 소정 이정표(milepost)들에 언제 도달했는지를 식별한다. 예를 들어, 래치들은 메모리 셀의 Vth가 특정 검증 전압 미만임을 식별할 수 있다. 데이터 래치들은 메모리 셀이 현재 데이터의 페이지로부터 하나 이상의 비트를 저장하는지 여부를 표시한다. 예를 들어, LDL 래치들은 데이터의 하부 페이지를 저장하는 데 사용될 수 있다. LDL 래치는 하부 페이지 비트가 연관된 메모리 셀에 저장될 때(예를 들어, 0으로부터 1로) 플립된다. 셀당 3 비트에 대해, MDL 또는 UDL 래치는 각각, 중간 또는 상부 페이지 비트가 연관된 메모리 셀에 저장될 때 플립된다. 이는 연관된 메모리 셀이 프로그래밍을 완료할 때 발생한다. 데이터 래치들로 그리고 이들로부터 통신하기 위해 데이터 전달 래치(XDL)가 사용될 수 있다.
도 3a는 블록들이 교대로 배열된 메모리 셀들의 블록들에 전압들을 제공하기 위한 도 1의 전력 제어 회로(115)의 예시적인 구현예를 도시한다. 도시된 회로부는, 하나의 접근법에서, 다이의 각각의 평면에 대해 반복될 수 있다. 이러한 예에서, 메모리 구조체(126)는 도 4에 따른, 기판의 평면(333) 상에 여덟 개의 블록들(BLK0-BLK7)의 세트를 포함한다. 일반적으로, 블록들은 하나 이상의 평면들 내에 있을 수 있다. 로우 디코더(124)는 워드 라인 전압 스위칭 트랜지스터들(315)(패스 트랜지스터들)의 세트들을 통해 각 블록의 워드 라인들 및 선택 게이트 제어 라인들에 전압들을 제공한다. 하나의 접근법에서, 각각의 블록에 대해 별개의 로우 디코더가 제공된다. 로우 디코더는 전도성 경로들(316) 상의 제어 신호를, 로우 디코더를 전도성 경로들(317)을 통해 워드 라인들 및 선택 게이트 라인들에 연결하는 워드 라인 전압 스위칭 트랜지스터들에 제공한다. 하나의 접근법에서, 각 블록의 워드 라인 전압 스위칭 트랜지스터들은 공통 제어 게이트 전압에 의해 제어된다. 이에 따라, 블록에 대한 워드라인 전압 스위칭 트랜지스터들은 주어진 시간에 모두 온(전도성) 또는 오프(비전도성) 중 어느 하나이다. 워드 라인 전압 스위칭 트랜지스터들이 온인 경우, 로우 디코더로부터의 전압은 블록의 각 제어 게이트 라인들 또는 워드 라인들에 제공된다. 워드 라인 전압 스위칭 트랜지스터들이 오프인 경우, 로우 디코더는 각 제어 게이트 라인들 및 워드 라인들 상에서 전압이 플로팅하도록 각 제어 게이트 라인들 또는 워드 라인들로부터 연결해제된다.
예를 들어, 블록 인에이블 신호가 워드 라인 전압 스위칭 트랜지스터들(315a-315h)의 각 세트에 연결될 수 있으며, 이들은 차례로 BLK0-BLK7의 선택 게이트 라인들 및 워드 라인들에 각각 연결된다.
로우 디코더는 글로벌 제어 라인들(302)을 로컬 전도성 경로들(316)에 연결시킬 수 있다. 전압들이 다수의 전압 구동기들로부터 글로벌 제어 라인들 상에 제공된다. 전압 구동기들 중 일부는 글로벌 제어 라인들에 접속되는 스위치들(350)에 전압들을 제공할 수 있다. 워드 라인 전압 스위칭 트랜지스터들(324)은 전압 구동기들로부터 스위치들(350)로 전압들을 패스하도록 제어된다.
워드 라인 전압 스위칭 트랜지스터들에 연결되는 다수의 전압 구동기들이 제공될 수 있다. 예를 들어, 선택된 데이터 워드 라인 구동기(347)는 프로그램 또는 판독 동작 동안 선택되는 데이터 워드 라인 상에 전압 신호를 제공한다. 선택되지 않은 워드 라인 구동기(348)는 비선택된 데이터 워드 라인들 각각 상에 공통 전압 신호를 제공한다. 다른 접근법에서, 다수의 구동기들이 비선택된 워드 라인들의 상이한 그룹들 상에 상이한 전압 신호들을 제공하는 데 사용될 수 있다.
몇몇 경우들에서, WLn의 인접한 워드 라인들인, WLn-1 및 WLn+1에 대해 추가적인 구동기들이 제공된다.
더미 워드 라인 구동기들이 또한 제공된다. 드레인측 더미 워드 라인 구동기(349)는 WLDD 상에 전압 신호를 제공하고, 소스측 더미 워드 라인 구동기(351)는 WLDS 상에 전압 신호를 제공한다.
전압 구동기들은 또한, 일례에서, 블록 내의 상이한 서브블록들에 공통인 SGS 구동기(345)를 포함할 수 있다. 이러한 구동기는 SGS 트랜지스터들(소스측 선택 게이트 트랜지스터들)의 제어 게이트들에 연결된 제어 라인에 전압 신호를 제공한다. 다른 옵션에서, 각각의 서브블록에 대해 별개의 SGS 구동기가 제공된다.
전압 구동기들은 블록의 SGD 트랜지스터들의 상이한 그룹들에 대한 SGD 구동기들(346)을 또한 포함할 수 있다. SGD 구동기들은 SGD 트랜지스터(드레인측 선택 게이트 트랜지스터)의 제어 게이트들에 연결된 제어 라인에 전압을 제공한다.
로우 디코더를 포함한, 다양한 컴포넌트들은 본 명세서에서 설명된 기능들을 수행하기 위해 상태 머신(112) 또는 제어기(122)와 같은 제어기로부터 커맨드들을 수신할 수 있다.
p-웰 전압 구동기(330)는, 예를 들어 전도성 경로(682)를 통해, p-웰 영역(612) 내의 p+ 컨택트(612b)에 전압 Vp-well을 제공한다. 도 6을 참조한다. 하나의 접근법에서, p-웰 영역(612)은 평면 상의 블록들의 세트에 공통이다. 비트 라인들(314)의 세트가 또한 블록들에 의해 공유된다. 비트 라인들은 컬럼 디코더(132)에 의해 구동되고 감지 블록들(51, 52, 53, 54...)에 연결될 수 있다. CELSRC 구동기(331)로 지칭되는, 소스 라인 전압 구동기가 NAND 스트링의 소스 단부에 전압 Vcelsrc를 제공한다. 예를 들어, Vcelsrc는 예를 들어, 도 6에서의 로컬 인터커넥트(651)(소스 라인)를 통해, p-웰 영역(612)에서의 n+ 컨택트(612c)에 제공될 수 있다.
비트 라인 전압 구동기들은 비트 라인들(314)에 전압들을 제공하는 전압 소스들을 포함한다. BL_sel 구동기(340)는 동작 중에 선택된 비트 라인들을 위한 것이고, BL_unsel 구동기(340a)는 동작 중에 선택되지 않은 비트 라인들을 위한 것이며, BL_sense 구동기(340b)는 감지에 수반되는 비트 라인을 위한 것이다.
도 3b는 단락 회로 또는 개방 회로를 검출하기 위한 프로세스에서 비트 라인들을 사전 충전하고 비트 라인들의 방전 전압을 검출하기 위한 도 2의 감지 회로(60)에서의 회로(399)의 예시적인 구현예를 도시한다. 이와 같은 회로는 각 비트 라인에 대해 각 감지 회로에 제공될 수 있다. 회로는 밴드갭 회로(360)가 연산 증폭기와 같은 차동 증폭기(361)의 반전 입력에 기준 사전 충전 전압(Vpre-charge)을 제공하는 전압 레귤레이터(364)를 포함한다. 차동 증폭기의 출력은 제어 신호(CTRL)에 기초하여 전도성 또는 비전도성인 스위치(362)에 제공된다. 스위치가 전도성일 때, 증폭기의 출력이 pMOSFET(363)(스위치)의 제어 게이트에 제공되고, 증폭기의 출력으로부터 증폭기의 비반전 입력으로 피드백 경로가 생성된다. 이는 출력 경로(366) 상에서 Vpre-charge, 밴드갭 회로의 출력에 대한 pMOSFET의 출력을 조절한다.
스위치(362)가 비전도성일 때, 접지 전압이 pMOSFET(363)의 제어 게이트에 제공된다. 이러한 경우에서, pMOSFET은 노드(365)로부터의 Vdd를 출력 경로(368)로 전달하며, 이에 따라 조절은 우회된다.
감지 시간에 경로 상의 전압 또는 전류를 검출하기 위해 출력 경로(366)에 검출기(367)가 연결된다. 하나의 접근법에서, 이는 지정된 시구간 동안 사전 충전이 적용된 후, 출력 경로(366)가 플로팅하도록 종단되고, 홀드 시간이 구현된다. 감지 시간은 홀드 시간의 말이다.
더욱이, 단락 또는 개방 회로와 같은 결함이 검출된 후에, 회로(399)는 아래에서 더 논의되는 바와 같이, 결함의 물리적 위치를 검출하는 레이저 스캐닝 프로세스에서 Vpre-charge의 레벨 또는 다른 레벨의 전압을 제공하기 위해 사용될 수 있다.
도 3c는 단락 회로 또는 개방 회로를 검출하기 위한 프로세스에서, 비트 라인의 사전 충전 및 방전을 보여주는 도 3b의 출력 경로(366) 상의 전압들의 플롯들을 도시한다. 비트 라인은 처음에 시간=0에서 레벨 Vpre-charge로 사전 충전된다. 비트 라인 전압은 사전 충전이 종단될 때, 시간=Tterminate까지 Vpre-charge로 유지된다. 비트 라인 전압은 점차 방전된다. 비트 라인이 접지 경로에 단락된된다면, 이와 같은 단락 회로가 없을 때보다 더 빨리 방전될 것이다. 전압은 검출기(367)에 의해 임계 레벨 아래인지 여부를 결정하기 위해 t=Tsense1 및/또는 Tsense2에서 평가된다.
메모리 다이의 단락 회로와 제어 다이의 단락 회로를 구별하기 위해 상이한 감지 시간이 사용될 수 있다. 메모리 다이에서의 단락 회로는 제어 다이에서의 단락 회로보다 방전에 더 많은 시간이 걸릴 것이다. 이는 메모리 다이의 비트 라인들로부터 제어 다이의 접지 노드까지, 제어 다이의 비트 라인들 및 두 다이를 연결하는 비아들을 통한 방전의 더 큰 RC 시상수에 기인한다.
만약 감지 회로가 플롯(370)과 같이 Tsense1에서 임계 레벨 아래의 방전을 검출한다면, 제어 다이 내에 비트 라인의 단락 회로가 있다고 결론지어진다.
만약 감지 회로가 플롯 371 및 372와 같이 Tsense1에서 임계 레벨 아래의 방전을 검출하지 않으면, Tsense2에서 방전의 추가적인 검출이 이루어진다. Tsense1은 더적은 감지 시간이고 Tsense2는 더 큰 감지 시간이다. Tsense2에서의 방전도 임계치 이하가 아닌 경우, 플롯(372)과 마찬가지로, 제어 다이와 메모리 다이 내에 연관된 비트 라인의 단락 회로가 없다고 결론지어진다. Tsense2에서의 방전이 임계값 아래이지만 Tsense1에서의 임계값 위에 있다면, 플롯 371과 같이, 메모리 다이 내에 연관된 비트 라인의 단락 회로가 있다고 결론지어진다.
유사하게, 개방 회로에 대한 테스트에서, 플롯(372)은 방전이 어느 한 감지 시간에서 임계치 이상이기 때문에 개방 회로를 나타내고, 플롯(370 또는 371)은 방전이 각각 Tsense1 또는 Tsense2에서 임계치 이하이기 때문에 개방 회로를 나타내지 않는다.
도 4는 도 3a에 따른, 각 평면들(P0 및 P1)에서 블록들이 교대로 배열된 예시적인 메모리 다이(400)의 사시도이다. 메모리 다이는 기판(401), 메모리 셀들의 블록들이 형성된 중간 영역(402), 및 하나 이상의 상부 금속 층이 예를 들어, 비트 라인을 형성하도록 패터닝된 상부 영역(403)을 포함한다. 평면들(P0 및 P1)은 기판(401)에 형성된 각 격리 영역들을 나타낸다. 또한, P0에는 블록들의 제1 세트(BLK0-BLK7)가 형성되고, P1에는 블록들의 제2 세트(BLK0-1 내지 BLK7-1)가 형성된다.
다수의 평면들에 메모리 셀들의 블록들을 제공함으로써, 병렬 동작들이 평면들에서 수행될 수 있다. 예를 들어, 상이한 평면들 내의 블록들이 동시에 소거될 수 있다.
기판(401)은 제어 다이와 같은 회로부의 신호들을 전달하기 위해 전도성 경로에 패터닝된 하나 이상의 하부 금속층을 가질 수 있다.
이 예에서, 메모리 셀들은 도 6와 일치하는, 블록들 내의 수직 NAND 스트링들로 형성된다. 각 블록은 메모리 셀들의 적층 영역을 포함하며, 여기서 스택의 교번하는 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 접근법에서, 각 블록은 서로 반대편에 있는 계단 형태로 티어를 이룬(tiered) 측부들을 가지며, 이로부터 수직 컨택트들이 상부 금속 층까지 상향으로 연장되어 전도성 경로들에 대한 연결부들을 형성한다. 2개의 평면이 예로서 도시되지만, 다른 예들은 4개 이상의 평면을 사용할 수 있다. 다이당 하나의 평면이 또한 가능하다.
도 5는 도 1의 메모리 구조체(126)에서의 예시적인 트랜지스터들(520)을 도시한다. 트랜지스터는 제어 게이트(CG), 드레인(D), 소스(S) 및 채널(CH)을 포함하며, 예를 들어, 메모리 셀 또는 선택 게이트 트랜지스터를 나타낼 수 있다. 트랜지스터의 제어 게이트는 워드 라인에 연결되고, 트랜지스터의 드레인 단부는 선택적으로 NAND 스트링 내의 하나 이상의 다른 트랜지스터를 통해 비트 라인(BL)에 연결되고, 트랜지스터의 소스 단부는 선택적으로 NAND 스트링 내의 하나 이상의 다른 트랜지스터를 통해 소스 라인(SL)에 연결된다.
도 6은 단일 티어 스택에서, NAND 스트링들(700n 및 710n)을 포함하는.도 4의 블록(BLK0)의 일부분의 예시적인 단면도를 도시한다. 이러한 예에서, NAND 스트링들(700n 및 710n)은 각각, 상이한 SGD 그룹들(SGDG0 및 SGDG1)에 있고, 공통 비트 라인(BL0)에 연결된다. 블록은 교번하는 전도성 층들(워드 라인 층들)과 유전체 층들의 스택(610)을 포함한다. 층들은 z 방향의 높이, y 방향의 폭, 및 x 방향의 길이를 갖는 직사각형 플레이트들일 수 있다.
스택은 하나의 티어를 포함하는 것으로서 도시되지만, 선택적으로 교번하는 전도성 층들과 유전체 층들의 하나 이상의 티어를 포함할 수 있다. 스택은 교번하는 전도성 층들과 유전체 층들의 세트를 포함하며, 여기서 메모리 홀이 제조 프로세스에서 형성된다.
전도성 층들은 SGS, WLDS1, WLDS2, WL0-WL95, WLDD2, WLDD1 및 SGD(0)를 포함한다. 데이터 메모리 셀들의 제어 게이트들에 연결된 전도성 층들은 데이터 워드 라인들로 지칭된다. 제어기는 데이터 메모리 셀들을 사용자 데이터를 저장하기에 적격한 것으로 간주한다. 이러한 예에서, 스택은 96개의 데이터 워드 라인들(WL0 내지 WL95)을 포함한다. 더 많은 WL 층들, 또는 더 적은 WL 층들이 또한 변화들을 위해 이러한 기술에서 사용될 수 있다. 데이터 워드 라인들은 유전체 층들에 의해 분리된다. DL은 예시적인 유전체 층이다.
더미 메모리 셀들의 제어 게이트들에 연결된 전도성 층들은 더미 워드 라인들로 지칭된다. 더미 메모리 셀들은 데이터 메모리 셀들과 동일한 구성을 가질 수 있지만, 제어기에 의해, 사용자 데이터를 포함한 임의의 유형의 데이터를 저장하기에 부적격한 것으로 간주된다. 더미 메모리 셀들은 이를테면 채널 전압에 있어서의 점진적 전이를 제공하기 위한 버퍼 영역을 제공할 수 있다. 이는 데이터 메모리 셀들의 교란들을 방지하는 것을 돕는다. 하나 이상의 더미 메모리 셀이 메모리 셀들의 NAND 스트링의 드레인 및/또는 소스 단부들에서 제공될 수 있다. 멀티 티어 스택에서, 더미 메모리 셀들은 인터페이스에 인접하게, 인터페이스 위에, 그리고 인터페이스 아래에 제공될 수 있다.
소스 측 선택 게이트 트랜지스터들(SGS 트랜지스터들) 및 드레인 측 선택 게이트 트랜지스터들(SGD 트랜지스터들)의 제어 게이트들에 연결된 전도성 층들은 각각, 소스 측 및 드레인 측 제어 라인들로 지칭된다. 프로그래밍, 소거 및 판독을 포함한 다양한 동작들 동안 적절한 바와 같이, SGD 트랜지스터는 NAND 스트링의 드레인 단부를 비트 라인에 전기적으로 연결하는 데 사용되고, SGS 트랜지스터는 NAND 스트링의 소스 단부를 소스 라인에 전기적으로 연결하는 데 사용된다.
스택의 상단(610t) 및 하단(610b)이 도시되어 있다. WL95는 최상단 데이터 워드 라인 또는 전도성 층이고, WL0은 최하단 데이터 워드 라인 또는 전도성 층이다.
NAND 스트링들은 스택 내에 메모리 홀들을 에칭하고, 그런 다음 메모리 홀들의 측벽들을 따라 재료들의 다수의 얇은 층들을 퇴적함으로써 형성된다. 메모리 셀들은 워드 라인들이 다수의 얇은 층들과 교차하는 영역에 형성되고, 선택 게이트 트랜지스터들은 SGS 및 SGD 제어 라인들이 다수의 얇은 층들과 교차하는 영역들에 형성된다. 예를 들어, 드레인 측 선택 게이트 트랜지스터(716)는 SGD 제어 라인이 다수의 얇은 층들과 교차하는 곳에 형성되고, 소스 측 선택 게이트 트랜지스터(701)는 SGS 제어 라인이 다수의 얇은 층들과 교차하는 곳에 형성되고, 최상단 데이터 메모리 셀(714)은 WL95 워드 라인이 다수의 얇은 층들과 교차하는 곳에 형성되고, 최하단 데이터 메모리 셀(703)은 WL0 워드 라인이 다수의 얇은 층들과 교차하는 곳에 형성된다.
다수의 얇은 층들은 환형 층들을 형성할 수 있고, 예를 들어, 원자층 퇴적을 사용하여 퇴적될 수 있다. 예를 들어, 층들은 차단 산화물 층(663), 전하 트래핑 층(664) 또는 막, 이를테면 질화 규소(Si3N4) 또는 다른 질화물, 터널링 층(665)(예를 들어, 게이트 산화물) 및 채널(660)(예를 들어, 폴리실리콘을 포함함)을 포함할 수 있다. 유전체 코어(666)(예를 들어, 이산화 규소를 포함함)가 또한 제공될 수 있다. 워드 라인 또는 제어 라인은 텅스텐과 같은 금속을 포함할 수 있다. 이러한 예에서, 층들 모두가 메모리 홀 내에 제공된다. 다른 접근법들에서, 층들 중 일부가 워드 라인 또는 제어 라인 층에 제공될 수 있다. 다수의 얇은 층들은 NAND 스트링의 원주형(columnar) 활성 영역(AA)을 형성한다.
스택은 기판(401) 상에 형성된다. 하나의 접근법에서, 기판은 NAND 스트링들의 소스 단부들에 연결된 p 웰 영역(612)을 포함한다. p 웰 영역은 소스 측 선택 게이트 트랜지스터들에 인접하게 상향으로 연장되는 에피택셜 영역들(612a)을 포함할 수 있다. p 웰 영역은 소스 라인 전압을 수신하기 위해 로컬 인터커넥트(651)에 연결된 n+ 컨택트(612c), 및 p 웰 전압을 수신하기 위해 전도성 경로(682)에 연결된 p+ 컨택트(612b)를 포함할 수 있다. 로컬 인터커넥트(651)는 인접한 워드 라인들의 금속과의 전도를 방지하기 위해 절연 재료(651a)에 의해 둘러싸인 금속과 같은 전도성 재료(651b)를 포함할 수 있다. p 웰 영역은 n 웰(613)에 형성되며, 이 n 웰은 결국, 하나의 가능한 구현예에서, 기판의 p형 반도체 영역(614)에 형성된다.
NAND 스트링(700n)은 p 웰에 연결된, 스택(610)의 하단(610b)에 있는 소스 단부(700s)를 갖는다. NAND 스트링(700n)은 또한, n형 재료를 포함하는 비트 라인 컨택트(680)를 통해 비트 라인(BL0)에 연결된, 스택의 상단(610t)에 있는 드레인 단부(700d)를 갖는다.
NAND 스트링들은 플로팅 바디 채널을 갖는 것으로 간주될 수 있는데, 이는 채널의 길이부가 기판 상에 형성되지 않기 때문이다.
메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 연관된 전하 트래핑 층의 일부분에 저장된다. 이러한 전자들은 채널로부터, 그리고 터널링 층을 통해 전하 트래핑 층 안으로 들어간다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 소거 동작 동안, NAND 스트링의 채널들은 로컬 인터커넥트(651)를 통해 이를테면 포지티브 소거 펄스를 기판에 인가함으로써 충전된다. 플로팅 게이트 NAND 메모리의 경우, 이는 전자가 전하 트래핑 층으로부터 채널로 되돌아가게 한다. 전하 트래핑 NAND 메모리의 경우, 소거 동작 중 정공 주입은 전자를 중화한다.
이러한 예에서, SGS 트랜지스터들은 다수의 얇은 층들(660, 663, 664, 665)을 포함하지 않는다.
도 7은 도 2에 따른, 연관된 비트 라인들 및 감지 회로들과 함께, 각 NAND 스트링들이 SGD 그룹들(SGDG0-SGDG4)로 배열된, 도 4의 블록(BLK0)의 예시적인 도면을 도시한다.
워드 라인들(WL0-WL95)의 세트는 NAND 스트링들로 배열된 메모리 셀들에 연결된다. NAND 스트링은 블록의 선택 게이트 또는 SGD 그룹에 3D 또는 수직으로 배열된다. 블록은 도 6에 따른다. 각 SGD 그룹은 다수의 NAND 스트링들을 포함한다. 간소화로서, 3개의 예시적인 NAND 스트링들이 도시된다. 예를 들어, SGDG0은 NAND 스트링들(700n, 700n1 및 700n2)을 포함하고, SGDG1은 NAND 스트링들(710n, 710n1 및 710n2)을 포함하고, SGDG2는 NAND 스트링들(720n, 720n1 및 720n2)을 포함하고, SGDG3은 NAND 스트링들(730n, 730n1 및 730n2)을 포함하며, SGDG4은 NAND 스트링들(740n, 740n1 및 740n2)을 포함한다. NAND 스트링들은 데이터 워드 라인들, 더미 워드 라인들, 및 선택 게이트 라인들을 갖는다. 각 서브블록은 x 방향으로 연장되고 공통 SGD 라인 또는 제어 게이트 층을 갖는 NAND 스트링들의 세트를 포함한다. 특히, SGD 라인들 또는 층들 SGDG0-SGD4는 각각 선택 게이트 그룹들 SGDG0-SGD4에 있다.
블록의 프로그래밍은 워드 라인 프로그래밍 순서에 기초하여 발생할 수 있다. 하나의 옵션은 다음 워드 라인의 메모리 셀들을 프로그래밍하기 전에, 상이한 SGD 그룹들에 있는 워드 라인의 상이한 부분들 내의 메모리 셀들을, 한 번에 하나의 그룹씩, 프로그래밍하는 것이다. 예를 들어, 이는 SGDG0, SGDG1, SGDG2, SGDG3 그러고 나서 SGDG4에서 WL0을 프로그래밍하고, 그런 다음 SGDG0, SGDG1, SGDG2, SGDG3 그러고 나서 SGDG4에서 WL1을 프로그래밍하는 등을 수반할 수 있다. 규칙적인 프로그래밍 순서로 지칭되는 하나의 옵션에서, 워드 라인 프로그래밍 순서는, 예를 들어, WL0, 소스 단부 워드 라인에서 시작하고 WL95, 드레인 단부 워드 라인에서 종단할 수 있다. 역 프로그래밍 순서로 지칭되는 다른 옵션에서, 프로그래밍은 가장 높은 워드 라인, 예를 들어 WL95로부터 시작하고, 가장 낮은 워드 라인, 예를 들어 WL0에서 종단한다. 이러한 옵션은 감소된 이웃 워드 라인 간섭을 제공할 수 있다.
판독은 선택된 SGD 그룹 내의 선택된 워드 라인에 연결된 메모리 셀들에 대해 일어날 수 있다. 판독은 한 번에 하나의 SGD 그룹씩 일어날 수 있다.
소거 동작에서, 부분 블록 소거가 또한 가능하지만, 전형적으로 전체 블록이 소거된다. 하나의 접근법에서, 소거-검증 테스트가 전체 블록에 대해 수행된다. 다른 접근법에서, 소거-검증 테스트가 블록 내의 하나의 SGD 그룹에 대해 수행된다.
각 NAND 스트링은, 이 예에서, SGS 트랜지스터와 SGD 트랜지스터 사이에 복수의 메모리 셀들을 포함한다. 다른 예들에서, 1개 초과의 SGD 및/또는 SGS 트랜지스터가 각각의 NAND 스트링에 대해 제공될 수 있다. 더미 메모리 셀들의 수가 또한 달라질 수 있다. 예를 들어, NAND 스트링(700n)은 SGS 트랜지스터(701), 더미 메모리 셀(702), 데이터 메모리 셀들(703-710), 더미 메모리 셀(711) 및 SGD 트랜지스터(712)를 포함한다. NAND 스트링(710n)은 SGS 트랜지스터(721), 더미 메모리 셀(722), 데이터 메모리 셀들(723-730), 더미 메모리 셀(731) 및 SGD 트랜지스터(732)를 포함한다. NAND 스트링(720n)은 SGS 트랜지스터(741), 더미 메모리 셀(742), 데이터 메모리 셀들(743-750), 더미 메모리 셀(751) 및 SGD 트랜지스터(752)를 포함한다. NAND 스트링(730n)은 SGS 트랜지스터(761), 더미 메모리 셀(762), 데이터 메모리 셀들(763-770), 더미 메모리 셀(771) 및 SGD 트랜지스터(772)를 포함한다. NAND 스트링(740n)은 SGS 트랜지스터(781), 더미 메모리 셀(782), 데이터 메모리 셀들(783-790), 더미 메모리 셀(791) 및 SGD 트랜지스터(792)를 포함한다.
이러한 예는 각각의 NAND 스트링의 드레인 단부에 있는 하나의 SGD 트랜지스터, 및 각각의 NAND 스트링의 소스 단부에 있는 하나의 SGS 트랜지스터를 도시한다. 하나의 접근법에서, SGDG0-SGDG4에서의 SGD 트랜지스터들은 각각 별도의 제어 라인들(SGD0-SGD4)에 의해 구동될 수 있다. 다른 접근법에서, 다수의 SGD 및/또는 SGS 트랜지스터들이 NAND 스트링 내에 제공될 수 있다.
예시적인 비트 라인들(BL0-BL2)을 포함한, 비트 라인들의 세트가 NAND 스트링들에 연결된다. 각 비트 라인은 각 서브블록 내의 하나의 NAND 스트링을 포함한, NAND 스트링들의 각 세트에 연결된다. 예를 들어, BL0은, 각각, SGDG0-SGDG4 내의 NAND 스트링들(700n, 710n, 720n, 730n 및 740n)에 접속되고, BL1은, 각각, SGDG0-SGDG4 내의 NAND 스트링들(700n1, 710n1, 720n1, 730n1 및 740n1)에 접속되고, BL2는, 각각, SGDG0-SGDG4 내의 NAND 스트링들(700n2, 710n2, 720n2, 730n2 및 740n2)에 연결된다. 각 비트 라인은 또한 도 2의 감지 회로들과 일치하는, 각 감지 회로에 연결된다.각각의 비트 라인은 또한 도 2의 감지 회로들과 일치하는, 각자의 감지 회로에 접속된다. 예를 들어, BL0-BL2는, 각각, 감지 회로들(60-62)에 연결된다.예를 들어, BL0-BL2는, 각각, 감지 회로들(60-62)에 접속된다.
도 8은 8-상태 메모리 디바이스에 대한 임계 전압(Vth) 분포들을 도시한다. 8개의 데이터 상태들, 또는 셀당 3비트들이 일례로서 도시되어 있다. 본 명세서에서의 기술들은 셀당 하나 이상의 비트를 포함한, 다른 모드들에 적용될 수 있다. 수직축은 메모리 셀들의 수를 대수 스케일(logarithmic scale)로 도시하고, 수평축은 임계 전압을 선형 스케일로 도시한다. Vth 분포들은 워드 라인에 연결된 메모리 셀들 또는 블록 내의 모든 메모리 셀들을 나타낼 수 있다. 블록을 소거한 후에, 소거된 상태를 나타내는, 플롯(800)의 Vth 분포가 획득된다. 소거 동작은 메모리 셀들의 전부 또는 거의 전부의 Vth가 VvEr의 검증 전압 미만일 때 완료된다.
그런 다음 메모리 셀들은 프로그래밍 동작을 받는다. 메모리 셀들 각각은 할당된 데이터 상태를 가질 것이다. 메모리 셀들 중 일부는 Vth 분포(800a)에 의해 표현된 바와 같이, 소거된 상태에 할당되고, 프로그래밍되지 않는다. 메모리 셀들의 대부분은, 각각, Vth 분포들(801 내지 807)에 의해 표현된 바와 같이, 이러한 예에서, A 내지 F와 같은, 더 높은 상태들로 프로그래밍된다. 이러한 메모리 셀들은 VvA 내지 VvG의 검증 전압들을 사용하여 검증 테스트들을 받는다.
판독 동작에서, 메모리 셀들은 선택된 워드 라인에 인가된 판독 전압들(VrA-VrG)을 인가함으로써 판독될 수 있다. 프로그래밍되거나 판독되는 데이터는 페이지들로 배열될 수 있다. 하나의 접근법에서, 한 번에 데이터의 한 페이지가 판독된다. 예를 들어, 8개의 데이터 상태에서, 데이터의 하부 페이지가 VrA 및 VrE를 사용하여 판독될 수 있고, 데이터의 중간 페이지가 VrB, VrD 및 VrF를 사용하여 판독될 수 있고, 데이터의 상부 페이지가 VrC 및 VrG를 사용하여 판독될 수 있다.
도 9a는 도 1의 메모리 디바이스(900)의 일부분의 단면도이며, 여기서 메모리 다이(910)가 반전되고 제어 다이(920)에 접합되고, 메모리 다이와 제어 다이가 대응하는 비트 라인들의 세트를 가지며, 메모리 다이(910)가 도 6 및 도 7에 따른 메모리 블록(BLK0)을 포함한다. p-웰 영역(901)은 메모리 다이가 제조된 배향에 대해 반전되므로 블록 위에 있다. 메모리 다이의 배면(929)은 이 구성에서 위로 향한다. BLK0은 예시적인 도전층(902) 및 예시적인 유전체층(903)을 포함하는 교번하는 전도성 및 유전체층을 포함한다. 블록의 끝에 계단 패턴이 형성되어 워드 라인을 위한 전도성 경로를 제공한다. 특히, 메모리 다이에서의 전도성 경로들(911)은 메모리 다이의 일면에서 본드 패드들(912)에 연결된다. 이들 본드 패드들은 차례로 제어 다이 상의 본드 패드들(913)에 연결된다. 본드 패드들(913)은 전도성 경로들(914)에 의해 워드 라인 스위칭 트랜지스터들과 같은 회로부(915)에 연결될 수 있다. 다이들 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로 채워질 수 있다.
블록에서의 NAND 스트링들은 비트 라인들의 세트(906)에 연결된다. 예를 들어, NAND 스트링(904)은 비아(905)에 의해 비트 라인에 연결된다. 비트 라인은 전도성 경로(907)에 의해 본드 패드(908)에 차례로 연결된다.
제어 다이(920)는 메모리 다이의 비트 라인들의 세트(906)에 대응하는 비트 라인들의 세트(918)를 포함한다. 즉, 두 세트는 동일한 수의 비트 라인들을 갖는다. 비트 라인들은 도 3a에 도시된 바와 같이 평면에서 블록의 세트 위로 연장되는 가늘고 긴 전도성 경로이다. 비트 라인들의 세트(918)는 전도성 경로들(917)에 의해 제어 다이의 일면에서 본드 패드들(916)에 연결된다. 본드 패드들(916 및 908)은 비트 라인들의 두 세트 사이에 전도성 경로들을 제공하도록 연결된다. 회로부(919)는 비트 라인들의 세트(918)에 연결된 감지 회로들을 포함할 수 있다. 일반적으로, 메모리 다이와 제어 다이에서 비트 라인과 본드 패드 사이의 전도성 경로는 다수의 금속화 층들에서 비교적 많은 양의 금속을 포함한다. 이는 제어 다이 내의 비트 라인의 레이저 이미징을 방해할 수 있다. 그러나, 본 명세서에서 제공되는 결함 검출 기술은 이러한 문제를 극복한다.
하나의 접근법에서, 메모리 셀들의 복수의 블록들은 제1 다이 상에 배열되고; 워드 라인 스위칭 트랜지스터들의 세트들은 제1 및 제2 다이의 본드 패드들에서 제1 다이에 연결된 제2 다이 상에 배열된다.
도 9b는 도 9a의 메모리 다이 및 제어 다이의 비트 라인들의 도면을 도시하며, 여기서 접지 트랜지스터들이 제어 다이의 비트 라인들에 연결되어 단락 회로 또는 개방 회로를 검출하기 위한 접지 경로들을 제공한다. 각 다이에서의 네 개의 비트 라인들은 간략화된 예로 도시되어 있다. 메모리 다이는 비트 라인들(BL0-BL3)을 포함하고, 제어 다이는 비트 라인들(BL0A-BL3A)을 포함한다. 제어 다이 상의 비트 라인은 메모리 다이 상의 비트 라인에 평행하게 연장된다. 또한, 제어 다이 상의 비트 라인의 길이는 메모리 다이 상의 비트 라인의 길이와 유사하며, 예를 들어, +/-20% 이내이다. 이는 두 다이의 비트 라인 사이의 커패시턴스를 균등하게 하는 데 도움이 된다.
제어 다이 내의 각 비트 라인은 각 비아에 의해 메모리 다이 내의 대응하는 비트 라인에 연결된다. 예를 들어, BL0A-BL3A는 BL0-BL3에 각각 V0-V3를 통해 연결된다. 제어 다이에서의 각 비트 라인은 일단에서 각각, BL0A-BL3A용 감지 증폭기들(SA0-SA3)과 같은 대응하는 감지 회로에 또한 연결된다. 감지 증폭기들은 제어 다의 비트 라인들의 세트의 타단(997)에 연결되는 감지 회로들이다.트랜지스터(930-933)가 각각 SA0-SA3를 각각 BL0A-BL3A에/로부터 연결하거나 연결해제할 수 있다. 트랜지스터가 턴 온될 때, 대응하는 감지 증폭기는 대응하는 비트 라인에 사전 충전 전압을 인가할 수 있다. 사전 충전을 종단하기 위해, 트랜지스터가 턴 오프된다. 트랜지스터들(930-933)의 제어 게이트들은 공통 경로(BLS)에 연결되어서 함께 턴 온 또는 턴 오프될 수 있다.
제어 다이에서의 각 비트 라인은 감지 회로에 연결된 단부 반대편에 있는 타단에서, 접지 트랜지스터에 또한 연결된다. 예를 들어, BL0A-BL3A는 접지 트랜지스터들(940-943)에 연결되며 이들은 차례로 접지 노드들(G0-G3)에 연결된다. 접지 트랜지스터들(940-943)의 세트는 제어 다이의 비트 라인들(BL0A-BL3A)의 세트의 일단(998)에 연결된다. 이들 접지 노드들은 별도로 도시되어 있으나, 공통 접지 노드를 나타낼 수 있다. 접지 트랜지스터들은 턴 온되어(도통됨) 비트 라인들을 접지 노드에 연결하거나, 턴 오프되어(비도통됨) 비트 라인들을 접지 노드로부터 연결해제할 수 있다. 짝수 비트 라인들의 접지 트랜지스터들(예를 들어, BL0A 및 BL2A에 대해, 각각 940 및 942)는 공통 경로(944)에 연결되어서 함께 턴 온 또는 턴 오프될 수 있는 한편, 홀수 비트 라인들의 접지 트랜지스터들(예를 들어, BL1A 및 BL3A에 대해, 각각 941 및 943)은 다른 공통 경로(945)에 연결되어서 함께 턴 온 또는 턴 오프될 수 있다. 짝수 비트 라인의 접지 트랜지스터는 짝수 접지 트랜지스터이고, 홀수 비트 라인의 접지 트랜지스터는 홀수 접지 트랜지스터이다.
제어 다이의 비트 라인들의 세트에 접지 트랜지스터가 존재하는 것은 상술한 바와 같이 다양한 결함 검출 프로세스를 가능하게 한다.
메모리 다이에서, 비트 라인들은 반대쪽 단부들에서 종단되어서 비트 라인들이 플로팅하게 된다. 예를 들어, BL0-BL3에 대해 제1 단부(960-963)와 반대쪽 제2 단부(964-967)가 각각 도시되어 있다. 비트 라인들은 도 3a의 BLK0-BLK7과 같은 블록들의 세트에서의 NAND 스트링들에 연결된다. 이러한 간략화된 예에서, 두 개의 블록들, BLK0 및 BLK1이 간략화된 방식으로 도시되어 있다. 이들 블록들에 대한 대표적인 NAND 스트링들은 BLK0에 대한 NAND 스트링들(980 및 981) 및 BLK1에 대한 NAND 스트링들(990 및 991)을 포함하여, 도시되어 있다. BLK0 및 BLK1에서의 NAND 스트링들의 SGD 트랜지스터들은 각각 제어 라인들(950 및 951)에 연결된다. BLK0 및 BLK1에서의 NAND 스트링들의 SGS 트랜지스터들은 각각 제어 라인들(952 및 953)에 연결된다. 블록에서, SGD 트랜지스터들이 턴 온되어 NAND 스트링들을 각 비트 라인들에 연결할 수 있는 한편, SGS 트랜지스터들은 턴 온되어 NAND 스트링들을 소스 라인(CELSRC)에 연결할 수 있으며, 이는 접지 노드(G)에 연결되어 있을 수 있다.
블록의 NAND 스트링은 SGD 및 SGS 트랜지스터를 턴 온하고 충분히 높은 워드 라인 전압을 제공하여 전도성 상태의 메모리 셀을 제공함으로써 턴 온될 수 있다(도통됨). 블록의 NAND 스트링이 턴 온되면 메모리 다이의 비트 라인과 접지 노드(G) 사이에 전도성 경로가 생성된다.이러한 전도성 경로는 결함 검출 프로세스에서 비트 라인의 방전을 가능하게 할 수 있다.
블록 내의 NAND 스트링은 SGD 및/또는 SGS 트랜지스터를 턴 오프하고 및/또는 비전도성 상태의 메모리 셀을 제공하기에 충분히 낮은 워드 라인 전압을 제공함으로써 턴 오프될 수 있다(비도통됨). 블록의 NAND 스트링이 꺼지면 메모리 다이의 비트 라인과 접지 노드(G) 사이에 전도성 경로가 생략되어 블록을 통한 비트 라인의 방전이 방지된다.
레이저(990)는 OBIRCH와 같은 결함 이미징 기술에서 레이저 빔(991)을 메모리의 배면에 있는 메모리 디바이스로 향하게 한다.
도 9c는 도 9b의 비아(V0)의 예시적인 구현예를 도시한다. 비아는 제어 다이 비아로 지칭되는 제어 다이의 부분(970)과 메모리 다이 비아로 지칭되는 메모리 다이의 부분(980)을 포함한다. 제어 다이 비아는 본드 패드들(972 및 974) 및 비아들(971 및 973)을 포함한다. 메모리 다이 비아는 본드 패드들(982 및 984) 및 비아들(981 및 983)을 포함한다.
도 10a는 메모리 다이 및 제어 다이 상의 비트 라인들의 결함을 검출하고 결함의 물리적 위치를 검출하기 위한 예시적인 프로세스의 흐름도이다. 단계 1000은 제어 다이에 접합된 메모리 다이의 비트 라인들의 세트에 대한 개방 회로 및/또는 단락 회로를 검출하는 것을 포함한다. 단계 1001은 제어 다이의 비트 라인들의 세트에 대한 개방 회로 및/또는 단락 회로를 검출하는 것을 포함한다. 단계 1002는 광학 빔 유도 저항 변화(OBIRCH) 이미징 기법을 사용하여 비트 라인 개방 회로 및/또는 단락 회로의 물리적 위치를 결정하는 것을 포함한다.
도 9b의 제어 다이의 접지 트랜지스터가 존재하지 않으면, 메모리 다이 상의 메모리 블록의 소스 라인 및 NAND 스트링을 통해 접지 경로가 제공될 수 있다. 메모리 블록들은 소거된 상태에 있을 수 있다. 이 경우, 비트 라인들을 (데이터 0을 나타내는 레벨로) 사전 충전한 다음, (감지 증폭기들로부터 가장 먼 블록일 수 있는) 선택된 블록을 통해 비트 라인들이 방전되는지 여부를 결정하기 위해 감지 증폭기들을 사용함으로써 개방 회로를 갖는 비트 라인이 검출될 수 있다. 양호한 비트 라인들은 선택된 소거 블록을 통해 (데이터 1을 나타내는 레벨로) 방전될 것이다. 그렇지 못한 개방 비트 라인들은 충전된 상태로 유지되고 데이터 0으로서 판독될 것이다. 그러나, 이러한 경우에서, 글로벌 개방 비트 라인들에 대해서는, 개방 회로가 메모리 다이 상에 있는지 또는 제어 다이 상에 있는지를 구별할 방법이 없다.
본 명세서에서 설명된 바와 같이 제어 다이의 추가된 접지 트랜지스터들 및 접지 노드들에 의해, 이 문제가 해결될 수 있다. 예시적인 프로세스에서, 모든 비트 라인들이 사전 충전된다(데이터 0). 그런 다음, 모든 비트 라인들이 사전 충전을 제공하는 감지 증폭기들로부터 가장 먼 비트 라인들의 단부에 접지된다. 모든 메모리 블록들은 선택되지 않아서 이들을 통한 방전 경로가 없다. 그런 다음, 비트 라인들이 감지된다. 양호한 비트 라인들은 데이터 1의 레벨을 가질 것이며, 이는 이들이 접지로 방전됨을 나타낸다. 제어 다이 상의 그렇지 못한 비트 라인들은 레벨 0을 가질 것이며, 이는 이들이 방전되지 않고 개방 회로를 가짐을 나타낸다.
제어 다이의 모든 비트 라인들이 플로팅되어서 이들을 통한 방전 경로가 없는 메모리 어레이의 비트 라인들에 대해서도 개방 회로 테스트가 또한 수행될 수 있다. 이러한 경우에서, 접지 트랜지스터들은 턴 오프된다. 메모리 다이 상에서 소거 블록들이 판독된다. 방전되지 않는, 데이터 0으로서 그렇지 못한 추가된 비트 라인들은 메모리 다이 상의 결함 비트 라인들 또는 아마도 개방 접합 연결에 기인한다.
또한, 제어 다이의 접지 트랜지스터가 존재하지 않으면, 감지 증폭기에서 홀수 대 짝수 비트 라인 데이터 패턴을 이용하여 제어 다이 상의 비트 라인 간의 단락을 검출하여 비트 라인을 사전 충전할 수 있다. 사전 충전된 비트 라인은 도 3c에 도시된 바와 같이, 홀드 시간 동안 사전 충전 레벨로 유지된 후, 감지 시간에 판독된다. 데이터 0을 갖는 비트 라인은 이웃 데이터 1 비트 라인에 단락 회로가 있다면 데이터 1로 방전될 것이다. 이러한 패턴은 반전되고 결과들은 조합된다. 두 개의 인접한 비트 라인들에 대해, 결과들은 AND된다. 이 중 어느 하나가 데이터 0이라면, 비트 라인들은 비결함이다. 둘 다 데이터 1이라면, 비트 라인들은 결함이다. 그러나, 이러한 경우에서, 단락 회로가 메모리 다이 상에 있는지 또는 제어 다이 상에 있는지를 구별할 방법이 없다.
본 명세서에서 설명된 바와 같이 제어 다이의 추가된 접지 트랜지스터들 및 접지 노드들에 의해, 이 문제가 해결될 수 있다. 하나의 접근법에서, 모든 짝수 비트 라인들이 사전 충전되고(데이터 0), 홀수 비트 라인들이 접지 트랜지스터들을 통해 접지된다(데이터 1). 사전 충전이 종단되고, 홀드 시간이 구현된다. 모든 메모리 블록들은 선택되지 않아서 소스 라인에 대한 방전 경로가 없다. 그런 다음, 짝수 비트 라인들이 감지된다. 양호한 비트 라인들은 데이터 0을 가질 것이며, 이는 유의미한 방전이 없음을 나타낸다. 단락된 비트 라인들은 데이터 1을 가질 것이며, 이는 유의미한 방전을 나타낸다.
프로세스는 홀수 비트 라인들에 대해 반복된다. 그런 다음, 결과들이 조합된다. 인접한 비트 라인들의 쌍 중 어느 하나의 비트 라인이 데이터 0이라면, 비트 라인들은 비결함이다. 둘 다 데이터 1이라면, 비트 라인들은 결함이다.
프로세스는 여러 홀드 시간 동안 반복될 수 있다. 제어 다이 상의 비트 라인 간의 단락은 제어 다이의 접지 노드로의 직류 저저항 방전 경로가 있으므로 상대적으로 빠른 방전을 초래한다. 도 12d를 참조한다. 한편, 메모리 다이 상의 비트 라인 간의 단락은 제어 다이의 접지 노드로의 방전 경로가 길어 상대적으로 느린 방전을 초래한다. 도 12c를 참조한다.
도 10b는 도 10a의 단계 1000에 따른, 메모리 다이의 비트 라인들의 세트에 대한 개방 회로를 검출하기 위한 프로세스의 흐름도이다. 단계 1010은 메모리 다이의 비트 라인들의 세트에 대한 개방 회로를 검출하는 프로세스를 시작하는 것을 포함한다. 단계 1011은 제어 다이 상의 접지 트랜지스터들이 턴 오프되고 메모리 다이 상의 각 메모리 블록의 NAND 스트링들이 턴 오프되는 동안 제어 다이의 비트 라인들의 세트 상에 사전 충전 전압을 세팅하는 것을 포함한다. 제어 다이와 메모리 다이의 비트 라인들이 연결되어 있으므로, 개방 회로의 부재 시 제어 다이의 비트 라인들 상의 사전 충전 전압은 메모리 다이의 비트 라인들 상에 또한 제공된다.
제어 다이 상의 접지 트랜지스터들이 턴 오프되고 메모리 다이 상의 각 메모리 블록의 NAND 스트링들이 턴 오프되므로, 사전 충전 전압은 각각, 접지 트랜지스터들 또는 메모리 블록들을 통해 방전될 수 없다.
단계 1012는 사전 충전 전압을 종단하고 접지 트랜지스터들이 턴 오프되는 동안 선택된 메모리 블록의 NAND 스트링들을 턴 온하는 것을 포함한다. 단계 1013은 감지 시간에 임계 레벨 아래로 방전되지 않은 메모리 다이의 비트 라인을 검출하는 것을 포함한다. 도 3b 및 도 3c를 또한 참조한다. 감지 회로는 도 3b의 검출기(367)를 사용하여 검출을 수행할 수 있다. 제어 다이와 메모리 다이의 비트 라인들이 연결되어 있으므로, 예를 들어, BL0A 상의 전압의 검출은 BL0 상의 전압의 검출과 동등하다.
개방 회로를 갖는 비트 라인은 결함 비트 라인으로서 식별되고, OBIRCH 프로세스에서의 추가 분석을 위해 주목될 수 있다.
예를 들어, 도 12a를 참조한다.
도 10c는 도 10a의 단계 1001에 따른, 제어 다이의 비트 라인들의 세트에 대한 개방 회로를 검출하기 위한 프로세스의 흐름도이다. 단계 1020은 제어 다이의 비트 라인들의 세트에 대한 개방 회로를 검출하는 프로세스를 시작한다. 단계 1021은 제어 다이 상의 접지 트랜지스터들이 턴 오프되고 메모리 다이 상의 각 메모리 블록의 NAND 스트링들이 턴 오프되는 동안 제어 다이의 비트 라인들의 세트 상에 사전 충전 전압을 세팅하는 것을 포함한다. 단계 1022는 사전 충전 전압을 종단하고 각 메모리 블록의 NAND 스트링들이 턴 오프되는 동안 접지 트랜지스터들을 턴 온하는 것을 포함한다. 단계 1023은 감지 시간에 임계 레벨 아래로 방전되지 않은 제어 다이의 비트 라인을 검출하는 것을 포함한다.
예를 들어, 도 12b를 참조한다.
도 10d는 도 10a의 단계 1000에 따른, 메모리 다이의 짝수 비트 라인들에 대한 단락 회로를 검출하기 위한 프로세스의 흐름도이다. 단계 1030은 메모리 다이의 짝수 비트 라인을 선택하는 것을 포함하여, 단락 회로를 검출하는 프로세스를 시작하는 것을 포함한다. 단계 1031은 제어 다이 상의 접지 트랜지스터들이 턴 오프되고 메모리 다이 상의 각 메모리 블록의 NAND 스트링들이 턴 오프되는 동안 선택된 짝수 비트 라인 상에 사전 충전 전압을 세팅하는 것을 포함한다. 제어 다이와 메모리 다이의 짝수 비트 라인들이 연결되어 있으므로, 개방 회로의 부재 시 제어 다이의 선택된 짝수 비트 라인 상의 사전 충전 전압은 메모리 다이의 대응하는 짝수 비트 라인들 상에 또한 제공된다.
단계 1032는 사전 충전 전압을 종단하고 짝수 비트 라인의 접지 트랜지스터가 턴 오프되는 동안 홀수 비트 라인의 접지 트랜지스터를 턴 온하는 것을 포함한다.
단계 1033은 선택된 짝수 비트 라인이 감지 시간 Tsense2에서 임계 레벨 아래로 방전되지만, 더 짧은 감지 시간 Tsense1에서는 방전되지 않는다면, 선택된 짝수 비트 라인을 단락 회로를 갖는 것으로서 식별하는 것을 포함한다. 언급된 바와 같이, 메모리 다이에서의 비트 라인이 제어 다이에서의 비트 라인 및 비아를 통해 방전될 때, 방전은 비교적 높은 RC 시상수를 갖는 비교적 긴 전도성 경로를 통해 이루어진다. 따라서, 감지 시간은 회로 노드에서의 비트 라인으로부터 직접 유사한 방전에 대해 더 커야 한다. 결정 단계 1034는 처리할 다음 짝수 비트 라인(BL)이 있는지 여부를 결정한다. 결정 단계가 참(T)이라면, 단계 1030에 도달한다. 결정 단계가 거짓(F)이라면, 프로세스는 단계 1035에서 완료된다.
예를 들어, 도 12c를 참조한다.
다른 옵션으로, 메모리 다이의 짝수 비트 라인들 모두가 동시에 선택된다.
도 10e는 도 10a의 단계 1000에 따른, 메모리 다이의 홀수 비트 라인들에 대한 단락 회로를 검출하기 위한 프로세스의 흐름도이다. 홀수 비트 라인들에 대한 프로세스는 도 10d의 짝수 비트 라인들에 대한 프로세스와 유사하다. 단계 1040은 메모리 다이의 홀수 비트 라인들을 선택하는 것을 포함하여, 단락 회로를 검출하는 프로세스를 시작하는 것을 포함한다. 단계 1041은 제어 다이 상의 접지 트랜지스터들이 턴 오프되고 메모리 다이 상의 각 메모리 블록의 NAND 스트링들이 턴 오프되는 동안 선택된 홀수 비트 라인 상에 사전 충전 전압을 세팅하는 것을 포함한다. 제어 다이와 메모리 다이의 홀수 비트 라인들이 연결되어 있으므로, 개방 회로의 부재 시 제어 다이의 홀수 비트 라인들 상의 사전 충전 전압은 메모리 다이의 홀수 비트 라인들 상에 또한 제공된다.
단계 1042는 사전 충전 전압을 종단하고 홀수 비트 라인의 접지 트랜지스터가 턴 오프되는 동안 짝수 비트 라인의 접지 트랜지스터를 턴 온하는 것을 포함한다.
단계 1043은 대응하는 홀수 비트 라인이 감지 시간 Tsense2에서 임계 레벨 아래로 방전되지만, 더 짧은 감지 시간 Tsense1에서는 방전되지 않는다면, 선택된 홀수 비트 라인을 단락 회로를 갖는 것으로서 식별하는 것을 포함한다. 결정 단계 1044는 처리할 다음 홀수 비트 라인(BL)이 있는지 여부를 결정한다. 결정 단계가 참이라면, 단계 1040에 도달한다. 결정 단계가 거짓이라면, 프로세스는 단계 1045에서 완료된다.
다른 옵션으로, 메모리 다이의 홀수 비트 라인들 모두가 동시에 선택된다.
도 10f는 도 10a의 단계 1001에 따른, 제어 다이의 짝수 비트 라인들에 대한 단락 회로를 검출하기 위한 프로세스의 흐름도이다. 단계 1050은 제어 다이의 짝수 비트 라인을 선택하는 것을 포함하여, 단락 회로를 검출하는 프로세스를 시작하는 것을 포함한다. 단계 1051은 제어 다이 상의 접지 트랜지스터들이 턴 오프되고 메모리 다이 상의 각 메모리 블록의 NAND 스트링들이 턴 오프되는 동안 선택된 짝수 비트 라인 상에 사전 충전 전압을 세팅하는 것을 포함한다. 단계 1052는 사전 충전 전압을 종단하고 짝수 비트 라인의 접지 트랜지스터가 턴 오프되는 동안 홀수 비트 라인의 접지 트랜지스터를 턴 온하는 것을 포함한다. 단계 1053은 선택된 짝수 비트 라인이 감지 시간 Tsense1에서 임계 레벨 아래로 방전된다면, 선택된 짝수 비트 라인을 단락 회로를 갖는 것으로서 식별하는 것을 포함한다.
언급된 바와 같이, 당량의 방전을 검출하기 위해서는, 메모리 다이에서의 비트 라인보다 제어 다이에서의 비트 라인에 대해 감지 시간이 더 작아야 한다.
결정 단계 1054는 처리할 다음 짝수 비트 라인(BL)이 있는지 여부를 결정한다. 결정 단계가 참(T)이라면, 단계 1050에 도달한다. 결정 단계가 거짓이라면, 프로세스는 단계 1055에서 완료된다.
예를 들어, 도 12d를 참조한다.
다른 옵션으로, 제어 다이의 짝수 비트 라인들 모두가 동시에 선택된다.
도 10g는 도 10a의 단계 1001에 따른, 제어 다이의 홀수 비트 라인들에 대한 단락 회로를 검출하기 위한 프로세스의 흐름도이다. 단계 1060은 제어 다이의 홀수 비트 라인을 선택하는 것을 포함하여, 단락 회로를 검출하는 프로세스를 시작하는 것을 포함한다. 단계 1061은 제어 다이 상의 접지 트랜지스터들이 턴 오프되고 메모리 다이 상의 각 메모리 블록의 NAND 스트링들이 턴 오프되는 동안 선택된 홀수 비트 라인 상에 사전 충전 전압을 세팅하는 것을 포함한다. 단계 1062는 사전 충전 전압을 종단하고 홀수 비트 라인의 접지 트랜지스터가 턴 오프되는 동안 짝수 비트 라인의 접지 트랜지스터를 턴 온하는 것을 포함한다. 단계 1063은 선택된 홀수 비트 라인이 감지 시간 Tsense1에서 임계 레벨 아래로 방전된다면, 선택된 홀수 비트 라인을 단락 회로를 갖는 것으로서 식별하는 것을 포함한다.
결정 단계 1064는 처리할 다음 홀수 비트 라인(BL)이 있는지 여부를 결정한다. 결정 단계가 참이라면, 단계 1060에 도달한다. 결정 단계가 거짓이라면, 프로세스는 단계 1065에서 완료된다.
다른 옵션으로, 제어 다이의 홀수 비트 라인들 모두가 동시에 선택된다.
도 10h는 도 10a의 단계 1002에 따른, 비트 라인에서의 결함의 물리적 위치를 검출하기 위한 프로세스의 흐름도이다. 언급된 바와 같이, 단락 또는 개방 회로와 같은 결함이 검출된 후에, 회로(399)는 결함의 물리적 위치를 검출하는 레이저 스캐닝 프로세스에서 Vpre-charge의 레벨 또는 다른 레벨의 전압을 제공하기 위해 사용될 수 있다.
단계 1070은 이전에 식별된 결함 비트 라인과 동일한 극성(예를 들어, 짝수 또는 홀수)의 접지 트랜지스터들을 턴 오프하고, 이전에 식별된 결함 비트 라인과 반대 극성(예를 들어, 각각, 홀수 또는 짝수)의 접지 트랜지스터들을 턴 온하는 것을 포함한다. 단계 1071은 결함 비트 라인에 선택 전압을 인가하는 것을 포함한다. 단계 1072는 메모리 디바이스의 (예를 들어, OBIRCH 기법을 사용하여) 레이저 스캔을 수행하는 것을 포함한다. 단계 1073은 결함의 물리적 위치를 식별하는 이미지를 획득하는 것을 포함한다.
레이저 빔은 도 11에 도시된 바와 같은 래스터 스캔 패턴으로 이동할 수 있다. 언급한 바와 같이, OBIRCH는 레이저 빔을 사용하여 디바이스의 열적 변화를 유도하는 이미징 기법이다. 레이저 자극은 결함을 포함하는 영역들과 결함이 없는 영역들 사이의 열적 특성의 차이를 강조한다. 레이저가 전류를 운반하는 금속 라인 상의 결함 영역을 국부적으로 가열함에 따라, 디바이스에 대한 입력 전류를 모니터링함으로써 결과적인 저항 변화가 검출될 수 있다. OBIRCH는 단락된 금속 라인들을 초래하는 전기 이동 효과를 검출하는 데 유용하다.
메모리 디바이스에 일정한 전압이 인가된다. 디바이스 상에서 관심 영역이 선택되고, 이 영역을 스캔하기 위해 레이저 빔이 사용된다. 디바이스에 의해 인출되는 입력 전류가 이러한 프로세스 중 변화에 대해 모니터링된다. 전류의 변화를 알게 될 때, 변화가 일어난 시간에서의 레이저의 위치가 디바이스의 이미지 상에 마킹된다. 이 프로세스에서 테스트 장비(141)가 사용될 수 있다.
일반적으로, OBIRCH 검출은 전류 경로 기법이다. 접지에 단락된 선택된 비트 라인 상에 DC 전류가 가해진다. 다른 비트 라인들은 플로팅된다. 증폭기가 세팅 전압을 가하고, 결과적인 전류를 측정한다. 레이저는 메모리 디바이스 상의 위치와 매칭되는 이미지를 제공하기 위해 오버레이될 수 있는 측정 스트림에 동기화된 메모리 디바이스 상에서 래스터 스캔된다. 이미지는 단일 핫 스팟을 보여주는 것이 아니라, 전류 경로에서의 다수의 저항에 민감한 지점들을 보여준다.
반전된 메모리 다이를 포함하는 메모리 디바이스에서, 레이저 스캔은 메모리 디바이스의 상부를 향하는 메모리 다이의 배면 상에서 이루어진다. 레이저는 국부적인 가열을 일으켜, 전도도를 변화시킬 것이고, 이로 인해 전류 경로와 일치할 때 측정된 전류를 변화시킬 것이다.
레이저는 전도성 금속 라인들에 침투해야 한다. 실리콘과 SiO2 재료는 투명하고 레이저를 차단하지 않지만, 금속 층들은 레이저 침투를 차단한다. 일부 레이저 침투는 금속 패턴 갭들을 통한다.
메모리 어레이에서의 비트 라인들로부터의 OBIRCH 신호들은 통상적으로 국부화, 예를 들어, 결함의 물리적 위치를 결정하기에 적절하다. 그러나, 제어 다이에 대해서는, 금속 패턴 차단으로 인해 OBIRCH 신호들이 비효율적으로 약화될 수 있다. 강한 메모리 다이 OBIRCH 신호들이 제어 다이 신호들을 압도한다.
제어 다이 상의 비트 라인들의 단부에 접지 경로가 제공되지 않는다면, 본 명세서에서 설명된 바와 같이, 선택된 메모리 블록의 NAND 스트링들을 통해 소스 라인(CELSRC)에 의해 대신 접지 경로가 제공될 것이다. 두 비트 라인들 사이의 단락 회로, 및 둘 다의 비트 라인들이 소스 라인을 통해 접지된 것에 의해, 전류는 단일 비트 라인이 접지될 때와 같은 레벨의 2배가 된다. 다수의 비트 라인 단락 회로들은 훨씬 더 많은 전류를 추가할 수 있다.
대조적으로, 제어 다이 상의 접지 트랜지스터들에 의해, 본원은 전류 경로를 변화시켜 어레이 다이 접지의 접지를 우회하고 대신 제어 다이 비트 라인들의 단부들에서 접지를 제공할 수 있다. 선택된 비트 라인에 대해, 본원은 (접지 트랜지스터를 턴 오프함으로써) 동일한 패리티 비트 라인들을 플로팅하고 반대 극성의 비트 라인들을 접지한다. 단락이 없다면, DC 전류가 초래되지 않을 것이다. 제어 다이 내의 단락의 경우, 제어 다이의 선택되지 않은 비트 라인을 통해 접지에 강한 전류가 있을 것이고, 이는 단락 경로를 통해 양호한 OBIRCH 신호를 제공할 것이다.
도 11은 도 10h에 따른 레이저의 래스터 스캔을 보여주는, 도 9b의 메모리 다이 및 제어 다이의 비트 라인들의 상면도를 도시한다. 제어 다이의 비트 라인 BL0A-BL3A와 메모리 다이의 대응하는 비트 라인 BL0-BL3B가 도시된다. 일례로, 비트 라인들 사이의 간격은 메모리 다이보다 제어 다이 상에서 더 큰 것으로 도시된다. 전술한 바와 같이, 레이저 빔은 메모리 다이의 배면을 가로질러 래스터 스캔 또는 전후 경로 패턴으로 이동할 수 있다. 래스터 스캔은 예를 들어, 화살표 1100-1103으로 표시된 방향으로 이동한다. 스캐닝은 결함이 의심되는
메모리 디바이스의 특정 영역으로 제한될 수 있다.
도 12a는 도 10b에 따른, BL0에서 개방 회로를 검출할 때 도 9b의 메모리 다이의 BL0 및 제어 다이의 BL0A의 예시적인 구성을 도시한다. "OC"는 개방 회로를 표기한다. 개방 회로가 BL0에 있을 때, BL0A에 제공되는 사전 충전 전압은 개방 회로의 반대편에 BL0의 부분 BL0-2가 아닌 비아 V0를 포함하는 개방 회로의 일측에 BL0의 부분 BL0-1을 충전할 것이다. BL0의 개방 회로는 선택된 메모리 블록의 NAND 스트링이 턴 온되고 접지 트랜지스터(940)가 턴 오프될 때 BL0이 임계값 아래로 방전되지 않는다고 결정하는 SA0에 기초하여 검출될 수 있다. 이 예에서는 NAND 스트링(980)이 BLK0에 있다. 일반적으로, 선택된 블록은 사전 충전이 제공되는 비트 라인의 끝에서 가장 멀리 떨어진 블록일 수 있으며, 예를 들어, 감지 증폭기가 위치하고, 비아 V0은 사전 충전이 제공되는 비트 라인의 끝에 가까워야 한다. 이를 통해 예를 들어, V0에 연결된 BL0의 일점부터 BLK0에 연결된 BL0의 일점까지 BL0의 최대 가능 범위에 걸쳐 개방 회로가 검출될 수 있다. 나머지 블록들 및 NAND 스트링들은 턴 오프될 수 있다.
이 예에서, 비트 라인은 사전 충전이 종단될 때 임계값 아래로 방전되지 않는다.
도 12b는 도 10c에 따른, BL0에서 개방 회로를 검출할 때 도 9b의 메모리 다이의 BL0A 및 제어 다이의 BL0A의 예시적인 구성을 도시한다. 이 예에서, BL0A의 개방 회로는 비트 라인을 두 부분으로 나눈다. 한 부분 BL0A-1은 사전 충전되지만 접지 트랜지스터(940)를 통해 방전될 수 없다. 다른 부분 BL0A-2는 개방 회로로 인해 사전 충전되지 않는다. 선택된 블록 BLK0 및 예시적인 NAND 스트링(980)을 포함하는 모든 블록은 접지 트랜지스터(940)가 턴 온되는 동안 턴 오프된다.
BL0A의 개방 회로는 접지 트랜지스터(940)가 턴 온되고 각 메모리 블록의 NAND 스트링이 턴 오프될 때 BL0A가 임계값 아래로 방전되지 않은다고 결정하는 SA0에 기초하여 검출될 수 있다.
도 12c는 도 10d에 따른, 메모리 다이의 짝수 비트 라인 BL0에서 단락 회로를 검출할 때 도 9b의 메모리 다이의 BL0 및 BL1 및 제어 다이의 BL0A 및 BL1A에서의 예시적인 전류 경로(1210)를 도시한다. BL0와 BL1 사이의 단락 회로는 저항 R1로 나타내어진다. BL0A는 사전 충전되기 때문에 BL0A는 V0를 통해 BL0A를 충전할 것이다. 더욱이, 단락 회로로 인해 BL0A는 BL0A는 V0를 통해 BL0A를 충전할 것이다. BL1은 V1, BLA 및 접지 트랜지스터(941 내지 G1)를 통해 방전될 수 있다. 블록 및 그들의 NAND 스트링은 모두 턴 오프된다. BL1A는 SA1에 의해 사전 충전되지 않는다.
BL0의 단락은 도 3c와 관련하여 논의된 바와 같이, BL0A가 감지 시간 Tsense2에서 임계값 미만으로 방전하지만 감지 시간 Tsense1에서는 방전하지 않는다고 SA0 결정에 기초하여 검출될 수 있다.
도 12d는 도 10d에 따른, 제어 다이의 짝수 비트 라인 BL0A에서 단락 회로를 검출할 때 도 9b의 메모리 다이의 BL0 및 BL1 및 제어 다이의 BL0A 및 BL1A에서의 예시적인 전류 경로(985)를 도시한다. BL0A와 BL1A 사이의 단락은 저항 R2로 나타내어진다. BL0A는 사전 충전되기 때문에, 단락 경로로 인해 BL1A도 충전될 것이다. BL1A는 접지 트랜지스터(941)를 통해 G1로 방전할 수 있다. 블록 및 그들의 NAND 스트링은 모두 턴 오프된다.
BL0A의 단락은 도 3c와 관련하여 논의된 바와 같이, BL0A가 감지 시간 Tsense1에서 임계값 미만으로 방전한다고 SA0 결정에 기초하여 검출될 수 있다.
따라서, 일 구현예에서, 장치는: 메모리 다이에 접합되도록 구성된 제어 다이를 포함하며, 상기 메모리 다이는 메모리 블록들의 세트 및 상기 메모리 블록들의 세트의 NAND 스트링들에 연결된 비트 라인들의 세트를 포함한다는 것을 알 수 있다. 제어 다이는: 비트 라인들의 세트; 상기 제어 다이의 상기 비트 라인들의 세트의 각 비트 라인을 상기 메모리 다이의 상기 비트 라인들의 세트의 대응하는 비트 라인에 연결하도록 구성된 비아들; 상기 제어 다이의 상기 비트 라인들의 세트의 일단에 연결된 접지 트랜지스터들의 세트 ― 상기 접지 트랜지스터들의 세트는 상기 제어 다이의 상기 비트 라인들의 세트 중 짝수 비트 라인들에 연결된 짝수 접지 트랜지스터들 및 상기 제어 다이의 상기 비트 라인들의 세트 중 홀수 비트 라인들에 연결된 홀수 접지 트랜지스터들을 포함함 ―; 및 상기 제어 다이의 상기 비트 라인들의 세트의 타단에 연결된 감지 회로들을 포함한다.
다른 구현예에서, 방법은: 제어 다이의 비트 라인들의 세트 중 선택된 짝수 비트 라인을 사전 충전하는 단계 ― 상기 제어 다이는 메모리 블록들의 세트 및 상기 메모리 블록들의 세트에 연결된 비트 라인들의 세트를 포함하는 메모리 다이에 접합되며, 상기 제어 다이의 상기 비트 라인들의 세트의 각 비트 라인은 상기 메모리 다이의 상기 비트 라인들의 세트의 대응하는 비트 라인에 연결됨 ―; 및 상기 선택된 짝수 비트 라인의 상기 사전 충전 후, 상기 제어 다이의 상기 비트 라인들의 세트의 홀수 비트 라인들이 접지되고 상기 제어 다이의 상기 비트 라인들의 세트 중 짝수 비트 라인들이 접지되지 않은 동안 감지 시간에서 상기 선택된 짝수 비트 라인이 임계 레벨 아래로 방전되는지 여부를 결정하는 단계를 포함한다.
다른 구현예에서, 장치는: 메모리 블록들의 세트를 포함하는 메모리 다이 ― 메모리 블록들의 각 세트는 NAND 스트링들, 상기 NAND 스트링들에 연결된 비트 라인들의 세트, 및 상기 메모리 다이의 비트 라인들의 세트로부터 상기 메모리 다이의 본드 패드들에 연결된 메모리 다이 비아들을 포함함 ―; 및 상기 메모리 다이의 상기 비트 라인들의 세트에 평행하게 연장되는 비트 라인들의 세트를 포함하는 제어 다이, 상기 제어 다이의 상기 비트 라인들의 세트로부터 상기 제어 다이의 본드 패드들에 연결된 제어 다이 비아들 ― 상기 제어 다이의 본드 패드들은 상기 메모리 다이의 본드 패드에 연결됨 ―, 상기 제어 다이의 상기 비트 라인들의 세트의 제1 단부 및 상기 제어 다이의 상기 비트 라인들의 세트의 제2 단부에 연결된 접지 트랜지스터들의 세트에 연결된 감지 회로들 ― 상기 접지 트랜지스터들의 세트는 상기 제어 다이의 상기 비트 라인들의 세트 중 짝수 비트 라인들에 연결된 짝수 접지 트랜지스터들 및 상기 제어 다이의 상기 비트 라인들의 세트 중 홀수 비트 라인들에 연결된 홀수 접지 트랜지스터들을 포함함 ― 을 포함한다.
본 발명의 전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 이는 총망라하는 것으로, 또는 본 발명을 개시된 정확한 형태로 제한하는 것으로 의도되지 않는다. 상기의 교시 내용에 비추어 많은 수정 및 변화가 가능하다. 설명된 실시예들은 본 발명의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었으며, 이에 의해 당업자가 다양한 실시예들에서 그리고 고려되는 특정 용도에 적합한 바와 같은 다양한 수정을 갖고서 본 발명을 가장 잘 이용할 수 있게 한다. 본 발명의 범주는 본 명세서에 첨부된 청구범위에 의해 한정되는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    메모리 다이에 접합되도록 구성된 제어 다이를 포함하며, 상기 메모리 다이는 메모리 블록들의 세트 및 상기 메모리 블록들의 세트의 NAND 스트링들에 연결된 비트 라인들의 세트를 포함하며, 상기 제어 다이는:
    비트 라인들의 세트;
    상기 제어 다이의 상기 비트 라인들의 세트의 각 비트 라인을 상기 메모리 다이의 상기 비트 라인들의 세트의 대응하는 비트 라인에 연결하도록 구성된 비아들;
    상기 제어 다이의 상기 비트 라인들의 세트의 일단에 연결된 접지 트랜지스터들의 세트 ― 상기 접지 트랜지스터들의 세트는 상기 제어 다이의 상기 비트 라인들의 세트 중 짝수 비트 라인들에 연결된 짝수 접지 트랜지스터들 및 상기 제어 다이의 상기 비트 라인들의 세트 중 홀수 비트 라인들에 연결된 홀수 접지 트랜지스터들을 포함함 ―; 및
    상기 제어 다이의 상기 비트 라인들의 세트의 타단에 연결된 감지 회로들을 포함하는 것인, 장치.
  2. 제1항에 있어서,
    상기 제어 다이의 상기 비트 라인들의 세트에서의 개방 회로를 검출하기 위해, 상기 감지 회로들은 상기 접지 트랜지스터들의 세트가 턴 오프되고 각 메모리 블록의 상기 NAND 스트링들이 턴 오프되는 동안 상기 제어 다이의 상기 비트 라인들의 세트 상에 사전 충전 전압을 세팅한 다음, 상기 접지 트랜지스터들의 세트가 턴 온되고 각 메모리 블록의 상기 NAND 스트링들이 턴 오프되는 때 감지 시간에서 상기 사전 충전 전압을 종단하고 임계 레벨 아래로 방전되지 않은 상기 제어 다이의 상기 비트 라인들의 세트의 비트 라인을 검출하도록 구성된 것인, 장치.
  3. 제2항에 있어서,
    상기 감지 시간에서 상기 임계 레벨 아래로 방전되지 않은 상기 비트 라인은 각 블록의 상기 NAND 스트링들이 턴 오프되는 때 상기 블록들의 세트를 통해 방전되는 것이 방지되고, 상기 접지 트랜지스터들의 세트가 턴 오프되는 때 상기 접지 트랜지스터들의 세트를 통해 방전되는 것이 방지되며, 상기 개방 회로로 인해 상기 접지 트랜지스터들의 세트가 턴 온되는 때 상기 접지 트랜지스터들의 세트를 통해 상기 감지 시간에서 상기 임계 레벨 아래로 방전되는 것이 방지되는 것인, 장치.
  4. 제1항에 있어서,
    상기 메모리 다이의 상기 비트 라인들의 세트에서의 개방 회로를 검출하기 위해, 상기 감지 회로들은 상기 접지 트랜지스터들의 세트가 턴 오프되고 각 메모리 블록의 상기 NAND 스트링들이 턴 오프되는 동안 상기 메모리 다이의 상기 비트 라인들의 세트 상에 사전 충전 전압을 세팅한 다음, 선택된 메모리 블록의 NAND 스트링들이 턴 온되고 상기 접지 트랜지스터들의 세트가 턴 오프되는 때 감지 시간에서 상기 사전 충전 전압을 종단하고 임계 레벨 아래로 방전되지 않은 상기 메모리 다이의 상기 비트 라인들의 세트의 비트 라인을 검출하도록 구성된 것인, 장치.
  5. 제4항에 있어서,
    상기 메모리 다이의 상기 비트 라인들의 세트는 각 블록의 상기 NAND 스트링들이 턴 오프되는 때 상기 블록들의 세트를 통해 방전되는 것이 방지되고, 상기 접지 트랜지스터들의 세트가 턴 오프되는 때 상기 접지 트랜지스터들의 세트를 통해 방전되는 것이 방지되며, 상기 개방 회로로 인해 상기 선택된 메모리 블록의 상기 NAND 스트링들이 턴 온될 때 상기 선택된 메모리 블록의 상기 NAND 스트링들을 통해 방전되는 것이 방지되는 것인, 장치.
  6. 제1항에 있어서, 상기 제어 다이의 상기 비트 라인들의 세트 중 선택된 짝수 비트 라인에서의 단락 회로를 검출하기 위해, 상기 선택된 짝수 비트 라인에 연결된 감지 회로는:
    상기 접지 트랜지스터들의 세트가 턴 오프되고 각 블록의 NAND 스트링들이 턴 오프되는 동안 상기 선택된 짝수 비트 라인 상에 사전 충전 전압을 세팅한 다음, 상기 홀수 접지 트랜지스터들이 턴 온되고 상기 짝수 접지 트랜지스터들이 턴 오프될 때 감지 시간(Tsense1)에서 상기 사전 충전 전압을 종단하고 상기 선택된 짝수 비트 라인이 임계 레벨 아래로 방전되는지 여부를 검출하도록 구성된 것인, 장치.
  7. 제6항에 있어서,
    상기 선택된 짝수 비트 라인은 각 블록의 상기 NAND 스트링들이 턴 오프될 때 상기 블록들의 세트를 통해 방전되는 것이 방지되고, 상기 짝수 접지 트랜지스터들이 턴 오프될 때 상기 짝수 접지 트랜지스터들을 통해 방전되는 것이 방지되며;
    상기 선택된 짝수 비트 라인이 단락 회로를 가질 때, 상기 선택된 짝수 비트 라인은 상기 홀수 접지 트랜지스터들이 턴 온될 때 인접한 홀수 접지 트랜지스터를 통해 방전되는 것인, 장치.
  8. 제6항에 있어서,
    상기 제어 다이는 상기 메모리 다이가 반전된 위치에 있을 때 상기 메모리 다이에 접합되도록 구성되며;
    상기 선택된 짝수 비트 라인에 전압이 인가되고 상기 홀수 접지 트랜지스터들이 턴 온되며 상기 짝수 접지 트랜지스터들이 턴 오프되는 동안 상기 메모리 다이의 배면에서 레이저가 래스터 스캔되는 광학 빔 유도 저항 변화(Optical Beam Induced Resistance Change, OBIRCH) 이미징 기법을 사용하여 상기 선택된 짝수 비트 라인에서의 상기 단락 회로의 위치가 결정되는 것인, 장치.
  9. 제6항에 있어서, 상기 선택된 짝수 비트 라인에 인접한, 상기 제어 다이의 상기 비트 라인들의 세트 중 선택된 홀수 비트 라인에서의 단락 회로를 검출하기 위해, 상기 선택된 홀수 비트 라인에 연결된 감지 회로는:
    상기 접지 트랜지스터들의 세트가 턴 오프되고 각 블록의 NAND 스트링들이 턴 오프되는 동안 상기 선택된 홀수 비트 라인 상에 사전 충전 전압을 세팅한 다음, 상기 짝수 접지 트랜지스터들이 턴 온되고 상기 홀수 접지 트랜지스터들이 턴 오프될 때 상기 감지 시간(Tsense1)에서 상기 사전 충전 전압을 종단하고 상기 선택된 홀수 비트 라인이 임계 레벨 아래로 방전되는지 여부를 검출하도록 구성된 것인, 장치.
  10. 제6항에 있어서, 상기 메모리 다이의 상기 비트 라인들의 세트 중 선택된 짝수 비트 라인에서의 단락 회로를 검출하기 위해, 상기 제어 다이의 대응하는 짝수 비트 라인에 연결된 감지 회로는:
    상기 접지 트랜지스터들의 세트가 턴 오프되고 각 블록의 NAND 스트링들이 턴 오프되는 동안 상기 메모리 다이의 상기 선택된 짝수 비트 라인 상에 사전 충전 전압을 세팅한 다음, 상기 홀수 접지 트랜지스터들이 턴 온되고 상기 짝수 접지 트랜지스터들이 턴 오프될 때 감지 시간(Tsense2)에서 상기 사전 충전 전압을 종단하고 상기 메모리 다이의 상기 선택된 짝수 비트 라인이 임계 레벨 아래로 방전되는지 여부를 검출하도록 구성되며, 상기 제어 다이의 상기 선택된 짝수 비트 라인에 사용되는 감지 시간은 상기 메모리 다이의 상기 선택된 짝수 비트 라인에 사용되는 감지 시간보다 짧은 것인, 장치.
  11. 제1항에 있어서, 상기 메모리 다이의 상기 비트 라인들의 세트 중 선택된 짝수 비트 라인에서의 단락 회로를 검출하기 위해, 상기 제어 다이의 대응하는 짝수 비트 라인에 연결된 감지 회로는:
    상기 접지 트랜지스터들의 세트가 턴 오프되고 각 블록의 NAND 스트링들이 턴 오프되는 동안 상기 메모리 다이의 상기 선택된 짝수 비트 라인 상에 사전 충전 전압을 세팅한 다음, 상기 홀수 접지 트랜지스터들이 턴 온되고 상기 짝수 접지 트랜지스터들이 턴 오프될 때 더 짧은 감지 시간(Tsense1)에서가 아니라 더 긴 감지 시간(Tsense2)에서 상기 사전 충전 전압을 종단하고 상기 메모리 다이의 상기 선택된 짝수 비트 라인이 임계 레벨 아래로 방전되는지 여부를 검출하도록 구성된 것인, 장치.
  12. 방법으로서,
    제어 다이의 비트 라인들의 세트 중 선택된 짝수 비트 라인을 사전 충전하는 단계 ― 상기 제어 다이는 메모리 블록들의 세트 및 상기 메모리 블록들의 세트에 연결된 비트 라인들의 세트를 포함하는 메모리 다이에 접합되며, 상기 제어 다이의 상기 비트 라인들의 세트의 각 비트 라인은 상기 메모리 다이의 상기 비트 라인들의 세트의 대응하는 비트 라인에 연결됨 ―; 및
    상기 선택된 짝수 비트 라인의 상기 사전 충전 후, 상기 제어 다이의 상기 비트 라인들의 세트의 홀수 비트 라인들이 접지되고 상기 제어 다이의 상기 비트 라인들의 세트 중 짝수 비트 라인들이 접지되지 않은 동안 감지 시간에서 상기 선택된 짝수 비트 라인이 임계 레벨 아래로 방전되는지 여부를 결정하는 단계를 포함하는, 방법.
  13. 제12항에 있어서, 상기 메모리 블록들의 세트는 NAND 스트링들을 포함하며, 상기 방법은:
    상기 사전 충전 및 식별 동안, 상기 블록들의 세트를 통해 상기 선택된 짝수 비트 라인의 방전을 방지하기 위해 상기 메모리 블록들의 세트에서의 상기 NAND 스트링들을 턴 오프하는 단계를 더 포함하는, 방법.
  14. 제12항에 있어서,
    상기 홀수 비트 라인들의 상기 접지는 상기 짝수 비트 라인들에 연결된 접지 트랜지스터들이 턴 오프되는 동안 상기 홀수 비트 라인들에 연결된 접지 트랜지스터들을 턴 온하는 것을 포함하는 것인, 방법.
  15. 제12항에 있어서,
    상기 제어 다이는 상기 메모리 다이가 반전된 위치에 있을 때 상기 메모리 다이에 접합되며;
    상기 제어 다이의 비트 라인들의 세트는 상기 메모리 다이의 상기 비트 라인들의 세트에 평행하게 연장되고, 상기 메모리 다이의 상기 비트 라인들의 세트의 길이 +/-20%와 동일한 길이를 갖는 것인, 방법.
  16. 장치로서,
    메모리 블록들의 세트를 포함하는 메모리 다이 ― 메모리 블록들의 각 세트는 NAND 스트링들, 상기 NAND 스트링들에 연결된 비트 라인들의 세트, 및 상기 메모리 다이의 상기 비트 라인들의 세트로부터 상기 메모리 다이의 본드 패드들에 연결된 메모리 다이 비아들을 포함함 ―; 및
    상기 메모리 다이의 상기 비트 라인들의 세트에 평행하게 연장되는 비트 라인들의 세트를 포함하는 제어 다이, 상기 제어 다이의 상기 비트 라인들의 세트로부터 상기 제어 다이의 본드 패드들에 연결된 제어 다이 비아들 ― 상기 제어 다이의 상기 본드 패드들은 상기 메모리 다이의 상기 본드 패드에 연결됨 ―, 상기 제어 다이의 상기 비트 라인들의 세트의 제1 단부 및 상기 제어 다이의 상기 비트 라인들의 세트의 제2 단부에 연결된 접지 트랜지스터들의 세트에 연결된 감지 회로들 ― 상기 접지 트랜지스터들의 세트는 상기 제어 다이의 상기 비트 라인들의 세트 중 짝수 비트 라인들에 연결된 짝수 접지 트랜지스터들 및 상기 제어 다이의 상기 비트 라인들의 세트 중 홀수 비트 라인들에 연결된 홀수 접지 트랜지스터들을 포함함 ― 을 포함하는, 장치.
  17. 제16항에 있어서,
    상기 제어 다이는 상기 제어 다이의 이전에 식별된 결함 비트 라인과 동일한 극성을 갖는 접지 트랜지스터들이 턴 오프되고 상기 이전에 식별된 결함 비트 라인과 반대 극성을 갖는 접지 트랜지스터들이 턴 온되며 광학 빔 유도 저항 변화 이미징 기법 동안 상기 메모리 다이의 배면에서 레이저가 래스터 스캔되는 동안 상기 이전에 식별된 결함 비트 라인에 전압을 인가하도록 구성된 것인, 장치.
  18. 제16항에 있어서,
    상기 짝수 접지 트랜지스터들의 제어 게이트들에 연결되는 제1 제어 라인; 및
    상기 홀수 접지 트랜지스터들의 제어 게이트들에 연결되는 제2 제어 라인을 더 포함하는, 장치.
  19. 제18항에 있어서,
    상기 제1 제어 라인 및 상기 제2 제어 라인에 연결되도록 구성된 제어 회로를 더 포함하며, 상기 제어 회로는 상기 제어 다이의 상기 비트 라인들의 세트에서의 단락 회로 비트 라인을 검출하기 위해 상기 짝수 접지 트랜지스터들 및 상기 홀수 접지 트랜지스터들을 제어하도록 구성된 것인, 장치.
  20. 제18항에 있어서,
    상기 제1 제어 라인 및 상기 제2 제어 라인에 연결되도록 구성된 제어 회로를 더 포함하며, 상기 제어 회로는 상기 메모리 다이의 배면에서 레이저가 래스터 스캔되는 광학 빔 유도 저항 변화 이미징 기법 동안 상기 짝수 접지 트랜지스터들 및 상기 홀수 접지 트랜지스터들을 제어하도록 구성된 것인, 장치.
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