TW201503287A - 用於記憶單元的低溫原位摻雜矽基導體材料 - Google Patents

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Abstract

提供可用相對低溫工序達成的雙終端記憶體單元結構及製備在此被描述。藉由示例的方式，揭示的雙終端記憶體單元可以被形成至少在部份的連續沈積、有潛力產出增進的效率在製造。此外，多個實施例可相容於一些現存的互補金屬氧化物半導體製造工序，減少或避免重新整備的前序其可能關連到修正現有製造工序有利於其他雙終端記憶體單元製造技術。

Description

用於記憶單元的低溫原位摻雜矽基導體材料
本揭示內容是關於一種半導體記憶體工藝，更具體來說，本發明的一些實施例關於一種供記憶單元工藝的低溫矽基導體。
本發明的發明人已將研究關注在積體電路工藝領域內的阻抗切換記憶體的範圍。當許多阻抗切換記憶體工藝在發展階段，多個供阻抗接換記憶體的技術上的概念以被發明人所展示且在一個或更多的驗證階段以證實或反證相關理論。發明人相信阻抗切換記憶體工藝對於在半導體電子工業的競爭技術有希望具有實質優點。
本發明的發明人研究了可被成形以具備多種具有相異阻抗值的狀態的阻抗切換記憶體單元。例如，多種狀態可包括一相對低阻抗狀態以及一相對高阻抗狀態，在一單一位元單元。多位元單元可能具有額外的狀態各自有相異的阻抗且形成當對低阻抗及相對高阻抗。阻抗切換記憶單元的相異阻抗狀態表現出邏輯資訊狀態，助長了數位記憶操作。基此，發明人相信許多這類的記憶體單元的陣列，因而，可提供許多數位記憶儲存的位元。
在多個實施例中，發明人引入阻抗切換記憶單元去進入一個或另一阻抗狀態以回應一外在條件。如此，以電晶體來說，施用或移除外在條件可供編程或去編程(即消除)記憶體。此外，依賴物理性修飾及電力的安排，阻抗切換記憶體單元可一般性地保持一編程或去編程狀態。使一記憶體單元保持一狀態，發明人認知到其他條件靠能被需要(例如，存在一最低操作電壓，存在一最低操作溫度，及其他)，或沒有條件被符合，取決於記憶體單元裝置的特性。
基於上述，發明人希望在阻抗切換半導體工藝的領域做出創新。
以下披露本說明書的一簡化的概要以提供本說明書的一些例子的基本瞭解。此概要不是說明書的延伸概觀。其意在既不識別說明書的關鍵或重大要素亦不描繪說明書的任何特定的實施例的範圍，或請求項的任何範圍。他的目的在於用簡化的形式披露說明書的一些概念作為披露再本揭露內容的更詳細描述的序幕。
本發明的多個實施例關於可用相對低溫工序達成的兩終端記憶體單元結構及製造。此外，揭示的兩終端記憶體單元的一個或更多的實施例可以被形成為一連續沈積、在製造上可能良率提升的功效。更進一步，多個實施例可與一些存在的補充的金屬氧化物半導體(CMOS)製造工序相容，減少或避免了重頭開始重新組織，本揭示內容的發明人相信是在關於修改存在的製造工序對於兩終端記憶體單元結構友善的。
在進一步的實施例中，本揭示內容提供一具有一矽基導體材料的兩終端記憶體單元。矽基導體材料可以被摻雜以提供一目標電阻率。在此揭露的一些例子，目標電阻率可以被選擇以適於作為一電極或一導線供阻抗切換記憶體單元。更進一步，導體材料可被摻雜在一小於攝氏450度的溫度，在製造上相容於許多CMOS相關製造工序。根據本揭示內容的至少一例子，兩終端記憶體單元可以包括一具有矽基材料的阻抗切換部件。此外，阻抗切換部件及矽基導體材料可為兩終端記憶體單元的相鄰層而沒有插進的介面層。
在本申請的一另外的實施例，揭露一記憶體單元。記憶體單元可包括一矽疊層包含多個矽基層被成形以具有一第一電氣狀態以回應一第一電氣訊號的應用在記憶體單元以及一第二電氣狀態以回應一第二電氣訊號的應用在記憶體單元，其中第二電氣訊號具有一不同的量值或極性相對於第一電氣訊號。此外，記憶體單元可包括一導線層由被形成以促進第一電氣訊號或第二電氣訊號在記憶體單元的應用的矽或矽衍生物組成，其中導線層在少於攝氏400度的溫度被形成與矽疊層相鄰。
本申請的另一實施例描述了一種製造記憶體單元的方法。此方法可包括形成一由相鄰於一基材的矽及矽衍生物組成的電極層以及原位摻雜電極層在少於攝氏450度的溫度。此外，此方法可包括形成一第一矽層相鄰於電極層以及原位摻雜第一矽層如此電極層以及第一矽層相接觸而無插進阻抗介面。
又其他實施例提供一種十字記憶體陣列。十字記 憶體陣列可包括多個記憶體單元，其中多個記憶體單元中的至少一個被形成以具有被第一電氣狀態回應第一電氣訊號及第二電氣狀態回應第二電氣訊號定義的性質，且多個記憶體單元進一步被安排成一包含至少二維的陣列。此外，十字記憶體陣列可包括一導線部件被形成以增進第一或第二電氣訊號的傳遞，其中導線部件組成自矽且在少於攝氏400度的溫度在相鄰於補充金屬氧化物半導體基材經由電漿增強化學氣相沈積原位摻雜。
以下的敘述及圖式闡明本說明書相當的例示例子。這些例子是指示性的，然而僅有一些說明書中毒則可以被施用。說明書的其他優點及創新特點將變的明顯由以下的說明書的詳細說明當與圖式一併考慮。
112‧‧‧傳導體
108‧‧‧記憶體單元層1
110‧‧‧阻抗切換元件
106‧‧‧矽基記憶體單元2
104‧‧‧摻雜的矽基傳導體
102‧‧‧基材
208‧‧‧矽基p型層2W/電阻率R2<R1
206‧‧‧矽基p型層2W/電阻率R1
204‧‧‧矽基傳導體W/p型PECVD摻雜及電阻率R1
202‧‧‧CMOS相容基材
308‧‧‧矽基n型層1W/電阻率R2<R1
306‧‧‧矽基n型層2W/電阻率R1
304‧‧‧矽基傳導體W/n型PECVD摻雜及電阻率R1
302‧‧‧CMOS相容基材
402‧‧‧CMOS相容基材
404‧‧‧原位摻雜PECVD<450℃
406‧‧‧光罩
408‧‧‧原位摻雜PECVD<450℃
402‧‧‧CMOS相容基材
410‧‧‧填充
412‧‧‧上面：刮平填充
416‧‧‧原位摻雜PECVD<450℃；電阻率=R2
414‧‧‧原位摻雜PECVD<450℃；電阻率=R1
408‧‧‧原位摻雜電阻率=R1
402‧‧‧CMOS相容基材
406‧‧‧光罩
420‧‧‧層1；R2
418‧‧‧層2；R1
702‧‧‧步驟
704‧‧‧步驟
706‧‧‧步驟
708‧‧‧步驟
802‧‧‧步驟
804‧‧‧步驟
806‧‧‧步驟
808‧‧‧步驟
810‧‧‧步驟
812‧‧‧步驟
814‧‧‧步驟
816‧‧‧步驟
818‧‧‧步驟
902‧‧‧基材
906‧‧‧位元線
908‧‧‧雙終端記憶體
904‧‧‧字元線
1016‧‧‧狀態機器
1014‧‧‧指令介面
1012‧‧‧輸入/輸出緩衝
1002‧‧‧記憶體單元陣列
1004‧‧‧行控制
1006‧‧‧列控制
1008‧‧‧時鐘源
1010‧‧‧位址註冊器
此揭示內容的多個例子或特點參考圖式被描述，其中喜好參考標號被使用於標記喜好元件。在此說明書中，許多特定細節被闡明以提供想法理解本揭示內容。應該瞭解的是，然而，本揭示內容的特定例子可以被實現不依靠這些特定細節，或者藉由其他方法、部件、材料、等。在其他例子，已知結構及裝置以方塊圖形式顯示以增進描述本揭示內容。
圖1繪示了一根據一個或者更多在此揭露的實施例的兩裝端記憶體單元的例子；圖2繪示了一根據另一實施例的有p型摻雜的兩終端記憶體單元的例子；圖3繪示了一根據另一實施例的有n型摻雜的兩 終端記憶體單元的例子；圖4到6繪示了根據此揭示內容一個或更多例子的製造工序的個別階段的例子；圖7繪示了一根據一個或更多例子製作一兩終端記憶體單元的例示方法的流程圖；圖8繪示了一在低溫製作一具有矽基電極的阻抗切換記憶體的例示方法的流程圖，在一例子；圖9繪示了一根據一個或更多揭露的例子的例示十字記憶體單元陣列的方塊圖；圖10繪示了一在此揭露的供促進實現一個或更多的例子的範例操作環境的方塊圖。
此揭示內容關於兩終端記憶體單元，尤其是阻抗切換兩終端記憶體單元，在多個實施例中。阻抗切換兩終端記憶體單元(亦指阻抗切換記憶體多單元或阻抗切換記憶體)，在此所述，包括電路部件具有兩個傳導接觸(在此亦指電極或終端)含有一活性區域在兩傳導接觸間。兩終端記憶體裝置的活性區域，在阻抗切換記憶體的一定範圍內，表現出多個穩定或半穩定阻抗狀態，每一阻抗狀態具有相異的電氣阻抗。此外，多個狀態的每一個別可以被形成或活化回應於一合適的施加在兩傳導接觸的電氣訊號。此合適的電氣訊號可為電壓值、電流值、電壓或電流反轉、或類似者、或以上的合適的結合。阻抗切換兩終端記憶體裝置的一個例子，雖然不詳盡，可以包括一可變阻抗式記憶體(RRAM)。
本揭示內容的實施例可提供絲狀基礎記憶體單 元。絲狀體基記憶體單元的一例可包含：一p型或n型矽耐受層(例如，p型或n型多晶矽、p型或n型矽鍺，或類似者)，一阻抗切換層(RSL)以及一活性金屬層作為提供絲狀體生成離子給RSL用。p型或n型矽耐受層可包含p型或n型多晶矽、p型或n型矽鍺，或類似者。RSL(在本領域亦可指阻抗切換媒體(RSM))可包含，例如，一未摻雜非晶矽層、一具有本徵特性的半導體層、一矽次氧化物、等等。活性金屬層的例子可包括，在其他之中：銀、金、鈦、鎳、鋁、鉻、鉭、鐵、錳、鎢、釩、鈷、鉑、及鈀。其他合適的傳導材料，以及化合物或前述的結合可被應用作為活性金屬層在本揭示內容的一些例子。類似於前述例子的關於本揭示內容的實施例的一些細節可以在以下被授權給本申請案的申請人的美國專利申請案中找到：2007年10月19日申請的申請號11/875,541案件以及2009年10月8日申請的申請號12/575,921案件，其中每一的全部在此以被參考的方式整合。
傳導絲狀物裝置的一例是一金屬/非晶矽(a-Si)/金屬的三層記憶體單元排列。此三層記憶體單元是一非晶矽阻抗切換裝置的例子。非晶矽層實質上作為數位資訊儲存媒體。阻抗切換行為時常被以在其他狀態的非傳導非晶矽材料內的傳導絲狀物的形成加以特定。
欲編程一個或更多的揭露實施例，一個合適的編程電壓可以被施加橫過記憶體單元造成傳導絲狀物形成通過記憶體單元的一阻抗部份，如上所述。此可進一步造成記憶體單元切換由相對高阻抗狀態，到相對低阻抗狀態。一個消除工序可以被履行以顛倒前述，至少部份，造成記憶體單元 由低阻抗狀態回到高阻抗狀態。此狀態改變，在記憶體的範圍內，可以關連到二進位位元的個別狀態。據此，多個這樣的記憶體單元可以被編程或消除以表現二進位資訊的個別的零或壹。為了多種理由，阻抗切換記憶體單元一般快速地編程或反應，容易地改變狀態而回應編程電壓。此快速的狀態切換是多種揭示的記憶體單元相對於其他記憶體單元技術的巨大的好處。
應該被感謝的是多種RSL記憶體單元科技存在，具有不同的物理特性。例如，本揭示內容的一些實施例可以具有不同的分立的可編程阻抗，不同的關連編程/消除電壓，及其他差異畫的特性。例如，在一單極實施例，一旦一記憶體單元被初始地編程，記憶體單元可以在之後被編程以回應一第一正電壓(例如三伏特)以及被消除以回應一第二正電壓(例如在四及二伏特間)。其他實施例可以擇一顯現單極特性，且變成被編程的以回應一正電壓及被消除以回應一負電壓。在此描述的一實施例不特定一單極或雙及特性，或者不指出合適的編程/消除電壓，其意在這些例子及實施例結合任意合適的記憶體單元科技且被編程/消除電壓操作充當記體體單元科技，可被本領域具有通常知識者所知悉或藉由在此提供的內容得知。應當進一步理解到本領域技術人員可知道代替一不同記憶體單元科技將需要電路修改，或者改變以操作訊號等級是本領域技術人員可知道的，包含替代的記憶體單元科技或訊號等級的實施例被在此揭示內容的範圍內被考慮。
申請的發明人熟悉附加的非揮發性、兩終端記憶 體結構。例如，鐵電隨機存取記憶體即為一例。一些其他的例子包括磁阻隨機存取記憶體、有機隨機存取記憶體、相變化隨機存取記憶體及傳導架橋隨機存取記憶體、及其他。許多這些裝置包含與許多常間CMOS製造工序不相容的材料。據此，而貴的製造前程序花費(例如重新整備、重新設計、重新測試等)被規劃關連於製造這些裝置。此外，這些裝置可表現出相對慢的切換速度、小的開/關阻抗比率(例如，導致小的感應範圍)或差的熱穩定性，以及其他問題。
與CMOS製造工序相容是被本揭示內容的發明者預期作為一顯著因素關於降低新型電氣記憶體的製造費用。一些被提出的阻抗切換記憶體單元受到CMOS製程限制的約束，包含製程溫度、記憶體單元材料、導線或電極材料、記憶體單元材料、摻雜材料、等等。例如，去避免前序花費在重新整備CMOS製程設備、阻抗切換記憶體時常可涉及記憶體元件在矽晶圓上。內部連接矽晶圓及記憶體元件可涉及內部連接的多層，時常涉及材料例如鋁或銅。因為這些材料相對低的軟化溫度，記憶體元件的製備可以被限制在攝氏450度或更低(例如，對於鋁內部連接技術)。
溫度施加對於CMOS相關製造可以限制可能被用於減少或避免在兩終端記憶體單元的COM相關基材(例如矽晶圓)及導線層或電流控制層間的內部連接層的材料。作為一例，一個合適的電氣傳導物(例如導線、電極、終端、等)或電流控制層(例如沈積層或具有各自電阻率值的層)在兩終端記憶體單元的矽晶圓及阻抗層之間，可在高溫被製成不含矽或矽衍生物。例如，矽(或矽衍生物)以硼摻雜利 用約攝氏750度熱退火可以提供傳導矽材料。此外，傳導矽材料可以具有電阻率的相對寬的範圍，基於硼摻雜的選擇密度。然而，攝氏750度的工序明顯超過攝氏450度的CMOS相關製程溫度。據此，本申請的發明人相信低溫工序供形成矽或矽衍生物的傳導元件將是阻抗切換記憶體單元科技的進步。此進步可包含避免介面層，或減少若干介面層，在記憶體單元的矽晶圓及儲存相關層之間，減輕或避免重新整備及重新設計CMOS相關製程設備、與現有圖案化及蝕刻工序相容，及其他。
為應付前述及有關的事件，本揭示內容的多個例子提供給矽基，傳導記憶體單元其可在相對低的溫度被形成。在一些實施例中，被揭露的是矽或矽衍生物(以下稱矽基)層其可以在相對低的溫度被原位摻雜。合適的矽衍生物的例子包含矽鍺、矽碳化物、或類似者。在一個或者更多的被揭露的實施例中，層可以為被摻雜層利用低壓化學氣相沈積或電漿增強化學氣相沈積工序沈積而成。摻雜可包括一n型(例如，磷、或其他合適的n型摻雜物)或p型(例如硼，或其他的合適的p型摻雜物)摻雜物以具有合適的摻雜務濃度在膜中產出一目標電阻率。此外，膜的複數個層可以被沈積，每一具有個別的摻雜物或摻雜物濃度(及相應的電阻率)。此外，膜的這些層可以被形成作一連續沈積工序。這樣的連續工序可以避免介面層(或減少他們的數目)在記憶體單元的層之間、在記憶體單元的電流控制元件(例如，阻抗矽基膜)及傳導記憶體單元元件(例如，導線、電極)之間，或者在傳導記憶體單元元件及矽基材之間。在至少一實施例 中，矽基傳導記憶體單元元件可增進記憶體單元的多個層在第三維度的鋪設，產生在矽晶片上每一單位面積的記憶體單元的較大的密度。
在此揭露的一些實施例中，一摻雜的矽基傳導膜可以在低於約攝氏450度被摻雜。在其他實施例中，摻雜的矽基傳導膜可以在低於約攝氏350度被摻雜。在另外的實施例中，摻雜的矽基傳導膜可以在低於約攝氏300度被摻雜。在至少一實施例中，摻雜的矽基傳導膜可以在約攝氏290度到約攝氏250度被摻雜。這些相對低的溫度沈積工序可促進對於記憶體單元科技的製程複雜度的明顯簡化，減少製作成本，使利用較寬陣列技術、工序、材料、摻雜物、蝕刻劑及圖案、及類似者變得可行，對於增加的記憶體單元科技、例如兩終端記憶體單元科技、阻抗切換記憶體單元科技、或類似者、或以上合適的結合。在本發明的一些實施例中，摻雜物在沈積中被活化，且不需分開的退火步驟。
參見圖式，圖1繪示了一根據一個或者更多在此揭露的例子的記憶體單元100的方塊圖。記憶體單元可為阻抗切換記憶體單元，在至少一例子。然而，記憶體單元100佈線為這些例子，且可為另一合適的記憶體單元科技在其他例子(例如，兩終端記憶體科技、三終端半導體電晶體、或其他合適的記憶體單元)。
記憶體單元100可包括基材102。基材102可作為記憶體單元100的底層，以及一個或更多的其他記憶體單元在記憶體陣列中，舉例而言(例如，見圖9，以下)。因此，基材102不需要排除於記憶體單元100在一些揭露的例子。 此外，基材102可為矽晶圓、合適的矽衍生物(例如矽鍺)或其他合適供半導體晶片的基材(例如記憶體、處理器，等)。在多個揭露的例子，基材102可為基材被用於，或者相容於，CMOS半導體工序，包含光罩工序、蝕刻工序、圖案化工序，或類似者，或以上的組合。據此，在一些實施例中，基材102可具有任意合適數目的CMOS相容裝置形成其中，包含記憶體單元100的邏輯、驅動、或類似者。
記憶體單元100亦可包括摻雜矽基傳導體104。摻雜矽基傳導體104可形成自矽或合適的矽衍生物(例如，矽鍺、矽碳化物、或其他可被摻雜供控制電阻率的合適的矽層)。此外，摻雜矽基傳導體104可在相對低的溫度被以傳導離子摻雜。在一些例子，摻雜工序可包含在攝氏450度以下進行的PECVD工序或LPCVD工序。因為低溫摻雜工序，記憶體單元100可以相容於許多現存CMOS製程技術。此外，具有相對低熔點溫度或軟化溫度的金屬(雖然未示於圖1)可被用於記憶體單元100。例如，一鋁導線可被置放於基材102及摻雜的矽基傳導體104在本揭示內容的一個或更多例子。因為低溫PECVD或LPCVD工序，摻雜矽基傳導體104可被離子摻雜而無視鋁導線的低熔點溫度。在一些例子，PECVD摻雜工序可在攝氏350度或以下被實行。在其他例子，PECVD摻雜工序可在攝氏300度或以下被實行。在至少一額外例子，PECVD摻雜工序可在約攝氏250度及約攝氏290度間被實行。在多個實施例，沈積態內的摻雜物摻雜於矽基傳導體104被活化在沈積，據此沒有分離、奉獻、高溫退火工序被需要。據此，摻雜矽基傳導體104具有一些程度的傳導性(一些程 度的電阻率)在被沈積後。例如，摻雜矽基傳導體104可具有目標傳導值(目標電阻率值)在被沈積後。
摻雜矽基傳導體104可被以一選定電阻率值提供。例如，摻雜矽基傳導體104的矽基材料可被施加合適濃度的傳導離子以造成摻雜矽基傳導體104具有選定的電阻率值。在一些例子，摻雜物可為n型摻雜物，然而在其他例子，摻雜物可為p型摻雜物。在至少一揭露的例子，摻雜物可為硼離子，雖然本揭示內容不如此被限制。例如，在多個其他例子，摻雜物可為銦、鎵、磷、砷、或銻、或p型或n型摻雜物的合適組合。
在多個實施例中，記憶體單元100可選擇地包括一個或更多的電流控制層。例如，一矽基記憶體單元層2106可為一矽基膜沈積在摻雜矽基傳導體104。在一些例子，沈積可被達成而沒有插入層或在摻雜矽基傳導物104及矽基記憶體單元層2106之間的材料(例如，作為連續沈積工序的部份，其中在沈積期間條件有改變)。此外，一個或更多的電流控制層106可被摻雜至個別目標電阻率值以促進記憶體單元100的電流控制。
記憶體單元100可進一步包括阻抗切換元件110形成自一個或更多的記憶體單元層，其中至少一個相鄰於矽基記憶體單元層2106(或，例如，相鄰於摻雜矽基傳導體104在一實施例中其記憶體單元100未包括電流控制層106)。此外，一個或更多的記憶體層的子集合可為以類似於摻雜矽基傳導體104的PECVD工序形成的矽基膜。隨後的記憶體單元層，在一頂部記憶體單元層1108上，可以成功疊加於電流 控制層(例如矽基記憶體單元層2106)上或上方，如所述。記憶體單元層108的至少一子集合可被成形以生成一阻抗切換元件110，在本揭示內容的一個或更多例子中。阻抗切換元件110可具有預先決定的阻抗切換記憶體單元性質(例如，一開啟狀態阻抗、或在多個位元疊層的多個開啟狀態阻抗的一組、一關閉狀態阻抗、一活化電壓、或在多個位元疊層的活化電壓的一組、一去活化電壓、及其他)。
記憶體單元層108，電流控制層(例如，矽基記憶體層2106)或摻雜矽基傳導體104，或其合適的組合，可以被沈積及摻雜藉由低溫PECVD或LPCVD工序或在低於攝氏450度，如上所述。藉由選擇個別離子或離子濃度供摻雜一個或更多的這些層，每一個別的層可以被給予個別電阻率值。這些電阻率值可以被利用，例如，給提供傳導性質、電流控制性質、或類似性質。
在多個實施例中，切換阻抗元件110、矽基記憶體單元層2106，和摻雜矽基傳導體104可被形成為連續沈積工序，而無介入介面層。此實施例可以減少製備記憶體單元100的複雜度及花費。此外，連續沈積及相對低溫PECVD或LPCVD沈積工序可使記憶體單元100相容於CMOS類型製備設備。此將有助於緩和重大的前序花費其在他種狀況下會牽涉到重新整備或重新設計製程設備以製造記憶體單元100。
此申請的發明人相信低溫及連續沈積工序的實施例可以提供明顯實際優點對於其他較少相容於CMOS類型製備工序或設備的兩終端記憶體設計。這些其他兩終端記憶體設計，因此，可能涉及額外的機械晶粒及工具，晶粒及工 具的設計、及相關的製造花費。此外，發明人相信多個介面層可能被需要以電氣內部連接這些其他兩終端記憶體設計的多個層，因為溫度限制或使用非矽基層或基材。每一個這些限制可增加額外的前序、花費、及製備複雜度對於其他兩終端記憶體設計。
如述，記憶體單元100可包括傳導體112(例如一頂部電極)被形成相鄰於頂部記憶體單元層108。在一些例子，傳導體112可以是矽基傳導體被摻雜到預定的電阻率值。在這些例子，傳導體112可被形成為連續沈積的一部份連同切換阻抗元件110。然而，記憶體單元100不限於此例子。
在多個實施例中，因為記憶體單元100的沈積和摻雜矽基層的相對低的溫度工序，傳導體112可為金屬，甚至為具有相對低軟化或熔化溫度點的金屬例如鋁、銅、及其他。在一些實施例中，當傳導體112包含金屬，金屬的疊層可以被使用。例如，擴散或阻隔金屬亦可被用於接觸頂部記憶體單元層108，例如鈦、養化鈦、鎢、氮氧化鈦、或類似者。此外，壓蓋材料可以為傳導體112的頂部層，例如鈦、養化鈦、鎢、氮氧化鈦、或類似者。如上所述，一個或更多的傳導導線可選擇性的內部連接一個或更多的記憶體單元100的層，且這些傳導導線可為矽基沈積原位摻雜到一特定電阻率值(例如，相似於摻雜矽基傳導體104或記憶體單元層106、108)，或可為金屬或其他合適的電氣傳導體。
圖2繪示了一根據一個或更多的本揭示內容的實施例的簡單記憶體單元200的方塊圖。在一些實施例，記憶體單元200的至少一子集合可被摻雜以p型離子。合適的摻 雜物濃度的範圍可以變異自p+濃度到p-濃度在多種實施例中。在至少一實施例中，沈積物濃度可以介於約1E19及約1E21離子每一立方公分，雖然本揭示內容不以此為限。如本發明說明書所示，本領域技術人員將認知到及他合適的摻雜物濃度可以被使用，且這些被認為在本揭示內容的範疇。在以下敘述的多個例子中，記憶體單元200可以為阻抗切換記憶體裝置，在其他兩終端記憶體單元裝置中。
記憶體單元200可包括CMOS相容基材202。CMOS相容基材可為矽晶圓，或其他合適的基材材料(例如，矽鍺)。如前述實施例所討論，基材202可具有一個或更多的CMOS裝置形成在其中或其上。層疊於上的CMOS相容基材202是矽基傳導體204。矽基傳導體204可作為底部電極供記憶體單元200在此揭示內容的一些例子中。在其他例子，矽基傳導體204可作為傳導導線提供傳導途徑來自CMOS相容基材202及記憶體單元200的其他元件。作為兩者之一用途，矽基傳導體204可以為矽基沈積膜在一個或更多的例子，如前所述。在擇一的或額外的例子，矽基膜可被置放到金屬導線(例如，鋁、銅或其他合適的傳導金屬)之上相關於記憶體單元200或此記憶體單元的陣列，雖然本揭示內容不限於這些例子，且矽基傳導體204可被施用而無金屬接線。
在至少一揭示例子中，矽基傳導體204可為矽膜沈積其被原位摻雜以具有目標電阻率值，R1。如前所述，摻雜物在沈積上被活化，據此無分離，高溫去火工序是需要的。沈積物可為合適的p型沈積物(例如，硼原子，或類似者)如圖2註記。P型沈積物的密度可以被預先決定以匹配電阻率 值R1且可被注入矽基膜利用低溫PECVD或LPCVD摻雜工序。此工序的溫度可少於攝氏450度(例如，約450度、約400度、約350度、約300度、約290度、介於約290度及約250度)，使得利用供記憶體單元200的CMOS類型製造技術可行。
如圖2所示，一多層的層疊而後被沈積在矽基傳導體204上。此層疊可包含一個或更多層，雖然兩層被畫於記體體單元200。這些層包含矽基p型層206。矽基p型層206被以p型摻雜材料摻雜以具有選定的電阻率值。在至少一例子中，矽基p型層206的電阻率值可相等或實質相等於R1。如此，矽基p型層206的電阻率值可以匹配或實質匹配於矽基傳導體204的導電率值。在一些揭露的實施例中，R1可具有值的範圍介於約10mOhm-cm及約10Ohm-cm。
據此，一第二矽基p型層208可以被形成在矽基p型層206上。此第二矽基p型層208亦可被摻雜以個別電阻率值。在至少一揭露例子中，第二矽基p型層208的電阻率值可相等於R2，其中R2>R1。在一個或更多的擇一或額外的實施例中，R2可具有值的範圍介於約2mOhm-cm及約100Ohm-cm。
在多個實施例中，矽基p型層206或第二矽基p型層208的一個或兩者可以被原位摻雜利用相對低溫PECVD或LPCVD工序如此處所述，在可相比的溫度(例如，約450度、約400度、約350度、約300度、約290度、介於約290度及約250度，及其他)。例如，矽基傳導體204、矽基p型層206或第二矽基p型層208可以作為具有階層的摻雜物分 佈的複數矽基膜的個體。據此，矽基p型層206或第二矽基p型層208的一個或兩者可為矽膜沈積、矽鍺膜沈積、矽碳化物膜沈積、或類似者、或這些的合適的組合。再次，摻雜物典型地被活化在沈積上且分離、高溫回火工序不被需要。
如上所述，記憶體單元200可提供明顯的優點對於現存的記憶體單元，獨自或在大陣列中。例如，因為相對低的溫度的沈積工序，一個或更多金屬導線、電極、接觸、等等，可以選擇地被施用於記憶體單元200(雖然未被描繪)而不用必然衝擊金屬。在一些例子，然而，矽基傳導體204可被利用在代替一些或全部的這些金屬。矽基傳導體204層提供明顯的優點，特別當鄰近於其他記憶體單元的矽基層。例如，記憶體單元200的傳導切換元件可包括非晶矽層，或其他阻抗材料，在為了阻抗切換特色形成的傳導膜。記憶體單元200的電流控制層(例如矽基p型層2206或矽基p型層1208)可以被形成相鄰於非晶矽層(或其他合適的絲狀體含有層)藉由連續沈積工序，而沒有插入層(例如，見圖4-3，如下)。此可造成相關於製造記憶體單元200的複雜度顯著的減少。此外，如上所述，記憶體單元200的其他層可以被形成作為連續沈積工序，造成簡單製造工序不僅為了記憶體單元200，亦為了此記憶體單元的陣列(例如，見圖9，如下)或者複數陣列層疊在三維記憶體結構(未示)。在後的三維記憶體結構，例如，低溫PECVD或LPCVD沈積增進了CMOS相容的複數層疊結疤，不包括導線層的層阻抗在於或接近複數層的底部，當更多層被沈積及摻雜在頂部。
圖3繪示了根據本揭示內容的另一實施例的簡單 記憶體單元300的方塊圖。一些或全部的記憶體單元300的層可被摻雜以n型離子在這些實施例中。一範圍的合適的摻雜物濃度可變異自一n+濃度到一n-濃度在多個實施例中。在至少一實施例中，沈積物濃度可以介於約1E19及約1E21離子每一立方公分，雖然本揭示內容不以此為限。如本發明說明書所示，本領域技術人員將認知到及他合適的摻雜物濃度可以被使用，且這些被認為在本揭示內容的範疇。相似於圖2的記憶體單元200，如上，記憶體單元300可為阻抗切換記憶體裝置，雖然記憶體單元300亦可為另一兩終端記憶體單元裝置在多個其他例子。
記憶體單元300可包括CMOS相容基材302，其可為矽晶圓、或其他相容基材材料(例如，矽鍺)，具有一個或更多的CMOS裝置形成於其中或其上，如上所述。層疊上CMOS相容基材302是矽基傳導體304。矽基傳導體304可作為底部電極工記憶體單元300在一些例子，或者作為傳導導線供記憶體單元300。矽基傳導體304可為矽基膜上到金屬導線(例如，鋁、銅或其他合適的傳導金屬)關連於記憶體單元300或者此記憶體單元的陣列，或可被直接沈積到上到CMOS相容基材302。
在至少一揭示的例子，矽基傳導體304可為矽膜其被原位沈積以具有目標電阻率值，R1(注意矽基傳導體304的R1可能或可能不具有相似性對於圖2的矽基傳導體204，如上)。摻雜物可為合適的n型摻雜物(例如，具有過量的電子，或負電荷)。n型摻雜物的密度可被預選擇以匹配電阻率值R1且可被注入矽基膜使用低溫PECVD或LPCVD摻雜工 序。此工序的溫度可少於攝氏450度(例如，約450度、約400度、約350度、約300度、約290度、介於約290度及約250度)，使得利用供記憶體單元300的CMOS類型製造技術可行。
一層疊的層被沈積在矽基傳導體304之上。此層疊可包含一個或更多的層，雖然兩層被描繪在記憶體單元300。這些層包含矽基n型層306及第二矽基n型層308。矽基n型層306被沈積以n型摻雜物材料以具有選定的電阻率值。在至少一方面，矽基n型層306的電阻率值可以相同於或實質相同於R1。因此，矽基p型層306的電阻率值可以匹配於矽基傳導體304的電阻率值。
在不同實施例中，第二矽基n型層308可被形成在矽基p型層306上且可被摻雜以個別電阻率值。在至少一揭露的例子中，矽基n型層308的電阻率值可相等於R2，其中R2>R1(雖然相似於R1，可能有或可能沒有任何關係在合適值供圖2的n矽基型層308的R2及p矽基型層208的R2之間)。在一個或更多的擇一或額外的實施例中，R1可具有值的範圍介於約10mOhm-cm及約10Ohm-cm，且R2可具有值的範圍介於約2mOhm-cm及約100Ohm-cm。表1，如下，提供多個電阻率值在單位mOhm-cm給矽基n型層308、矽基p型層306及矽基傳導體304在圖3，及矽基p型層208、矽基p型層206及矽基傳導體204在圖2。
應該體認到矽基p型層206或第二矽基p型層208的一個或兩者可以被原位摻雜利用相對低溫PECVD或LPCVD工序如上所述相對於矽基傳導體304。此外，矽基傳導體304、矽基n型層306或第二矽基n型層308可以作為具有階層的摻雜物分佈的複數矽基膜的個體，或陡升的摻雜物分佈，沈積背對背有或沒有介入介面層。據此，一個或兩者矽基n型層306或第二矽基n型層308可為矽膜沈積、矽鍺膜沈積、係碳化物膜沈積、或類似者、或以上合適的組合。此外，應該體認到記憶體單於可被成形以具有額外的層在層的層疊中(例如，矽基層、無矽基層、傳導體例如頂部電極、及其他)，在那些描述外。在多個實施例中，如上所述，摻雜物被活化在沈積上，據此，一個分離的，高溫回火步驟是不需要的。
圖4-6繪示了根據本揭示內容一個或更多例子的示例沈積工序的方塊圖。沈積工序被描述在多個階段，由400A到400I，且可被使由此處所述的任何裝置用。應該體認到， 這些階段被非排他的，且更多或更少的階段可以被施用以表現相似的沈積工序在本揭示內容的範疇內。此外，應該體認到這些步驟並非一定要以如下順序呈現。相對的，其他順序可以被呈現，且此其他順序可由本領域技術人員藉由此提供的內容得知亦被考慮在本揭示內容的範疇內。
參圖4，其示出三個步驟，包含步驟400A、400B及400C。在400A，基材402被提供。基材402可以是CMOS相容基材，例如矽基材或矽衍生物(例如，矽鍺、矽碳化物、等等)。在400B，矽基膜404被沈積在基材402頂部。矽基膜404可被摻雜使用PECVD或LPCVD工序在或低於攝氏450度以具有目標電阻率合適供記憶體單元的底部電極(例如，阻抗切換記憶體單元)。矽基膜404可被沈積在一個或更多的金屬的頂部上，其可為導線或電極在一些例子中。在其他例子，矽基膜404可被直接沈積在基材402頂部。在400C，光罩406被形成在矽基膜404上。
現參考圖5，在400D光罩及矽基膜404被暴露部份被蝕刻以提供一蝕刻矽基膜408。在400E，一填充材料410被圖案化在蝕刻矽基膜408上及基材402的一被暴露區域。在400F，在蝕刻矽基膜408上的一部份的填充材料410被移除，暴露蝕刻矽基膜408的一上表面。
現參考圖6，在400G一個矽基層的層疊被沈積在蝕刻矽基膜408的頂部，及填充材料410。矽基層的層疊可包含第一記憶體單元層以及第二記憶體單元層416在本揭示內容的一個或更多例子。然而，應當體認到更多或更少的記憶體單元層可被沈積以形成矽基層的層疊在其他例子。此 外，記憶體單元層的層疊可被分別摻雜到具有個別電阻率值。在至少一例子，第一記憶體單元層414可被摻雜到電阻率值R1，其可相同或實質相同於蝕刻矽基膜408的電阻率值R1。根據此例，第二記憶體單元層416可被摻雜到第二電阻率值R2。此外，第二電阻率值R2可小於第一電阻率值R1。
在400H，光罩406可被形成在矽基層的疊層上，如示。在400I，光罩及第一記憶體單元層414及第二記憶體單元層416暴露部份可被蝕刻去除。蝕刻後，矽基層的層疊包括蝕刻第一記憶體單元層418、蝕刻第二記憶體單元層416，及類似者。如此，在至少一例子中，蝕刻第一記憶體單元層418及蝕刻第二記憶體單元層420可被沈積、摻雜及蝕刻利用一連續沈積工序而無介入介面層。雖然沒有特別示於400I，一阻抗切換材料，以及一頂部電極可被形成在矽基層418、420的蝕刻層疊上，如圖1所示。
之前提及的圖式已被敘述相對於記憶體單元的數個元件間的交互作用，或記憶體結構包括此記憶體單元。應該體認到在本揭示內容的一些合適的交替的例子，這些圖可包含在那裡被特定的那些元件及結構，一些特定的元件/結構，或額外的元件/結構。子元件亦可被用作電氣連接到其他子元件而不是包含在母結構中。此外，注意到一個或更多的揭示的工序可以被結合成一單一工序提供集合的機能。例如，沈積工序可包括填充或蝕刻工序，或反之亦然，去增進記憶體單元層的沈積、填充或蝕刻藉由一集合工序的方式。揭示的結構的元件亦可交互作用於一個或更多的在此未被特別描述但本領域技術人員可知的其他元件。
如上述示例圖，工序方法其可被施用根據揭示的標的較佳將藉由參考圖7及8的流程圖被體認。然而為了簡化以方便解釋的目的，圖7及8的方法被顯示及描述以一系列的方塊，要知道及體認到申請專利的標的不被限於方塊，一些方塊可能發生在不同方塊或與其他繪示或描述於此的方塊共存。此外，不是全部的繪示的方塊可能被需要來施行此處所描述的方法。此外，應當進一步體認到本說明書全體所揭示的方法可被體現在一製造的物品以促進傳送及移轉此方法論到一電子裝置。用於製造的物品，如所用，意圖在包含一電腦程式可操作由任意適合的電腦可讀裝置、與載體可接合的裝置、儲存媒體、或類似者、或以上的合適的組合。
圖7繪示了供根據本揭示內容額外實施例所製造記憶體單元的示例方法700的流程圖。在702，方法700可包括形成一電極層包含矽或矽衍生物相鄰於一基材。基材可為CMOS相容材料或裝置，例如矽晶圓，或類似者。如討論的，基材可包含一個或更多的CMOS元件形成在其中/其上。此外，電極層可為矽、矽鍺、矽碳化物、或其他合適的矽的形式其可被摻雜到一選定的傳導率值藉由合適的摻雜物及摻雜工序。
在704，方法700可包括原位摻雜電極層在溫度低於或等於攝氏450度。摻雜可包括例如PECVD或LPCVD工序。在一些例子，溫度可以在約450度及約400度之間。在其他例子，溫度可以在約400到和約350度間。在另一些例子，溫度可以在約350度和約300度間。在另外的一些例子，溫度可為約290度。在其他例子的至少其中之一，溫度 可以在約300度及約250度間。此外，摻雜可以利用n型或p型摻雜物。摻雜可以沈積一合適的密度的帶電荷粒子以賦予電極層選定的傳導率。在至少一例子中，選定的傳導率可具有一值能相比於金屬的，例如鋁、銅、等等，雖然本揭示內容未被限制到這些例子，且選定的傳導率可具有其他值代替。
在706，方法700可包括形成第一矽層相鄰於電極層。應該被體認到方法700可包括形成額外的矽層，進一步到第一矽層在一些例子中。例如，個別的矽層可以被形成供複數層級的記憶體單元的電流控制層。一個或更多的額外的層可以被形成自一個或更多的矽基材料(例如係、矽鍺、矽碳化物、等等)，或可被個別形成為一個或更多的非矽基材料(例如，金屬、或其他合適的記憶體單元材料)。
在708，方法700可包括原位摻雜第一矽層在溫度低於攝氏450度。在至少一例子中，摻雜可被以PECVD或LPCVD工序體現。此外，在擇一或額外的例子，摻雜第一矽層可包括摻雜第一矽層到傳導率值其相等或實質相等於電極層的傳導率值。方法700可進一步包括形成第二矽層相鄰於第一矽層，且原位摻雜第二矽層如此第二矽層具有實質不同的傳導率值相對於第一電極層及第一矽層。在一個或更多的例子，形成電極層及第一矽層可為連續沈積不存在介入介面層。在一些實施例中，方法700可進一步包括形成阻抗切換媒體在矽層上及頂部電極在阻抗切換媒體上。
圖8示出根據一個或更多進一步揭示的實施例的示例方法800的流程圖。在802，方法800可包括形成矽基底部電極相鄰於CMOS相容基材材料。在804，方法800可包 括原位摻雜矽基底部電極到第一電阻值利用PECVD或LPVCD工序。在806，方法800可包括形成矽基第一記憶體單元層相鄰於矽基層。在808，方法800可包括原位摻雜第一記憶體單元層到第一電阻率藉由PECVD或LPCVD工序。在810，方法800包括形成矽基第二記憶體單元層相鄰於第一記憶體單元層。在812，方法800可包括原位摻雜第二記憶體單元層到第二電阻率相異於第一電阻率。在814，方法800可選擇地包括形成一個或更多的記憶體單元層。在816，方法800可選擇性包括摻雜額外記憶體單元層到各自的電阻率值。在818，方法800可包括形成阻抗切換媒體及記憶體單元的頂部電極。
在多個揭示的例子中，形成及摻雜矽基底部電極、形成及摻雜第一記憶體單元層、形成及摻雜第二記憶體單元層、及選擇性形成及摻雜一個或更多的額外記憶體單元層可以被體現以PECVD或LPCVD工序在少於約攝氏450度，如此所述。此外，前述的層的至少一子集合可被完成而沒有介入介面層，導致至少一部份的連續沈積工序供創造兩終端記憶體單元裝置。
圖9示出根據本揭示內容的一個或更多的例子的示例十字記憶體陣列的方塊圖。十字記憶體陣列900可包括一組兩終端記憶體單元902。在多個實施例，兩終端記憶體單元908可包括一個或更多的記憶體單元如前圖1-3所述，或者製備根據如前圖4-8所述一個或更多的製造工序。在至少一例子中，兩終端記憶體單元908可包括阻抗切換記憶體單元原位沈積在低於攝氏450度的溫度，具有一組的層其分別被摻 雜到預選定的電阻率值，且至少一部份形成以連續沈積工序其兩個或更多的層的組被形成無介入介面層在兩個或更多的層的組間，以至少與一個CMOS類型沈積技術相容的方式。
如述，十字記憶體陣列900可包括基材902位在十字記憶體陣列900的其他元件之下。基材902可以是，例如，矽晶圓或其他合適的基材相容於至少一些CMOS相關半導體製造技術。以上基材902被沈積以一組字元線904。字元線904被形成為電氣傳導體以增進電壓或電流施加到兩終端記憶體單元908的子集合。在本揭示內容的至少一例子中，字元線904可為矽基膜原位沈積且摻雜到合適的電阻率值。沈積或摻雜可被實行在合適的溫度相等或低於攝氏450度，藉由PECVDF或LPCVD工序。
在上且相交於字元線904的是位元線906。在本揭示內容的至少一例中，位元線906可為矽基膜原位沈積及摻雜到合適的電阻率值經由PECVD或LPCVD工序。在其他例子中，位元線906可為其他傳導材料，例如金屬即為一例。設置在個別字元線904及位元線906交叉處的是個別的兩終端記憶體單元908。兩終端記憶體單元908可被形成為連續沈積，在一個或更多的揭示的例子，根據至少一個的在此描述的工序或本領域技術人員根據本揭示內容可以知悉的相關工序。
應當體認到十字記憶體陣列900可以提供數個好處相對於其他記憶體單元陣列。例如，十字記憶體陣列900可包括兩終端記憶體，例如阻抗切換記憶體，具有十字記憶體陣列900的每單位面積高密度，以及快速讀、寫或消除時 間。此外，十字記憶體陣列900可以被製造至少利用部份的CMOS相關製造技術，減輕或避免實質的前序費用在調整CMOS相關製備技術相較於對兩終端記憶體提出的其他技術，但是需要高操作溫度(例如攝氏750度的摻雜溫度)，或者數個介面層。因為十字記憶體陣列900可被製造至少利用連續沈積其可避免至少一些介面層，十字記憶體陣列900的製造可較簡單，減少錯誤。據此，本申請的發明人相信此處所述的記憶體以及利用十字記憶體陣列900可構成顯著的較低花費相較於其他提出的技術。
為了提供脈絡供本揭示標的的多個例子，圖10，以及以下討論，意在提供一簡要、一般描述之於一合適的環境在揭示的標的物可以被施行或進行的多個實施例。雖然標的物被描述於上以半導體結構的一般內容且工序方法供製備此結構，本領域技術人員可認知到本揭示內容亦可被施行在與其他結構或工序方法結合。此外，本領域技術人員可以體認到揭示的工序可被施行於處理系統或電腦的處理器內，單獨或配合主機電腦，其中可以包括單處理器或多處理器的電腦系統、微型計算裝置，電腦主機，以及個人電腦、手持計算裝置(如PDA、智慧手機、觀看)、基於微處理器的或可程式設計的消費者或工業電子產品、和等。插圖的方面也可實行在哪裡通過一個通訊網路連結的遠端處理設備所執行任務的分散式運算環境。然而，有些人，如果可以在獨立電子設備上，例如記憶卡)，練習並不是所有方面聲稱創新Flash記憶體模組、可移動記憶體或類似。在分散式運算環境中，程式的模組可以均位於本地及遠端記憶體儲存模 組或裝置兩者。
圖10示出了根據本揭示內容供記憶體單元陣列1002用的示例操作及控制環境1000的方塊圖。在本揭示內容的至少一例中，記憶體單元陣列1002可包括多種的記憶體單元科技。具體而言，記憶體單元陣列1002可包括兩終端記憶體例如阻抗切換記憶體單元，描述於此。
列控制器1006可被形成相鄰於記憶體單元陣列1002。此外，列控制器1006可為電氣耦接於記憶體單元陣列1002的位元線。列控制器1006可控制個別的位元線、實施合適的程式、消除或讀取電壓到選定的位元線。
此外，操作及控制環境1000可包括行控制器1004，行控制器1004可被形成相鄰於列控制器1006，且電氣耦接於記憶體單元陣列1002的字元線。行控制器1004可用適合的選擇電壓來選擇記憶體單元的特定的行。此外，行控制器1004可增進程式、消除或讀取操作藉由施加合適的電壓在選定的字元線。
時鐘源1008可提供個別的時鐘附加於增進計時供行控制器1004及列控制器1006的讀取、寫入及編程操作。時鐘源1008可進一步增進字元線及位元線的選擇回應於外部或內部指令接收自操作及控制環境1000。一輸入/輸出緩衝1012可被連接到一外部主機設備，例如電腦或其他處理裝置(未示出)藉道I/O緩衝或其他I/O通訊介面。輸入/輸出緩衝1012可被形成作為接收寫入資料、接收消除指示、輸出讀出資料、及接受位址資料及指令資料，及作為位址資料供個別指示。位址資料可被轉移到行控制器1004及列控制器1006 藉由位置註冊器1010。此外，輸入資料被傳送到記憶體單元陣列1002經由訊號輸入線，且輸出資料被接收自記憶體單元陣列1002經由訊號輸出線。輸入資料可被接收自主機設備，且輸出資料可被傳送到主機設備經由I/O緩衝。
指令接收自主機設備可被提供到指令介面1014。指令介面1014可被形成以接收外部控制訊號由主機設備，且決定資料輸入到輸入/輸出緩衝1012的是寫入資料、指令、或位址。輸入指令可被轉移到狀態機器1016。
狀態機器1016可被形成以管理編程及重新編程記憶體單元陣列1002。狀態機器1016接收來自於主機設備經由輸入/輸出介面1012及指令介面1014的指令，並管理讀取、寫入、消除、資料輸入、資料輸出、及類似的有關於記憶體單元陣列1002的功能。在一些例子中，狀態機器1016可寄送及接收應答及負應答對應於成功收入或執行多種指令。
為了實行讀取、寫入、消除、輸入、輸出等功能，狀態機器1016可控制時鐘源1008。時鐘源1008的控制可造成輸出脈衝成形以增進行控制器1004及列控制器1006實行特定功能。輸出脈衝可被轉移到選定的位元線藉由列控制器1006，例如，或字元線藉由行控制器1004，例如。
本揭示內容示出的例子亦可施行在分散型計算環境其特定工作被表現藉由遠端處理裝置其經由通訊網路被連接。在一分散計算環境，編程模組或儲存的資訊指示、或類似者可位在近端或遠端記憶體儲存裝置。
此外，需認知到此處所述的多種元件可包含電氣電路其可包含合適值的元件及電路單元為了實行本發明的實 施例。此外，可體認到多個元件中的許多可被實行在一個或更多的積體電路晶片。例如，在一實施例，一組元件可被實行在一單一積體電路晶片。在其他實施例，一個或更多的個別元件被製造或實行在分開的積體電路晶片上。
如此處所利用，術語”元件”、”系統”、”結構”及類似者意在指電腦或電氣相關物件，或為硬體、硬體與軟體的組合、軟體(例如，在執行)，或韌體。例如，元件可以是一個或多個電晶體，一個記憶體單元，電晶體或記憶細胞的排列、閘陣列、可編程邏輯陣列、專用積體電路、控制器、處理器，在處理器、物件、可執行檔、程式或應用程式訪問或一台電腦，與半導體儲存體介面上正在運行的進程或類似者，或合適的組合。該元件可以包含可刪除式編程(例如，至少一部分存儲在可讀寫記憶體中的過程說明)或硬編程(例如，處理指示燒入非可讀寫記憶體在製造中)。
藉由舉例說明，一個進程執行從記憶體和處理器可以是元件。作為另一個例子，一種結構可以包括安排的電子硬體(例如，並聯或串聯的電晶體)、處理指示和一個處理器，其中以適合於電子硬體的設置的方式實施的處理指示。此外，一種體系結構可以包括單個元件(如電晶體、閘陣列...)或元件(例如，一個串聯或併聯排列的電晶體，用程式電路、電源引線、電氣接地連接門陣列輸入信號線和輸出信號線，等等)的安排。一個系統可以包括一個或多個元件，以及一個或多個結構。一個示例系統可以包括交換塊結構組成交叉的輸入/輸出線和通柵電晶體，以及功率源、信號發生器、通信匯流條、控制器、輸入輸出介面、位址介面， 等等。需被體認到一些重疊在定義中的預期的和體系結構或系統可以獨立的元件或另一種體系、系統的一個元件等。
除了上述，披露的標的可以實施為方法、儀器、或製造及其使用典型的製造、編程或者工程技術生產的硬體、固件、軟體、或任何合適的組合來控制電子設備。術語"設備"和"製造條"在此使用者意在涵蓋電子設備、半導體設備、一台電腦或電腦程式可以從任何電腦可讀設備、載體或媒體。電腦可讀介質可以包括硬體或軟體介質。此外，媒體可以包括非臨時性的媒體，或傳輸媒體。在一個例子中，非臨時性媒體可以包括電腦可讀硬體媒體。電腦可讀硬體媒體的具體例子可以包括但不是限於磁存放裝置(如硬碟、軟碟、磁條...)、光學磁片(如光碟(CD)、數位多用途光碟(DVD)......)、智慧卡和快閃記憶體設備如卡、棒、鍵裝置......)。電腦可讀的傳輸媒體可以包括載體波或類似者。當然，本領域技術人員將會認識到許多修改可以作出這種配置而不脫離揭示標的物的範圍或精神。
以上所述包括本發明的例子。當然，不可能描述元件或方法的每個可以想像的組合為了描述本創新，但在本領域中具有通常知識者可以識別到本創新中許多進一步排列和組合的可能。據此，揭示的標的意在包含所有改動、修改及屬於精神和資訊披露的範圍之內的變化。此外，程度上術語"包含"、"包含"、"有"、或"有"和其變異在說明書或申請專利範圍，這類詞意在以包容性的方式類似于詞"包括"作為"包括"時是被解釋作為一個過渡詞在申請專利範圍中。
此外，"示意的"一詞在此意味著作為例子、實例 或示意。任何例子或設計以"示意的"描述於此並不一定要被解釋為首選或在其它方面或設計有利。相反，"示意的"一詞的使用被為了目前概念以具體的方式。在此申請中，使用術語"或"意指包容性的"或"而非排他性的"或"。那就是，除非特別說明，或明確從上下文，"X施用了A或B"被指在意味著任何自然的包容性排列。那就是，如果X施用A；X施用B；或X施用A和B兩者，然後"X施用了A或B"滿足任何上述實例。此外，文章"a"和""在本說明書和申請專利範圍中的使用應一般解釋，意思是"一個或更多的"除非另有指定或清楚從上下文導向到單數的形式。
此外，詳細說明的某些部分被表現以演算法或電子記憶體內的資料位元處理操作。這些處理說明或陳述是被熟此技藝者有效率地傳達他們工作的材料給其他熟此技藝者的機制。一個處理在此，一般，被設想為是一個自我一致序列行為導致期望的結果。行為是那些要求的物理量的物理操作。通常情況下，雖然不一定，這些量採取的形式的電器設備及磁信號能夠被存儲、轉移、聯合、相比，或以其他方式操縱。
其它已被證明方便，主要的常見的用法，指這些訊號作為位元、值、元素、符號、字元、術語、數字、或類似的理由。它應該銘記，然而，所有這些和類似的條件要適當的物理量與關聯，只是為了方便應用於這些數量的標籤。除非特別聲明，否則為或從以上討論可以明顯看出，應體認到在整個揭示的標的物、討論利用術語例如計算、複製、模仿、決定，或傳輸，和類似者，指的是行動和流程的處理系 統，及/或類似消費者或工業電子設備或機器，那操縱或轉換資料或信號表示為內部電路(電氣或電子)物理量寄存器或記憶的電子設備，到其他資料或信號同樣表示為機器或電腦系統記憶或寄存器或其他此類資訊存儲、傳輸和/或顯示裝置內的物理量。
多個功能被實現藉由以上所述的元件、結構、電路、工序和類似者，術語(包括對"手段"的引用)用來描述這類元件意在對應，除非另有說明，到任何元件實現所述元件的指定的功能(例如，功能相當)，即使沒有結構上相當於披露的結構，其實現功能在實施例的此處說明示例。此外，雖然一特定特徵可能被僅一個或數個實行所揭示，此特徵可能被結合以及他實施的一個或更多的其他特徵作可能被需求及有益於任意給予或特定應用。此外亦要認識到實施例包含一個系統以及電腦可讀媒體電腦可執行指定供實現多種程序的行為及/或事件。
102‧‧‧基材
104‧‧‧摻雜的矽基傳導體
106‧‧‧矽基記憶體單元2
108‧‧‧記憶體單元層1
110‧‧‧阻抗切換元件
112‧‧‧傳導體

Claims (20)

  1. 一種記憶體單元，包含：一矽層疊包括多個矽基層被形成以具有一第一電氣狀態以回應一施加到該記憶體單元的第一電氣訊號以及一第二電氣狀態以回應一施加到該記憶體單元的第二電氣訊號，其中該第二電氣訊號具有一不同量值或極性相較於該第一電氣訊號；以及一導線層組成自矽或矽衍生物被形成以增進施加到該記憶體單元的該第一電氣訊號或該第二電器訊號，其中該導線層在少於攝氏400度的溫度被形成相鄰於該矽層疊。
  2. 如請求項1所述的記憶體單元，其中該矽層疊或該導線層是相鄰於一互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)基材。
  3. 如請求項1所述的記憶體單元，其中該導線層的矽或矽衍生物被以n型或p型摻雜物摻雜以具有一目標傳導率值。
  4. 如請求項3所述的記憶體單元，其中該目標傳導率值是相等或大於該矽層疊的一傳導率值在至少該第一電氣狀態或該第二電氣狀態。
  5. 如請求項3所述的記憶體單元，其中摻雜物選自以下至少其一：硼、銦、鎵、磷、砷或銻。
  6. 如請求項3所述的記憶體單元，其中該導線層被原位摻雜當相鄰於一互補金屬氧化物半導體基材或該矽層疊。
  7. 如請求項1所述的記憶體單元，其中該導線層被形成經由一電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)工序。
  8. 如請求項7所述的記憶體單元，其中該導線層被形成經由該電漿增強化學氣相沈積工序在少於攝氏350度的溫度。
  9. 如請求項7所述的記憶體單元，其中該導線層被形成經由該電漿增強化學氣相沈積工序在少於攝氏290度的溫度。
  10. 如請求項1所述的記憶體單元，其中該記憶體單元是安排為一十字記憶體結構的此記憶體單元的一集合的其中之一，且進一步其中該矽層疊是被形成以具有阻抗切換特性，該第一電氣狀態回應於一第一電阻率值且該第二電氣狀態回應於一相異於該第一電阻率值的第二電阻率值。
  11. 如請求項1所述的記憶體單元，其中該矽衍生物為一使用低壓化學氣相沈積(low pressure chemical vapor deposition，LPCVD)或一電漿增強化學氣相沈積工序沈積的矽鍺。
  12. 如請求項1所述的記憶體單元，其中該矽衍生物是一矽鍺摻雜以至少選自以下其中之一：硼、銦、鎵、磷、砷或銻。
  13. 如請求項1所述的記憶體單元，該多個矽基層包括至少一第一矽或矽衍生物層被摻雜到一第一電阻率值以及一第二矽或矽衍生物層被摻雜到一第二電阻率值，相異於該第一電阻率值，其中該第一矽或矽衍生物層及該第二矽或矽衍生物層為相鄰層在該矽層疊內而無一介入介面層。
  14. 如請求項1所述的記憶體單元，其中該導線層及該矽層疊是直接接觸而無一介入介面層。
  15. 如請求項1所述的記憶體單元，其中：該導線層具有一電阻率介於約10mOhm-cm以及約10Ohm-cm；以及該阻抗切換元件包括至少一第一矽沈積膜以及一第二矽沈積膜，其中該第一矽沈積膜具有一電阻率介於約10mOhm-cm以及約10Ohm-cm，及該第二矽沈積層具有一電阻率介於約2mOhm-cm以及約100mOhm-cm。
  16. 一種製造一記憶體單元的方法，包括：形成一電極層組成自矽或矽衍生物相鄰於一基材；原位摻雜該電極層在一少於攝氏450度的溫度；形成一第一矽層相鄰於該第一電極層；以及 原位摻雜該第一矽層使得該電極層及該第一矽層相接觸而無一介入阻抗介面。
  17. 如請求項16所述的方法，進一步包括：形成一第二矽層相鄰於該第一矽層；以及原位摻雜該第二矽層使得該第二矽層具有一實質相異於該電極層及該第一矽層的傳導率值。
  18. 如請求項16所述的方法，其中該形成該電極層及該形成該第一矽層是一連續沈積而無一介入介面層。
  19. 一種十字記憶體陣列，包括：多個記憶體單元，其中該多個記憶體單元的至少一個被形成以具有被一回應於一第一電氣訊號的第一電氣狀態以及一回應於一第二電氣訊號的第二電氣狀態來定義性質，且進一步其中該多個記憶體單元被安排為包括至少二維度的陣列；以及一導線元件被形成以增進該第一或第二電氣訊號的傳送，其中該導線元件組成自矽且原位摻雜相鄰於一互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)基材經由一電漿強化化學氣相沈積(plasma-enhanced chemical vapor deposition)在一少於攝氏400度的溫度。
  20. 如請求項19所述的十字記憶體陣列，進一步包括至少一 個的：一第二複數個記憶體單元被安排為第三維度相對於該多數個記憶體單元：或該多數個記憶體單元包含一多數個層形成自矽或一矽衍生物其被原位摻雜到個別目標電阻率值。
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