KR20220159394A - 어레이에서 결함이 있는 저항성 스위칭 디바이스를 디스에이블하기 위한 듀얼 다마신 크로스바 어레이 - Google Patents

어레이에서 결함이 있는 저항성 스위칭 디바이스를 디스에이블하기 위한 듀얼 다마신 크로스바 어레이 Download PDF

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조셉 에프. 마니스칼코
오스카 반 데어 스트래튼
코이치 모토야마
충현 이
세영 김
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

듀얼 다마신 크로스바 어레이(dual damascene crossbar array) 제조 방법이 제공된다. 상기 방법은 기판(substrate) 상에 하부 전극층(bottom electrode layer)을 형성하는 단계 및 상기 하부 전극층 상에 제1 메모리 디바이스를 형성하는 단계를 포함한다. 상기 방법은 또한 상기 제1 메모리 디바이스 상에 듀얼 다마신 구조(dual damascene structure)를 형성하는 단계를 포함하며, 상기 듀얼 다마신 구조는 상부 전극층(top electrode layer)과 제1 비아(first via)를 포함하며, 상기 제1 비아는 상기 제1 메모리 디바이스와 상기 상부 전극층 사이에 형성된다. 또한 상기 듀얼 다마신 크로스바를 위한 실시예들 및 상기 듀얼 다마신 크로스바 어레이의 메모리 디바이스들을 디스에이블하기 위한 실시예들도 제공된다.

Description

어레이에서 결함이 있는 저항성 스위칭 디바이스를 디스에이블하기 위한 듀얼 다마신 크로스바 어레이
[0001] 본 발명은 일반적으로 반도체 디바이스들의 제조 방법들 및 최종 구조들과 관련된다. 더 구체적으로는, 본 발명은 어레이(array)에서 결함이 있는(defective) 저항성 스위칭 디바이스(resistive switching device)를 디스에이블하도록 구성되고 배열된 듀얼 다마신 크로스바 어레이 구조(dual damascene crossbar array structure)와 관련된다.
[0002] 저항성 랜덤 억세스 메모리(Resistive random access memory, RRAM)는 나노-크기의 비휘발성 메모리(non-volatile memory, NVM)이다. RRAM은 간단한 스토리지 셀 컴포넌트들, 고밀도, 저전력, 큰 내구력, 빠른 라이트(write), 리드(read) 및 지우기(erase) 속도, 및 우수한 확장성(scalability)을 제공한다. 일반적인 RRAM 스토리지 셀은 금속-절연체-금속(metal-insulator-metal, MIM) 구조로 형성된 2-단자(two-terminal) 디바이스이며, 이는 저항성 스위칭 디바이스(resistive switching device, RSD) 또는 크로스-포인트 디바이스(cross-point device)로도 알려져 있다. 절연체 재료는 바이너리 금속 산화물(binary metal oxide)일 수 있는데, 이는 MIM/RSD 스토리지 셀이 실리콘-기반 상보적 금속 산화물 반도체(CMOS, complementary metal-oxide semiconductor) 제조 공정과 호환될 수 있게 한다. MIM/RSD의 금속 전극들에 충분한 전기적 신호가 인가될 때, 절연체의 저항은 하나의 저항 상태에서 또 하나의 저항 상태로 스위칭될 수 있다. 절연체는, 금속 전극들에 적절한 전기적 신호가 인가되어 현재 저항 상태를 변경시킬 때까지, 자신의 현재 저항 상태를 유지한다.
[0003] RRAM은, 개별 RRAM 셀들을 주소지정하고, 리드하고 라이트하기 위해 사용되는 로직 회로부와 함께, 어레이(예컨대, RRAM 셀 어레이)에 구현될 수 있다. RRAM은 뉴로모픽 아키텍쳐들(neuromorphic architectures)을 포함하여, 다양한 전자 회로들 및 디바이스들과 호환될 수 있다. 다수의 프리-뉴런들(pre-neurons) 및 포스트-뉴런들(post-neurons)은 RRAM들의 어레이를 통해 연결될 수 있으며, 이는 완전히 연결된 신경망(neural network)을 자연스럽게 표현한다.
[0004] 본 발명의 실시예들은 듀얼 다마신 크로스바 어레이(dual damascene crossbar array)를 제조하는 방법에 관한 것이다. 상기 방법의 비제한적인 일 예는 기판 상에 하부 전극층(bottom electrode layer)을 형성하는 단계, 상기 하부 전극층 상에 제1 메모리 디바이스를 형성하는 단계, 및 상기 제1 메모리 디바이스 상에 듀얼 다마신 구조(dual damascene structure)를 형성하는 단계 - 상기 듀얼 다마신 구조는 상부 전극층(top electrode layer)과 제1 비아(first via)를 포함하고, 상기 제1 비아는 상기 제1 메모리 디바이스와 상기 상부 전극층 사이에 형성됨 - 를 포함한다.
[0005] 본 발명의 실시예들은 듀얼 다마신 크로스바 어레이에 관한 것이다. 상기 듀얼 다마신 크로스바 어레이는 상기 듀얼 다마신 크로스바 어레이의 하나 또는 그 이상의 메모리 디바이스들, 상기 하나 또는 그 이상의 메모리 디바이스들에 결합되는 하부 전극, 및 상기 하나 또는 그 이상의 비아들에 결합되는 상부 전극층 - 상기 하나 또는 그 이상의 비아들은 상기 메모리 디바이스와 상기 상부 전극층 사이에 위치함 - 을 포함한다.
[0006] 본 발명의 실시예들은 듀얼 다마신 크로스바 어레이의 메모리 디바이스들을 디스에이블하는 방법에 관한 것이다. 상기 방법은 상기 듀얼 다마신 크로스바 어레이의 결함이 있는 메모리 디바이스를 식별(identify)하는 단계 - 상기 크로스바 어레이는 상기 듀얼 다마신 크로스바 어레이의 하나 또는 그 이상의 메모리, 상기 하나 또는 그 이상의 메모리 디바이스들에 결합되는 하부 전극, 각각의 메모리 디바이스에 결합되는 하나 또는 그 이상의 비아들, 상기 하나 또는 그 이상의 비아들에 결합되는 상부 전극층을 포함하고, 상기 하나 또는 그 이상의 비아들은 상기 메모리 디바이스와 상기 상부 전극층 사이에 위치함 - 를 포함한다. 상기 방법은 또한 상기 듀얼 다마신 크로스바 어레이의 상기 결함이 있는 메모리 디바이스를 디스에이블하는 단계, 및 상기 듀얼 다마신 크로스바 어레이의 남아 있는 하나 또는 그 이상의 메모리 디바이스들을 동작시키는 단계를 포함한다.
[0007] 본 발명의 기술들을 통해 추가적인 기술적 특징들 및 장점들이 실현된다. 본 발명의 실시예들 및 측면들은 여기서 상세히 설명되며, 청구되는 발명의 주제의 일부로 고려된다. 이해를 더 잘 할 수 있도록, 상세한 설명과 도면들을 참조한다.
[0008] 여기에 설명되는 배타적인 권리의 구체적인 내용은 명세서의 말미에 있는 청구항들에서 구체적으로 지적되고 분명하게 청구된다. 본 발명의 실시예들의 앞서 설명된 특징들 및 장점들 그리고 다른 특징들 및 장점들은 첨부되는 도면들과 함께 취해진 이하의 상세한 설명으로부터 분명해진다.
[0009] 도 1A는 2-단자 저항성 스위칭 디바이스(two-terminal resistive switching device, RSD)의 횡단면을 나타내는 간략화된 블록 다이어그램을 도시하며, RSD는 본 발명의 측면들을 포함할 수 있는 RRAM 구조의 스토리지 셀로 사용될 수 있다.
[0010] 도 1B는 도 1A에 보여진 RSD 컴포넌트의 스위칭 동작을 나타내는 I-V 곡선의 다이어그램을 도시한다.
[0011] 도 2는 도 1A에 보여진 RSD 컴포넌트가 본 발명의 측면들을 포함할 수 있는 RRAM 크로스바 어레이의 주소지정가능한(addressable) RRAM 셀로서 어떻게 이용될 수 있는지를 설명하는 간략화된 블록 다이어그램을 도시한다.
[0012] 도 3-6은 본 발명의 실시예들에 따른 크로스바 어레이를 형성하기 위해 반도체 구조 상에 다양한 제조 공정들을 수행한 이후의 기판/웨이퍼의 단면을 도시한다.
[0013] 도 3은 본 발명의 실시예들에 따른 제조 공정들 이후 반도체 구조들의 횡단면을 도시한다.
[0014] 도 4는 본 발명의 실시예들에 따른 제조 공정들 이후 반도체 구조들의 횡단면을 도시한다.
[0015] 도 5는 본 발명의 실시예들에 따른 제조 공정들 이후 반도체 구조의 횡단면을 도시한다.
[0016] 도 6은 본 발명의 실시예들에 따른 제조 공정들 이후 반도체 구조의 횡단면을 도시한다.
[0017] 도 7은 본 발명의 실시예들에 따른 크로스바 어레이에 결합된 시스템의 일 예를 도시한다.
[0018] 도 8은 본 발명의 실시예들에 따른 시스템의 제1 뷰(view)를 도시한다.
[0019] 도 9는 본 발명의 하나 또는 그 이상의 실시예들에 따른 시스템의 대체(alternate) 뷰를 도시한다.
[0020] 도 10은 본 발명의 하나 또는 그 이상의 실시예들에 따른 방법을 나타내는 플로우 다이어그램을 도시한다.
[0021] 여기에 도시되는 다이어그램들은 예를 보여주기 위한 것이다. 본 발명의 범위를 벗어남이 없이 여기에 설명된 다이어그램들 또는 동작들에 대한 여러 가지 변형들이 있을 수 있다. 예를 들어, 행위들은 다른 순서로 수행될 수도 있고 또는 행위들이 추가될 수도 있고, 생략될 수도 있고, 또는 수정될 수도 있다. 또한, "결합되는" 이라는 용어 그리고 이것의 변형 용어들은 두 가지 구성요소들 사이의 통신 경로를 갖는다는 것을 설명하며, 그들 사이에 들어가는 아무런 중간의 구성요소들/연결들이 없이 그 구성요소들 사이의 직접적인 연결을 의미하지는 않는다. 이들 변형 예들은 모두 본 명세서의 일부로서 고려된다.
[0022] 첨부된 도면들 및 설명되는 실시예들에 관한 이하의 상세한 설명에 있어서, 도면들에 나타난 다양한 구성요소들에는 두 자리 또는 세 자리의 참조번호들이 제공된다. 사소한 예외들이 있기는 하지만, 각각의 참조번호의 맨 왼쪽 자리의 숫자는 그것의 구성요소가 처음으로 설명되는 도면에 해당된다.
[0023] 설명을 간결하게 하기 위해, 반도체 디바이스 및 집적 회로(IC) 제조에 관련된 종래의 기술들은 여기서는 상세히 설명될 수도 있고 그렇지 않을 수도 있다. 더욱이, 여기에 설명되는 여러 가지 작업들 및 공정 단계들은 여기에 상세히 설명되지 않는 추가적인 단계들 또는 기능을 갖는 더 포괄적인 절차 또는 공정에 포함될 수 있다. 특히, 반도체 디바이스들 및 반도체 기반 IC들의 제조에서의 다양한 단계들은 잘 알려져 있고, 그래서 설명을 간결하게 하기 위해, 잘 알려진 공정의 상세 내용들을 제공하지 않고 여기서는 간략하게만 언급되거나 완전히 생략될 것이다.
[0024] 이제 본 발명의 측면들과 더 구체적으로 관련된 기술들의 개요를 살펴보면, RRAM 크로스바 어레이들에서, 일반적인 디바이스 고장 모드들(device failure modes)은 형성될 수 없는 디바이스들 및 과도하게 형성된(over-formed) 디바이스들이며, 이것들은 크로스바 어레이에서 단락 회로들(short circuits)을 초래한다. 미형성된 고장들(unformed failures)의 경우에는 해당 크로스-포인트 디바이스가 크로스바 어레이의 컴퓨팅에 기여하지 않기 때문에 문제는 덜 심각하다. 하지만, 과도하게 형성된 고장의 경우에는, 그 고장난 크로스-포인트 디바이스들의 저항 값들이 동일 행 및 열에 연결된 남아 있는 크로스-포인트 디바이스들보다 상당히 더 낮다. 크로스바 어레이의 행 및 열의 크로스-포인트 디바이스들은 그 고장난(과도하게 형성된) 크로스-포인트 디바이스로부터의 극심한 전류 소모(current draw)로 인해 사실상 사용할 수 없게 된다.
[0025] 그들의 한계를 충족시키거나 넘어설 수 있고 잠재적으로는 손상을 입을 수 있는 전력 공급들을 포함하는 위에서 설명된 높은 전류 소모(current draw)로부터 이슈들이 발생할 수 있다. 높은 전류는 기생 와이어 저항 효과(parasite wire resistance effect)를 증폭시키고 동일 행/열에 연결된 다른 크로스-포인트 디바이스들에서의 전압 강하(voltage drop)는 크로스바 어레이에서 매우 다양할 수 있다. 또한, 전류 리딩(reading) 회로부가 손상을 입을 수 있고 또는 그것의 한계에 이를 수 있고 따라서, 컴퓨테이션이 되지 않을 수 있다.
[0026] 이제 본 발명의 측면들의 개요로 돌아가서, 본 발명이 하나 또는 그 이상의 실시예들은, 어레이의 나머지 부분들의 안정적인 동작을 유지하면서 증가된 전류에 의해 초래되는 일렉트로마이그레이션(eletromigration) 특성들을 활용함으로써 RRAM 듀얼 다마신 크로스바 어레이 내에서 특정 결함이 있는 디바이스들을 디스에이블하도록 구성되고 배열된 크로스바 어레이를 제공함으로써 종래 기술의 앞서 언급된 단점들을 해결한다. 일반적으로, IC들은 컨덕터들과 배선 구조들의 네트워크를 포함하며, 이들은 IC의 다양한 로직 회로들과 메모리들에게 그리고 IC의 다양한 로직 회로들과 메모리들로부터 신호들을 결합한다. 일렉트로마이그레이션은 매질 내에서 이동하고 있는 전자들의 모멘텀 트랜스퍼(momentum transfer)에 기인하여 컨덕터들과 배선 구조에서 발생한다. 시간의 흐름에 따라, 전자들은 컨덕터에게 데미지를 초래할 수 있고 컨덕터의 성능에 부정적으로 영향을 미칠 수 있다. 이는 회로의 성능에 좋지 않은 신뢰성을 초래하고 회로의 성능을 예측불가능하게 할 수 있다. IC 구조들의 크기가 감소함에 따라, 일렉트로마이그레이션은 더 중요한 인자가 되고 있다. 본 발명의 실시예들은 컨덕터들과 배선 구조들의 일렉트로마이그레이션 특성들을 활용하여 크로스바 어레이에서 결함이 있는 크로스-포인트 디바이스를 디스에이블한다. 본 발명의 실시예들에서, 전자-이동에 의해 야기되는 연결에서 보이드(void)를 형성하기 위해 고전류가 크로스바 어레이의 크로스-포인트 디바이스를 통과할 수 있다. 보이드는 어레이에서 디바이스를 디스에이블하는 한편, 크로스바 어레이에서 남아 있는 디바이스들이 동작가능하게 유지되도록 할 수 있다. 위에서 설명된 본 발명의 측면들은 디바이스들에 결합된 채널들에서 보이드들을 유도함으로써 어레이의 결함이 있는 디바이스들을 크로스바 어레이 구조가 디스에이블할 수 있도록 함으로써 종래 기술의 단점들을 해결한다.
[0027] 이제 본 발명의 측면들에 관한 더 상세한 설명으로 돌아가서, 도 1A는 2-단자 RSD 컴포넌트의 횡단면을 나타내는 간략화된 블록 다이어그램을 도시하며, RSD는 본 발명의 측면들을 포함할 수 있는 RRAM 구조(예컨대, 도 2에 도시된 크로스바 어레이(200))의 스토리지 셀로 사용될 수 있다. RSD 스토리지 셀(100)은 보여진 바와 같이 구성되고 배열된 상부 전극(top electrode)(102), 금속 산화물(metal oxide)(104) 액티브 영역, 및 하부 전극(bottom electrode)(106)을 포함한다. 상부/하부 전극들(102, 106)에 충분한 전기적 신호(예, 전압)가 인가될 때, 금속 산화물(104)의 저항은 하나의 저항 상태에서 또 하나의 저항 상태로 스위칭될 수 있다. 금속 산화물(104)은, 저항 상태를 변경하기 위해 상부/하부 전극들(102, 106)에 적절한 전기적 신호가 인가될 때까지 현재의 저항 상태를 유지한다.
[0028] 도 1B는 RSD 스토리지 셀(100)의 스위칭 동작을 나타내는 I-V 곡선의 다이어그램을 도시한다. RSD 스토리지 셀(100)의 동작 원리는 적어도 두 개의 안정적인 저항 상태들, 즉 고 저항 상태(high resistance state, HRS) 및 저 저항 상태(low resistance state, LRS) 사이의 리버스가능한 저항성 스위칭(resistive switching, RS)에 기초한다. 상기 RS는 금속 산화물(104)에서 일어난다. 일반적으로, 고저항 상태(HRS)에서 저 저항 상태(LRS)로 스토리지 셀(100)의 저항을 변경하는 동작은 SET 프로세스로 일컬어지고, 반면에 그 반대 과정은 RESET 프로세스로 정의된다. 특정 저항 상태(HRS 또는 LRS)는 전기적 스트레스가 소거된 후 유지될 수 있는데, 이는 RRAM의 비휘발성 성질을 나타낸다. 초기 라이트 동작(write operation)을 위해, 계속되는 싸이클들 동안 금속 산화물(104)의 저항성 스위칭 동작들을 "턴온"하기 위해, SET 전압보다 더 큰 전압이 요구된다. 이는 종종 포밍 프로세스(forming process) 또는 일렉트로포밍 프로세스(electroforming process)으로 일컬어진다.
[0029] SET 프로세스와 RESET 프로세스들 사이의 전기적 극성(electrical polarity)의 관계에 기초하여, 스토리지 셀(100)의 저항성 스위칭 동작들은 두 개의 모드들로 나뉠 수 있는데, 이는 유니폴라 모드(unipolar mode)(미도시)와 바이폴라 모드(bipolar mode)(도 1B에 도시됨)로 알려져 있다. 유니폴라 스위칭 모드에 있어서는, SET와 RESET 트랜지션들 둘 모두는 동일한 극성의 전기 전압들(예컨대, 양 전압)을 인가함으로써 달성된다. 바이폴라 스위칭 모드에 있어서는, SET 및 RESET 트랜지션들은 반대 극성들의 전압들(예컨대, 양 전압 SET와 음 전압 RESET)을 인가함으로써 실행된다. 둘 모두에 있어서, 전류 전도 필라멘트(current conducting filament, CF) 및 대응되는 LRS 저항 값의 크기를 적절하게 컨트롤하기 위해, 급작스런 세트 트랜지션(set transition) 동안 전류는 컴플라이언스 레벨(compliance level)로 제한된다.
[0030] 도 2는 도 1A에 보여진 RSD 스토리지 셀(100)이 본 발명의 측면들을 포함할 수 있는 RRAM 크로스바 어레이의 주소지정가능한(addressable) RRAM 셀로서 어떻게 이용될 수 있는지를 설명하는 간략화된 블록 다이어그램을 도시한다. 어레이(200)는 수직 도전성 상부 전극 라인들(perpendicular conductive top electrode lines)(202)(예컨대, 워드라인 행들(wordline rows)), 도전성 하부 전극 라인들(conductive bottom electrode lines)(204)(예컨대, 비트라인 열들(bitline columns)), 및 RSD 메모리 셀들(100A)을 포함한다. RSD 메모리 셀들(100A)은 각각의 상부 전극 라인(202)과 하부 전극 라인(204) 사이의 교차지점(intersection)에 있다. 본 발명의 실시예들에 있어서, 스토리지 셀(100A)은 도 1A에 보여진 스토리지 셀(100)과 동일하게 동작하도록 구성될 수 있다. 각각의 스토리지 셀(100A)은 대응되는 상부 전극 라인(202)과 하부 전극 라인(204)을 바이어싱(biasing)함으로써 리드(read)와 라이트(write)를 하도록 접근될 수 있다.
[0031] 도 3-6은 본 발명의 하나 또는 그 이상의 실시예들에 따른 여러 가지 제조 공정들 이후의 듀얼 다마신 크로스바 구조(300)의 다양한 횡단면들을 도시한다. 도 6에 보여진 최종 크로스바 어레이 구조(300)는 도 2에 보여진 크로스바 어레이(200)의 더 상세한 구현을 제공하는데, 여기서 하부 전극 라인들(204)은 하부 전극들(308)에 대응되고, 상부 전극 라인들(202)은 상부 전극들(606A, 606B, 606C)에 대응되고, RSD 메모리 셀들(100A)은 메모리 디바이스들(404A, 404B, 404C)에 대응된다.
[0032] 도 3은 본 발명의 실시예들에 따른 제조 공정들의 초기 설정 이후 구조(300)의 횡단면을 도시한다. 구조(300)는 기판(302)을 포함한다. 기판(302)은 예를 들어 단결정(monocrystalline) Si, SiGe, SiC, III-V 화합물 반도체, II-VI 화합물 반도체, 또는 절연기판 상의 반도체(semiconductor-on-insulator, SOI)와 같은 어떤 적절한 기판 재료일 수 있다.
[0033] 본 발명의 하나 또는 그 이상의 실시예들에서, 기판(302)은 기판 재료층(미도시)을 증착(depositing) 및 평탄화(planarizing)함으로써 형성된다. 하드 마스크(미도시)가 기판 재료 상에 증착되고, 패터닝되고(patterned), 식각되어 도 3에 보여진 구조를 갖는 기판(302)을 형성한다. 장벽층(barrier layer)(304)이 기판(302)의 노출된 부분들 상에 증착된다(예컨대, ALD를 사용하여). 장벽층(304)은, 예를 들어, 탄탈륨 질화물(tantalum nitride, TaN)과 같은 어떤 적절한 배리어 타입의 재료를 포함할 수 있고, 장벽층(304)이 사용되어 금속 충전재료(metal fill material)(예컨대, 308)가 기판(300)의 다른 층들 내로 확산되는 것을 방지할 수 있다.
[0034] 계속해서 도 3을 참조하면, 장벽층(304) 상에 라이너(liner)(306)가 형성되었다. 라이너(306)는 컨포멀하게(conformally) 증착되었다(예컨대, 원자층 증착(atomic layer deposition(ALD)에 의해). 본 발명의 몇몇 실시예들에서, 라이너(306)는 약 1nm 내지 약 7nm의 두께로 컨포멀하게 형성되었으나, 다른 두께들도 본 발명의 고려된 범위 내에 있다. 본 발명의 하나 또는 그 이상의 실시예들에서, 라이너(306)는 루테늄(Ru), 코발트(Co), 탄탈륨(Ta), 텅스텐(W), 또는 티타늄(Ti)과 같은 재료를 포함할 수 있으나, 이러한 재료로 한정되는 것은 아니다. 라이너(306)는 하부 전극층(308)을 위한 금속층을 형성함에 있어서 돕는 역할을 할 수 있다. 예를 들어, 라이너(306)는 낮은 임계 치수(critical dimension)를 갖는 하부 전극 구리층의 형성을 용이하게 할 수 있다.
[0035] 계속해서 도 3을 참조하면, 라이너(306) 위에 하부 전극층(308)이 증착되었다. 본 발명의 하나 또는 그 이상의 실시예들에서, 하부 전극층(308)은 구리(Cu)를 포함하지만, 이것으로 한정되는 것은 아니다. 본 발명의 하나 또는 그 이상의 실시예들에서, 하부 전극층(308)은 상이한 층들의 디바이스들(도시되지 않음)을 연결하기 위한 배선층(interconnection layer)으로서의 역할을 할 수 있다. 구조(300)의 상부 표면을 평탄화하기 위해 화학 기계적 평탄화(chemical mechanical planarization, CMP)이 사용되었다.
[0036] 도 4는 본 발명의 하나 또는 그 이상의 실시예들에 따라 하나 또는 그 이상의 공정들을 수행한 이후의 구조(300)를 도시한다. 본 발명의 하나 또는 그 이상의 실시예들에서, 절연층(402)이 구조(300) 위에 증착되었다. 절연층(402)이 패터닝되고(도시되지 않음) 식각되어 메모리 디바이스들(404A, 404B, 404C)을 위해 절연층(402)에 트렌치들을 형성하였다. 이러한 비제한적인 예에 있어서, 세 개의 메모리 디바이스들(404A, 404B, 404C)이 형성되어 도 4에 도시되어 있으나, 세 개보다 더 많은 또는 세 개보다 더 적은 개수의 메모리 디바이스들(404A, 404B, 404C)이 제공될 수도 있다.
[0037] 도 5는 유전체층(502), 식각 정지층(etch stop layer)(504), 유전체층(506), 및 듀얼 다마신 트렌치들(508, 510, 512)을 형성하는 추가 제조 공정들을 수행한 이후의 구조(300)를 도시한다. 본 발명의 실시예들에서, 유전체층(502)은 구조(300) 위에 유전체층(502)을 증착 및 평탄화함으로써 형성된다. 유전체층(502)은 실리콘 이산화물(SiO2)과 같은 어떤 적절한 유전체 재료를 포함할 수 있으나, 이러한 것으로 한정되는 것은 아니다.
[0038] 본 발명의 하나 또는 그 이상의 실시예들에 있어서, 유전체층(502) 위에 층(504)이 증착된다. 층(504)은 식각 공정동안, 비아들(vias)을 위한 원하는 치수들(dimensions)을 생성함에 있어서 더 많은 컨트롤을 제공한다. 본 발명의 하나 또는 그 이상의 실시예들에서, 층(504)은 식각 정지층이고, 이는 실리콘 질화물(SiN)일 수 있으나 이러한 예로 한정되는 것은 아니다.
[0039] 본 발명의 하나 또는 그 이상의 실시예들에서, 층(504) 위에 층(506)이 형성된다. 크로스바 어레이의 상부 전극층들은 유전체층(506)에 형성될 것이고, 듀얼 다마신 트렌치들(508, 510, 512)은 RIE와 같은 식각 공정에 의해 유전체층들(502 및 506)에 형성된다. 보여진 바와 같이, 트렌치들(508, 510, 512)은 트렌치들(508, 510, 512) 각각의 상부 영역이 실질적으로 평행한 측벽들(sidewalls)을 가지며 유전체층(506)에 형성되어 있고, 트렌치들(508, 510, 512) 각각의 하부 영역이 테이퍼진(tapered)(또는 경사진) 측벽들을 가지며 유전체층(502)에 형성된다는 점에서 듀얼 다마신이다. 테이퍼진/경사진 측벽들은 트렌치들(508, 510, 512) 각각의 상부 영역이 형성된 이후 식각 공정에 대한 변화의 결과로 형성될 수 있다. 본 발명의 측면들에 따라, 듀얼 다마신 트렌치들(508, 510, 512)의 하부 영역들은, 그 안에 비아들(620)(도 6에 보여짐)이 형성될 것이라는 점에서 비아 영역들이다. 본 발명의 측면들에 따라서, 듀얼 다마신 트렌치들(508, 510, l512)의 상부 영역들은, 그 안에 상부 전극들(606A, 606B, 606C)의 라인 층들(도 6에 보여짐)이 형성될 것이라는 점에서 라인(또는 상부 전극) 트렌치 영역들이다.
[0040] 도 5는 비아들(620)(비아들(620)은 도 6에 보여짐)을 위한 트렌치들(404A, 404B, 404C)의 형상이 식각 공정의 결과인 테이퍼진 형상임을 나타낸다. 비아들(620)의 치수들(예컨대, 높이, 폭)은 증가된 전류가 일렉트로마이그레이션에 기인하여 비아들(620)에 보이드(void)가 유도되도록 초래할 수 있는 것이다. 또한, 비아들(620) 위에 있는 상부 전극(606A, 606B, 606C)의 라인 부분의 치수들(예컨대, 높이, 폭)은, 상부 전극(606A, 606B, 606C) 또는 상부 전극(606A, 606B, 606C)의 라인 부분에서가 아니라 비아 영역에 보이드가 형성되도록 돕는다. 메모리 디바이스들(404A, 404B, 404C)을 통해 제공되는 전류는 수 mA 내지 수 백 mA 또는 수 A의 범위에 있을 수 있다. 일렉트로마이그레이션 프로세스가 메모리 디바이스들(404A, 404B, 404C)의 선택된 비아(620)에서 보이드를 오픈(open)할 수 있도록 하기 위해, 제공되는 전류는 정상 동작 전류 범위 또는 임계값보다 충분히 높아야 한다.
[0041] 도 6은 본 발명의 하나 또는 그 이상의 실시예들에 따른 하나 또는 그 이상의 공정들을 수행한 이후의 구조(300)를 도시한다. 장벽층(602)은 도 5에서 형성된 듀얼 다마신 트렌치들(508, 510, 512)에 증착된다. 장벽층(602)은 장벽층(304)과 유사한 확산 배리어(diffusion barrier)이다. 하나 또는 그 이상의 실시예들에 있어서, 층(602)은 트렌치들(508, 510, 512)의 측벽들 상에 컨포멀하게 증착된다. 도 6에 보여진 바와 같이, 라이너(604)는 장벽층(602) 상에 증착되었다. 구리와 같은 금속이 트렌치들(508, 510, 512) 각각에 증착되어 상부 전극들(606A, 606B, 606C)의 라인층들(상부 전극 라인(202)에 대응됨) 및 대응되는 메모리 디바이스들(404A, 404B, 404C) 각각을 위한 비아들(620)을 형성한다. 여기서 메모리 디바이스들(404A, 404B, 404C)은 도 2의 접합들(100A)에 대응된다.
[0042] 본 발명의 하나 또는 그 이상의 실시예들에 있어서, 듀얼 다마신 공정이 수행되어 상부 전극들(606A, 606B, 606C)과 상부 전극들(606A, 606B, 606C)의 라인 부분 아래에 있는 비아들(620)을 형성한다. 듀얼 다마신 공정은 상부 전극들(606A, 606B, 606C)과 비아(620)와 같은 두 개의 구조 특징들을 동시에 형성한다. 예를 들어, 비아층과 상부 전극(606A, 606B, 606C)의 라인을 위한 트렌치들(508, 510, 512)이 동일한 금속 증착 공정에서 동시에 채워진다. CMP가 수행되어 과하게 증착된 금속을 제거할 수 있다.
[0043] 비아들(620)의 치수들은 상부 전극들(606A, 606B, 606C)의 라인 부분의 치수들보다 더 작게 될 것이 요구된다. 이것은 선택된 메모리 디바이스(404A, 404B, 404C)를 높은 전류가 통과할 때 비아들(620)에게 보이드들을 빠르게 형성할 수 있게 하고, 크로스바 어레이의 메모리 디바이스(404A, 404B, 404C)가 디스에이블될 수 있도록 한다. 그러므로, 하부에 있는 메모리 디바이스(404A, 404B, 404C)는 크로스바 어레이의 기능에 더 이상 기여하지 않을 것이다.
[0044] 비제한적인 일 예에서, 비아(620)의 높이는 비아의 임계 치수(CD)의 1.25 내지 2 배이다. 비제한적인 일 예에서, 배선 또는 상부 전극의 라인 부분은 18nm의 CD를 가지며 비아 부분은 대략 12-14nm인 CD를 갖는다. 도 6에 보여진 바와 같이, 트렌치들(508, 510, 512)에 형성된 비아들(620)은 테이퍼진 측벽들을 갖는다. 이는 크로스바 어레이에서 결함이 있는 디바이스를 디스에이블하기 위해 비아(620)에 보이드가 형성될 수 있는 기회를 증가시킬 수 있다. 비아(620)의 더 좁은 치수들은, 증가된 전류에 기인하여 그 영역에 일렉트로마이그레이션에 의해 보이드가 형성될 수 있도록 한다.
[0045] 도 6에 보여진 바와 같이, 비아(620)의 하부(bottom portion)의 임계 치수들(CD1)은 비아(620)의 상부(top portion)의 임계 치수들(CD2)보다 더 작다. 비아(620)의 테이퍼진 측벽 각도는 결국 상부 비아(top via)의 임계 치수(CD2)보다 상당히 더 작은 하부 비아(bottom via)의 임계 치수(CD1)가 된다. 예를 들어, CD1 = 10nm 이고 CD2 = 14nm이다. 본 발명의 하나 또는 그 이상의 실시예들에 있어서, 비아(620)의 높이(h1)는 CD1 또는 CD2 높이의 1.25 내지 2배이다. 본 발명의 하나 또는 그 이상의 실시예들에 있어서, 비아(620)의 상부의 임계 치수(CD2)는 라인 층의 임계 치수(CD)보다 더 작다. 예를 들어, 상부 전극들(606A, 606B, 606C)의 라인 부분의 CD는 18nm이다. CMP가 수행되어 구조(300)를 평탄화할 수 있다.
[0046] 도 7은 크로스바 어레이(704)를 포함하는 시스템(700)을 도시한다. 보여진 바와 같이, 로직 영역(702)은 배선(706)을 통해 크로스바 어레이(704)에 결합된다. 배선(706)은 구리 배선일 수 있고, 본 발명의 하나 또는 그 이상의 실시예들에 있어서, 배선(706)은 장벽층(708)에 존재할 수 있다. 이러한 비제한적 실시예에서, 시스템(700)은 세 개의 메모리 디바이스들(710, 712, 714)을 포함한다. 메모리 디바이스들(710, 712, 714) 각각은 하부 전극(716) 상에 형성된다. 또한, 메모리 디바이스들(710, 712, 714) 각각은 각각의 비아(718, 720, 722)에 결합된다. 비아들 각각은 각각의 상부 전극층들(724, 726, 728)에 결합된다.
[0047] 도 8은 결함이 있는 메모리 디바이스(712)에 대응되는 비아에 보이드가 형성된 이후의 시스템(700)의 제1 뷰를 도시한다. 도 8에 보여진 투시 뷰(perspective view)에서, 메모리 디바이스들(710, 712, 714)은 공통 하부 전극(716) 상에 형성된다. 본 발명의 하나 또는 그 이상의 실시예들에 있어서, 메모리 디바이스(712)는 다양한 테스팅 기술들을 사용하여 고장 또는 결함이 있다고 결정될 수 있다. 일단 디바이스가 결함이 있는 것으로 확인되고 결정되면, 그 어레이에서의 그 위치에서 디바이스는 일렉트로마이그레이션에 의해 보이드를 유도하기 위해 그 디바이스를 통해 전류를 제공함으로써 디스에이블될 수 있다. 보이드(802)는 메모리 디바이스(712)를 통해 높은 전류를 통과시킴으로써 메모리 디바이스(712)의 비아에 형성된다. 일렉트로마이그레이션 및 비아의 치수들의 영향들로 인해, 보이드(802)는 메모리 디바이스(712)를 디스에이블한다.
[0048] 도 9는 시스템(700)의 다른 뷰를 도시한다. 보여지는 바와 같이, 상부 전극층(726)의 라인 부분은 메모리 디바이스들(902, 712, 904)에 결합된다. 메모리 디바이스(712)는 하부 전극(716) 상에 형성된다(도 8에 보여짐). 메모리 디바이스들(902, 904)은 인접한 하부 전극층들(906, 908) 상에 각각 형성된다. 또한, 도 9는 메모리 디바이스들(902, 712, 904)에 각각 대응되는 비아들(910, 720, 912)을 도시한다. 결함이 있는 메모리 디바이스(712)를 디스에이블하기 위해 비아(720)에 보이드(802)가 유도되었다.
[0049] 도 10은 본 발명의 하나 또는 그 이상의 실시예들에 따라 듀얼 다마신 크로스바 어레이를 형성하기 위한 방법(1000)의 플로우챠트를 도시한다. 방법(1000)은 블록 1002에서 시작하고, 기판 상에 하부 전극층을 형성하는 블록 1004로 진행된다. 하부 전극층은 메모리 다비이스들을 위한 컨택들을 제공한다. 블록 1006은 하부 전극층 상에 메모리 디바이스를 형성한다. 메모리 디바이스는 RRAM이다. 블록 1008은 메모리 디바이스 상에 듀얼 다마신 구조를 형성한다. 듀얼 다마신 구조는 상부 전극층과 비아를 포함하는데, 비아는 메모리 디바이스와 상부 전극층 사이에 형성된다. 본 발명의 하나 또는 그 이상의 실시예들에 있어서, 비아는 테이퍼진 비아이며, 비아의 상부는 상부 전극층의 라인 부분에 결합되고 비아의 하부는 메모리 디바이스에 결합된다. 상부 전극층의 라인 부분의 임계 치수는 비아의 임계 치수들보다 더 크다. 이는 만약 보이드가 유도되면 그 보이드가 상부 전극층이 아니라 비아에 형성되어 그 행/열에 남아 있는 디바이스들이 동작할 수 있게 유지되도록 보장한다. 방법(1000)은 블록 1010에서 종료한다. 방법(1000)이 발명의 범위 및 다른 단계들을 한정하려고 의도된 것은 아니고, 방법(1000)에 추가 단계들이 포함될 수 있다는 것이 이해되어야 한다.
[0050] 본 발명의 하나 또는 그 이상의 측면들은 크로스바 어레이의 남아 있는 디바이스들의 동작성(operability)을 유지하면서 크로스바 어레이 구조의 개별 메모리 디바이스들을 디스에이블시키는 기능을 제공함으로써 종래 기술에 비해 개선된다.
[0051] 여기서 관련된 도면들을 참조하여 본 발명의 다양한 실시예들이 설명되었다. 본 발명의 범위를 벗어남이 없이 다른 실시예들이 강구될 수 있다. 비록 이하의 설명 및 도면들에서의 구성요소들 사이에 다양한 연결들 및 위치 관계들(예컨대, 위에, 이하에, 인접하게 등)이 제시되었지만, 당해 기술 분야에서 숙련된 자들은 비록 그 방향이 변경되더라도 설명된 기능이 유지될 때 여기에서 설명되는 위치적 관계들 중 많은 것은 방향과 무관하다는 것을 이해할 것이다. 이들 연결들 및/또는 위치적 관계들은, 만약 특별히 다르게 명시되지 않는다면, 직접적일 수도 있고 간접적일 수도 있으며, 본 발명은 이에 관하여 한정하려는 것으로 의도되지는 않는다. 따라서, 엔티티들의 결합은 직접적 또는 간접적 결합을 일컬을 수 있으며, 엔티티들 사이의 위치적 관계는 직접적 또는 간접적 위치적 관계일 수 있다. 간접적 위치적 관계의 일 예로서, "B" 층 위에 "A" 층을 형성하는 것에 관한 상세한 설명에서의 설명에서의 참조들은 "A" 층과 "B" 층의 관련 특징들 및 기능들이 중간 층(들)에 의해 실질적으로 변경되지 않는 한, "A" 층과 "B" 층 사이에 하나 또는 그 이상의 중간 층들(예컨대, "C" 층)이 있을 수 있는 상황들을 포함한다.
[0052] 이하의 정의들 및 약어들은 청구항들과 명세서의 해석을 위해 사용된다. 여기에 사용되는 바와 같이, "포함하다", "포함하는", "갖다", "갖는", "구비하다" 또는 "구비하는", 또는 이것들의 다른 어떤 변형 용어들은, 비배타적인 포함을 의미하는 것으로 의도된다. 예를 들어, 구성요소들의 목록을 포함하는 구성, 혼합, 공정, 방법, 제품, 또는 장치는 반드시 단지 그들 구성요소들로 한정하려는 것은 아니며, 특별히 열거되지 않거나 혹은 그러한 구성, 혼합, 공정, 방법, 제품, 또는 장치에 내재된 다른 구성요소들을 포함할 수 있다.
[0053] 또한, "예시" 라는 용어는 여기서 "일 예, 또는 설명으로서 역할을 함"을 의미하도록 사용된다. "예시"와 같이 여기에 설명된 어떤 실시예 또는 디자인은 다른 실시예들 또는 디자인들에 비해 반드시 선호되거나 유리한 것으로 해석되어서는 아니된다. "적어도 하나" 및 "하나 또는 그 이상" 이라는 용어들은 하나 또는 그보다 더 큰 어떤 정수, 즉, 하나, 둘, 셋, 넷 등을 포함하는 것으로 이해된다. "복수" 라는 용어는 둘 또는 그보다 더 큰 어떤 정수, 즉, 둘, 셋, 넷, 다섯, 등을 포함하는 것으로 이해된다. "연결" 이라는 용어는 간접적인 "연결" 및 직접적인 "연결"을 포함할 수 있다.
[0054] 명세서에서 "하나의 실시예", "일 실시예", "일 예"에 대한 참조는 설명되는 실시예가 특정 모양, 구조, 또는 특징을 포함할 수 있지만, 모든 실시예가 그 특정 모양, 구조, 또는 특징을 포함할 수도 있고 하지 않을 수도 있다는 것을 나타낸다. 더욱이, 이러한 문구들은 반드시 동일한 실시예를 일컫는 것은 아니다. 나아가, 특정 모양, 구조, 특징이 일 실시예와 관련되어 설명될 때, 명시적으로 설명되든 그렇지 않든 간에, 다른 실시예들과 관련되어 그러한 모양, 구조, 또는 특징에 영향을 미친다는 것은 당해 기술 분야에서 숙련된 자의 지식 범위 내에 있는 것으로 의미된다.
[0055] 여기에서 설명 목적으로 사용되는 것과 같이, "상측", "하측", "오른쪽", "왼쪽", "수직", "수평", "상부", "하부" 라는 용어들 그리고 그것들의 파생어들은, 도면들에서의 방향에 따라, 설명된 구조들 및 방법들과 관련될 것이다. "위의", "상부", "상부에", "상에 위치함" 또는 "위에 위치하는" 이라는 용어들은, 제1 구조와 같은 제1 구성요소가 제2 구조와 같은 제2 구성요소 상에 존재한다는 것을 의미하며, 여기서 인터페이스 구조와 같은 중간에 개재되는 구성요소들이 제1 구성요소와 제2 구성요소 사이에 존재할 수 있다는 것을 의미한다. "직접적인 접촉" 이라는 용어는 제1 구조와 같은 제1 구성요소와 제2 구조와 같은 제2 구성요소가 이들 두 개의 구성요소들의 인터페이스에 어떤 중간의 도전체층, 절연체층 또는 반도체층이 없이 연결된다는 것을 의미한다.
[0056] 공간적으로 관련된 용어들, 예컨대, "아래에", "하에", "하부에", "위에", "상부에", 등은 도면들에 도시된 바와 같이 다른 구성요소(들) 또는 특징(들)에 대한 하나의 구성요소 또는 특징의 관계를 쉽게 설명하기 위해 여기에서 사용될 수 있다. 공간적으로 관련된 용어들은 도면들에 도시된 방향에 추가로 사용 또는 작업시 디바이스의 다른 방향들도 포함하는 것으로 의도된다는 것이 이해될 것이다. 예를 들어, 만약 도면들에서 디바이스가 뒤집혀져 있다면, 다른 구성요소들 또는 특징들의 "아래에", 또는 "하에" 있는 것으로 설명된 구성요소들은 그 다른 구성요소들 또는 특징들의 "위에" 배향된 것이다. 따라서, "아래에" 라는 용어는 위와 아래의 방향 둘 다를 포함할 수 있다. 디바이스는 다르게 배향될 수 있고(90도 또는 다른 방향들(orientations)로), 그리고 여기에 사용되는 공간적으로 관련된 설명들은 그에 따라 해석된다.
[0057] "~에 대해 선택적인"과 같은 문구, 예를 들어, "제2 구성요소에 대해 선택적인 제1 구성요소" 라는 문구는 제1 구성요소가 식각될 수 있고 제2 구성요소가 식각 정지(etch stop)로 작용할 수 있다는 것을 의미한다.
[0058] "약", "실질적으로", "대략" 이라는 용어들 및 이것들의 파생어들은 출원시점에 이용가능한 장비에 기초하여 특정 양의 측정과 연관된 정도를 포함하는 것으로 의도된다. 예를 들어, "약"은 주어진 값의 ±8% 또는 5%, 또는 2%의 범위를 포함할 수 있다.
[0059] "컨포멀(conformal)" 이라는 용어(예컨대, 컨포멀층(conformal layer))는 그 층의 두께가 모든 표면들 상에서 동일하거나, 그 두께의 차이들(variation)이 그 층의 정상 두께의 15% 이하인 것을 의미한다.
[0060] "에피택셜 성장(epitaxial growth) 및/또는 증착(deposition)" 과 "에피택셜하게 형성된 및/또는 성장된" 이라는 용어들은 하나의 반도체 재료(결정 재료)의 증착 표면 상에의 또 다른 반도체 재료(결정 재료)의 성장을 의미하며, 여기서 성장되고 있는 반도체 재료(결정라인 상부층(crystalline overlayer))은 증착 표면(시드 재료(seed material))의 반도체 재료와 실질적으로 동일한 결정 특징들을 갖는다. 에피택셜 증착 공정에서, 증착 원자들이 충분한 에너지로 반도체 기판의 증착 표면에 도달하여 증착 원자들이 증착 표면의 원자들의 결정 배열에 대해 자체적으로 배향되도록 표면 상에서 이동하기 위해, 소스 가스들에 의해 제공되는 화학 반응물들(chemical reactants)은 컨트롤될 수 있고 시스템 파라미터들은 설정될 수 있다. 에피택셜하게 성장된 반도체 재료는 에피택셜하게 성장된 재료가 형성된 그 증착 표면과 실질적으로 동일한 결정 특징들을 가질 수 있다. 예를 들어, {100} 배향 결정 표면 상에 증착된 에피택셜하게 성장된 반도체 재료는 {100} 배향을 취할 수 있다. 본 발명의 몇몇 실시예들에서, 에피택셜 성장 및/또는 증착 공정들은 반도체 표면 상에 형성되는 것에 대해 선택적일 수 있고, 실리콘 이산화물 또는 실리콘 질화물 표면들과 같은 노출된 표면들 상에 재료를 증착할 수 없다.
[0061] 여기에서 앞서 기재한 바와 같이, 간결함을 위해, 반도체 디바이스 및 집적회로(IC) 관련 종래 기술들은 여기서는 자세히 설명될 수도 있고 그렇지 않을 수도 있다. 그러나, 기술적 배경으로, 본 발명의 하나 또는 그 이상의 실시예들을 구현함에 있어서 이용될 수 있는 반도체 디바이스 제조 공정들의 더 일반적인 설명이 이제 제공될 것이다. 비록 본 발명의 하나 또는 그 이상의 실시예들을 구현함에 있어서 사용되는 특정 제조 공정들은 개별적으로 알려져 있을 수 있지만, 본 발명의 공정들 및/또는 최종 구조들에 관한 설명된 조합은 특별하다. 따라서, 본 발명에 따른 반도체 디바이스의 제조와 결부되어 설명되는 공정들의 특별한 조합은, 반도체(예컨대, 실리콘) 기판 상에 수행된 여러 가지 개별적으로 알려진 물리적 공정 및 화학적 공정을 이용하며, 그들 중 일부는 바로 아래의 문단에서 설명된다.
[0062] 일반적으로, IC 내에 패키지될 마이크로-칩을 형성하는데 사용되는 다양한 공정들은 네 개의 일반적인 카테고리들 내에 해당된다. 즉, 막 증착(film deposition), 제거/식각(removal/etching), 반도체 도핑(semiconductor doping) 및 패터닝/리소그래피(patterning/lithography)가 그것이다. 증착은 웨이퍼에 어떤 재료를 성장(grow), 도포(coat), 또는 그렇지 않으면 전사(transfer)시키는 어떤 공정이다. 이용가능한 기술들은 물리적 증착(physical vapor deposition, PVD), 화학적 증착(chemical vapor deposition, CVD), 전자화학적 증착(electrochemical deposition, ECD), 분자 빔 에피택시(molecular beam epitaxy, MBE) 및 더 최근에는 원자층 증착(atomic layer deposition, ALD) 등을 포함한다. 제거/식각은 웨이퍼로부터 재료를 제거하는 어떤 공정이다. 예들은 식각 공정들(습식 또는 건식), 화학적-기계적 평탄화(chemical-mechanical planarization, CMP) 등을 포함한다. 반도체 도핑은, 예를 들어, 트랜지스터 소스들 및 드레인들을 도핑함에 의한 전기적 특성들의 변경이며, 일반적으로 확산(diffusion) 및/또는 이온 주입(ion implantation)에 의한다. 이들 도핑 공정들은 퍼니스 어닐링(furnace annealing) 또는 급속 열 어닐링(rapid thermal annealing, RTA)에 선행한다. 어닐링은 주입된 도펀트들(dopants)을 활성화시키는 역할을 한다. 도전체들(예컨데, 폴리-실리콘, 알루미늄, 구리 등)과 절연체들(예컨대, 실리콘 이산화물, 실리콘 질화물 등의 여러가지 형태들) 둘 모두의 막들이 사용되어 트랜지스터들과 그들의 컴포넌트들을 연결시키고 절연시킨다. 반도체 기판의 여러 영역들의 선택적 도핑은 그 기판의 도전성이 전압의 인가에 따라 변경될 수 있도록 한다. 이러한 여러 가지 컴포넌트들의 구조들을 생성함에 의해, 수 백만 개의 트랜지스터들이 구성되고 함께 와이어링되어 현대의 마이크로전자 디바이스의 복잡한 회로부를 형성할 수 있다. 반도체 리소그래피는 기판에 패턴을 계속적으로 전사하기 위해 반도체 기판 상에 3차원 릴리프 이미지들 또는 패턴들을 형성하는 것이다. 반도체 리소그래피에서, 패턴들은 포토-레지스트라고 일컬어지는 광 민감성 폴리머에 의해 형성된다. 트랜지스터와 회로의 수백만 개의 트랜지스터들을 연결하는 많은 와이어들을 구성하는 복잡한 구조들을 구축하기 위해, 리소그래피와 식각 패턴 전사 단계들이 여러 차례 반복된다. 웨이퍼 상에 인쇄된 각각의 패턴은 앞서 형성된 패턴들에 대해 정렬되고, 천천히 도전체들, 절연체들 및 선택적으로 도핑된 영역들이 빌드업되어 최종 디바이스를 형성한다.
[0063] 도면들에서 플로우챠트 및 블록 다이어그램들은 본 발명의 다양한 실시예들에 따른 제조 및/또는 작업 방법들의 가능한 구현들을 설명한다. 방법의 다양한 기능들/작업들은 블록들에 의해 플로우 다이어그램에 표현되어 있다. 몇몇 다른 구현들에 있어서, 블록들에 표시된 기능들은 도면들에서 표시된 순서와는 다르게 일어날 수 있다. 예를 들어, 연속해서 보이는 두 개의 블록들은, 관련된 기능에 의존하여, 사실상, 실질적으로 동시에 실행될 수 있고, 또는 그 블록들은 때로는 역순으로 실행될 수도 있다.
[0064] 본 발명의 다양한 실시예들에 관한 설명은 예시의 목적으로 제시되었으며, 설명된 실시예들을 빠짐없이 모두 망라하거나 설명된 실시예들로 한정하려고 의도된 것은 아니다. 설명된 실시예들의 범위를 벗어남이 없이 당해 기술분야에서 통상의 기술자들에게는 많은 수정 예들 및 변형 예들이 자명할 것이다. 여기에 사용된 용어는 실시예들의 원리들, 실제 적용 또는 시장에서 확인되는 기술들과 비교되는 기술적 진보를 가장 잘 설명하기 위해, 또는 여기에 설명되는 실시예들을 당해 기술 분야에서 통상의 기술자들이 이해할 수 있도록 하기 위해 선택되었다.

Claims (20)

  1. 듀얼 다마신 크로스바 어레이(dual damascene crossbar array) 제조 방법으로서, 상기 방법은:
    기판 상에 하부 전극층(bottom electrode layer)을 형성하는 단계;
    상기 하부 전극층 상에 제1 메모리 디바이스를 형성하는 단계; 및
    상기 제1 메모리 디바이스 상에 듀얼 다마신 구조(dual damascene structure)를 형성하는 단계 - 상기 듀얼 다마신 구조는 상부 전극층(top electode layer) 및 제1 비아(first via)를 포함하고, 상기 제1 비아는 상기 제1 메모리 디바이스와 상기 상부 전극층 사이에 형성됨 - 를 포함하는,
    듀얼 다마신 크로스바 어레이 제조 방법.
  2. 청구항 1에 있어서, 상기 방법은:
    상기 하부 전극층 상에 제2 메모리 디바이스를 형성하는 단계; 및
    상기 제2 메모리 디바이스를 위한 제2 비아(second via)를 형성하는 단계를 더 포함하고, 상기 제2 비아는 상기 제2 메모리 디바이스와 상기 상부 전극층 사이에 형성되는,
    듀얼 다마신 크로스바 어레이 제조 방법.
  3. 청구항 1에 있어서, 상기 비아는 테이퍼되고(tapered), 상기 비아는 상기 상부 전극층에 결합되는 상부(top portion) - 상기 상부는 제1 임계 치수(critical dimension, CD)를 가짐 - 와 상기 제1 메모리 디바이스에 결합되는 하부(bottom portion) - 상기 하부는 제2 CD를 가짐 - 를 포함하는,
    듀얼 다마신 크로스바 어레이 제조 방법.
  4. 청구항 3에 있어서, 상기 제1 CD는 상기 제2 CD보다 더 큰,
    듀얼 다마신 크로스바 어레이 제조 방법.
  5. 청구항 4에 있어서, 상기 상부 전극층의 라인(line)의 CD는 상기 비아의 제2 CD보다 더 큰,
    듀얼 다마신 크로스바 어레이 제조 방법.
  6. 듀얼 다마신 크로스바 어레이(dual damascene crossbar array)로서, 상기 어레이는:
    상기 듀얼 다마신 크로스바 어레이의 하나 또는 그 이상의 메모리;
    상기 하나 또는 그 이상의 메모리 디바이스들에 결합되는 하부 전극(bottom electrode);
    각각의 메모리 디바이스에 결합되는 하나 또는 그 이상의 비아들(vias); 및
    상기 하나 또는 그 이상의 비아들에 결합되는 상부 전극층(top electrode layer)을 포함하고, 상기 하나 또는 그 이상의 비아들은 상기 메모리 디바이스와 상기 상부 전극층 사이에 위치는,
    듀얼 다마신 크로스바 어레이.
  7. 청구항 6에 있어서, 상기 하나 또는 그 이상의 비아들 각각은 테이퍼되고(tapered), 상기 하나 또는 그 이상의 비아들 각각은 상기 상부 전극층에 결합되는 상부(top portion) - 상기 상부는 제1 임계 치수(critical dimension, CD)를 가짐 - 및 상기 메모리 디바이스에 결합되는 하부(bottom portion) - 상기 하부는 제2 CD를 가짐 - 를 포함하는,
    듀얼 다마신 크로스바 어레이.
  8. 청구항 7에 있어서, 상기 하나 또는 그 이상의 비아들 각각은 12-14nm 범위에 있는 CD를 갖는,
    듀얼 다마신 크로스바 어레이.
  9. 청구항 7에 있어서, 상기 제1 CD는 상기 제2 CD보다 더 큰,
    듀얼 다마신 크로스바 어레이.
  10. 청구항 9에 있어서, 상기 상부 전극층의 라인 부분(line portion)의 CD는 상기 비아의 제2 CD보다 더 큰,
    듀얼 다마신 크로스바 어레이.
  11. 청구항 10에 있어서, 상기 상부 전극층의 상기 라인 부분은 18nm의 CD를 갖는,
    듀얼 다마신 크로스바 어레이.
  12. 청구항 10에 있어서, 상기 하나 또는 그 이상의 비아들 각각의 높이는 상기 비아의 상기 제1 CD 와 상기 제2 CD 중 적어도 하나의 1.25배 - 2배인,
    듀얼 다마신 크로스바 어레이.
  13. 청구항 6에 있어서, 상기 하부 전극은 텅스텐(W), 몰리브덴(Mo), 루테늄(Ru), 및 코발트(Co) 중 적어도 하나로 이루어진,
    듀얼 다마신 크로스바 어레이.
  14. 청구항 6에 있어서, 상기 어레이는,
    배선(interconnect)을 통해 상기 크로스바 어레이에 결합되는 로직 영역(logic area)을 더 포함하며, 상기 배선은 상기 하나 또는 그 이상의 메모리 디바이스들로 증가된 전류를 통과시켜 상기 하나 또는 그 이상의 비아들에 보이드(void)를 유도하도록 구성되는,
    듀얼 다마신 크로스바 어레이.
  15. 듀얼 다마신 크로스바 어레이(dual damascene crossbar array)의 메모리 디바이스들을 디스에이블(disable)하는 방법으로서, 상기 방법은:
    상기 듀얼 다마신 크로스바 어레이의 결함이 있는(faulty) 메모리 디바이스를 확인(identify)하는 단계 - 상기 듀얼 다마신 크로스바 어레이는, 상기 듀얼 다마신 크로스바 어레이의 하나 또는 그 이상의 메모리 디바이스들, 상기 하나 또는 그 이상의 메모리 디바이스들에 결합되는 하부 전극(bottom electrode), 각각의 메모리 디바이스에 결합되는 하나 또는 그 이상의 비아들(vias), 및 상기 하나 또는 그 이상의 비아들에 결합되는 상부 전극층(top electode layer)을 포함하며, 상기 하나 또는 그 이상의 비아들은 상기 메모리 디바이스와 상기 상부 전극층 사이에 위치함 - ;
    상기 듀얼 다마신 크로스바 어레이의 상기 결함이 있는 메모리 디바이스를 디스에이블하는 단계; 및
    상기 듀얼 다마신 크로스바 어레이의 남아 있는 하나 또는 그 이상의 메모리 디바이스들을 동작시키는 단계;를 포함하는,
    방법.
  16. 청구항 15에 있어서, 상기 하나 또는 그 이상의 비아들 각각은 테이퍼되고(tapered), 상기 하나 또는 그 이상의 비아들 각각은 상기 상부 전극층에 결합된 상부(top portion) - 상기 상부는 제1 임계 치수(critical dimension, CD)를 가짐 - 및 상기 메모리 디바이스에 결합된 하부(bottom portion) - 상기 하부는 제2 CD를 가짐 - 를 포함하는,
    방법.
  17. 청구항 15에 있어서, 상기 듀얼 다마신 크로스바 어레이의 상기 결함이 있는 메모리 디바이스를 디스에이블하는 단계는 상기 결함이 있는 메모리 디바이스에 전류를 통과시켜 상기 결함이 있는 메모리 디바이스를 디스에이블하는 단계를 포함하는,
    방법.
  18. 청구항 17에 있어서, 상기 전류는 상기 결함이 있는 메모리 디바이스에 대응되는 비아에 보이드(void)을 생성하고, 상기 비아는 상기 결함이 있는 메모리 디바이스와 상기 상부 전극 사이에 위치하는,
    방법.
  19. 청구항 17에 있어서, 상기 전류는 상기 듀얼 다마신 크로스바 어레이를 위한 동작 전류 임계값(operation current threshold)보다 더 큰,
    방법.
  20. 청구항 19에 있어서, 상기 상부 전극층의 라인 부분(line portion)의 CD는 상기 하나 또는 그 이상의 비아들의 제2 CD보다 더 큰,
    방법.
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