KR20040047549A - 공통비트/공통소스라인 고밀도 1ｔ1ｒ ｒ-램 어레이 - Google Patents

공통비트/공통소스라인 고밀도 1ｔ1ｒ ｒ-램 어레이 Download PDF

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Abstract

공통비트/공통소스라인 고밀도 1T1R(하나의 트랜지스터/하나의 저항기) R-램 어레이, 및 상기 어레이를 동작시키는 방법을 제공한다. R-램 어레이는 제1 메모리 저항기와 함께 비공유 비트라인에 접속되는 드레인을 갖는 제1 트랜지스터를 포함한다. 제1, 제2, 제3 및 제4 트랜지스터의 게이트는 공통워드라인에 순차적으로 접속된다. R-램 어레이는 적어도 하나의 공통비트라인을 포함한다. 제2 메모리 저항기는 제2 트랜지스터의 드레인과 공통비트라인의 사이에 위치한다. 마찬가지로, 제3 메모리 저항기는 제3 트랜지스터의 드레인과 공통비트라인의 사이에 위치한다. 공통소스라인은 제3 및 제4 트랜지스터의 소스에 접속된다. R-램 어레이는 n개의 순차적인 트랜지스터의 m행을 포함한다.

Description

공통비트/공통소스라인 고밀도 1Ｔ1Ｒ Ｒ-램 어레이{COMMON BIT/COMMON SOURCE LINE HIGH DENSITY 1T1R R-RAM ARRAY}
본 발명은 일반적으로 집적회로(IC) 제조에 관한 것이며, 더욱 구체적으로, 공통소스 및 공통비트라인을 사용하여 어레이 셀 밀도를 증가시키는 R-램 메모리에 관한 것이다.
메모리 어레이의 밀도는 상호접속라인의 해상도 및 트랜지스터 특징에 의해 제한된다. R-램 메모리 어레이는 일반적으로 워드, 비트, 소스, 또는 특정 트랜지스터의 판독, 기록 및 리셋에 상당하는 라인을 필요로 한다. 그리하여, 트랜지스터가 더 정밀한 해상도 처리에 의해 소형화될 수 있을지라도, 어레이의 사이즈는 프로세스의 해상도로 한정되는 라인 폭을 갖는 다수의 상호접속라인에 의해 제한된다.
2000년 5월 8일자로 Physics Letter, Vol.76, #19에 실린 "Electric-Pulse-Induced reversible resistance change effect in magnetoresistive films"에서 Liu, Wu 및 Ignatiev는 YBCO(YBa2Cu3O7) 바닥전극 상의 Pr0.7Ca0.3MnO3등의 자기저항 박막을 이용한 전기펄스 가역저항기의 발견을 공개하였다. 이 기재된 저항기의 전기펄스 가역특성은 대규모의 비휘발성 메모리 어레이 제조에 적용된다.
도 1은 공유소스라인을 갖는 R-램 메모리 어레이의 개략도이다(종래기술). 도 1의 회로는 전기펄스 가역특성을 갖는 저항기를 이용한다는 것을 주목한다. 인접한 비트 트랜지스터의 소스는 공통소스라인에 접속되어 셀 영역을 감소시킨다. 비공유소스(기준)라인에 적용되는 바와 같이, 공통소스라인의 이용은 밀도의 향상으로 귀착된다.
도 2는 도 1의 공통소스 메모리 어레이의 부분 단면도이다(종래기술). 게이트라인의 폭, 콘택트홀, 쉘로우-트랜치 아이솔레이션(STI:shallow-trench isolation), 및 금속라인이 전부 최소 특징 사이즈이면, 금속라인을 공통소스 상호접속으로서 동작시킬 수 있다. 그러나, 긴 금속라인의 피치(라인 폭 + 2개의 라인 사이의 간격)는 최소 배선폭의 두배 보다 크다. 그러므로, 금속라인이 추가적인(상위) 금속레벨에 형성되더라도, 셀 사이즈를 증가시키기 않고 각 소스를 접촉시키는 금속라인을 가질 수 없다.
상호접속라인의 개수를 감소시킴으로써 R-램 메모리 어레이의 밀도를 증가시킬 수 있다면 유리하다.
어레이의 반응시간 및 효율을 향상시키기 위해 고밀도 R-램 어레이의 상호접속라인이 금속으로 이루어질 수 있다면 유리하다.
본 발명은 셀 사이즈를 감소시키고 칩 제조의 수율을 증가시키는 공통비트/공통소스 R-램 구조에 대하여 설명한다. 비트라인의 전체 개수가 대체로 비공유(비공통)비트라인 구조로부터 반감되기 때문에, 상기 구조는 인접한 비트라인을 단락시키는 문제점을 제거한다.
따라서, 공통비트/공통소스라인 고밀도 1T1R(하나의 트랜지스터/하나의 저항기) R-램 어레이가 설치된다. R-램 어레이는 제1 메모리 저항기와 함께 비공유 비트라인에 접속되는 드레인을 갖는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 및 제4 트랜지스터를 포함한다. 제1, 제2, 제3 및 제4 트랜지스터의 게이트는공통워드라인에 접속된다. R-램 어레이는 적어도 하나의 공통비트라인을 포함한다. 제2 메모리 저항기는 제2 트랜지스터의 드레인과 공통비트라인의 사이에 위치한다. 마찬가지로, 제3 메모리 저항기는 제3 트랜지스터의 드레인과 공통비트라인의 사이에 위치한다. 어떤 실시형태에 있어서, 공통소스라인은 제3 및 제4 트랜지스터의 소스에 접속된다.
더욱 구체적으로, R-램 어레이는 n이 우수이며, (n-2)개의 내부 트랜지스터와 함께 n개의 순차적인 트랜지스터의 m행(row)을 포함한다. R-램 어레이는 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 n개의 메모리 저항기를 포함한다. 어레이는 m개의 워드라인을 포함하며, 각 워드라인은 대응하는 행에 있어서 n개의 트랜지스터 각각의 게이트에 접속된다. R-램 어레이는 ((n/2)-1)개의 공통비트라인을 포함하며, 각 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속된다. (n/2)개의 공통소스라인이 있으며, 각 공통소스라인은 각 행에 있어서 인접하는 트랜지스터 소스의 대응하는 쌍에 접속된다.
상기에 설명한 R-램 어레이에 대한 추가적인 세부사항 및 R-램 어레이를 판독, 기록 및 리셋하기 위한 관련 방법을 이하에 설명한다.
도 1은 공유소스라인을 갖는 R-램 메모리 어레이의 개략도(종래기술);
도 2는 도 1의 공통소스 메모리 어레이의 부분 단면도(종래기술);
도 3은 본 발명의 공통비트/공통소스라인 고밀도 1T1R R-램 어레이의 단일 행을 나타내는 개략도;
도 4는 본 발명의 공통비트/공통소스라인 고밀도 1T1R R-램 어레이의 개략도;
도 5는 본 발명의, n이 기수인 경우의 R-램 어레이의 개략도;
도 6은 도 3 및 도 4의 본 발명의 공통비트/공통소스라인 고밀도 1T1R R-램 어레이의 부분 단면도;
도 7은 도 5의 본 발명의 공통비트/공통소스라인 고밀도 1T1R R-램 어레이의 부분 단면도;
도 8은 본 발명의 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 있어서 메모리를 소거하는 방법을 설명하기 위한 플로우차트;
도 9는 본 발명의 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 대한 기록 방법을 설명하기 위한 플로우차트;
도 10은 높은 저항 메모리 상태를 기록하기 위해 도 9의 방법과 다른 방법을 설명하기 위한 플로우차트;
도 11은 본 발명의 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 리셋하는 방법을 설명하기 위한 플로우차트;
도 12는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 리셋하는 도 11의 방법과 다른 방법을 설명하기 위한 플로우차트;
도 13은 본 발명의 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 판독하는 방법을 설명하기 위한 플로우차트;
도 14는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 판독하는 다른 방법을 설명하기 위한 플로우차트이다.
<도면의 주요부분에 대한 부호의 설명>
T1, T2, T3, T4, T5, T6 : 트랜지스터
B1, B2,3, B4,5, B6 : 비트라인
S1,2, S3,4, S5,6 : 소스라인
W1, W2, W3, W4 : 워드라인
400 : R-RAM 어레이
410, 412, 414 : 메모리 저항기
도 3은 본 발명의 공통비트/공통소스라인 고밀도 1T1R R-램 어레이의 단일 행을 나타내는 개략도이다. 단일 워드라인, 예컨대 워드라인(W1(m=1))의 움직임에 집중하면, R-램 어레이(400)는 제1 트랜지스터(402)(T1), 제2트랜지스터(404)(T2), 제3 트랜지스터(406)(T3) 및 제4 트랜지스터(408)(T4)를 포함한다. 각 트랜지스터는 소스, 드레인 및 게이트를 가진다. R-램 어레이(400)는 적어도 하나의 공통비트라인, 예컨대 비트라인(B2,3)을 포함한다. 또한, R-램 어레이(400)는 적어도 하나의 비공유비트라인, 예컨대 비트라인(B1)을 포함한다.
제1 메모리 저항기(410)는 제1 트랜지스터(402)(T1)의 드레인과 비트라인(B1) 사이에 위치한다. 제2 메모리 저항기(412)는 제2 트랜지스터(404)(T2)의 드레인과 공통비트라인(B2,3) 사이에 위치한다. 제3 메모리 저항기(414)는 제3 트랜지스터(406)(T3)의 드레인과 공통비트라인(B2,3) 사이에 위치한다. 도면에 나타낸 바와 같이, 워드라인(W1(n=6))에 접속되는 게이트를 갖는 6개의 트랜지스터가 있다. 공통비트라인(B4,5)은 각각의 메모리 저항기를 통해 트랜지스터(T4, T5)의 드레인에 작동 가능하게 접속되고, 비공유비트라인(B6)은 메모리 저항기를 통해 트랜지스터(T6)의 드레인에 작동 가능하게 접속된다. 여기에 사용되는 "작동 가능하게 접속된다(operatively connected)"는 말은 간접적으로 접속되거나 또는 하나 이상의 중재 구성요소(intervening element)를 통해 접속되는 것을 의미한다. 도 4의 어레이는 대표적인 것이며 n값은 어떤 특정값에 한정되지 않는다는 것을 주목한다.
공통소스라인(S3,4)은 제3 트랜지스터(406)(T3)와 제4 트랜지스터(408)(T4)의 소스에 접속된다. 도면에 나타낸 바와 같이, 공통소스라인(S1,2)은 제1 트랜지스터(402)(T1)와 제2 트랜지스터(404)(T2)의 소스에 접속된다. 공통소스라인(S5,6)은 트랜지스터(T5, T6)의 소스에 접속된다.
나타낸 R-램 어레이(400)는 n이 우수인 경우를 예시한다. 그때, RAM 어레이(400)는 게이트, 소스 및 드레인을 갖는 n개의 순차적인 트랜지스터의 행을 포함한다. "행(row)"은 동일한 워드라인에 접속되는 트랜지스터의 세트로 간주된다. 각 행은 (n-2)개의 내부 트랜지스터를 포함한다. 도면에 나타낸 바와 같이, 내부 트랜지스터는 T2, T3, T4 및 T5이다. 각각 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 (n)개의 메모리 저항기가 포함된다. 즉, 제1 메모리 저항기(410)는 제1 트랜지스터(402)(T1)의 드레인에 접속되고, n번째 메모리 저항기는 n번째 트랜지스터의 드레인에 접속된다. 상기에 설명한 바와 같이, 워드라인, 이 경우 W1은 n개의 트랜지스터의 각각의 게이트에 접속된다.
R-램 어레이(400)는 ((n/2)-1)개의 공통비트라인을 포함한다. 각 공통비트라인은 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속된다. 예컨대, 비트라인(B2,3)은 제2 메모리 저항기(412)를 통해 제2 트랜지스터(404)(T2)에 접속되고 제3 메모리 저항기(414)를 통해 제3 트랜지스터(406)(T3)에 접속된다.
R-램 어레이(400)는 (n/2)개의 공통소스라인을 포함한다. 각 공통소스라인은 인접하는 트랜지스터 소스의 대응하는 쌍에 접속된다. 예컨대, 소스라인(S1,2)은 제1 트랜지스터(402)(T1)와 제2 트랜지스터(404)(T2)의 소스에 접속된다.
제1 외부비트라인(B1)은 대응하는 메모리 저항기를 통해 제1 트랜지스터(n=1)에 작동 가능하게 접속된다. 도면에 나타낸 바와 같이, 비트라인(B1)은 제1 메모리 저항기(410)를 통해 제1 트랜지스터(402)(T1)에 접속된다. 제2 외부비트라인(Bn)은 대응하는 메모리 저항기를 통해 n번째 트랜지스터에 작동 가능하게 접속된다. 도면에 나타낸 바와 같이, 제2 외부비트라인은 B6이다.
도 4는 본 발명의 공통비트/공통소스라인 고밀도 1T1R R-램 어레이의 개략도이다. 이제, 단일 행(도 3)에 대하여 일반적인 규칙을 전개하고, 전체 어레이를 고려할 수 있다. R-램 어레이(400)는 게이트, 소스 및 드레인을 갖는 n개의 순차적인 트랜지스터의 m행을 포함한다. 상술한 바와 같이, 트랜지스터의 각 행은 (n-2)개의 내부 트랜지스터를 포함한다. 도 4에 나타낸 바와 같이, m은 대표값이 4이다. 그러나, 본 발명은 m의 어떤 특정값에 한정되지 않는다. 이전에는, 워드라인(W1(m=1))에 대한 논의에 촛점을 맞추었다. 각 행에 있어서 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 m행 각각에 대한 n개의 메모리 저항기가 있다. 다시 말하면, 각 트랜지스터는 그 드레인에 접속되는 대응하는 메모리 저항기를 가진다. m개의 워드라인이 있으며, 각 워드라인은 대응하는 행에 있어서 n개의 트랜지스터의 각각의 게이트에 접속된다. 다시 말하면, 하나의 워드라인은 그 행에 있어서 모든 트랜지스터 게이트에 접속된다.
((n/2)-1)개의 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속된다. 예컨대, 비트라인(B2,3)은 각 행에 있어서 T2 및 T3의 드레인에 작동 가능하게 접속된다. (n/2)개의 공통소스라인은 각 행에 있어서 인접하는 트랜지스터의 소스의 대응하는 쌍에 각각 접속된다. 예컨대, 소스라인(S1,2)은 각 행에 있어서 T1 및 T2의 소스에 접속된다.
제1 외부비트라인(B1)은 각 행에 있어서 대응하는 메모리 저항기를 통해 제1 트랜지스터에 작동 가능하게 접속된다. 마찬가지로, 제2 외부비트라인(Bn)은 각 행에 있어서 대응하는 메모리 저항기를 통해 n번째 트랜지스터에 작동 가능하게 접속된다.
도 5는 본 발명의 n이 기수인 경우의 R-램 어레이의 개략도이다. 도면에 나타낸 바와 같이, n은 5이지만, 다시 한번 본 발명은 n의 어떤 특정값에 한정되지 않는다. 어떤 행, 예컨대 W1과 관계되는 행은 (n-1)개의 내부 트랜지스터를 포함하는, 게이트, 소스, 드레인을 갖는 n개의 순차적인 트랜지스터를 포함한다. 이 경우, 내부 트랜지스터는 T2∼Tn이다. n이 기수인 경우, 내부 트랜지스터는 공통비트라인에 작동 가능하게 접속되는 트랜지스터로 정의된다. n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 n개의 메모리 저항기가 있다. 상술한 바와 같이, 워드라인(W1)(예를 들면)은 제1 행에 있어서 n개의 트랜지스터의 각각의 게이트에 접속된다. ((n-1)/2)개의 공통비트라인이 있으며, 각 공통비트라인은 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속된다. ((n-1)/2)개의 공통소스라인이 있으며, 각 공통소스라인은 인접하는 트랜지스터 소스의 대응하는 쌍에 접속된다.
제1 외부비트라인(B1)은 대응하는 메모리 저항기를 통해 제1 (n=1) 트랜지스터에 작동 가능하게 접속된다. 제1 외부소스라인(Sn)은 n번째 트랜지스터의 소스에 접속된다.
전체 어레이를 고려하여 보면, 게이트, 소스 및 드레인을 갖는 n개의 순차적인 트랜지스터의 m행이 있으며, 트랜지스터의 각 행은 (n-1)개의 내부 트랜지스터를 포함한다. m행의 각각에 대해 n개의 메모리 저항기가 있다. 각 메모리 저항기는 각 행에 있어서 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속된다. m개의 워드라인이 있으며, 각 워드라인은 대응하는 행에 있어서 n개의 트랜지스터의 각각의 게이트에 접속된다. ((n-1)/2)개의 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속된다. ((n-1)/2)개의 공통소스라인은 각 행에 있어서 인접하는 트랜지스터 소스의 대응하는 쌍에 각각 접속된다.
제1 외부비트라인(B1)은 각 행에 있어서 대응하는 메모리 저항기를 통해 제1 트랜지스터에 작동 가능하게 접속된다. 제1 외부소스라인(Sn)은 각 행에 있어서 n번째 트랜지스터의 소스에 접속된다.
도 6은 도 3 및 도 4의 본 발명의 공통비트/공통소스라인 고밀도 1T1R R-램 어레이의 부분 단면도이다. 도 3 및 도 4와 함께 생각하면, 이 도면은 예컨대 W1에 관계되는 어레이 구조의 단면을 나타낸다. 드레인(600), 소스(602) 및 게이트(604)를 갖는 제1 트랜지스터(402)를 나타낸다. 제2 트랜지스터(404)는 드레인(606), 소스(602) 및 게이트(610)를 구비한다. 제3 트랜지스터(406)는 드레인(612), 소스(614) 및 게이트(616)를 구비한다. 제4 트랜지스터(408)는 드레인(618), 소스(614) 및 게이트(620)를 구비한다. 소스 및 드레인은 각각 제1 레벨이며, 게이트는 오버레이 레벨(overlying level)에 형성된다.
1쌍의 내부 트랜지스터에 초점을 맞추면, 절연체(630)는 제1 레벨과, 이 제1레벨 위에 위치하는 제2 레벨에 형성되며, 제2 트랜지스터 드레인(606)과 제3 트랜지스터 드레인(612) 사이에 위치한다. 어떤 실시형태에 있어서, 도면에 나타낸 바와 같이, 절연체(630)는 분리공정에서 형성되는 층을 이룬 절연체이다. 제2 메모리 저항기(412)는 제2 레벨에 형성되며 제2 트랜지스터(404)의 드레인(606)에 접속된다. 제3 메모리 저항기(414)는 제2 레벨에 형성되며 제3 트랜지스터(406)의 드레인(612)에 접속된다. 공통비트라인(632)(B2,3)은 제2 및 제3 메모리 저항기(412/414)에 접속된다. 메모리 저항기(412/414)는 Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), 또는 Y1-xCaxMnO3(YCMO) 등의 초거대 자기저항(CMR; colossal magnetoresistive) 막, 또는 고온 초전도체(HTSC;high-temperature super conductor) 물질로 형성할 수 있다.
도면에 나타낸 바와 같이, 제2 메모리 저항기(412)는 제2 트랜지스터(404)의 드레인(606) 위에 위치하며, 제3 메모리 저항기(414)는 제3 트랜지스터(406)의 드레인(612) 위에 위치한다. 다른 구조가 가능하지만, 상기에 나타낸 직접 위에 위치시키는 구조에 의해 셀 밀도가 향상된다.
공통소스라인(634)(S3,4)은 제3 트랜지스터(406)와 제4 트랜지스터(408)의 소스(614)에 접속된다. 도면에 나타낸 바와 같은 어떤 실시형태에 있어서, 인접하는 트랜지스터는 공통소스를 실제로 공유한다. 즉, 인접하는 트랜지스터의 소스는 단일의 공유된 소스이다. 어떤 실시형태에 있어서, 공통소스라인(634)은 제3 및 제4 트랜지스터의 소스(614) 위에 위치하는 제2 레벨에 형성된다. 도면에 나타낸바와 같은 다른 실시형태에 있어서, 공통소스라인(634)은 제2 레벨 위에 위치하는 제3 레벨에도 형성된다. 다시 말하면, 제3레벨에서 제2 층에 비아(via)가 형성되어 소스를 공통소스라인에 접속한다.
공통비트 및 공통소스라인은 공통레벨에 형성될 수 있다. 도면에 나타낸 바와 같이, 공통비트라인(632) 및 공통소스라인(634)은 제3 레벨에 형성된다. 금속라인이 규소 화합물 또는 도핑된 규소 등의 물질로 이루어지는 비금속 비트라인 및 소스라인 보다 근본적으로 더 넓은 폭을 가지더라도, 본 발명의 공통비트라인 개념에 의해 야기되는 비트라인의 전체 개수의 감소에 의해 소스라인과 비트라인 모두 또는 둘 중 하나가 금속으로 제조되는 것을 허락한다. 예컨대, 공통소스 및 공통비트라인은 알루미늄(Al), 티타늄(Ti), 알루미늄 도핑된 규소(AlSi) 또는 구리(Cu) 등의 금속물질로 이루어질 수 있다. 그러나, 본 발명의 상호접속라인은 금속의 어떤 특정타입에 한정되지 않는다.
공통워드라인은 제1 레벨 위에 위치하는 레벨에 형성되며, 제1 트랜지스터(402)의 게이트(604), 제2 트랜지스터(404)의 게이트(610), 제3 트랜지스터(406)의 게이트(616), 및 제4 트랜지스터(408)의 게이트(620) (그리고 공통 행에 있어서 모든 다른 트랜지스터의 게이트들)에 접속된다. 이 공통워드라인은 도 6에 나타내지 않지만, 어레이의 다른 단면이 존재한다면 관찰할 수 있다.
하나의 공통비트라인(632)과, 그것에 관계되는 트랜지스터 및 메모리 저항기 구조를 상기에 상세하게 설명하였다. 마찬가지로, 하나의 공통소스라인(634)과, 그것에 관계되는 트랜지스터 구조를 설명하였다. 이러한 설명은 일반적으로 본 발명의 R-램 어레이에 있어서 다른 공통비트라인과 공통소스라인 구조를 설명할 것이다. 이들 구조의 중복된 설명은 내용의 간결을 위해 생략된다.
더욱 일반적으로, 게이트, 소스 및 드레인을 갖는 n개의 순차적인 트랜지스터의 행에는 (n-2)개의 내부 트랜지스터가 포함된다. 내부 트랜지스터는 트랜지스터(404, 406, 408, 650)이다. n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 (n)개의 메모리 저항기가 포함된다. 도면에 나타낸 바와 같이, 메모리 저항기(410)는 드레인(600)에 접속되고, 메모리 저항기(412)는 드레인(606)에 접속되고, 메모리 저항기(414)는 드레인(612)에 접속되고, 메모리 저항기(652)는 트랜지스터(408)의 드레인(618)에 접속되고, 메모리 저항기(654)는 트랜지스터(650)의 드레인(656)에 접속되고, 메모리 저항기(658)는 트랜지스터(662)의 드레인(660)에 접속된다.
R-램 어레이는 ((n/2)-1)개의 공통비트라인을 포함하며, 각 공통비트라인은 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속된다. 공통비트라인(632, 664)이 도시되어 있다. 인접하는 트랜지스터 소스의 대응하는 쌍에 접속되는 (n/2)개의 공통소스라인이 있다. 공통소스라인(634, 666, 668)이 도시되어 있다. 제1 외부비트라인(670)(B1)은 대응하는 (제1) 메모리 저항기(410)를 통해 제1 트랜지스터(402)에 작동 가능하게 접속된다. 제2 외부비트라인(672)은 대응하는 (n번째) 메모리 저항기(658)를 통해 n번째 트랜지스터(662)에 작동 가능하게 접속된다.
도 4와 함께 고려하면, R-램 어레이(400)가 n개의 순차적인 트랜지스터의 m행을 포함하여도 좋은 것을 추정할 수 있으며, 각 행은 도 6에 실제로 나타낸 행과 동일하다. 그때, R-램 어레이(400)는 m행의 각각에 대해 각 행에 있어서 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 n개의 메모리 저항기를 포함할 것이다. R-램 어레이는 대응하는 행에 있어서 n개의 트랜지스터의 각각의 게이트에 접속되는 m개의 워드라인을 포함할 것이다. ((n/2)-1)개의 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속될 것이다. (n/2)개의 공통소스라인은 각 행에 있어서 인접하는 트랜지스터 소스의 대응하는 쌍에 접속될 것이다. 제1 외부비트라인(670)은 각 행에 있어서 대응하는 메모리 저항기를 통해 제1 트랜지스터에 작동 가능하게 접속될 것이다. 마찬가지로, 제2 외부비트라인(672)은 각 행에 있어서 대응하는 메모리 저항기를 통해 n번째 트랜지스터에 작동 가능하게 접속될 것이다.
도 7은 도 5의 본 발명의 공통비트/공통소스라인 고밀도 1T1R R-램 어레이의 부분 단면도이다. 도 6의 많은 설명은 도 7에도 똑같이 타당하게 적용된다. n이 기수이기 때문에, 도 6과 달리 도 7의 행은 트랜지스터(662)를 포함하지 않는다. 그러므로, 메모리 저항기(658)와 제2 외부비트라인(672)은 도 7에 포함되지 않는다.
n이 기수인 경우, n개의 순차적인 트랜지스터의 행은 (n-1)개의 내부 트랜지스터를 포함하며, 내부 트랜지스터는 상기에 정의하였다. 즉, 트랜지스터(404, 406, 408, 650)는 내부 트랜지스터이다. 그때, ((n-1)/2)개의 공통비트라인이 있으며, 각 공통비트라인은 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속된다. 공통비트라인(632, 664)이 도시되어 있다. 각기 인접하는 트랜지스터 소스의 대응하는 쌍에 접속되는 ((n-1)/2)개의 공통소스라인이 있다. 공통소스라인(634, 666)이 도시되어 있다.
제1 외부비트라인(670)(B1)은 대응하는 (제1) 메모리 저항기(410)를 통해 제1(n=1) 트랜지스터(402)에 작동 가능하게 접속된다. 제1 외부소스라인(700)(S5)은 n번째 트랜지스터(650)의 소스에 접속된다.
도 5와 함께 고려하면, R-램 어레이(400)가 n개의 순차적인 트랜지스터의 m행을 포함하여도 좋은 것을 추정할 수 있으며, 트랜지스터의 각 행은 (n-1)개의 내부 트랜지스터를 포함한다. R-램 어레이(400)는 m행의 각각에 대해 각 행에 있어서 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 n개의 메모리 저항기를 포함할 것이다. R-램 어레이는 대응하는 행에 있어서 n개의 트랜지스터의 각각의 게이트에 접속되는 m개의 워드라인을 포함할 것이다. ((n-1)/2)개의 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속될 것이다. ((n-1)/2)개의 공통소스라인은 각 행에 있어서 인접하는 트랜지스터 소스의 대응하는 쌍에 접속될 것이다. 제1 외부비트라인(670)은 각 행에 있어서 대응하는 메모리 저항기를 통해 제1 트랜지스터에 작동 가능하게 접속될 것이다. 제1 외부소스라인(700)은 각 행에 있어서 n번째 트랜지스터의 소스에 접속될 것이다.
도 4 또는 도 5로 돌아가 보면, 이 도면은 워드라인을 따르는 비트 셀을 나타낸다. 이웃한 비트들은 공통비트라인을 공유한다. 예컨대, 비트라인(B4,5)은 비트(4, 5)에 대해 공유되는 비트라인이다. 비트(1, 2)는 S1,2의 공통소스라인을 공유한다. 그리하여, 주어진 어레이에 있어서 비트라인의 실제 개수는 도 1에 나타낸 만큼의 절반 정도이다. 또한, 공통소스라인은 비트라인에 평행하게 움직이는 낮은 저항의 금속라인일 수 있다. 이 금속 공통소스라인은 메모리 사이즈의 30% 이상의 증가 없이, 종래의 공통소스라인 구조를 이용할 수 없다는 하나의 옵션이 있다.
도 6 및 도 7로 돌아가 보면, 본 발명의 공통비트라인/공통소스라인 구조는 비트라인에 평행하게 금속라인을 움직이기에 충분한 간격을 두어, 각 비트 트랜지스터 소스에 접속한다는 것을 알 수 있다. 공통소스 금속라인은 공통비트라인과 동일한 금속레벨, 또는 다른 금속레벨일 수 있다.
도 8은 본 발명의 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 있어서 메모리를 소거하는 방법을 설명하기 위한 플로우차트이다. 그 방법(그리고 이하 설명되는 방법들)은 일련의 번호를 붙인 스텝으로서 명쾌하게 설명되지만, 명쾌하게 설명하지 않는다면 번호를 붙인 것으로부터 순서를 추론할 수 없다. 이들 스텝 중 일부는 건너뛰고, 나란히 수행하거나, 또는 엄격한 순차적인 순서를 유지할 필요없이 수행하여도 좋다는 것을 이해할 수 있다. 스텝 800에서 이 방법을 개시한다. 스텝 802에서 모든 소스라인에 기준전압을 인가한다. 스텝 804에서 모든 워드라인에 프로그래밍 전압(Vp)을 인가한다. 스텝 806에서 모든 비트라인에 프로그래밍 펄스전압을 인가한다. 스텝 808에서 인가된 전압에 응답하여 R-램 어레이의 메모리 내용을 소거한다.
어떤 실시형태에 있어서, 스텝 802에서 모든 소스라인에 기준전압을 인가하는 단계에 있어서 기준전압이 접지된다. 그때, 스텝 804에서 모든 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이다. 스텝 806에서 모든 비트라인에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스 폭이 1∼1000ns의 범위이며 펄스 진폭이 -3∼-6V의 범위이다. 또한, 스텝 806에서 모든 비트라인에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스 폭이 1㎲ 보다 넓으며 펄스 진폭이 2∼6V의 범위이다.
도 9는 본 발명의 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 대한 기록 방법을 설명하기 위한 플로우차트이다. 스텝 900에서 이 방법을 개시한다. 스텝 902에서 선택된 소스라인(S(n-1, n))에 기준전압을 인가한다. 스텝 904에서 선택된 비트라인 (B(n, n+1))에 프로그래밍 펄스전압을 인가한다. 스텝 906에서 선택된 워드라인(Wm)에 프로그래밍 전압(Vp)을 인가한다. 스텝 908에서 선택되지 않은 모든 워드라인에 기준전압을 인가한다. 스텝 910에서 선택되지 않은 소스라인 및 비트라인을 플로팅(floating)시킨다. 스텝 912에서 인가된 전압에 응답하여 비트(Bnm)를 높은 저항 메모리 상태로 설정한다.
어떤 실시형태에 있어서, 스텝 902 및 908에서 기준전압을 인가하는 단계에 있어서 기준전압이 접지된다. 스텝 906에서 선택된 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이다. 스텝 904에서 선택된 비트라인(B(n, n+1))에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스전압은 펄스 폭이 1∼300ns 범위이며 진폭이 3∼6V의 범위이다.
도 10은 높은 저항 메모리 상태를 기록하기 위해 도 9의 방법과 다른 방법을 설명하기 위한 플로우차트이다. 스텝 1000에서 이 방법을 개시한다. 스텝 1002에서선택된 소스라인(S(n, n+1))에 기준전압을 인가한다. 스텝 1004에서 선택된 비트라인(B(n-1, n))에 프로그래밍 펄스전압을 인가한다. 스텝 1006에서 선택된 워드라인(Wm)에 프로그래밍 전압(Vp)을 인가한다. 스텝 1008에서 선택되지 않은 모든 워드라인에 기준전압을 인가한다. 스텝 1010에서 선택되지 않은 소스라인 및 비트라인을 플로팅시킨다. 스텝 1012에서 인가된 전압에 응답하여 비트(Bnm)를 높은 저항 메모리 상태로 설정한다.
어떤 실시형태에 있어서, 스텝 1002 및 1008에서 기준전압을 인가하는 단계에 있어서 기준전압이 접지된다. 스텝 1006에서 선택된 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이다. 스텝 1004에서 선택된 비트라인(B(n-1, n))에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스전압은 펄스 폭이 1∼300ns 범위이며 진폭이 3∼6V의 범위이다.
도 11은 본 발명의 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 리셋하는 방법을 설명하기 위한 플로우차트이다. 스텝 1100에서 이 방법을 개시한다. 스텝 1102에서 선택된 소스라인(S(n, n+1))에 기준전압을 인가한다. 스텝 1104에서 선택된 비트라인(B(n-1, n))에 프로그래밍 펄스전압을 인가한다. 스텝 1106에서 선택된 워드라인(Wm)에 프로그래밍 전압(Vp)을 인가한다. 스텝 1108에서 선택되지 않은 모든 워드라인에 기준전압을 인가한다. 스텝 1110에서 선택되지 않은 소스라인 및 비트라인을 플로팅시킨다. 스텝 1112에서 인가된 전압에 응답하여 비트(Bnm)를 낮은 저항 메모리 상태로 설정한다.
어떤 실시형태에 있어서, 스텝 1102 및 1108에서 기준전압을 인가하는 단계에 있어서 기준전압이 접지된다. 스텝 1106에서 선택된 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이다. 스텝 1104에서 선택된 비트라인(B(n-1, n))에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스전압은 펄스 폭이 100ns 보다 넓으며 진폭이 2∼6V의 범위이다.
도 12는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 리셋시키는 도 11의 방법과 다른 방법을 설명하기 위한 플로우차트이다. 스텝 1200에서 이 방법을 개시한다. 스텝 1202에서 선택된 소스라인(S(n-1, n))에 기준전압을 인가한다. 스텝 1204에서 선택된 비트라인(B(n, n+1))에 프로그래밍 펄스전압을 인가한다. 스텝 1206에서 선택된 워드라인(Wm)에 프로그래밍 전압(Vp)을 인가한다. 스텝 1208에서 선택되지 않은 모든 워드라인에 기준전압을 인가한다. 스텝 1210에서 선택되지 않은 소스라인 및 비트라인을 플로팅시킨다. 스텝 1212에서 인가된 전압에 응답하여 비트(Bnm)를 낮은 저항 메모리 상태로 설정한다.
어떤 실시형태에 있어서, 스텝 1202 및 1208에서 기준전압을 인가하는 단계에 있어서 기준전압이 접지된다. 스텝 1206에서 선택된 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이다. 스텝 1204에서 선택된 비트라인(B(n, n+1))에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스전압은 펄스 폭이 100ns 보다 넓으며 진폭이 2∼6V의 범위이다.
도 13은 본 발명의 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 판독하는 방법을 설명하기 위한 플로우차트이다. 스텝 1300에서 이 방법을 개시한다. 스텝 1302에서 선택된 소스라인(S(n, n+1))에 기준전압을 인가한다.스텝 1304에서 선택된 비트라인(B(n-1, n))에 판독 펄스전압을 인가한다. 스텝 1306에서 선택된 워드라인(Wm)에 판독전압(Vr)을 인가한다. 스텝 1308에서 선택되지 않은 모든 워드라인에 기준전압을 인가한다. 스텝 1310에서 선택되지 않은 소스라인 및 비트라인을 플로팅시킨다. 스텝 1312에서 인가된 전압에 응답하여 비트(Bnm)를 판독한다.
어떤 실시형태에 있어서, 스텝 1302 및 1308에서 기준전압을 인가하는 단계에 있어서 기준전압이 접지된다. 스텝 1304에서 선택된 비트라인(B(n-1, n))에 판독 펄스전압을 인가하는 단계에 있어서 판독펄스는 펄스 폭이 1∼100ns의 범위이며 진폭이 0.1∼1.5V의 범위이다. 스텝 1306에서 선택된 워드라인(Wm)에 판독전압(Vr)을 인가하는 단계에 있어서 Vr이 1∼3V의 범위이다.
도 14는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 판독하는 다른 방법을 설명하기 위한 플로우차트이다. 스텝 1400에서 이 방법을 개시한다. 스텝 1402에서 선택된 소스라인(S(n-1, n))에 기준전압을 인가한다. 스텝 1404에서 선택된 비트라인(B(n, n+1))에 판독 펄스전압을 인가한다. 스텝 1406에서 선택된 워드라인(Wm)에 판독전압(Vr)을 인가한다. 스텝 1408에서 선택되지 않은 모든 워드라인에 기준전압을 인가한다. 스텝 1410에서 선택되지 않은 소스라인 및 비트라인을 플로팅시킨다. 스텝 1412에서 인가된 전압에 응답하여 비트(Bnm)를 판독한다.
어떤 실시형태에 있어서, 스텝 1402 및 1408에서 기준전압을 인가하는 단계에 있어서 기준전압이 접지된다. 스텝 1404에서 선택된 비트라인(B(n, n+1))에 판독 펄스전압을 인가하는 단계에 있어서 판독펄스는 펄스 폭이 1∼100ns의 범위이며 진폭이 0.1∼1.5V의 범위이다. 스텝 1406에서 선택된 워드라인(Wm)에 판독전압(Vr)을 인가하는 단계에 있어서 Vr이 1∼3V의 범위이다.
공통비트/공통소스라인 고밀도 1T1R R-램 어레이, 및 상기 어레이를 동작시키는 방법을 제공하였다. R-램 어레이의 구체예로서 n값이 5 또는 6이며, m값이 4로 주어졌다. 그러나, 본 발명은 어떤 특정한 n 또는 m값에 한정되는 것은 아니다. 마찬가지로, 설명의 방법으로서 동작방법에 있어서 특정 전압값을 나타내었다. 또한, 본 발명의 R-램 어레이는 동작전압들 사이에 기재된 관계를 유지함으로써, 다른 절대전압에 의해 동작할 수도 있다. 당업자에 의해 본 발명의 다른 변동 및 실시형태가 나타날 수 있다.
본 발명에 따른 공통비트/공통소스라인 고밀도 1T1R R-램 어레이에 의하면, 셀 사이즈를 감소시키고, 칩제조의 수율을 증가시킬 수 있다는 효과가 있다.

Claims (46)

  1. 게이트, 소스 및 드레인을 갖는 제2 트랜지스터;
    게이트, 소스 및 드레인을 갖는 제3 트랜지스터;
    공통비트라인;
    상기 제2 트랜지스터의 드레인과 상기 공통비트라인의 사이에 위치하는 제2 메모리 저항기; 및
    상기 제3 트랜지스터의 드레인과 상기 공통비트라인의 사이에 위치하는 제3 메모리 저항기를 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  2. 제1항에 있어서, 게이트, 소스 및 드레인을 갖는 제4 트랜지스터; 및
    상기 제3 및 제4 트랜지스터의 소스에 접속되는 공통소스라인을 더 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  3. 제2항에 있어서, 상기 제2, 제3 및 제4 트랜지스터의 게이트에 접속되는 공통워드라인을 더 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  4. 제3항에 있어서, n은 우수이며;
    게이트, 소스 및 드레인을 가지며, 상기 제2, 제3 및 제4 트랜지스터를 포함하며, (n-2)개의 내부 트랜지스터를 포함하는 n개의 순차적인 트랜지스터의 행;
    상기 제2 및 제3 메모리 저항기를 포함하며, 각기 상기 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 n개의 메모리 저항기;
    각기 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속되는 ((n/2)-1)개의 공통비트라인; 및
    각기 인접하는 트랜지스터 소스의 대응하는 쌍에 접속되는 (n/2)개의 공통소스라인을 더 포함하며:
    상기 워드라인은 n개의 트랜지스터의 각각의 게이트에 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  5. 제4항에 있어서, 대응하는 메모리 저항기를 통해 제1 트랜지스터(n=1)에 작동 가능하게 접속되는 제1 외부비트라인(B1); 및
    대응하는 메모리 저항기를 통해 n번째 트랜지스터에 작동 가능하게 접속되는 제2 외부비트라인(Bn)을 더 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  6. 제5항에 있어서, 게이트, 소스 및 드레인을 가지며, 각 행은 (n-2)개의 내부 트랜지스터를 포함하는 n개의 순차적인 트랜지스터의 m행;
    각 행에 있어서 상기 n개의 트랜지스터의 드레인 중 대응하는 하나에 각기접속되는 m행의 각각에 대한 n개의 메모리 저항기; 및
    대응하는 행에 있어서 각기 상기 n개의 트랜지스터의 각각의 게이트에 접속되는 m개의 워드라인을 더 포함하며:
    상기 ((n/2)-1)개의 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 각각 접속되고;
    상기 (n/2)개의 공통소스라인은 각 행에 있어서 인접하는 트랜지스터 소스의 대응하는 쌍에 각각 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  7. 제6항에 있어서, 상기 제1 외부비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 상기 제1 트랜지스터에 작동 가능하게 접속되며;
    상기 제2 외부비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 상기 n번째 트랜지스터에 작동 가능하게 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  8. 제3항에 있어서, n은 기수이며;
    게이트, 소스 및 드레인을 가지며, 상기 제2, 제3 및 제4 트랜지스터를 포함하며, (n-1)개의 내부 트랜지스터를 포함하는 n개의 순차적인 트랜지스터의 행;
    상기 제2 및 제3 메모리 저항기를 포함하며, 각기 상기 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 n개의 메모리 저항기;
    각기 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속되는 ((n-1)/2)개의 공통비트라인; 및
    각기 인접하는 트랜지스터 소스의 대응하는 쌍에 접속되는 ((n-1)/2)개의 공통소스라인을 더 포함하며:
    상기 워드라인은 n개의 트랜지스터의 각각의 게이트에 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  9. 제8항에 있어서, 대응하는 메모리 저항기를 통해 상기 제1(n=1) 트랜지스터에 작동 가능하게 접속되는 제1 외부비트라인(B1); 및
    상기 n번째 트랜지스터의 소스에 접속되는 제1 외부소스라인(Sn)을 더 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  10. 제9항에 있어서, 게이트, 소스 및 드레인을 가지며, 각 행은 (n-1)개의 내부 트랜지스터를 포함하는 n개의 순차적인 트랜지스터의 m행;
    각 행에 있어서 상기 n개의 트랜지스터의 드레인 중 대응하는 하나에 각기 접속되는 m행의 각각에 대한 n개의 메모리 저항기; 및
    대응하는 행에 있어서 각기 상기 n개의 트랜지스터의 각각의 게이트에 접속되는 m개의 워드라인을 더 포함하며:
    상기 ((n-1)/2)개의 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 각각 접속되고;
    상기 ((n-1)/2)개의 공통소스라인은 각 행에 있어서 인접하는 트랜지스터 소스의 대응하는 쌍에 각각 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  11. 제10항에 있어서, 상기 제1 외부비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 상기 제1 트랜지스터에 작동 가능하게 접속되며;
    상기 제1 외부소스라인은 각 행에 있어서 n번째 트랜지스터의 소스에 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  12. 제1항에 있어서, 상기 제2 및 제3 메모리 저항기는 Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), 및 Y1-xCaxMnO3(YCMO) 등의 초거대 자기저항(CMR) 막, 및 고온 초전도체(HTSC) 물질로 이루어진 군에서 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  13. 제1 레벨에 형성되는 드레인과 소스, 및 그 오버레이 레벨에 형성되는 게이트를 갖는 제2 트랜지스터;
    상기 제1 레벨에 형성되는 드레인과 소스, 및 그 오버레이 레벨에 형성되는 게이트를 갖는 제3 트랜지스터;
    상기 제2 및 제3 트랜지스터의 드레인 사이에 위치하며, 제1 레벨과, 상기제1 레벨 위에 위치하는 제2 레벨에 형성되는 절연체;
    상기 제2 레벨에 형성되며 상기 제2 트랜지스터의 드레인에 접속되는 제2 메모리 저항기;
    상기 제2 레벨에 형성되며 상기 제3 트랜지스터의 드레인에 접속되는 제3 메모리 저항기; 및
    상기 제2 및 제3 메모리 저항기에 접속되는 공통비트라인을 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  14. 제13항에 있어서, 상기 제2 메모리 저항기는 상기 제2 트랜지스터의 드레인 위에 위치하고;
    상기 제3 메모리 저항기는 상기 제3 트랜지스터의 드레인 위에 위치하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  15. 제14항에 있어서, 제1 레벨에 형성되는 드레인과 소스, 및 그 오버레이 레벨에 형성되는 게이트를 갖는 제4 트랜지스터;
    상기 제3 및 제4 트랜지스터의 소스에 접속되는 공통소스라인을 더 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  16. 제15항에 있어서, 상기 공통소스라인은 상기 제3 및 제4 트랜지스터의 소스 위에 위치하는 상기 제2 레벨에 형성되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  17. 제16항에 있어서, 상기 공통소스라인은 상기 제2 레벨 위에 위치하는 제3 레벨에도 형성되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  18. 제17항에 있어서, 상기 공통소스라인은 Al, Ti, AlSi 및 Cu로 이루어진 군에서 선택되는 금속물질인 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  19. 제18항에 있어서, 상기 공통비트라인은 Al, Ti, AlSi 및 Cu로 이루어진 군에서 선택되는 금속물질인 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  20. 제19항에 있어서, 상기 공통비트라인 및 상기 공통소스라인은 공통 레벨에 형성되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  21. 제17항에 있어서, 상기 제1 레벨 위에 위치하는 레벨에 형성되며 상기 제2, 제3 및 제4 트랜지스터의 게이트에 접속되는 공통워드라인을 더 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  22. 제21항에 있어서, n은 우수이며;
    게이트, 소스 및 드레인을 가지며, 상기 제2, 제3 및 제4 트랜지스터를 포함하며, (n-2)개의 내부 트랜지스터를 포함하는 n개의 순차적인 트랜지스터의 행;
    상기 제2 및 제3 메모리 저항기를 포함하며, 각기 상기 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 n개의 메모리 저항기;
    각기 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속되는 ((n/2)-1)개의 공통비트라인; 및
    각기 인접하는 트랜지스터 소스의 대응하는 쌍에 접속되는 (n/2)개의 공통소스라인을 더 포함하며:
    상기 워드라인은 n개의 트랜지스터의 각각의 게이트에 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  23. 제22항에 있어서, 대응하는 메모리 저항기를 통해 제1 트랜지스터(n=1)에 작동 가능하게 접속되는 제1 외부비트라인(B1); 및
    대응하는 메모리 저항기를 통해 n번째 트랜지스터에 작동 가능하게 접속되는 제2 외부비트라인(Bn)을 더 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  24. 제23항에 있어서, 게이트, 소스 및 드레인을 가지며, 각 행은 (n-2)개의 내부 트랜지스터를 포함하는 n개의 순차적인 트랜지스터의 m행;
    각 행에 있어서 상기 n개의 트랜지스터의 드레인 중 대응하는 하나에 각기 접속되는 m행의 각각에 대한 n개의 메모리 저항기; 및
    대응하는 행에 있어서 각기 상기 n개의 트랜지스터의 각각의 게이트에 접속되는 m개의 워드라인을 더 포함하며:
    상기 ((n/2)-1)개의 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 각각 접속되고;
    상기 (n/2)개의 공통소스라인은 각 행에 있어서 인접하는 트랜지스터 소스의 대응하는 쌍에 각각 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  25. 제24항에 있어서, 상기 제1 외부비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 상기 제1 트랜지스터에 작동 가능하게 접속되며;
    상기 제2 외부비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 상기 n번째 트랜지스터에 작동 가능하게 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  26. 제21항에 있어서, n은 기수이며;
    게이트, 소스 및 드레인을 가지며, 상기 제2, 제3 및 제4 트랜지스터를 포함하며, (n-1)개의 내부 트랜지스터를 포함하는 n개의 순차적인 트랜지스터의 행;
    상기 제2 및 제3 메모리 저항기를 포함하며, 각기 상기 n개의 트랜지스터의 드레인 중 대응하는 하나에 접속되는 n개의 메모리 저항기;
    각기 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 접속되는 ((n-1)/2)개의 공통비트라인; 및
    각기 인접하는 트랜지스터 소스의 대응하는 쌍에 접속되는 ((n-1)/2)개의 공통소스라인을 더 포함하며:
    상기 워드라인은 n개의 트랜지스터의 각각의 게이트에 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  27. 제26항에 있어서, 대응하는 메모리 저항기를 통해 상기 제1(n=1) 트랜지스터에 작동 가능하게 접속되는 제1 외부비트라인(B1); 및
    상기 n번째 트랜지스터의 소스에 접속되는 제1 외부소스라인(Sn)을 더 포함하는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  28. 제27항에 있어서, 게이트, 소스 및 드레인을 가지며, 각 행은 (n-1)개의 내부 트랜지스터를 포함하는 n개의 순차적인 트랜지스터의 m행;
    각 행에 있어서 상기 n개의 트랜지스터의 드레인 중 대응하는 하나에 각기 접속되는 m행의 각각에 대한 n개의 메모리 저항기; 및
    대응하는 행에 있어서 각기 상기 n개의 트랜지스터의 각각의 게이트에 접속되는 m개의 워드라인을 더 포함하며:
    상기 ((n-1)/2)개의 공통비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 인접하는 내부 트랜지스터의 대응하는 쌍에 작동 가능하게 각각 접속되고;
    상기 ((n-1)/2)개의 공통소스라인은 각 행에 있어서 인접하는 트랜지스터 소스의 대응하는 쌍에 각각 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  29. 제28항에 있어서, 상기 제1 외부비트라인은 각 행에 있어서 대응하는 메모리 저항기를 통해 상기 제1 트랜지스터에 작동 가능하게 접속되며;
    상기 제1 외부소스라인은 각 행에 있어서 n번째 트랜지스터의 소스에 접속되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  30. 제14항에 있어서, 상기 공통비트라인은 상기 제2 레벨 위에 위치하는 제3 레벨에 형성되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  31. 제13항에 있어서, 상기 메모리 저항기는 Pr0.3Ca0.7MnO3(PCMO), La0.7Ca0.3MnO3(LCMO), 및 Y1-xCaxMnO3(YCMO) 등의 초거대 자기저항(CMR) 막, 및 고온 초전도체(HTSC) 물질로 이루어진 군에서 선택되는 하나의 물질로 형성되는 것을 특징으로 하는 공통비트/공통소스라인 고밀도 1T1R R-램 어레이.
  32. 모든 소스라인에 기준전압을 인가하는 단계;
    모든 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계;
    모든 비트라인에 프로그래밍 펄스전압을 인가하는 단계; 및
    상기 인가된 전압에 응답하여 상기 R-램 어레이의 메모리 내용을 소거하는 단계를 포함하는 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 있어서 메모리를 소거하는 방법.
  33. 제32항에 있어서, 상기 모든 소스라인에 기준전압을 인가하는 단계에 있어서 기준전압이 접지되며;
    상기 모든 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이며;
    상기 모든 비트라인에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스 폭이 1∼1000ns의 범위이며 펄스 진폭이 -3∼-6V의 범위인 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 있어서 메모리를 소거하는 방법.
  34. 제32항에 있어서, 상기 모든 소스라인에 기준전압을 인가하는 단계에 있어서 기준전압이 접지되며;
    상기 모든 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가2∼6V의 범위이며;
    상기 모든 비트라인에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스 폭이 1㎲ 보다 넓으며 펄스 진폭이 2∼6V의 범위인 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 있어서 메모리를 소거하는 방법.
  35. 선택된 소스라인(S(n-1,n))에 기준전압을 인가하는 단계;
    선택된 비트라인(B(n,n+1))에 프로그래밍 펄스전압을 인가하는 단계;
    선택된 워드라인(Wm)에 프로그래밍 전압(Vp)을 인가하는 단계;
    선택되지 않은 모든 워드라인에 기준전압을 인가하는 단계;
    선택되지 않은 소스라인 및 비트라인을 플로팅시키는 단계; 및
    상기 인가된 전압에 응답하여 비트(Bnm)를 높은 저항 메모리 상태로 설정하는 단계를 포함하는 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 대한 기록 방법.
  36. 제35항에 있어서, 상기 기준전압을 인가하는 단계에 있어서 기준전압이 접지되며;
    상기 선택된 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이며;
    상기 선택된 비트라인(B(n, n+1))에 프로그래밍 펄스전압을 인가하는 단계에있어서 펄스전압은 펄스 폭이 1∼300ns 범위이며 진폭이 3∼6V의 범위인 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 대한 기록 방법.
  37. 선택된 소스라인(S(n,n+1))에 기준전압을 인가하는 단계;
    선택된 비트라인(B(n-1,n))에 프로그래밍 펄스전압을 인가하는 단계;
    선택된 워드라인(Wm)에 프로그래밍 전압(Vp)을 인가하는 단계;
    선택되지 않은 모든 워드라인에 상기 기준전압을 인가하는 단계;
    선택되지 않은 소스라인 및 비트라인을 플로팅시키는 단계; 및
    상기 인가된 전압에 응답하여 비트(Bnm)를 높은 저항 메모리 상태로 설정하는 단계를 포함하는 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 대한 기록 방법.
  38. 제37항에 있어서, 상기 기준전압을 인가하는 단계에 있어서 기준전압이 접지되며;
    상기 선택된 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이며;
    상기 선택된 비트라인(B(n-1, n))에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스전압은 펄스 폭이 1∼300ns 범위이며 진폭이 3∼6V의 범위인 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이에 대한기록 방법.
  39. 선택된 소스라인(S(n,n+1))에 기준전압을 인가하는 단계;
    선택된 비트라인(B(n-1,n))에 프로그래밍 펄스전압을 인가하는 단계;
    선택된 워드라인(Wm)에 프로그래밍 전압(Vp)을 인가하는 단계;
    선택되지 않은 모든 워드라인에 상기 기준전압을 인가하는 단계;
    선택되지 않은 소스라인 및 비트라인을 플로팅시키는 단계; 및
    상기 인가된 전압에 응답하여 비트(Bnm)를 낮은 저항 메모리 상태로 설정하는 단계를 포함하는 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 리셋하는 방법.
  40. 제39항에 있어서, 상기 기준전압을 인가하는 단계에 있어서 기준전압이 접지되며;
    상기 선택된 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이며;
    상기 선택된 비트라인(B(n-1, n))에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스전압은 펄스 폭이 100ns 보다 넓으며 진폭이 2∼6V의 범위인 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 리셋하는 방법.
  41. 선택된 소스라인(S(n-1,n))에 기준전압을 인가하는 단계;
    선택된 비트라인(B(n,n+1))에 프로그래밍 펄스전압을 인가하는 단계;
    선택된 워드라인(Wm)에 프로그래밍 전압(Vp)을 인가하는 단계;
    선택되지 않은 모든 워드라인에 상기 기준전압을 인가하는 단계;
    선택되지 않은 소스라인 및 비트라인을 플로팅시키는 단계; 및
    상기 인가된 전압에 응답하여 비트(Bnm)를 낮은 저항 메모리 상태로 설정하는 단계를 포함하는 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 리셋하는 방법.
  42. 제41항에 있어서, 상기 기준전압을 인가하는 단계에 있어서 기준전압이 접지되며;
    상기 선택된 워드라인에 프로그래밍 전압(Vp)을 인가하는 단계에 있어서 Vp가 2∼6V의 범위이며;
    상기 선택된 비트라인(B(n, n+1))에 프로그래밍 펄스전압을 인가하는 단계에 있어서 펄스전압은 펄스 폭이 100ns 보다 넓으며 진폭이 2∼6V의 범위인 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 리셋하는 방법.
  43. 선택된 소스라인(S(n,n+1))에 기준전압을 인가하는 단계;
    선택된 비트라인(B(n-1,n))에 판독 펄스전압을 인가하는 단계;
    선택된 워드라인(Wm)에 판독전압(Vr)을 인가하는 단계;
    선택되지 않은 모든 워드라인에 상기 기준전압을 인가하는 단계;
    선택되지 않은 소스라인 및 비트라인을 플로팅시키는 단계; 및
    상기 인가된 전압에 응답하여 비트(Bnm)를 판독하는 단계를 포함하는 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 판독하는 방법.
  44. 제43항에 있어서, 상기 기준전압을 인가하는 단계에 있어서 기준전압이 접지되며;
    상기 선택된 비트라인(B(n-1, n))에 판독 펄스전압을 인가하는 단계에 있어서 판독펄스는 펄스 폭이 1∼100ns의 범위이며 진폭이 0.1∼1.5V의 범위이며;
    상기 선택된 워드라인(Wm)에 판독전압(Vr)을 인가하는 단계에 있어서 Vr이 1∼3V의 범위인 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 판독하는 방법.
  45. 선택된 소스라인(S(n-1,n))에 기준전압을 인가하는 단계;
    선택된 비트라인(B(n,n-1))에 판독 펄스전압을 인가하는 단계;
    선택된 워드라인(Wm)에 판독전압(Vr)을 인가하는 단계;
    선택되지 않은 모든 워드라인에 상기 기준전압을 인가하는 단계;
    선택되지 않은 소스라인 및 비트라인을 플로팅시키는 단계; 및
    상기 인가된 전압에 응답하여 비트(Bnm)를 판독하는 단계를 포함하는 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 판독하는 방법.
  46. 제45항에 있어서, 상기 기준전압을 인가하는 단계에 있어서 기준전압이 접지되며;
    상기 선택된 비트라인(B(n, n+1))에 판독 펄스전압을 인가하는 단계에 있어서 판독펄스는 펄스 폭이 1∼100ns의 범위이며 진폭이 0.1∼1.5V의 범위이며;
    상기 선택된 워드라인(Wm)에 판독전압(Vr)을 인가하는 단계에 있어서 Vr이 1∼3V의 범위인 것을 특징으로 하는 공통비트/공통소스라인을 갖는 고밀도 1T1R n열 m행 R-램 어레이를 판독하는 방법.
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