JP2004266167A - 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 - Google Patents
不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 Download PDFInfo
- Publication number
- JP2004266167A JP2004266167A JP2003056339A JP2003056339A JP2004266167A JP 2004266167 A JP2004266167 A JP 2004266167A JP 2003056339 A JP2003056339 A JP 2003056339A JP 2003056339 A JP2003056339 A JP 2003056339A JP 2004266167 A JP2004266167 A JP 2004266167A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- nonvolatile memory
- circuit
- recording
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】本発明の不揮発性記憶素子は、絶縁膜4を介して配置された第1導電体3と第2導電体5と、該第1導電体3と該第2導電体5とを電気的に接続する、相変化材料からなる接続体6とを備えている。該接続体6に電流を流し、非晶質状態から多結晶状態へと相変化させることにより、信頼性の高い情報の記録再生を行うことができる。また、上記の構成は、不揮発性記憶素子の形成プロセスを簡易にする。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、不揮発性記憶素子に関するものである。
【0002】
【従来の技術】
従来の不揮発性記憶素子(アンチヒューズ素子)は、図31(平面図)、及び、図32(AA’断面)に示すように、第1導電体103と第2導電体107との間に、相変化材料106が設けられた構成の不揮発性記憶素子である。(例えば、特許文献1参照)。
【0003】
すなわち、基板101上に絶縁膜102が設けられ、絶縁膜102上に第1導電体103、及び、絶縁膜104を設けた後、第1導電体103上の絶縁膜104を部分的にエッチング除去することにより、接続孔105が設けられる。次に、接続孔105に、相変化材料106を形成した後、相変化材料106を覆うように、第2導電体107が形成されている。
【0004】
このように、第1導電体103と第2導電体107とは、接続孔105に形成された相変化材料106を介して積層されており、第1導電体103と第2導電体107との間に電位差を設けると、相変化材料106に電流が流れるようになっている。これにより、相変化材料106を温度上昇させることができるので、相変化材料106の状態を非晶質状態から多結晶状態へと変化させることができる。
【0005】
例えば、相変化材料106として、非晶質シリコンを用いた場合、非晶質シリコンが多結晶シリコンとなることにより、その抵抗値が小さくなるように変化する。すなわち、相変化材料106は、温度上昇によって、初期の非晶質状態から多結晶状態へと相転移し、低抵抗状態となる。このように、相変化材料106を情報記録のための記録材料として機能させる仕組みにより、情報を記録することができる。
【0006】
なお、上記相転移は、相変化材料106の電流の流れやすい一部分において発生する。
【0007】
次に、第1導電体103と第2導電体107との間の抵抗値を検出することにより、相変化材料106の結晶状態、すなわち、記録状態を検出することが可能である。すなわち、第1導電体103と第2導電体107との間に記録電位差よりも小さな電位差を与え、相変化材料106が、高抵抗状態であるか、低抵抗状態であるかを判別することにより、記録情報を再生することができる。
【0008】
【特許文献1】
特開平8−316428号公報 (1996年11月29日公開)
【0009】
【発明が解決しようとする課題】
ところが、上記従来の構成では、以下に記す要因により、不揮発性記憶素子の短絡欠陥が増大するという問題をも有している。
【0010】
例えば、薄膜状の相変化材料106にピンホール欠陥が存在すると、該ピンホールにおいて、第1導電体103と第2導電体107とが接続されてしまう。この結果、高抵抗状態であるべき初期状態において、第1導電体103と第2導電体107との短絡不良が発生することになる。
【0011】
また、完全なピンホール欠陥でなくとも、薄膜状の相変化材料106の一部において、局所的に膜厚が薄くなるといった膜厚異常が存在すると、膜厚の薄くなった部分において、記録電位差よりも小さな電位差で相転移が発生するおそれがある。この場合、再生動作時の予期せぬ記録が行われることになる。
【0012】
また、図31、及び、図32に示す従来の不揮発性記憶素子の構成では、第1導電体103と第2導電体107とを相変化材料106で接続するために、接続孔105を設けることが必要である。従って、接続孔105を設けるためのマスキングプロセスとエッチングプロセスが必要となり、不揮発性記憶素子形成プロセスが複雑になるという問題点が存在している。
【0013】
本発明は、上記問題点を解決するためになされたもので、その目的は、記録材料のピンホールや膜厚異常に起因して不良となる不揮発性記憶素子の数を低減し、安定した記録再生動作を実現することが可能であり、かつ、簡単なプロセスで形成可能な不揮発性記憶素子を提供することにある。また、さらに、該不揮発性記憶素子を用いた利便性に優れた不揮発性記憶回路、不揮発性記憶カード、および、それらを用いた記録装置を提供することにある。
【0014】
【課題を解決するための手段】
上記の課題を解決する本発明の不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カード、及び、記録装置は以下のようなものである。
【0015】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、絶縁膜を間に挟んで絶縁された第1導電体と第2導電体とを有し、第1導電体と第2導電体との間に与えた電位差によって、初期状態が変化する記録材料を用いて、第1導電体と第2導電体とを接続したことを特徴としている。
【0016】
上記の構成により、第1導電体と第2導電体とが、絶縁膜を間に挟んで積層されていることにより、従来技術の課題であった記録材料のピンホール欠陥による第1導電体と第2導電体の短絡不良や、記録材料の局所的膜厚異常による記録再生動作不良を、完全に抑制することが可能となる。これにより、第1導電体と第2導電体との間に電位差が、与えられることにより、第1導電体と第2導電体とを接続する記録材料に、確実に電流を流すことができる。従って、不揮発性記憶素子の初期不良を低減し、かつ、安定した記録再生動作を実現できる。
【0017】
ここで、初期状態が変化する上記記録材料としては、電流を流すことにより、記録材料の温度が上昇し、高抵抗状態から低抵抗状態へと遷移する記録材料(アンチヒューズ型)、もしくは、導通状態から溶断状態へと遷移する記録材料(ヒューズ型)を用いることが可能である。
【0018】
なお、本発明に係る不揮発性記憶素子の別構成として、絶縁膜を間に挟んで絶縁された第1導電体と第2導電体との積層構造における、第1導電体と第2導電体の各外表面の少なくとも一部同士が、第1導電体と第2導電体との間に与えた電位差によって、初期状態が変化する記録材料を用いて接続されていることを特徴としてもよい。
【0019】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、絶縁膜を間に挟んで絶縁された複数の第1導電体と複数の第2導電体と、第1導電体と第2導電体との間に与えた電位差によって、初期状態が変化する記録材料からなる接続体とを有し、該第1導電体と該第2導電体とがマトリクス状に互いに交差するように配置され、第1導電体、絶縁膜および第2導電体の交差位置における3層構造において、該第1導電体と該第2導電体の各外表面の少なくとも一部同士が、上記接続体により接続されていることを特徴としている。
【0020】
上記の構成により、複数の第1導電体と複数の第2導電体とから、それぞれ1つずつ第1導電体と第2導電体とを選択して電位差を与えることにより、その交差位置に存在する接続体に対し、既に説明した記録再生を実施することが可能となる。これにより、大容量の不揮発性記憶素子を実現することができる。
【0021】
また、例えば、帯状の第1導電体の配列上に絶縁膜を積層し、その上に帯状の第2導電体の配列を積層したとすると、第2導電体をマスクとした絶縁膜のエッチングを行うことにより、第1導電体と第2導電体との接続部分を、その交差位置において露出させることが、絶縁膜のパターニングと同時に可能となる。この結果、不揮発性記憶素子形成プロセスの簡略化による低コスト化が実現する。
【0022】
なお、本発明に係る不揮発性記憶素子において、1つずつ選択した第1導電体と第2導電体との間に電位差を設けると、それらの交差位置において該第1導電体と該第2導電体とを接続する上記接続体に電流を流すことができる。すなわち、選択された1つの第1導電体と、選択された1つの第2導電体とにより、上記接続体を特定し選択することが可能となる。従って、第1導電体と第2導電体とを特定することにより、記録再生を行うべき位置情報を特定することのできる不揮発性記憶素子を形成することが可能となる。
【0023】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記接続体が相変化材料からなることを特徴としている。
【0024】
上記の構成により、上記の効果に加えて、安定した記録再生特性を実現することが可能な不揮発性記憶素子を実現することが可能となる。
【0025】
相変化材料からなる上記接続体は、初期状態が非晶質状態(高抵抗状態)であり、所定電流以上の電流を流すことにより、記録状態、すなわち、多結晶状態(低抵抗状態)となる。従って、該接続体に電流を流すことにより、情報の記録が実現される。また、第1導電体に対して電圧を印加することにより、接続体が高抵抗状態であるか、低抵抗状態であるかに応じて、第2導電体に誘起される電位が異なる。このため、第1導電体に電圧を印加して、個々の第2導電体の電位を調べることにより、相変化材料からなる接続体の抵抗値変化の有無、すなわち、記録情報を判別することが可能となる。
【0026】
例えば、シリコン薄膜やカルコゲナイド薄膜等の相変化材料は、低電流を流すことにより、容易に非晶質から多結晶への相変化、すなわち、記録を実現することが可能であり、また、非晶質状態と多結晶状態での抵抗値が大きく異なるため、大きな再生信号を得ることが可能である。
【0027】
なお、上記接続体が非晶質シリコンからなり、複数の第1導電体および第2導電体の外表面全体を被覆していてもよい。
【0028】
すなわち、この構成では、接続体の層に対し、上記交差位置に合わせたパターニングを施していない。これは、非晶質シリコンの非晶質状態における抵抗値が十分に高いために、未記録部位におけるリーク電流を十分に小さくすることが可能だからであり、接続体の層をパターニングして交差位置毎に分離しなくても、実用可能な不揮発性記憶素子を形成することが可能だからである。
【0029】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記各交差位置の少なくとも1箇所における上記接続体の初期状態の変化により、情報が記録されていることを特徴としている。
【0030】
これにより、既に説明したとおり、大容量の情報を記録した不揮発性記憶素子を提供することができる。
【0031】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【0032】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第1導電体と第2導電体の各外表面を上記接続体により接続する箇所は、各交差位置毎に少なくとも2箇所有ることを特徴としている。
【0033】
上記の構成により、上記の効果に加えて、不揮発性記憶素子の断線不良を低減することが可能となる。
【0034】
すなわち、上記第1導電体と第2導電体とが、一箇所のみで、上記接続体により接続されている場合、形成プロセスにおいて存在する塵埃等に起因する該接続体の断線等が発生すると、その接続体に対して記録を行うことができないので、不揮発性記憶素子自体が不良品になってしまう。これにより、該不揮発性記憶素子は初期不良の素子数が増加することになる。
【0035】
これに対して、上記第1導電体と第2導電体とが各交差位置毎に2箇所以上の部分で、該接続体により接続されている場合、一方の接続体が断線を発生した場合においても、他方の接続体が、第1導電体と第2導電体とを接続しているので、断線による初期不良素子を大幅に低減することができる。
【0036】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【0037】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、第1導電体、絶縁膜および第2導電体の積層構造において、第1導電体の側端面と第2導電体の側端面とが略面一状に形成され、双方の側端面同士を上記記録材料で接続したことを特徴としている。
【0038】
上記の構成により、絶縁膜を間に挟んで絶縁された第1導電体と第2導電体とを記録材料で接続した構成の不揮発性記憶素子について、その断線不良を低減することが可能となる。
【0039】
この点を、第1導電体と第2導電体とを記録材料で接続した構成のヴァリエーションを挙げて比較説明する。
【0040】
例えば、「第1導電体、絶縁膜および第2導電体の積層構造」として、平板状の第1導電体の上に絶縁膜および第2導電体を帯状に積層した第1の形態(図2参照)を考えることができる。この場合、絶縁膜および第2導電体には側端面が露出するので、記録材料は、第2導電体の側端面と絶縁膜の側端面を覆い、第1導電体の平面部の一部を覆うように形成される。すると、第1導電体への接続部分において、該記録材料が屈曲することになる。記録材料に屈曲部分が存在すると、屈曲部への記録材料の形成が正常に行われず、該屈曲部分において断線不良の発生する割合が相対的に高くなりやすいという問題が存在する。
【0041】
これに対して、「第1導電体、絶縁膜および第2導電体の積層構造」として、絶縁膜および第2導電体には側端面を露出させるだけでなく、第1導電体の側端面も露出させ、第2導電体の側端面と略面一状になるようにした第2の形態(図13参照)を考えることができる。この場合、第1導電体の側端面と第2導電体の側端面とが略面一状となっているので、双方の側端面同士を上記記録材料で接続しても、上記屈曲部が存在しなくなる。従って、記録材料の屈曲に起因する断線不良を抑制し、断線による初期不良素子の発生割合を相対的に低減することができる。
【0042】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、第1導電体、絶縁膜および第2導電体の交差位置における3層構造における、第1導電体の側端面と第2導電体の側端面とが略面一状に形成された箇所において、該第1導電体の側端面と該第2導電体の側端面の少なくとも一部同士が、上記接続体により接続されていることを特徴としている。
【0043】
上記の構成により、「絶縁膜を間に挟んで絶縁された第1導電体と第2導電体とを記録材料で接続した構成の不揮発性記憶素子」について、その断線不良を低減することができる理由と同様の理由によって、不揮発性記憶素子の断線不良を低減することが可能となる。
【0044】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【0045】
上記の構成により、上記の効果に加えて、回路入出力端子から入力されるアドレス情報、及び、記録情報に基づいて、記録再生制御回路が、第1導電体、及び、第2導電体を選択し、選択された第1導電体と第2導電体とを接続する接続体を選択し、情報の記録再生を実施することが可能となる。
【0046】
すなわち、本発明の不揮発性記憶回路においては、それぞれの第1導電体、及び、第2導電体を直接選択することなく、回路入出力端子に対して、アドレス情報と記録情報だけを入力することにより、第1導電体、及び、第2導電体が選択され、接続体に対する記録再生が行われる。従って、不揮発性記憶回路としての利便性に優れている。
【0047】
なお、本発明中に記載した不揮発性記憶素子の構成を、前記発明として記載した不揮発性記憶素子の各構成と、必要に応じて任意に組み合わせてもよい。
【0048】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴としている。
【0049】
上記の構成により、上記の効果に加えて、欠陥による記憶容量の低下を抑制することが可能となる。
【0050】
広い面積に渡って本発明の不揮発性記憶素子を構成する場合、長い配線長を有する第1導電体、及び、第2導電体を設けることが必要となる。ここで、長い配線長の一箇所が欠陥により断線すると、断線した導電体に接続された複数の接続体は、もはや、記憶素子として作動しなくなる。この場合、一箇所の欠陥により、多数の記憶素子が失われることになる。
【0051】
これに対して、本発明の不揮発性記憶回路は、不揮発性記憶回路上に、複数の不揮発性記憶素子を有しており、該不揮発性記憶素子毎に記録再生制御回路を設けたので、個々の不揮発性記憶素子における配線長が、相対的に短くなる。これにより、一箇所の断線により失われる記憶素子の数を低減することが可能となる。
【0052】
また、複数の不揮発性記憶素子に対して、唯一の記録再生制御回路を設けることも可能であるが、この場合、記憶再生制御回路から離れた位置に設けられる不揮発性記憶素子への配線長が長くなり、一箇所の欠陥により、多数の記憶素子が失われるおそれが高くなるという問題が発生する。さらに、唯一の記録再生制御回路から複数の不揮発性記憶素子に対し配線するので、1本当たりの配線の幅を細くせざるを得ない。
【0053】
従って、複数の不揮発性記憶素子が、それぞれに対応した記録再生制御回路を有する構成とすることで、それぞれの記録再生制御回路に対して、配線の幅を相対的に広げることができる。すなわち広い幅の配線により、アドレス情報や記録情報を入力し、記録再生制御回路の近くに配置された不揮発性記憶素子に対する記録再生を実施することができるので、配線欠陥による記憶素子の損失を低減することが可能となる。
【0054】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Si層、基板上に設けられた多結晶Si層、もしくは、基板上に設けられた非晶質Si層を局所的に温度上昇させることにより作製された多結晶Si層のいずれかであることを特徴としている。
【0055】
上記の構成により、上記の効果に加えて、基板材料が限定されることがなくなり、低価格で、かつ、記憶容量の大きい不揮発性記憶回路を形成することが可能となる。
【0056】
記録再生制御回路は、アドレス情報に応じて、第1導電体、及び、第2導電体を選択し、情報の記録再生のための電圧を、第1導電体、及び、第2導電体へと印加する回路であり、一般的に、Si単結晶基板上に形成された半導体回路で構成される。しかしながら、Si単結晶基板が高価であるため、Si単結晶基板上に形成された不揮発性記憶回路も高価なものとなってしまう。
【0057】
本発明の不揮発性記憶回路は、その記録再生制御回路として、プラスチック等の基板上に設けられた非晶質Si層、もしくは、多結晶Si層に形成された半導体回路を用いることが可能である。この場合、不揮発性記憶回路の低価格化が実現する。
【0058】
また、本発明の不揮発性記憶回路の記録再生制御回路として、上記非晶質Si層を局所的に温度上昇させることにより形成された多結晶Si層に設けられた半導体回路を用いることが可能である。もし、非晶質Si層に形成された半導体回路を用いるとすると、該非晶質Siにおける電子移動度が小さいため、記録再生制御回路の動作速度、すなわち記録再生速度を高速化することは難しい。しかしながら、上記多結晶Siは、大きな電子移動度を有しており、非晶質Siよりも高速な記録再生を実現することができる。従って、本発明の不揮発性記憶回路を、低価格で、かつ、記憶容量の大きく、かつ、高速記録再生可能な不揮発性記憶回路とすることができる。
【0059】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【0060】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【0061】
上記の構成により、上記の効果に加えて、不揮発性記憶回路の記憶容量を増大させることが可能となる。
【0062】
本発明の不揮発性記憶回路においては、上記記録再生制御回路上に、絶縁膜を介して、不揮発性記憶素子を立体的に設けたので、基板上の面を有効に活用することが可能となる。この結果、不揮発性記憶回路を小型化すること、または不揮発性記憶回路の記憶容量を増大させることができる。
【0063】
なお、記録再生制御回路と不揮発性記憶素子との電気的配線の干渉を避けるため、該記録再生制御回路と不揮発性記憶素子の第1導電体、及び、第2導電体とをビアホール等により垂直配線接続することが好ましい。
【0064】
また、複数の不揮発性記憶素子のそれぞれに対して、記録再生制御回路を有する場合においても、各記録再生制御回路の上に絶縁膜を形成し、該絶縁膜上に、対応する不揮発性記憶素子を設けることによって、同様な効果が得られる。
【0065】
なお、本発明中に記載した不揮発性記憶素子の構成を、前記発明として記載した不揮発性記憶素子の各構成と、必要に応じて任意に組み合わせてもよい。
【0066】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶回路が、複数積層されて設けられていることを特徴としている。
【0067】
上記の構成により、上記の効果に加えて、複数の不揮発性記憶回路が積層されることにより、積層数に応じて、その記憶容量を増大させることができる。
【0068】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【0069】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴としている。
【0070】
上記の構成により、上記の効果に加えて、積層された複数の不揮発性記憶回路が有するそれぞれの回路入出力端子に対して、アドレス情報や記録情報を直接入出力することが可能となる。すなわち、それぞれの不揮発性記憶回路の回路入出力端子が、積層方向に重ならないことにより、それぞれの回路入出力端子を全て露出させることができる。従って、露出した全ての回路入出力端子に対して、例えば記録再生装置内に設けられた接続ピンを接触させることにより、それぞれの不揮発性記憶回路に対する記録再生を行うことが可能となり、高速な記録再生動作を実現することができる。
【0071】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第1の選択信号と、選択された不揮発性記憶回路の活性化すべき第1導電体および第2導電体を選択する第2の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴としている。
【0072】
上記の構成により、複数の不揮発性記憶回路で構成された大容量の不揮発性記憶回路に対して、情報の記録再生を行うのに必要な情報の入出力を、簡便な構成で行うことが可能となる。
【0073】
すなわち、同じ外部入出力端子を介して、第1の選択信号、第2の選択信号および情報信号が記憶回路選択回路に入力され、これによって記録再生すべき不揮発性記憶回路中の記録再生すべき記録材料を選択して、情報を記録再生することができる。従って、例えば、記録再生装置は、各不揮発性記憶回路が備えている回路入出力端子に個別にアクセスして、記録再生すべき記録材料を選択する信号や、記録再生信号の授受を行う構成を必要としない。
【0074】
従って、本発明の不揮発性記憶回路によれば、上記の効果に加えて、複数の不揮発性記憶回路が積層された不揮発性記憶回路において、外部入出力端子の数を低減することができる。すなわち、情報の記録再生を行うための入出力回路を簡素化することが可能となり、利便性に優れた不揮発性記憶回路を提供することができる。
【0075】
なお、第1の選択信号によって選択された不揮発性記憶回路の記録再生制御回路が、第2の選択信号によって選択された第1導電体および第2導電体に対し、記録材料が変化するのに必要な電圧を情報信号に基づいて生成して印加し、記録を行う。
【0076】
また、情報再生を行う際にも、同様に、第1の選択信号によって選択された不揮発性記憶回路から、第2の選択信号によって選択された記録材料の状態を検出した情報信号が回路入出力端子から取り出され、記憶回路選択回路により、外部入出力端子へと出力することが可能である。
【0077】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【0078】
本発明に係る不揮発性記憶カードは、上記の課題を解決するために、上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴としている。
【0079】
上記の構成により、上記の効果に加えて、大きな記憶容量の不揮発性記憶回路を有する可搬性及び利便性に優れた不揮発性記憶カードを実現することが可能である。
【0080】
なお、本発明中に記載した不揮発性記憶回路の構成を、前記発明として記載した不揮発性記憶回路の各構成と、必要に応じて任意に組み合わせてもよい。
【0081】
本発明に係る記録再生装置は、上記の課題を解決するために、上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードに対して、情報の記録再生を行うことを特徴としている。
【0082】
上記の構成により、可動部を持たない信頼性に優れた大容量記録再生装置を実現することが可能である。従来の大容量記録再生装置は、ハードディスクや光ディスクのように、ディスク回転機構やヘッドアクセス機構等の可動部が必要なので、ヘッドクラッシュ等の駆動機構の故障により、装置の信頼性に問題が存在した。
【0083】
これに対して、本発明の記録再生装置は、不揮発性記憶素子の第1導電体および第2導電体に記録用の電圧または再生用の電圧を印加することで、記録再生を行うことができるので、記録再生に固定的なコネクタ等を適用することができる。したがって、可動部を有さず、極めて信頼性の高い記録再生装置を実現することができる。
【0084】
また、従来の記録再生装置として、半導体回路で構成された記憶素子(フラッシュメモリー等)を用いた記録再生装置があるが、複雑な半導体回路をSi基板上に形成することが必要であり、記憶素子が高価なものとなり、動画等の情報を長時間にわたり記憶する素子としては不適格であった。
【0085】
これに対して、本発明の不揮発性記憶素子、及び、不揮発性記憶回路は、配線パターンである第1導電体と第2導電体の交差点において、第1導電体と第2導電体とを接続する相変化材料からなる接続体を有するという、極めて簡単な構成により、情報の記録再生が可能であり、低価格かつ大容量な不揮発性記憶素子、及び、不揮発性記憶回路を提供することが可能である。また、該不揮発性記憶素子、及び、該不揮発性記憶回路を積層して配置することにより、さらに大容量の不揮発性記憶素子を提供することが可能である。
【0086】
従って、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置においては、動画等の大容量の情報を安価な不揮発性記憶素子に記憶することが可能となる。
【0087】
また、本発明の記録再生装置は、携帯可能な記録再生装置に適用することが可能である。この場合にも、上述と同様の作用効果を得ることができる。
【0088】
【発明の実施の形態】
以下、本発明の不揮発性記憶素子、不揮発性記憶回路、及び、不揮発性記憶カードについて、図面を参照しながら詳細に説明する。
【0089】
(本発明の技術的思想)
本発明の不揮発性記憶素子は、例えば図2に示すように、絶縁膜(4)を間に挟んで絶縁された第1導電体(3)と第2導電体(5)とを有し、第1導電体(3)と第2導電体(5)との間に与えた電位差によって、初期状態が変化する記録材料(6)を用いて、第1導電体(3)と第2導電体(5)とを接続したことを特徴とするものである。
【0090】
すなわち、本発明の不揮発性記憶素子においては、第1導電体と第2導電体との間に絶縁膜を設け、第1導電体と第2導電体との電気的絶縁状態を完璧なものとすることにより、第1導電体と第2導電体との間の絶縁不良を完全に抑制することを狙いとしている。
【0091】
そして、完璧に絶縁された第1導電体と第2導電体とを記録材料により接続し、第1導電体と第2導電体との間に電位差を形成することにより、該電位差に基づく電流は、該記録材料のみを通じて流れることになる。従って、該記録材料を流れる電流は、第1導電体と第2導電体との間に形成した電位差に対応して正確に制御されることが可能となる。
【0092】
従って、本発明の不揮発性記憶素子は、正確に制御された電流を、上記記録材料に流すことにより、安定した記録再生を実現するものである。
【0093】
また、本発明の不揮発性記憶素子では、第1導電体、絶縁膜および第2導電体の積層構造の外表面において、第1導電体と第2導電体とを記録材料で接続する構成も、重要な特徴点である。
【0094】
すなわち、本発明は、第1導電体と第2導電体とを接続するための接続孔の形成プロセスを省略し、不揮発性記憶素子の簡易な製造を可能にすることも狙いとしている。
【0095】
(不揮発性記憶素子の構成例1)
図1は、本発明の不揮発性記憶素子の平面図を示しており、図2は、図1におけるA−A’断面の一部を説明する図である。
【0096】
本発明の不揮発性記憶素子は、図2に示すように、後述する記録再生制御回路が設けられた基板1上に、該記録再生制御回路との電気的干渉を避けるための絶縁膜2、第1導電体3、絶縁膜4、第2導電体5が順次積層され、第1導電体3と第2導電体5とを、電気的に接続する相変化材料からなる接続体6(記録材料)が設けられている。さらに、これらの導電体や接続体を保護するため、保護膜7を設けることが望ましい。
【0097】
ここで、第1導電体3と第2導電体5との間に電位差を形成することにより、第1導電体3と第2導電体5とを電気的に接続する接続体6に電流が流れ、電流路部分の接続体6の温度が上昇する。上記電位差が十分に大きければ、大きな電流が接続体6に流れることにより、相変化材料からなる接続体6の温度が、相変化を発生する温度以上となる。
【0098】
従って、接続体6は、初期状態である非晶質状態から、記録された状態、すなわち、多結晶状態へと相変化することになる。相変化材料からなる接続体6は、非晶質状態において高抵抗状態であり、多結晶状態において低抵抗状態となるため、接続体6の抵抗値の違いにより情報の記録がされる。
【0099】
図1は、上記不揮発性記憶素子の一実施例を示すものであり、複数の直線帯状の第1導電体3(X1,X2,・・・,X8;以下、適宜第1導電体Xiと呼ぶ)が、互いに平行に配置され、第1導電体3と直交する方向に、複数の直線帯状の第2導電体5(Y1,Y2,・・・,Y10;以下、適宜第2導電体Yjと呼ぶ)が配置されている。すなわち、第1導電体3と第2導電体5とは、間に設けられた絶縁膜4により非接触状態を維持して、マトリクス状に互いに交差するように配置されている。
【0100】
そして、第1導電体3と第2導電体5とが絶縁膜4を介して交差する交差位置毎に、第1導電体3と第2導電体5とを電気的に接続する相変化材料からなる接続体6が設けられている。具体的には、接続体6は、上記交差位置における3層構造において、第1導電体3と第2導電体5との外表面の少なくとも一部同士を接続している。
【0101】
より具体的に説明すると、接続体6は、第2導電体5の延伸方向に延びる側面(側端面)と第1導電体3の延伸方向に延びる上面とを少なくとも接続するように設けられている。
【0102】
ここで、特定の第1導電体X4と特定の第2導電体Y3との間に、電位差を設け、第1導電体X4から第2導電体Y3へ電流を流すことにより、第1導電体X4と第2導電体Y3との交差位置に形成された相変化材料からなる接続体6に電流が流れ、該接続体6が温度上昇する。該温度上昇にともない、該接続体6は、相変化が発生し、非晶質状態から多結晶状態へと遷移し、その抵抗値が、高抵抗状態から低抵抗状態へと遷移する。このようにして、情報が接続体6の抵抗値変化という形で2値記録される。
【0103】
また、上記第1導電体X4および上記第2導電体Y3のいずれかに、上記相変化が発生する電位差よりも小さな電位差となるような電圧を印加し、第1導電体X4および上記第2導電体Y3の他方に誘起される電位を測定することにより、接続体6の抵抗値を、記録情報として再生することができる。
【0104】
すなわち、本発明の不揮発性記憶素子においては、選択された1つの第1導電体3と、選択された1つの第2導電体5との間に電位差を設けて、第1導電体3と第2導電体5とを接続する相変化材料からなる接続体6に電流を流すことにより、接続体6の抵抗値を変えて、情報を記録することが可能である。
【0105】
また、該第1導電体3、もしくは、該第2導電体5のいずれか一方の導電体に電圧を印加して、他方の導電体の電位を検出することにより、接続体6の相変化の有無、すなわち、情報の再生が実現する。
【0106】
なお、第1導電体3と第2導電体5とは、絶縁膜4によって完全に絶縁されているので、第1導電体3と第2導電体5とが短絡するような欠陥は、発生することが無い。このため、情報の記録または再生によらず、第1導電体3と第2導電体5との間に形成した電位差に応じて、大きさが正確に制御された電流を、交差位置の接続体6に流すことができる。この結果、安定した記録再生を実現できる。
【0107】
また、絶縁膜4を介して設けられた第1導電体3と第2導電体5とを接続体6で接続し、該接続体6を記録部分とすることで、各導電体3・5および接続体6を平面的ではなく、立体的に配置することができる。これによって、第1導電体3と第2導電体5とを平面的に配置する構成と比較して、個々の不揮発性記憶素子の占有面積を小さくすることができる。従って、不揮発性記憶素子の単位面積あたりの記憶容量を増大させることができるので、本発明は、記憶容量の大きな不揮発性記憶素子を提供することができる。
【0108】
また、第1導電体3、第2導電体5および接続体6が立体的に配置される構造を採用したことによって、第1導電体3、第2導電体5および接続体6の膜厚設定の自由度が増すと共に、各導電体3,5の材質を適宜変更することも容易になる。そのため、不揮発性記憶素子の設計において自由度を高めることができる。
【0109】
(不揮発性記憶素子の製造方法)
次に、図3、及び、図4を用いて、本発明の不揮発性記憶素子の形成方法について説明する。
【0110】
図3の(a),(b),(c)は、第1導電体3、第2導電体5の形成方法を説明する図である。図3の(a),(b)は、図1のA−A’に垂直な方向(第2導電体5の延伸方向)の断面で見たある時点の製造工程を示しており、図3の(c)は、図1のA−A’断面で見た別の時点の製造工程を示している。従って、第1導電体3の様子が、図3の(a),(b)と、図3の(c)とで異なっている。
【0111】
まず、図3(a)に示すように、後述する記録再生制御回路が設けられた基板1上に、該記録再生制御回路との電気的干渉を避けるための絶縁膜2を設けた後、第1導電体3がダマシン法により形成される。それぞれの第1導電体3の間には、ダマシン法で用いた絶縁体8が存在する。
【0112】
次に、図3(b)に示すように、第1導電体3と第2導電体5とを電気的に絶縁する絶縁膜4が形成される。
【0113】
最後に、図3(c)に示すように、第2導電体5がダマシン法により形成される。第1導電体3と同様に、それぞれの第2導電体5の間には、ダマシン法で用いた絶縁体8が存在する。
【0114】
ここで、第1導電体3、及び、第2導電体5としては、電気抵抗の小さいAlやAl合金(AlTi,AlCu等)、もしくは、CuやCu合金(CuTi,CuAl等)を用いることが可能である。
【0115】
また絶縁膜2,4としては、Si酸化膜(例えばSiO2),Si窒化膜(例えばSi3N4),Ta酸化膜(例えばTa2O3)等の無機系絶縁膜を用いても良いし、光硬化性樹脂や熱硬化性樹脂等の有機系絶縁膜を用いることも可能である。
【0116】
また、第1導電体3及び第2導電体5をダマシン法により形成する際、絶縁体8として、上記絶縁膜2,4と同様な材料を用いることが可能である。
【0117】
また、ここでは、第1導電体3、及び、第2導電体5をダマシン法により形成する方法について説明したが、マスキングプロセスとエッチングプロセスを用いて導電性材料をパターニングすることにより第1導電体3、及び、第2導電体5を形成することも可能である。
【0118】
ただし、この方法によると、パターニングにより凹凸状に形成された第1導電体上に、絶縁膜および第2導電体が形成され、さらに、第2導電体がパターニングされるため、不揮発性記憶素子の表面には、第1導電体と第2導電体のパターン形状に対応した凹凸が形成されることになる。このような凹凸の増加に伴い、第1導電体と第2導電体との短絡不良や、第2導電体の断線不良等が発生し易くなる。
【0119】
これに対して、ダマシン法により第1導電体3及び第2導電体5を設けることにより、第1導電体3と第2導電体5が平面的に形成されるため、このような短絡不良や断線不良の発生を抑えることが可能となる。従って、第1導電体3、及び、第2導電体5は、ダマシン法により形成されることが望ましい。
【0120】
次に、図4の(a),(b),(c)は、図3(c)に示す製造工程の後に、接続体6を形成する方法を説明する図である。図4の(a),(b),(c)は、いずれも、図1のA−A’断面で見た製造工程を示している。
【0121】
まず、図4(a)においては、第2導電体5をマスクとして、絶縁体8、及び、不要な絶縁膜4の選択的エッチング除去を行う。ここで、絶縁膜4の選択的エッチング除去は、少なくとも、第1導電体3が露出するまで行われる必要がある。また、第1導電体3同士の間に存在する絶縁体8(図3(b)参照)も併せてエッチング除去することにより、接続体6による第1導電体3と第2導電体5との電気的な接続を、より確実なものとすることができる。この利点については後述する。
【0122】
例えば、第1導電体3、及び、第2導電体5としてCuを用い、絶縁体8、及び、絶縁膜4としてSiO2を用いた場合、CF4ガスプラズマを用いたドライエッチングを行うことにより、Cuのエッチングは進行せず、SiO2のエッチングのみが進行するため、第2導電体5をマスクとした絶縁体8、及び、絶縁膜4の選択的エッチング除去が実現する。
【0123】
また、絶縁体8、及び、絶縁膜4として有機系絶縁膜を用いた場合、O2ガスプラズマを用いたアッシングを行うことにより、Cuのエッチングは進行せず、有機系絶縁膜のアッシング除去のみが進行するため、第2導電体5をマスクとした絶縁体8及び絶縁膜4の選択的エッチング除去が実現する。
【0124】
ここで、絶縁体8として有機系絶縁膜を用い、絶縁膜4としてSiO2を用いた場合、絶縁体8の除去と絶縁膜4の除去において、異なる反応ガスを用いることが必要となり、プロセスが複雑化することになる。従って、絶縁体8と絶縁膜4とは、同じ材料を用いるか、もしくは、同じ反応ガスによりエッチング除去可能な材料を用いることが望ましい。
【0125】
以上のように、本発明の不揮発性記憶素子においては、フォトレジスト等を用いた追加的なパターニングプロセスを用いることなく、第1導電体3と第2導電体5を露出させることが可能であり、簡略な形成プロセスとすることができる。
【0126】
次に、図4(b)に示すように、パターニングされた第1導電体3、絶縁膜2、および、第2導電体5の全露出面を覆うように、相変化材料からなる接続体6を形成した後、図1に示す接続体6の形成パターンに対応したフォトレジストパターン9を形成する。
【0127】
ここで、図4(a)までのプロセスにより、第1導電体3と第2導電体5との表面は、エッチングガス等により汚染されているため、接続体6を形成する前に、Arガス等の不活性ガスを用いて導電体表面のスパッタエッチングを行い、該導電体の表面汚染層を除去することにより、第1導電体3及び第2導電体5と接続体6との電気的接続をより確実なものとすることができる。
【0128】
最後に、図4(c)に示すように、上記フォトレジストパターン9をマスクとして、不要な接続体6をエッチング除去した後、フォトレジストパターン9を除去し、さらに、保護膜7を設けることにより、絶縁膜4を介して設けられた第1導電体3と第2導電体5とが、相変化材料からなる接続体6により接続された不揮発性記憶素子が完成する。
【0129】
ここで、相変化材料からなる接続体6としては、非晶質シリコン等の非晶質半導体膜、GeSbTeやAgInSbTe等のアンチモンとテルルを含む非晶質カルコゲナイド膜を用いることが望ましい。これらの材料においては、非晶質状態と多結晶状態における抵抗値の変化が大きく、大きな再生信号を得ることが可能となる。
【0130】
また、接続体6のパターン寸法は、特に限定されるものではない。第1導電体3と第2導電体5との間隔は、間に設けられた絶縁膜4により特定されており、接続体6に沿って流れる電流は、第1導電体3と第2導電体5とが近接した部分を流れる。従って、接続体6の絶縁膜4の側端面に接した部分に沿って電流が流れることになる。すなわち、接続体6における相変化は、必然的に、接続体6の絶縁膜4の側端面に接した部分で発生することになり、該相変化が発生した領域が低抵抗状態となり、第1導電体3と第2導電体5との間の抵抗値が小さくなるため、接続体6のパターン寸法に係り無く、情報の記録再生が実現する。
【0131】
本発明においては、相変化材料からなる接続体6の未記録部位で発生する無駄なリーク電流を抑制するため、接続体6のパターニングを行ったが、相変化材料からなる接続体6の非晶質状態における抵抗値が十分に高い非晶質シリコンにおいては、リーク電流を十分に小さくすることが可能である。この場合、リーク電流が極めて小さいため、接続体6のパターニングを行わなくとも、実用可能な不揮発性記憶素子を形成することが可能である。
【0132】
すなわち、図4(a)に示すように第1導電体3と第2導電体5とを露出させた後、第1導電体3と第2導電体5の表面汚染層をスパッタエッチングにより除去し、表面全体に相変化材料からなる接続体6と保護膜7を設け、第1導電体3と第2導電体5とを電気的に接続した場合においても、相変化材料からなる接続体6において、電流が流れ記録が行われる部位は、第1導電体3と第2導電体5とが最も近接した部位、すなわち、その交差位置に限られるため、不揮発性記憶素子として動作可能である。
【0133】
この場合、全ての第1導電体3と第2導電体5とが非晶質シリコンからなる接続体6により接続されているが、非晶質シリコンの電気抵抗が大きいため、僅かなリーク電流しか発生しない。また、接続体6のパターニング加工を省略することが可能であり、プロセスの簡略化、すなわち、不揮発性記憶素子の低コスト化を実現することができる。しかしながら、該リーク電流を完全に抑制し、さらにリーク電流を抑制する分、低消費電力な不揮発性記憶素子を実現するためには、接続体6のパターニングを行うことが望ましい。
【0134】
(不揮発性記憶素子の記録再生方法)
次に、図5、図6、図7、及び、図8を用いて、本発明の不揮発性記憶素子に対する記録再生方法について説明する。
【0135】
図5は、図1に示す不揮発性記憶素子を、回路図として示したものであり、非接触状態にあるN本の第1導電体3(以降、第1導電体X1〜XNと言い換えて説明する)とM本の第2導電体5(以降、第2導電体Y1〜YMと言い換えて説明する)とが、交差位置において、相変化材料からなる接続体6により接続されている。ここで、接続体6の印は、相変化材料が非晶質状態、すなわち、高抵抗状態であることを示している(以降、接続体6を接続体Rijと言い換えて説明する)。
【0136】
図6は、不揮発性記憶素子に対する記録動作を実現する記録回路を示している。ここでは、第1導電体Xiと第2導電体Yjにより選択された接続体Rijに対する記録動作について説明する。
【0137】
後述する記録再生制御回路に含まれる素子選択用トランジスタ(Tri,Trj)のソース(S)は、それぞれ、電源電圧(+V,+V/2)に接続される。次に、素子選択用トランジスタ(以降、単にTriまたはTrjと略称する)のゲート(G)に印加されるゲート電圧(Vgi,Vgj)により、Tri,Trjのオンオフが選択され、Triに接続された第1導電体XiとTrjに接続された第2導電体Yjの電位が決定される。そして、第1導電体Xiと第2導電体Yjの電位差に基づき、接続体Rijに流れる電流が制御される。
【0138】
こうして、接続体Rijに電流を流し、接続体Rijを、非晶質状態から多結晶状態へと遷移させることにより情報が記録される。図7において、接続体Rij’は、情報が記録された状態、すなわち、相変化材料としての接続体Rijが多結晶状態(低抵抗状態)に成された状態を示している。
【0139】
下記の表1は、図6に示す回路におけるトランジスタ(Tri,Trj)の状態と、第1導電体Xiと第2導電体Yjにおける電位との関係を示している。
【0140】
【表1】
【0141】
状態1においては、Tri,TrjがともにON状態であり、Xi電位が+Vとなり、Yj電位が+V/2となるため、第1導電体Xiと第2導電体Yjとの電位差は、+V/2となる。相変化材料からなる接続体Rijには、電位差V/2に対応した電流が流れるが、この電位差では、相変化を発生させることが可能な電流が流れず、接続体6は非晶質状態、すなわち、高抵抗状態のままである。
【0142】
状態2においては、TriがON、TrjがOFFであり、接続体Rijが高抵抗状態であるため、Xi電位が+Vとなり、Yj電位が接地電位となる。従って、第1導電体Xiと第2導電体Yjとの間には、電位差Vが存在するため、相変化材料からなる接続体Rijには、相変化を発生させることが可能な、電位差Vに対応した電流が流れる。この結果、接続体Rijを構成する相変化材料が非晶質状態から多結晶状態へと遷移し、高抵抗状態の接続体Rijから低抵抗状態の接続体Rij’へと遷移し記録が行われる。
【0143】
状態3においては、TriがOFF、TrjがONとなり、Xi電位が+V1、Yj電位が+V/2となる。ここで、+V1は、高抵抗状態の接続体Rijと、第1導電体Xiに接続された接地抵抗Riとにより、+V/2が分圧された電位であり、+V/2よりも小さな値となる。高抵抗状態にある接続体Rijの抵抗値が、接地抵抗Riに比べて十分に大きい場合、+V1は、概ね接地電位と等しくなる。この場合、第1導電体Xiと第2導電体Yjとの電位差は、最大でもV/2なので、接続体Rijの初期状態が維持される。
【0144】
すなわち、接続体Rijの初期状態が、非晶質状態の場合、接続体Rijは非晶質状態、すなわち、高抵抗状態のままである。また、接続体Rijの初期状態が、多結晶状態の場合、接続体Rijは多結晶状態、すなわち、低抵抗状態のままである。
【0145】
状態4においては、Tri,TrjがともにOFF状態であり、Xi電位とYj電位がともに接地電位(0V)となるため、接続体Rijは初期状態が維持される。
【0146】
このように、特定の第1導電体Xiを駆動するトランジスタTriをON状態とし、それ以外の第1導電体3を駆動するトランジスタをOFF状態とし、第2導電体(Y1,Y2,・・・,YM)を駆動するトランジスタを、記録情報に従って、ON状態、もしくは、OFF状態とすることにより、特定の第1導電体Xiに接続されたM個の接続体6の抵抗変化の有無を制御すること、すなわち、情報を記録することが可能となる。
【0147】
次に、図6と図7に示す状態を判別することにより、記録された情報を再生することが可能である。例えば、特定の第2導電体Yjを駆動するトランジスタTrjをON状態として、第1導電体X1〜XNを駆動するトランジスタTriを順次OFF状態としながら、第1導電体Xiの電位を順次測定することにより、特定の第2導電体Yjと第1導電体X1〜XNとの交差位置に設けられたN個の接続体6の状態、すなわち、記録情報を再生することが可能である。
【0148】
図6の場合、接続体Rijが高抵抗状態であり、表1の状態3に示すように、第1導電体Xiの電位は+V1となる。ここで、高抵抗状態にある接続体Rijの抵抗値が、接地抵抗Riの抵抗値に比べて十分に大きい場合、+V1は、概ね接地電位と等しくなる。
【0149】
一方、図7の場合、接続体Rij’が低抵抗状態であり、第1導電体Xiの電位+V2は、第2導電体Yjの電位+V/2を、接続体Rij’と接地抵抗Riにより分圧した電位となる。ここで、低抵抗状態にある接続体Rij’の抵抗値が、接地抵抗Riの抵抗値に比べて十分に小さい場合、+V2は、概ね第2導電体Yjの電位+V/2と等しくなる。
【0150】
従って、接続体6の抵抗値が変化することにより、第1導電体Xiに誘起される電位が異なるため、第2導電体5に接続体6の相変化が発生しない大きさの電圧を印加し、第1導電体3の電位を検出することにより、接続体6の抵抗値変化有無、すなわち、記録された情報を再生することが可能となる。
【0151】
なお、上記の説明では、記録時に第2導電体Y1〜YMを順次選択すると共に、再生時に第1導電体X1〜XNを順次選択する例を説明したが、第1導電体X1〜XNおよび第2導電体Y1〜YMのいずれを順次選択するかについては、適宜変更可能である。
【0152】
また、図6及び図7に示すトランジスタや接地抵抗は、後述する不揮発性記憶回路の記録再生制御回路(例えば図8)の一部であるXデコーダ19内およびYデコーダ20により駆動されるデータ入力回路22内に設けることが可能である。
【0153】
(不揮発性記憶回路の構成)
次に、本発明の不揮発性記憶素子10を用いた不揮発性記憶回路11について、図8に示す概略ブロック図を用いて説明する。
【0154】
不揮発性記憶回路11は、アドレス信号A0〜Ai(i:自然数)を受けるアドレス入力端子12と、外部から入力される、外部クロックCLK、Xアドレスストローブ信号XAS、Yアドレスストローブ信号YAS、ライトイネーブル信号WE、および素子セレクト信号CS等を受ける制御信号入力端子13と、外部から電源電位VCCおよび接地電位VSSをそれぞれ受ける電源端子14と、データD0〜Dj(j:自然数)の入出力を行なうデータ入出力端子15とが設けられている。
【0155】
不揮発性記憶回路11は、さらに、アドレス入力端子12からアドレス信号A0〜Aiを受けて、XアドレスXAおよびYアドレスYAを示す内部アドレス信号に変換するアドレスバッファ16と、制御信号入力端子13から制御信号群を受けてそれぞれに対応する内部制御信号を生成する制御信号バッファ17と、制御信号バッファ17から内部制御信号群を受けて不揮発性記憶回路11全体の内部動作を制御する制御回路18とが設けられている。
【0156】
不揮発性記憶回路11は、さらに、行列状に配置された複数の第1導電体3及び第2導電体5と、第1導電体3と第2導電体5とを接続する接続体6を有する不揮発性記憶素子10が設けられている。
【0157】
不揮発性記憶回路11は、さらに、アドレスバッファ16が生成するXアドレスXAに従って不揮発性記憶素子10の第1導電体3の選択を実行するXデコーダ19と、アドレスバッファ16が出力するYアドレスYAに応じて第2導電体5の選択を実行するYデコーダ20と、後述するセンス回路21およびデータ入力回路22とが設けられている。
【0158】
Xデコーダ19は、第1導電体3の選択時において、アドレスバッファ16が出力するXアドレスXAに応じて、不揮発性記憶素子10中の第1導電体3のうちの少なくとも1本を選択的に活性化し、記録再生を行う。具体的には、少なくとも、記録再生方法について説明した図6において示した第1導電体Xiに接続されたトランジスタTriと接地抵抗Riとが、Xデコーダ19内に設けられている。
【0159】
また、Yデコーダ20は、第2導電体5の選択時において、アドレスバッファ16が出力するYアドレスYAに応じて、不揮発性記憶素子10中の第2導電体5のうちの少なくとも1本を選択的に活性化し、記録再生を行う。具体的には、少なくとも、記録再生方法について説明した図6において示した第2導電体Yjに接続されたトランジスタTrjと接地抵抗Rjとが、Yデコーダ20内に設けられている。
【0160】
不揮発性記憶回路11は、さらに、データ入出力端子15との間でデータ授受を実行するためのデータ出力バッファ23およびデータ入力バッファ24が設けられている。データ出力バッファ23およびデータ入力バッファ24は、制御回路18が生成するクロック信号に同期したタイミングでデータ入出力を実行する。
【0161】
データ入力バッファ24から送出されたデータは、データ入力回路22へと入力される。データ入力回路22は、Xデコーダ19とYデコーダ20の選択結果に対応して、接続体6に印加する電圧を入力されたデータに基づいて制御して、相変化材料からなる接続体6の相変化の実施、すなわち、不揮発性記憶素子の各交差位置に対するデータの記録を行う。
【0162】
また、センス回路21は、Xデコーダ19とYデコーダ20の選択結果に対応して、個々の不揮発性記憶素子の記録状態、すなわち、接続体6の抵抗値変化の有無を検出し、記録データの再生を行う。例えば、Yデコーダ20により選択された第2導電体Yjに電圧を印加して、第1導電体X1〜XNに誘起される電圧をセンス回路21により順次測定することにより、記録情報を再生することが可能である。そして、センス回路21で検出された再生信号は、データ出力バッファ23へと送出される。
【0163】
不揮発性記憶回路11は、さらに、電源端子14に入力された外部電源電位VCCおよび外部接地電位VSSに応じて、不揮発性記憶回路11内部で使用される電源電位+Vと+V/2、および、接地電位を生成する電源回路25が設けられている。電源電位+Vと+V/2、および、接地電位は、不揮発性記憶回路11内部の各回路に供給される。
【0164】
本発明の上記不揮発性記憶回路を用いることにより、アドレスに対応して、本発明の不揮発性記憶素子に対する、情報の記録再生を実現することが可能となる。
【0165】
(不揮発性記憶素子の構成例2)
次に、図9、及び、図10は、本発明の不揮発性記憶素子の他の構成を示す平面図と断面図である。
【0166】
図1、及び、図2に示す不揮発性記憶素子においては、第1導電体3と第2導電体5との交差位置において、第1導電体3と第2導電体5とが、一箇所のみで、相変化材料からなる接続体6により接続されていたが、図9、及び、図10に示す不揮発性記憶素子においては、第1導電体3と第2導電体5との交差位置において、第1導電体3と第2導電体5とが、2箇所で、相変化材料からなる接続体6により接続されている。
【0167】
このような構成の、不揮発性記憶素子は、図3、及び、図4に示す製造方法において、接続体6をエッチングする際のマスクであるフォトレジストパターン9を、図9に示す接続体6に対応するパターンとすることにより形成することができる。
【0168】
この構成においては、第1導電体3と第2導電体5とが、2箇所で、接続体6により電気的に接続されていることにより、個々の不揮発性記憶素子の初期不良の数を低減することが可能となる。すなわち、不揮発性記憶素子の形成時に、塵埃等の欠陥が存在し、ある交差位置の一方の接続箇所における接続体6に電気的な接続が維持されないような事態が発生した場合においても、他方の接続箇所における接続体6において電気的な接続が維持されることにより、1箇所の接続不良のために不揮発性記憶素子全体が不良となることを回避することができる。
【0169】
図11は、図2に示す本発明の不揮発性記憶素子の断面をさらに詳細に示したものである。接続体6は、絶縁膜4を間に挟んで絶縁された第1導電体3と第2導電体5からなるパターンの上に形成される。ここで、接続体6の形成時に、絶縁膜4と第2導電体5からなるパターンによるシャドウイング効果により、該パターンと第1導電体3との接続部26(第1導電体3と絶縁膜4との境界)において、接続体6の膜厚減少が発生する。この膜厚減少は、初期状態の接続体6の抵抗変化や断線を発生させる原因となり、さらに、記録再生時における断線の発生をも誘発させるものである。
【0170】
そこで、図10に示すように、第1導電体3と第2導電体5との交差位置において、第1導電体3と第2導電体5とを、2箇所で接続することにより、上記断線の発生確率を低減することが可能である。
【0171】
なお、図9に示す構成の不揮発性記憶素子において、各交差位置において第2導電体5の両側に対して1箇所ずつ合計2箇所の接続箇所を設けるのみならず、片側に対して2箇所以上の接続箇所を設けてもよい。
【0172】
(不揮発性記憶素子の構成例3)
次に、図12から図18を用いて、本発明の不揮発性記憶素子のさらに他の構成について、詳しく説明する。
【0173】
上記構成例2においては、上記断線の発生確率低減という効果を得ることができるが、根本的な解決を行うためには、接続部26における膜厚減少を取り除くことが望ましい。
【0174】
図12から図18は、上記接続部26における膜厚減少による影響を取り除くために、第1導電体3/絶縁膜4/第2導電体5の積層体の側面を略面一状に構成する第1導電体3の側端面28と第2導電体5の側端面29とが、相変化材料からなる接続体6により電気的に接続された本発明のさらに他の構成について説明する平面図と断面図である。
【0175】
なお、図12は、上記平面図を示しており、図13は、図12のAA’断面を示している。
【0176】
図12に示す不揮発性記憶素子においては、第1導電体3と直交する方向に延伸した蛇行状の第2導電体5とが、間に絶縁膜4を挟んで、非接触状態で積層されている。より具体的には、第1導電体3と第2導電体5との交差位置において、第1導電体3の延伸方向に沿いながら第1導電体3と第2導電体5とが積層方向に重なる部分27が存在し、該重なる部分27に相変化材料からなる接続体6が形成されている。
【0177】
具体的には、接続体6は、上記交差位置における重なる部分27の3層構造において、第1導電体3と第2導電体5との外表面の少なくとも一部同士を接続している。
【0178】
より具体的に説明すると、接続体6は、第1導電体3および第2導電体5の延伸方向に延びる双方の側面(側端面)同士を少なくとも接続するように設けられている。
【0179】
図14(a),(b),(c)は、図12及び図13に示す不揮発性記憶素子の形成方法を工程順に示す図である。図14(a),(b),(c)は、それぞれ、図12のAA’断面を示している。
【0180】
図14(a)は、第1導電体3と第2導電体5の形成完了後の断面図を示している。重なる部分27においては、図14(a)に示すように、第1導電体3と第2導電体5とが、絶縁膜4を介して、ほぼ重なるように設けられている。
【0181】
次に、図14(b)に示すように、第2導電体5をマスクとして、絶縁体8及び絶縁膜4の選択的エッチングが行われ、第1導電体3の側端面と第2導電体5の側端面とが露出される。その後、第1導電体3の側端面、絶縁膜4の側端面、及び、第2導電体5の側端面とを電気的に接続するように相変化材料からなる接続体6が、全面を被覆するように形成される。
【0182】
最後に、図4(b)で説明したように、フォトレジストパターン等のマスクパターンを用いて、不要な部分の接続体6をエッチング除去することにより、図14(c)に示す本発明の不揮発性記憶素子が完成する。
【0183】
このように、第1導電体3の側端面28と第2導電体5の側端面29とを、接続体6を用いて電気的に接続することにより、略面一状の該側端面同士が確実に接続され、図11に示すような接続部26において発生する接続体6の膜厚減少に起因した抵抗変化や断線を確実に取り除くことが可能となる。
【0184】
(不揮発性記憶素子の構成例4)
次に、図15と図16は、それぞれ、本発明の不揮発性記憶素子のさらに別の構成の平面図と断面図を示している。この構成の不揮発性記憶素子は、図12及び図13に示す構成の不揮発性記憶素子において、第1導電体3の延伸方向に延びる第1導電体3の側端面と第2導電体5の側端面とが、2箇所で、相変化材料からなる接続体6により、電気的に接続された構成となっている。
【0185】
このような構成の、不揮発性記憶回路は、図14に示す製造方法において、接続体6をエッチングする際のマスクであるフォトレジストパターンを、図15に示す接続体6に対応するパターンとすることにより形成することができる。
【0186】
この構成においては、第1導電体3の側端面と第2導電体5の側端面とが、それぞれ、2箇所で、しかも図11に示すような接続部26を生じないように、相変化材料からなる接続体6を用いて、電気的に接続されている。これにより、個々の不揮発性記憶素子の初期不良の数を最も低減することが可能となる。すなわち、不揮発性記憶素子の形成時に、塵埃等の欠陥が存在し、一方の接続体6における電気的な接続が維持されないような事態が発生した場合においても、他方の接続体6における電気的な接続が維持されることにより、個々の不揮発性記憶素子が不良となることを回避することができる。
【0187】
なお、図15に示す構成の不揮発性記憶素子において、各交差位置において第2導電体5の両側に対して1箇所ずつ合計2箇所の接続箇所を設けるのみならず、片側に対して2箇所以上の接続箇所を設けてもよい。
【0188】
(不揮発性記憶回路の構成例1)
次に、本発明の不揮発性記憶回路のさらに具体的な実施形態について、図17から図22を用いて説明する。
【0189】
図17は、本発明の不揮発性記憶回路の一部を示す斜視図であり、図8に示すアドレス入力端子12、制御信号入力端子13、電源端子14、及び、データ入出力端子15等で構成された回路入出力端子31と、図8に示すアドレスバッファ16、制御信号バッファ17、制御回路18、Xデコーダ19、Yデコーダ20、センス回路21、データ入力回路22、データ出力バッファ23、データ入力バッファ24、及び、電源回路25等の半導体回路により構成された記録再生制御回路32とが、単結晶シリコンウエハーからなるSi基板30(半導体層)上に形成された構成となっている。
【0190】
次に、図18は、図17に示すSi基板30に形成された上記記録再生回路32の上に、本発明の不揮発性記憶素子33(図8に示す不揮発性記憶素子10に相当)を設けた構成の不揮発性記憶回路の斜視図である。ここで、記録再生制御回路32のXデコーダ19、及び、データ入力回路22等の入出力配線と、不揮発性記憶素子33の第1導電体3、及び、第2導電体5とは、それぞれ、図示しない絶縁膜を介して、立体配線技術を用いて配線されている。
【0191】
ここで、上記記録再生制御回路32と上記不揮発性記憶素子33とを重ならないように設け、水平配線により配線することも可能である。しかし、この場合、Si基板30上に、記録再生制御回路32を形成する領域と不揮発性記憶素子33を形成する領域とを別々に設けることが必要となり、記憶容量が減少することになる。大きな記憶容量を実現するためには、図17、及び、図18に示すように、記録再生制御回路32と不揮発性記憶素子33とを重ねて配置し、図示しない絶縁膜を介して、立体配線技術を用いて配線することが望ましい。
【0192】
なお、図示しない上記絶縁膜は、記録再生制御回路32と不揮発性記憶素子33との電気的な干渉を避けるために設けるものであり、記録再生制御回路32と不揮発性記憶素子33との間で、絶縁不良が発生しないように設けられることが望ましい。
【0193】
また、上記説明においては、記録再生制御回路32として、Si基板上に設けた半導体回路により構成された記録再生制御回路32を用いたが、これに限られるものではない。
【0194】
例えば、図19、及び、図20に示すように、Si基板以外の基板34、例えば、ガラス基板やプラスチック基板上に、半導体回路からなる記録再生制御回路37と回路入出力端子35とを設け、図17、及び、図18と同様にして、上記記録再生制御回路37上に、不揮発性記憶素子33を重ねて配置し、立体配線技術を用いて配線することが可能である。
【0195】
ここで、基板34としてガラス基板やプラスチック基板を用いる場合、半導体回路からなる上記記録再生制御回路37は、基板34上にスパッタリング法やCVD法により形成された非晶質Si薄膜36(半導体層)を用いて構成することが可能である。非晶質Si薄膜には、半導体回路を形成することが可能である必要があり、その膜厚を50nm〜200nmとすることが望ましい。なお、左記の上限値、下限値はおよその目安である。
【0196】
しかし、半導体回路として非晶質Si薄膜を用いた場合、非晶質Si薄膜の電子移動度が小さいため、高速での記録再生制御が困難となる。本発明の不揮発性記憶回路に対して、映像情報等の情報を記録再生するためには、その記憶容量のみならず、高速での記録再生を実現することが重要な課題となる。
【0197】
従って、本発明の不揮発性記憶素子に用いる記録再生制御回路37としては、上記非晶質Si薄膜36に対して、レーザビーム等のエネルギービームを照射して、上記非晶質Si薄膜36を多結晶化した領域に、上記記録再生制御回路37を設けることが望ましい。上記非晶質Si薄膜36が多結晶化されることにより、半導体回路における電子移動度が大きくなる。従って、記録再生制御回路の高速動作が実現され、本発明の不揮発性記憶回路を、映像情報等の情報の高速記録再生に適用することができる。
【0198】
また、本実施例によれば、高価なSi基板を用いず、安価なガラス基板やプラスチック基板を使用することができ、低価格な不揮発性記憶回路を提供することが可能である。さらに、プラスチック基板を用いることにより、割れによる破損を防止することが可能であり、ガラス基板に比べて、携帯性に優れた不揮発性記憶回路を提供することが可能である。
【0199】
(不揮発性記憶回路の構成例2)
次に、図21、及び、図22は、一つの基板34上に、複数の記録再生制御回路38と、それぞれの記録再生制御回路38に対応する複数の不揮発性記憶素子39とが設けられた構成を示している。ここで、基板34としては、図17、及び、図18に示すSi基板であっても良いが、不揮発性記憶回路の低価格化を実現するためには、図19、及び、図20と同様に、Si基板以外の基板を用いることが望ましい。
【0200】
また、図19、及び、図20の場合と同様に、レーザアニール処理により多結晶化された多結晶Siを用いて、記録再生制御回路38を形成することにより、記録再生制御回路38の高速動作が実現され、本発明の不揮発性記憶回路を、映像情報等の情報の高速記録再生に適用することができる。
【0201】
図21、及び、図22に示す不揮発性記憶回路においては、回路入出力端子35と、それぞれの記録再生制御回路38とが接続され、アドレス情報やデータ情報の授受が行われる。また、複数の上記記録再生制御回路38のそれぞれに対して、不揮発性記憶素子39が重ねて配置され、立体配線技術を用いて配線されている。
【0202】
図19、及び、図20に示す不揮発性記憶回路においては、基板上に一つの不揮発性記憶素子33が設けられた構成となっている。従って、不揮発性記憶素子33を構成する複数の第1導電体3及び複数の第2導電体5は、不揮発性記憶素子33の長さとほぼ同程度の長さを有することになる。ここで、複数の上記第1導電体3、もしくは、複数の上記第2導電体5の一箇所に、欠陥による断線、もしくは、短絡が発生した場合、それらの導電体に接続された個々の不揮発性記憶素子(個々の交差位置に対応;単位記憶素子と呼ぶ)は、すべて欠陥素子となってしまう。すなわち、一箇所の欠陥が、極めて多くの欠陥素子を発生させることになる。
【0203】
これに対して、図21、及び、図22に示す不揮発性記憶回路においては、複数の不揮発性記憶素子39を複数の記録再生制御回路38に接続して設けることにより、欠陥素子の数を低減することが可能である。例えば、基板34のサイズが変わらないとすれば、図22の場合、図20の場合と比較して、不揮発性記憶素子39の1つ分の記憶容量は小さくなるもののそれぞれの不揮発性記憶素子39が有する第1導電体3及び第2導電体5の長さを短くすることができる。このように、第1導電体3及び第2導電体5の長さが短くなると、一箇所の欠陥に起因する断線、もしくは、短絡により発生する欠陥素子の数を低減することが可能となる。
【0204】
(不揮発性記憶カードの構成例1)
図17から図22に示す本発明の不揮発性記憶回路を、回路基板上に配置し、回路入出力端子31,35を用いて、記録再生情報の入出力が可能な不揮発性記憶回路として用いることも可能であるが、大容量であり、かつ、低価格であるという特徴を生かして、可換型の不揮発性記憶回路とすることが可能である。
【0205】
すなわち、図23に示すように、本発明の不揮発性記憶回路を、カード状基板40の上に設け、不揮発性記憶カードとすることにより、大容量であり、かつ、低価格な記憶媒体を提供することができる。
【0206】
例えば、図23に示す不揮発性記憶カードは、回路入出力端子35に対して電気的に接触可能な接続ピンを有する記録再生装置に着脱可能に装着され、該記録再生装置が有する接続ピンを通じて、該不揮発性記憶カードと記録再生装置との間で、情報の記録再生が行われる。
【0207】
図23は、カード状基板40の上に、図18、図20、もしくは、図22に示す不揮発性記憶回路を接着剤により貼り付けた構成であるが、カード状基板40の上に、直接、記録再生制御回路37,38、及び、不揮発性記憶素子33,39を設けることも可能である。
【0208】
(不揮発性記憶カードの構成例2)
次に、図24は、複数の不揮発性記憶回路がカード状基板40の上に積層された構成の不揮発性記憶カードを示している。ここでは、複数の不揮発性記憶回路の回路入出力端子35が積層方向に重ならないように、それぞれの不揮発性記憶回路が階段状に積層され、接着剤により張り合わせられている。
【0209】
該不揮発性記憶カードに対する記録再生は、記録再生装置に設けられた接続ピンを、露出した各層の回路入出力端子35に対して同時にまたは選択的に電気的に接触させ、記録再生情報の入出力を行うことにより実現される。
【0210】
このように、複数の不揮発性記憶回路を積層して設けることにより、さらに大容量の記憶容量を有する不揮発性記憶カードを提供することが可能となる。
【0211】
しかしながら、上記不揮発性記憶カードにおいては、複数の回路入出力端子35のそれぞれに対して、アドレス情報や記録再生情報を入出力することが必要であり、記録再生装置の接続ピンの数が、不揮発性記憶回路の積層数に応じて増加し、かつ、記録再生装置の記録再生制御システムが複雑になるという問題が発生する。
【0212】
(不揮発性記憶カードの構成例3)
図25及び図26は、入出力端子の数を増やすことなく、複数の不揮発記憶回路を積層することが可能な不揮発性記憶カードについて説明する図である。
【0213】
本発明の不揮発性記憶カードは、図25に示すように、不揮発性記憶素子33と、不揮発性記憶素子33に対する記録再生を行う記録再生制御回路と、外部入出力端子49と、記憶回路選択回路42とを有する第1の不揮発性記憶回路41が、接着剤によりカード状基板40の上に貼り付けられている。さらに、図26に示すように、上記第1の不揮発性記憶回路41及び記憶回路選択回路42の上に、複数の第2の不揮発性記憶回路43が、順次積層された構造となっている。
【0214】
上記複数の第2の不揮発性記憶回路43は、それぞれ、回路入出力端子44を有しており、該回路入出力端子44は、それぞれ、該不揮発性記憶回路43の各基板を貫通する孔を通じて、第1の不揮発性記憶回路41が有する記憶回路選択回路42に接続されている。
【0215】
記憶回路選択回路42は、外部入出力端子49から入力されたアドレス情報(第1の選択信号)に基づき、不揮発性記憶回路41,43から特定の不揮発性記憶回路を選択し、特定の不揮発性記憶回路に対する記録再生を実施することが可能である。
【0216】
ここでは、第1の不揮発性記憶回路41として、外部入出力端子49と記憶回路選択回路42と回路入出力端子44と不揮発性記憶素子33とを有する構成について記載しているが、第1の不揮発性記憶回路41として、外部入出力端子49と記憶回路選択回路42とのみを有する構成とすることも可能である。
【0217】
図27と図28は、図26に示す不揮発性記憶カードの記録再生を実施する不揮発性記憶回路の概略ブロック図を示している。
【0218】
図27は、第1の不揮発性記憶回路41であり、アドレス信号A0〜Ai(i:自然数)(第1の選択信号および第2の選択信号)を受けるアドレス入力端子45と、外部から入力される、外部クロックCLK、Xアドレスストローブ信号XAS、Yアドレスストローブ信号YAS、ライトイネーブル信号WE、および素子セレクト信号CS等を受ける制御信号入力端子46と、外部から電源電位VCCおよび接地電位VSSをそれぞれ受ける電源端子47と、データD0〜Dj(j:自然数)(記録再生の情報信号)の入出力を行なうデータ入出力端子48とからなる外部入出力端子49とが設けられている。
【0219】
次に、外部入出力端子49は、記憶回路選択回路42へと接続されており、記憶回路選択回路42は、入力されたアドレス信号情報に応じて、選択すべき不揮発性記憶回路41,43を決定する。
【0220】
一方、それぞれの不揮発性記憶回路41,43は、個々に、記憶回路選択回路42から送出されるアドレス信号A0〜Ai(i:自然数)を受けるアドレス入力端子50と、外部クロックCLK、Xアドレスストローブ信号XAS、Yアドレスストローブ信号YAS、ライトイネーブル信号WE、および素子セレクト信号CS等を受ける制御信号入力端子51と、電源電位VCCおよび接地電位VSSをそれぞれ受ける電源端子52と、データD0〜Dj(j:自然数)の入出力を行なうデータ入出力端子53とからなる回路入出力端子44を備えており、記憶回路選択回路42により決定された不揮発性記憶回路41,43の回路入出力端子44と外部入出力端子49との接続が、記憶回路選択回路42により行われる。
【0221】
上記回路入出力端子44から、それぞれの不揮発性記憶回路10への記録再生動作については、図8の場合と同様にして行われる。
【0222】
上記構成の不揮発性記憶カードにおいては、複数の不揮発性記憶回路が積層され、大容量の記憶容量を実現可能であるとともに、不揮発性記憶カードが有する外部入出力端子の数を必要最小限(記憶回路選択回路42の外部入出力端子49の数)とすることが可能である。従って、記録再生装置の入出力システムを簡略化でき、低価格な記録再生装置を提供することができる。
【0223】
また、上記実施形態においては、アドレスバッファ16、電源回路25、制御信号バッファ17、制御回路18、データ入力バッファ24、データ出力バッファ23が、それぞれの不揮発性記憶回路41,43に設けられた構成について説明したが、これらの回路(不揮発性記憶素子10のドライバ回路)を記憶回路選択回路42にまとめて設けることにより、個々の不揮発性記憶回路に含まれる記録再生制御回路の規模が小さくなり、不揮発性記憶回路の形成プロセスの簡略化と低コスト化を実現することができる。
【0224】
(不揮発性記憶素子の構成例5)
以上の不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードは、絶縁膜4を間に挟んで絶縁された第1導電体3と第2導電体5とを有し、第1導電体3と第2導電体5との間に与えた電位差によって、第1導電体3と第2導電体5とを接続した記録材料としての接続体6が、非晶質状態(高抵抗状態)から多結晶状態(低抵抗状態)へと遷移することを利用した不揮発性記憶素子を用いた例について記載しているが、上記記録材料に限られるものではない。
【0225】
図29は、絶縁膜4を間に挟んで絶縁された第1導電体3と第2導電体5と、第1導電体3と第2導電体5とを接続する記録材料54とを有し、該記録材料54の初期状態が導通状態であり、第1導電体3と第2導電体5との間に与えた電位差により記録材料54に電流が流れることにより、該記録材料54が溶断状態へと遷移することを利用した不揮発性記憶素子である。
【0226】
初期状態においては、図29に示すように、第1導電体3と第2導電体5とが記録材料54により短絡されており、第1導電体3もしくは第2導電体5の一方に、記録材料54の溶断が発生しない程度の電圧を印加することにより、他方の導電体に電圧が誘起される。一方、記録材料54の溶断が発生する程度の電圧印加により記録が行われると、図30に示すように、第1導電体3と第2導電体5とを接続する特定の記録材料54に溶断箇所55が形成される。
【0227】
この状態で、第1導電体3と第2導電体5とは、該絶縁箇所55により絶縁されるので、一方の導電体に電圧を印加しても、他方の導電体には、電圧が誘起されない。これにより、記録状態であるか未記録状態であるかを再生することができる。
【0228】
また、図1と同様に、第1導電体2と第2導電体5とをマトリックス状に配置し、その交差位置に該記録材料54を設けることにより、複数の情報を記録することが可能な不揮発性記憶素子とすることができる。
【0229】
ここで、第1導電体2、第2導電体4、絶縁膜4、保護膜7としては、図2において示した不揮発性記憶素子と同様な材料を用いることが可能である。また、記録材料54としては、電流が流れることにより温度上昇し、該温度上昇により溶断を発生する材料を用いることが可能であり、例えば、Al,Cu,Zn,Sb等の材料、もしくは、それらの合金を用いることが可能である。
【0230】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【0231】
【実施例】
〔実施例1〕
本発明の実施例1として、図1及び図2に示す構成の不揮発性記憶素子を作製した。
【0232】
実施例1の不揮発性記憶素子は、半導体回路が設けられた単結晶Siからなる基板1上に、膜厚100nmのSiO2からなる絶縁膜2が形成され、その上に、幅が0.3μmであり、膜厚が100nmのAl配線からなる第1導電体3と第2導電体5とが、膜厚が100nmのSiO2からなる絶縁膜4を間に挟んで積層されている。そして、第1導電体3と第2導電体5とを、1箇所で電気的に接続する相変化材料からなる接続体6が設けられ、それらの表面を覆うように、膜厚100nmのSiO2保護膜7が設けられている。
【0233】
接続体6としては、非晶質Si薄膜を用い、その膜厚を50nmとし、その接続幅(第2導電体5の延伸方向と平行方向の幅)を0.2μmとした。
【0234】
次に、一本の第1導電体X4に、3.0Vの電圧を印加し、一本の第2導電体Y3を抵抗を介して接地することにより、第1導電体X4から第2導電体Y3へと電流を流した。その後、第1導電体X4と第2導電体Y3とを接続する接続体6を調べた結果、非晶質Siから多結晶Siへの相変化が発生していることが確認された。
【0235】
また、第1導電体X4と第2導電体Y3との間の抵抗値を調べた結果、電圧印加前の未記録状態においては、接続体6が非晶質Siであるため、相対的に高抵抗値であることを確認し、電圧印加後の記録状態においては、接続体6が多結晶Siへと相変化したことにより、相対的に低抵抗値となっていることを確認した。
【0236】
以上の結果から、本実施例の不揮発性記憶素子においては、3.0Vの電位差を与えることにより、接続体6の相変化を発生させ、記録が行われることがわかった。
【0237】
次に、第2導電体Y3に、1.5Vの電圧を印加し、第1導電体3をそれぞれ抵抗を介して接地することにより、交差する位置の接続体6が非晶質Siである第1導電体X1,X2,X3,X5,X6,X7,X8は、ほぼ接地電位となり、交差する位置の接続体6が多結晶Siである第1導電体X4には、およそ1.4Vの電圧が誘起され、記録情報の再生を行うことができた。
【0238】
ここでは、第2導電体5に電圧を印加して、第1導電体3に誘起される電圧を測定することにより、記録情報の再生を行ったが、第1導電体3に、相変化が発生しない大きさの電圧を印加して、第2導電体5に誘起される電圧を測定することによっても、同様に、記録情報の再生が可能である。
【0239】
以上のことから、実施例1の不揮発性記憶素子においては、選択された1つの第1導電体3と、選択された1つの第2導電体5との間に電位差を設け、該第1導電体3と該第2導電体5とを接続する接続体6の相変化を発生させることにより、情報を記録することが可能であり、さらに、上記第1導電体3、もしくは、上記第2導電体5のいずれか一方の導電体に、接続体の相変化を発生させない大きさの電圧を印加して、他方の導電体の電位を検出することにより、上記接続体6における相変化の有無を判断し、情報を再生することが可能であることがわかる。
【0240】
〔実施例2〕
本発明の実施例2では、接続体6として、膜厚50nm、接続幅0.2μmの非晶質GeSbTe、または、非晶質AgInSbTeを用いた2種類の不揮発性記憶素子を形成した。接続体6以外の構成は、実施例1と同一である。
【0241】
ここで、非晶質GeSbTeとしては、Ge19Sb22Te59からなる組成比の薄膜を用い、非晶質AgInSbTeとしては、Ag2In8Sb70Te20からなる組成比の薄膜を用いた。
【0242】
実施例1においては、接続体6である非晶質Siを相変化させるのに、第1導電体3と第2導電体5との間に、3.0Vの電位差を設けることが必要であった。これに対して、接続体6として、非晶質GeSbTe、または、非晶質AgInSbTeを用いた実施例2の不揮発性記憶素子においては、いずれの場合も、第1導電体3と第2導電体5との間に、2.0Vの電位差を設けることにより、接続体6の相変化を発生させ、多結晶GeSbTe、または、多結晶AgInSbTeとすることができた。これらの結果は、非晶質Siに比べて、非晶質GeSbTe、または、非晶質AgInSbTeの結晶化温度が低いために、より低温での相変化が可能であることによる。
【0243】
ここで、実施例2の不揮発性記憶素子においては、より低電圧での相変化が可能であるため、記録情報の再生を行う際の印加電圧も低くすることが必要である。実施例2においては、再生時の印加電圧を1.0Vとして、接続体6の抵抗変化の有無、すなわち、相変化の有無を確認した。
【0244】
以上のことより、接続体6として非晶質GeSbTe、または、非晶質AgInSbTeを用いた実施例2の不揮発性記憶素子においては、記録再生時の印加電圧を低くすることが可能であり、不揮発性記憶素子の低電力化を実現することができる。
【0245】
本発明の不揮発性記憶素子として用いる相変化記録材料において、非晶質状態から多結晶状態へと遷移する結晶化温度は、低電力化を実現するためには、500℃以下であることが望ましい。また、該結晶化温度が低すぎると、僅かな電圧変動や、環境温度の変化により、予期せぬ記録動作が発生するため、該結晶化温度を少なくとも150℃以上とすることが望ましい。
【0246】
〔実施例3〕
本発明の実施例3として、図9及び図10に示す構成の不揮発性記憶素子を作製した。
【0247】
実施例3の不揮発性記憶素子は、幅が0.3μmであり、膜厚が100nmのAl配線からなる第1導電体3と第2導電体5とが、膜厚が100nmのSiO2からなる絶縁膜3を介して積層され、第1導電体3と第2導電体5とが、その交差位置において、相変化材料からなる接続体6により、2箇所で電気的に接続されている。
【0248】
接続体6は、実施例1と同様に、非晶質Si薄膜を用い、その膜厚を30nmとし、その接続幅を0.2μmとした。
【0249】
上記不揮発性記憶素子に対して、実施例1と同様な記録再生を行った結果、同様に、相変化材料からなる接続体6に対する記録再生を行うことができた。
【0250】
実施例1から実施例3に記載の不揮発性記憶素子においては、その形成プロセスが単純であり、低コスト化が容易であるという利点を有している反面、図11に示したように、接続部26における接続不良により、初期断線を発生し易いという欠点を有している。
【0251】
ここで、第1導電体3と第2導電体5とを、その交差位置において、1箇所のみで接続した実施例1において、接続体6の膜厚を実施例3と同じく30nmとした不揮発性記憶素子と、実施例3の不揮発性記憶素子の初期断線の発生確率を比較した。
【0252】
接続体6の膜厚を50nmにした場合、実施例1の不揮発性記憶素子においては、約5%程度の初期断線しか存在しなかったのに対して、実施例1の接続体6の膜厚を30nmと薄くすることにより、初期断線の発生確率が15%と極めて大きくなった。
【0253】
これに対して、第1導電体3と第2導電体5とを両側で接続した実施例3の不揮発性記憶素子においては、接続体6の膜厚が30nmの場合においても、初期断線の発生確率が2%と極めて小さな値を示した。これらの結果は、第1導電体3と第2導電体5とを、その交差位置において、2箇所で接続することにより、一方の接続体6で初期断線が発生しても、他方で接続が維持されたことにより、初期断線を抑制することができたことによるものである。
【0254】
以上のことから、第1導電体3と第2導電体5とを、その交差位置において、2箇所で接続することにより、初期断線の発生を抑制することができることと、より薄い膜厚の接続体6を用いることが可能であることがわかる。
【0255】
このように、実施例3においては、第1導電体3と第2導電体5とが、その交差位置において、2箇所で、電気的に接続されていることにより、初期断線による不揮発性記憶素子の初期不良を低減することができる。また、接続体6の膜厚を薄くすることが可能となり、接続体6の形成プロセス(成膜、エッチング)を簡略化ないし時間短縮できる。
【0256】
〔実施例4〕
本発明の実施例4として、図12及び図13に示す構成の不揮発性記憶素子を作製した。
【0257】
実施例4の不揮発性記憶素子は、その表面に半導体回路を設けたプラスチック基板1を用いた。該半導体回路は、プラスチック基板1上にスパッタリング法により形成された膜厚120nmの非晶質Siを、レーザアニールにより多結晶化した領域に形成したものである。
【0258】
次に、該半導体回路を有するプラスチック基板1上に、膜厚100nmのSiO2からなる絶縁膜2が形成され、その上に、幅が0.3μmであり、膜厚が100nmのAl配線からなる第1導電体3と第2導電体5とが、膜厚が100nmのSiO2からなる絶縁膜4を介して積層されている。そして、第1導電体3の側端面と第2導電体5の側端面とを電気的に接続する相変化材料からなる接続体6が設けられ、それらの表面を覆うように、膜厚100nmのSiO2保護膜7が設けられている。
【0259】
接続体6としては、非晶質Si薄膜を用い、その膜厚を50nmとし、その接続幅を0.2μmとした。
【0260】
実施例4の不揮発性記憶素子に対して、実施例1と同様にして、その記録再生特性について調べた。
【0261】
実施例1の不揮発性記憶素子においては、接続部26(図11)に起因する断線不良により、ほぼ5%の初期断線の存在が確認された。これに対して、実施例4の不揮発性記憶素子においては、実施例1のような接続部26が存在しないため、断線不良の数が大幅に低減された結果、1%の初期断線しか観測されなかった。
【0262】
〔実施例5〕
本発明の実施例5として、図15及び図16に示す構成の不揮発性記憶素子を作製した。
【0263】
実施例5の不揮発性記憶素子は、相変化材料からなる接続体6が、第1導電体3と第2導電体5の交差位置において、第1導電体3の側端面と第2導電体5の側端面とを、2箇所で接続した構成以外については、実施例4と同じ構成としている。
【0264】
実施例4においては、実施例1に比較して、接続体6の初期断線が大幅に低減されているが、1%の初期断線が依然として残されている。これらの初期断線の原因は、不揮発性記憶素子の形成プロセスにおいて、不揮発性記憶素子表面に付着した塵埃等に起因する初期断線である。例えば、接続体6を設ける領域近傍に、接続体6の形成を妨げるような塵埃が、表面に付着することにより、設定通りの接続体6が形成されず、初期断線となったものである。
【0265】
これに対して、実施例5の不揮発性記憶素子においては、初期断線が完全に抑制されていることを確認した。これらの結果は、第1導電体3と第2導電体5の交差位置において、第1導電体3の側端面と第2導電体5の側端面とを、2箇所で接続することにより、一方の側端面で初期断線が発生しても、他方の側端面で接続が維持されたことにより、初期断線を抑制することができたことによるものである。
【0266】
このように、実施例5においては、第1導電体3と第2導電体5の交差位置において、第1導電体3の側端面と第2導電体5の側端面とが、2箇所で電気的に接続されていることにより、初期断線による不揮発性記憶素子の初期不良を最も低減することができる。また、実施例3と同様に、接続体6の膜厚を薄くすることが可能となり、接続体6の形成プロセス(成膜、エッチング)を簡略化できる。
【0267】
【発明の効果】
本発明に係る不揮発性記憶素子は、以上のように、絶縁膜を間に挟んで絶縁された第1導電体と第2導電体とを有し、第1導電体と第2導電体との間に与えた電位差によって、初期状態が変化する記録材料を用いて、第1導電体と第2導電体とを接続したことを特徴としている。
【0268】
それゆえ、第1導電体と第2導電体とが、絶縁膜を間に挟んで積層されていることにより、従来技術の課題であった記録材料のピンホール欠陥による第1導電体と第2導電体の短絡不良や、記録材料の局所的膜厚異常による記録再生動作不良を、完全に抑制することが可能となり、不揮発性記憶素子の初期不良を低減し、かつ、安定した記録再生動作を実現できるという効果を奏する。
【0269】
また、本発明に係る不揮発性記憶素子は、以上のように、絶縁膜を間に挟んで絶縁された複数の第1導電体と複数の第2導電体と、第1導電体と第2導電体との間に与えた電位差によって、初期状態が変化する記録材料からなる接続体とを有し、該第1導電体と該第2導電体とがマトリクス状に互いに交差するように配置され、第1導電体、絶縁膜および第2導電体の交差位置における3層構造において、該第1導電体と該第2導電体の各外表面の少なくとも一部同士が、上記接続体により接続されていることを特徴としている。
【0270】
それゆえ、複数の第1導電体と複数の第2導電体とにより、その交差位置に存在する接続体に対する記録再生を実施することが可能となり、大容量の不揮発性記憶素子を実現することができるという効果を奏する。
【0271】
さらに、第2導電体をマスクとした絶縁膜のエッチングを行うことにより、第1導電体と第2導電体との接続部分を、その交差位置において露出させることが、絶縁膜のパターニングと同時に可能となる。この結果、不揮発性記憶素子形成プロセスの簡略化による低コスト化が実現するというさらなる効果を併せて奏する。
【0272】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記接続体が相変化材料からなることを特徴としている。
【0273】
それゆえ、相変化材料が、初期状態である非晶質状態から、記録された状態である多結晶状態へと遷移し、安定した記録再生特性を実現することが可能な不揮発性記憶素子を実現することが可能となるというさらなる効果を奏する。
【0274】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記各交差位置の少なくとも1箇所における上記接続体の初期状態の変化により、情報が記録されていることを特徴としている。
【0275】
これにより、既に説明したとおり、大容量の情報を記録した不揮発性記憶素子を提供することができるというさらなる効果を奏する。
【0276】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第1導電体と第2導電体の各外表面を上記接続体により接続する箇所が、各交差位置毎に少なくとも2箇所有ることを特徴としている。
【0277】
それゆえ、第1導電体と第2導電体とが、複数の箇所において、該接続体により接続されることにより、不揮発性記憶素子の断線不良を低減することができるというさらなる効果を奏する。
【0278】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、第1導電体、絶縁膜および第2導電体の積層構造において、第1導電体の側端面と第2導電体の側端面とが略面一状に形成され、双方の側端面同士を上記記録材料で接続したことを特徴としている。
【0279】
それゆえ、第1導電体の側端面と第2導電体の側端面とを接続する接続体に屈曲部分が発生せず、不揮発性記憶素子の断線不良を低減することができるというさらなる効果を奏する。
【0280】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、第1導電体、絶縁膜および第2導電体の交差位置における3層構造における、第1導電体の側端面と第2導電体の側端面とが略面一状に形成された箇所において、
該第1導電体の側端面と該第2導電体の側端面の少なくとも一部同士が、上記接続体により接続されていることを特徴としている。
【0281】
それゆえ、第1導電体の側端面と第2導電体の側端面とが、該接続体により接続されることにより、屈曲部における断線発生が抑制され、不揮発性記憶素子の断線不良をさらに低減することができるというさらなる効果を奏する。
【0282】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【0283】
それゆえ、回路入出力端子から入力されたアドレス情報、及び、記録情報に基づいて、記録再生制御回路が、第1導電体、及び、第2導電体を選択することが可能となり、選択された第1導電体と第2導電体とを接続する接続体を選択し、情報の記録再生を実施することができるというさらなる効果を奏する。
【0284】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴としている。
【0285】
それゆえ、第1導電体および第2導電体の配線長が短くなり、断線した導電体に起因する不揮発性記憶素子の欠陥発生数が少なくなり、断線欠陥による記憶容量の低下を抑制することができるというさらなる効果を奏する。
【0286】
また、複数の不揮発性記憶素子が、それぞれに対応した記録再生制御回路を有する構成とすることで、1つの記録再生制御回路を設けた場合と比較して、記録再生制御回路に対する配線の幅を相対的に広げることができる。この結果、配線欠陥による記憶素子の損失を低減することも可能となるというさらなる効果を併せて奏する。
【0287】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Si層、基板上に設けられた多結晶Si層、もしくは、基板上に設けられた非晶質Si層を局所的に温度上昇させることにより作製された多結晶Si層のいずれかであることを特徴としている。
【0288】
それゆえ、基板材料が限定されることがなくなり、低価格で、かつ、記憶容量の大きい不揮発性記憶回路を形成することができるという効果を奏する。
【0289】
さらに、非晶質Si層を局所的に温度上昇させることにより形成された多結晶Si層に上記半導体回路を設けることにより、非晶質Siよりも高速な記録再生を実現することができるというさらなる効果を併せて奏する。
【0290】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【0291】
それゆえ、上記記録再生制御回路上に、不揮発性記憶素子を立体的に設けることにより、基板上の面を有効に活用することが可能となり、不揮発性記憶回路の記憶容量を増大させることができるというさらなる効果を奏する。
【0292】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶回路が、複数積層されて設けられていることを特徴としている。
【0293】
それゆえ、複数の不揮発性記憶回路が積層されることにより、積層数に応じて、その記憶容量を増大させることができるというさらなる効果を奏する。
【0294】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴としている。
【0295】
それゆえ、積層された複数の不揮発性記憶回路が有するそれぞれの回路入出力端子に対して、アドレス情報や記録情報を直接入出力することが可能となり、高速な記録再生動作を実現することができるという効果を奏する。
【0296】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第1の選択信号と、選択された不揮発性記憶回路の活性化すべき第1導電体および第2導電体を選択する第2の選択信号とが、外部入出力端子を介して入力されることを特徴としている。
【0297】
上記の構成により、複数の不揮発性記憶回路で構成された大容量の不揮発性記憶回路に対して、情報の記録再生を行うのに必要な情報の入出力を、簡便な構成で行うことができるという効果を奏する。
【0298】
また、本発明に係る不揮発性記憶カードは、以上のように、上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴としている。
【0299】
それゆえ、大きな記憶容量の不揮発性記憶回路を有する可搬性及び利便性に優れた不揮発性記憶カードを実現することができるという効果を奏する。
【0300】
また、本発明に係る記録再生装置は、以上のように、上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードに対して、情報の記録再生を行うことを特徴としている。
【0301】
それゆえ、記録再生装置としての可動部を持たない信頼性に優れた大容量記録再生装置を実現することができるという効果を奏する。
【0302】
さらに、本発明の不揮発性記憶素子、及び、不揮発性記憶回路は、配線パターンである第1導電体と第2導電体の交差点において、第1導電体と第2導電体とを接続する第3導電体を有するという、極めて簡単な構成であるため、低価格かつ大容量な不揮発性記憶素子、及び、不揮発性記憶回路を提供することが可能である。従って、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置においては、動画等の大容量の情報を安価な不揮発性記憶素子に記憶することができるというさらなる効果を併せて奏する。
【0303】
さらに、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置を携帯可能な記録再生装置とすることにより、動画等の大容量の情報を安価な不揮発性記憶素子に、低消費電力で記憶することが可能な、携帯性に優れた記録再生装置を実現することができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の不揮発性記憶素子の平面構成例を示す説明図である。
【図2】図1に示す不揮発性記憶素子の断面の構成を、図1のA−A’線に沿って示す説明図である。
【図3】(a)〜(c)は、本発明の不揮発性記憶素子の形成方法を示す工程説明図である。
【図4】(a)〜(c)は、図3(a)〜(c)の工程に後続する工程を示す工程説明図である。
【図5】本発明の不揮発性記憶素子の等価回路図である。
【図6】本発明の不揮発性記憶素子の記録再生に使用する半導体回路の回路図である。
【図7】上記半導体回路の記録状態を示す回路図である。
【図8】本発明の不揮発性記憶回路の構成を示す概略ブロック図である。
【図9】本発明の不揮発性記憶素子の他の平面構成例を示す説明図である。
【図10】図9に示す不揮発性記憶素子の断面の構成を、図9のA−A’線に沿って示す説明図である。
【図11】図2に示す不揮発性記憶素子の断面の構成を拡大して説明する図である。
【図12】本発明の不揮発性記憶素子の他の平面構成例を示す説明図である。
【図13】図12に示す不揮発性記憶素子の断面の構成を、図12のA−A’線に沿って示す説明図である。
【図14】(a)〜(c)は、図12の示す不揮発性記憶素子の形成方法を示す工程説明図である。
【図15】本発明の不揮発性記憶素子のさらに他の平面構成例を示す説明図である。
【図16】図15に示す不揮発性記憶素子の断面の構成を、図15のA−A’線に沿って示す説明する図である。
【図17】本発明の不揮発性記憶回路における基板面の構成を説明する模式的な斜視図である。
【図18】本発明の不揮発性記憶回路の全体構成を示す模式的な斜視図である。
【図19】本発明の不揮発性記憶回路における基板面の他の構成を説明する模式的な斜視図である。
【図20】本発明の不揮発性記憶回路の他の全体構成を示す模式的な斜視図である。
【図21】本発明の不揮発性記憶回路におけるさらに他の基板面の構成を説明する模式的な斜視図である。
【図22】本発明の不揮発性記憶回路のさらに他の全体構成を示す模式的な斜視図である。
【図23】本発明の不揮発性記憶カードの一構成例を示す模式的な斜視図である。
【図24】本発明の不揮発性記憶カードの他の構成例を示す模式的な斜視図である。
【図25】本発明の不揮発性記憶カードのさらに他の構成例の一部を示す模式的な斜視図である。
【図26】本発明の不揮発性記憶カードのさらに他の全体構成を示す模式的な斜視図である。
【図27】図26に示す不揮発性記憶カードの最下層に搭載する不揮発性記憶回路の構成を示す概略ブロック図である。
【図28】図26に示す不揮発性記憶カードの下から2層目以上の層に搭載する不揮発性記憶回路の構成を示す概略ブロック図である。
【図29】本発明のさらに他の不揮発性記憶素子の断面の構成を説明する図である。
【図30】図29に示す不揮発性記憶素子の記録状態を断面の構成によって説明する図である。
【図31】従来の不揮発性記憶素子の平面構成を示す説明図である。
【図32】従来の不揮発性記憶素子の断面の構成を、図31のA−A’線に沿って示す説明図である。
【符号の説明】
1 基板
3 第1導電体
4 絶縁膜
5 第2導電体
6 接続体(記録材料)
7 保護膜
9 フォトレジストパターン
10 不揮発性記憶素子
11、41、43 不揮発性記憶回路
28 側端面
29 側端面
30 Si基板(半導体層)
31、35 回路入出力端子
32、37、38 記録再生制御回路
33、39 不揮発性記憶素子
36 非晶質Si薄膜(半導体層)
40 カード状基板
42 記憶回路選択回路
Claims (16)
- 絶縁膜を間に挟んで絶縁された第1導電体と第2導電体とを有し、
第1導電体と第2導電体との間に与えた電位差によって、初期状態が変化する記録材料を用いて、第1導電体と第2導電体とを接続したことを特徴とする不揮発性記憶素子。 - 絶縁膜を間に挟んで絶縁された複数の第1導電体と複数の第2導電体と、第1導電体と第2導電体との間に与えた電位差によって、初期状態が変化する記録材料からなる接続体とを有し、
該第1導電体と該第2導電体とがマトリクス状に互いに交差するように配置され、
第1導電体、絶縁膜および第2導電体の交差位置における3層構造において、該第1導電体と該第2導電体の各外表面の少なくとも一部同士が、上記接続体により接続されていることを特徴とする不揮発性記憶素子。 - 上記接続体が相変化材料からなることを特徴とする請求項1または請求項2に記載の不揮発性記録素子。
- 上記各交差位置の少なくとも1箇所における上記接続体の初期状態の変化により、情報が記録されていることを特徴とする請求項2に記載の不揮発性記憶素子。
- 上記第1導電体と第2導電体の各外表面を上記接続体により接続する箇所は、各交差位置毎に少なくとも2箇所有ることを特徴とする請求項2に記載の不揮発性記憶素子。
- 第1導電体、絶縁膜および第2導電体の積層構造において、第1導電体の側端面と第2導電体の側端面とが略面一状に形成され、双方の側端面同士を上記記録材料で接続したことを特徴とする請求項1に記載の不揮発性記憶素子。
- 第1導電体、絶縁膜および第2導電体の交差位置における3層構造における、第1導電体の側端面と第2導電体の側端面とが略面一状に形成された箇所において、該第1導電体の側端面と該第2導電体の側端面の少なくとも一部同士が、上記接続体により接続されていることを特徴とする請求項2に記載の不揮発性記憶素子。
- 請求項2に記載の不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、
複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴とする不揮発性記憶回路。 - 複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴とする請求項8に記載の不揮発性記憶回路。
- 上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Si層、基板上に設けられた多結晶Si層、もしくは、基板上に設けられた非晶質Si層を局所的に温度上昇させることにより作製された多結晶Si層のいずれかであることを特徴とする請求項8に記載の不揮発性記憶回路。
- 請求項2に記載の不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、
複数の上記第1導電体、及び、複数の上記第2導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴とする不揮発性記憶回路。 - 請求項8に記載の不揮発性記憶回路が、複数積層されて設けられていることを特徴とする不揮発性記憶回路。
- 複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴とする請求項12に記載の不揮発性記憶回路。
- 外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第1の選択信号と、選択された不揮発性記憶回路の活性化すべき第1導電体および第2導電体を選択する第2の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴とする請求項12に記載の不揮発性記憶回路。
- 請求項8に記載の上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴とする不揮発性記憶カード。
- 請求項1から請求項7のいずれか1項に記載の不揮発性記憶素子、もしくは、請求項8から請求項14のいずれか1項に記載の不揮発性記憶回路、もしくは、請求項15に記載の不揮発性記憶カードに対して、情報の記録再生を行うことを特徴とする記録再生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003056339A JP4489363B2 (ja) | 2003-03-03 | 2003-03-03 | 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003056339A JP4489363B2 (ja) | 2003-03-03 | 2003-03-03 | 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004266167A true JP2004266167A (ja) | 2004-09-24 |
JP4489363B2 JP4489363B2 (ja) | 2010-06-23 |
Family
ID=33120077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003056339A Expired - Fee Related JP4489363B2 (ja) | 2003-03-03 | 2003-03-03 | 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4489363B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253667A (ja) * | 2005-02-10 | 2006-09-21 | Semiconductor Energy Lab Co Ltd | 記憶装置および半導体装置 |
JP2010502012A (ja) * | 2006-08-25 | 2010-01-21 | マイクロン テクノロジー, インク. | プログラマブルな抵抗メモリ装置、およびそれを用いた系、ならびにそれを形成する方法 |
US8604547B2 (en) | 2005-02-10 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and semiconductor device |
JP5419983B2 (ja) * | 2009-07-31 | 2014-02-19 | 株式会社東芝 | 不揮発性記憶装置 |
WO2014050198A1 (ja) * | 2012-09-28 | 2014-04-03 | 日本電気株式会社 | スイッチング素子およびスイッチング素子の製造方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0445583A (ja) * | 1990-06-13 | 1992-02-14 | Casio Comput Co Ltd | 相転移型メモリ素子およびその製造方法 |
JPH04229635A (ja) * | 1990-04-30 | 1992-08-19 | American Teleph & Telegr Co <Att> | アンチヒューズを有する集積回路 |
JPH06163924A (ja) * | 1992-11-27 | 1994-06-10 | Oki Electric Ind Co Ltd | Prom回路を有する化合物半導体装置及びその製造方法 |
JP2002140889A (ja) * | 2000-11-01 | 2002-05-17 | Canon Inc | 強磁性体メモリおよびその情報再生方法 |
JP2002260377A (ja) * | 2000-11-09 | 2002-09-13 | Sanyo Electric Co Ltd | 磁気メモリ装置 |
JP2002289807A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 磁気メモリ装置および磁気抵抗効果素子 |
US20030031074A1 (en) * | 2001-08-09 | 2003-02-13 | Tran Lung T. | One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells |
-
2003
- 2003-03-03 JP JP2003056339A patent/JP4489363B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04229635A (ja) * | 1990-04-30 | 1992-08-19 | American Teleph & Telegr Co <Att> | アンチヒューズを有する集積回路 |
JPH0445583A (ja) * | 1990-06-13 | 1992-02-14 | Casio Comput Co Ltd | 相転移型メモリ素子およびその製造方法 |
JPH06163924A (ja) * | 1992-11-27 | 1994-06-10 | Oki Electric Ind Co Ltd | Prom回路を有する化合物半導体装置及びその製造方法 |
JP2002140889A (ja) * | 2000-11-01 | 2002-05-17 | Canon Inc | 強磁性体メモリおよびその情報再生方法 |
JP2002260377A (ja) * | 2000-11-09 | 2002-09-13 | Sanyo Electric Co Ltd | 磁気メモリ装置 |
JP2002289807A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 磁気メモリ装置および磁気抵抗効果素子 |
US20030031074A1 (en) * | 2001-08-09 | 2003-02-13 | Tran Lung T. | One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006253667A (ja) * | 2005-02-10 | 2006-09-21 | Semiconductor Energy Lab Co Ltd | 記憶装置および半導体装置 |
US8604547B2 (en) | 2005-02-10 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and semiconductor device |
JP2010502012A (ja) * | 2006-08-25 | 2010-01-21 | マイクロン テクノロジー, インク. | プログラマブルな抵抗メモリ装置、およびそれを用いた系、ならびにそれを形成する方法 |
JP5419983B2 (ja) * | 2009-07-31 | 2014-02-19 | 株式会社東芝 | 不揮発性記憶装置 |
US9379320B2 (en) | 2009-07-31 | 2016-06-28 | Kabushiki Kaisha Toshiba | Nonvolatile memory device |
WO2014050198A1 (ja) * | 2012-09-28 | 2014-04-03 | 日本電気株式会社 | スイッチング素子およびスイッチング素子の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4489363B2 (ja) | 2010-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5342189B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
US7486553B2 (en) | Nonvolatile storage device and method of manufacturing the same, and storage device and method of manufacturing the same | |
JP5662237B2 (ja) | 半導体記憶装置 | |
JP4103497B2 (ja) | 記憶装置とその製造方法および使用方法、半導体装置とその製造方法 | |
JP5313522B2 (ja) | 相変化材料を有するマルチレベル・データ記憶装置 | |
JP2003142653A (ja) | ヒューズ/アンチヒューズを用いたワンタイムプログラマブルメモリ | |
JP2009181971A (ja) | 不揮発性記憶装置およびその製造方法 | |
JP2011066365A (ja) | 半導体記憶装置およびその製造方法 | |
JP4799983B2 (ja) | 磁気メモリ、磁気メモリの駆動回路、磁気メモリの配線方法、および磁気メモリの駆動方法 | |
WO2020195151A1 (ja) | 半導体装置及びこれを備えた電子機器 | |
JP2004514298A (ja) | 不揮発性メモリセルを配置する集積メモリ、ならびに集積メモリの製造および操作方法 | |
JP2003100084A (ja) | 相変化型不揮発性記憶装置 | |
US8243483B2 (en) | Memory device capable of one-time data writing and repeated data reproduction, and method and display apparatus for operating the memory device | |
JP2008103541A (ja) | 相変化メモリおよびその製造方法 | |
JPH11204742A (ja) | メモリ及び情報機器 | |
JP4489363B2 (ja) | 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 | |
JP2007227917A (ja) | 磁気メモリ装置及びデータ記録方法 | |
WO2015186164A1 (ja) | 半導体記憶装置 | |
JP4410095B2 (ja) | 半導体メモリ | |
US8248847B2 (en) | Information storage element and method for driving the same | |
JP4451072B2 (ja) | 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 | |
US7952920B1 (en) | Phase change memory array circuits and methods of manufacture | |
JP4489362B2 (ja) | 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 | |
JP2006093736A (ja) | 電子素子およびこの電子素子を用いた記録方法 | |
KR20220112376A (ko) | 자기 메모리 장치 및 이를 포함하는 전자 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080229 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090721 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100310 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100330 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100331 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |