JP2006253667A - 記憶装置および半導体装置 - Google Patents

Abstract

【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを課題とする。また、信頼性が高く、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【解決手段】絶縁表面上に形成される第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される第１の絶縁層と、第１の導電層の一部を覆う第２の絶縁層とを有し、第１の絶縁層は第１の導電層の端部、絶縁表面、及び第２の絶縁層を覆うことを特徴とする記憶装置である。
【選択図】図１

Description

本発明は、記憶装置および当該記憶装置を備えた半導体装置に関する。

近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）ともよばれる）タグとよばれ、既に一部の市場で導入されている。

現在実用化されているこれらの半導体装置の多くは、Ｓｉ等の半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとも呼ばれる）とアンテナとを有し、当該ＩＣチップは記憶回路（メモリとも呼ぶ）や制御回路等から構成されている。特に多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。また、これらの半導体装置は低コストで作製することが要求されており、近年、制御回路や記憶回路等に有機化合物を用いた有機ＴＦＴや有機メモリ等の開発が盛んに行われている（例えば特許文献１）。
特開２００２−２６２７７号公報

記憶回路としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造工程でデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまう。

一方、有機化合物を用いた記憶回路は、一対の電極間に有機化合物層を設けて記憶素子を形成するが、有機化合物層を厚く形成した場合、電流が流れにくくなり駆動電圧が上昇する。

上記問題を鑑み、本発明は、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止することが可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを目的とする。また、信頼性が高く、安価な不揮発の記憶装置及び半導体装置を提供することを課題とする。

本発明の一は、絶縁表面上に形成される第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される第１の絶縁層と、第１の導電層の一部を覆う第２の絶縁層とを有し、第１の絶縁層は第１の導電層の端部、絶縁表面、及び第２の絶縁層を覆うことを特徴とする記憶装置である。

また、本発明の一は、記憶素子がマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、記憶素子は絶縁表面上に形成される第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される第１の絶縁層と、第１の導電層の一部を覆う第２の絶縁層とを有し、第１の絶縁層は第１の導電層の端部、絶縁表面、及び第２の絶縁層を覆うことを特徴とする記憶装置である。

また、本発明の一は、メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は絶縁表面上に形成される第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される第１の絶縁層と、第１の導電層の一部を覆う第２の絶縁層とを有し、第１の絶縁層は第１の導電層の端部、絶縁表面、及び第２の絶縁層を覆うことを特徴とする記憶装置である。

また、本発明の一は、第１のトランジスタ及び第２のトランジスタと、第１のトランジスタのソース配線又はドレイン配線として機能する導電層に接続する記憶素子と、第２のトランジスタのソース配線又はドレイン配線として機能する導電層と接続するアンテナとして機能する導電層とを有し、記憶素子は、絶縁表面上に形成される第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される第１の絶縁層と、第１の導電層の一部を覆う第２の絶縁層とを有し、第１の絶縁層は第１の導電層の端部、絶縁表面、及び第２の絶縁層を覆うことを特徴とする半導体装置である。

第１のトランジスタ、第２のトランジスタ、記憶素子、及びアンテナとして機能する導電層は、第１の基板上に形成されている。

また、第１のトランジスタは第１の基板上に形成され、記憶素子は第２の基板上に形成され、第１のトランジスタのソース配線又はドレイン配線として機能する導電層と記憶素子とは、導電性粒子を介して接続されていても良い。

また、第２のトランジスタは第１の基板上に形成され、アンテナとして機能する導電層は第２の基板上に形成され、第２のトランジスタのソース配線又はドレイン配線として機能する導電層とアンテナとして機能する導電層とは、導電性粒子を介して接続されている。

また、一対の第１の導電層及び第２の導電層の一部が接続されていてもよい。

また、第１の導電層の端部は、テーパ形状を有してもよい。代表的には、第１の導電層の端部の側面と前記絶縁表面がなす角は１０度以上８５度未満が望ましい。

また、第１の導電層の端部は、曲面を有してもよい。代表的には、第１の導電層の内側に凸の曲面、又は第１の導電層の外側に凸の曲面を有する。

また、メモリセルアレイと書き込み回路とは、ガラス基板もしくは可撓性基板上に設けられており、書き込み回路は薄膜トランジスタで形成されている。

また、メモリセルアレイと書き込み回路とは、単結晶半導体基板上に設けられており、書き込み回路は電界効果トランジスタで形成されている。

上記記憶素子は、光が照射されることにより抵抗値が変化してもよい。このとき、第１の絶縁層は、光酸発生剤がドーピングされた共役高分子材料からなる。

また、記憶素子は、外部からの電気的作用により抵抗値が変化する。また記憶素子の第１の絶縁層は、電気的作用又は光照射により結晶状態や導電性、形状が変化する絶縁層である。このとき、第１の絶縁層は、電子輸送材料又はホール輸送材料の有機化合物や、無機絶縁層、有機化合物と無機化合物との混合層から形成してもよい。

また、上記構成を有する本発明の半導体装置は、電源回路、クロック発生回路、データ復調／変調回路、制御回路、及びインターフェイス回路から選択された１つ又は複数を有することを特徴とする。

本発明を用いることによって、チップ製造時以外にデータの書き込み（追記）が可能であり、書き換えによる偽造の防止が可能な半導体装置を得ることができる。また、記憶素子は、電気的作用又は光が照射されることにより変化する絶縁層が下地絶縁表面、第１の導電層の端部、及び隔壁（第２の絶縁層）を覆う構造であることによって、データの書き込み時の駆動電圧を低下することが可能である。この結果、低消費電力の記憶装置及び半導体装置を提供することができる。また、本発明の記憶装置及び半導体装置は、一対の導電層間に絶縁層が挟まれた単純な構造の記憶素子を有するため、安価な記憶装置及び半導体装置を提供することができる。

本発明の実施の形態について図面を参照して説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

（実施の形態１）
本実施の形態では、本発明の記憶装置が有する記憶素子の一構成例に関して図面を用いて説明する。より具体的には、記憶装置の構成がパッシブマトリクス型の場合に関して示す。

図１（Ａ）には本発明の記憶装置が有するメモリセルアレイ２２の上面構造を示しており、図１（Ａ）におけるＡ−Ｂ間の断面構造が図１（Ｂ）〜（Ｆ）に対応している。

メモリセルアレイ２２には、メモリセル２１がマトリクス状に設けられている（図１（Ａ）参照）。メモリセル２１は、記憶素子８０を有する。記憶素子８０は、絶縁表面を有する基板３０上に、第１の方向に延びた第１の導電層３１と、第１の導電層３１の一部を覆う隔壁（絶縁層）３６と、第１の導電層３１、基板３０、及び隔壁（絶縁層）３６を覆う絶縁層２９と、第１の方向と垂直な第２の方向に延びた第２の導電層２８とを有する。また、ここでは、第２の導電層２８を覆うように、保護膜として機能する絶縁層２７を設ける（図１（Ｂ）参照）。

ここでは、隔壁（絶縁層）３６は、第１の導電層３１と並行な第１の方向にストライプ状に設けられ、且つ第１の導電層３１の一方の第１の端部を覆う。また、絶縁層２９は、少なくとも第１の導電層３１の端部、基板３０表面、及び隔壁（絶縁層）３６それぞれの一部を覆う構造である。ここでは、絶縁層２９は基板３０上全面に設けられている。

第１の導電層３１と第２の導電層２８の材料には導電性の高い元素や化合物等を用いる。絶縁層２９の材料には、電気的作用や光が照射されることにより、結晶状態や導電性、形状が変化する物質を用いる。上記構成を有する記憶素子は、電気的作用や光の照射の前後で導電性が変化するので、「初期状態」と「導電性変化後」とに対応した２値を記憶させることができる。

なお、電気的作用とは、第１の導電層３１と第２の導電層２８に電圧を印加することである。

ここで、電圧印加前後での記憶素子の導電性の変化について図２を用いて説明する。第１の導電層３１と第２の導電層２８との間に電圧を印加すると、第１の導電層３１と第２の導電層２８とが短絡し、記憶素子の導電性が高くなる。これは、電圧を印加すると、絶縁層２９に電流が流れてジュール熱が発生するためである。この熱の発生と共に、絶縁層２９の温度がガラス転移点以上に上昇し、絶縁層２９が流動性を増し、膜厚が不均一になる。特に、第１の導電層３１の端部３１ａにおいて流動性を増した絶縁層２９が移動しやすくなる（図２（Ａ）参照）。この結果、絶縁層２９及び第２の導電層２８が変形し、第１の導電層３１と変形した第２の導電層２８ａとが短絡し、記憶素子の導電性が高くなる。なお、図２（Ｂ）において２９ａは変形した絶縁層である（図２（Ｂ）参照）。

また、第１の導電層３１と第２の導電層２８との間に、電圧を印加すると、絶縁層２９で絶縁破壊が生じる場合もある。これは、第１の導電層３１の端部において電界が集中しやすいため、絶縁層２９において絶縁破壊が生じやすくなるためである。特に、第１の導電層３１の端部において、絶縁層２９の被覆率が低く膜厚が薄い領域２９ｂにおいては、さらに絶縁破壊を起こしやすい（図２（Ｃ）参照）。

これの結果、低電圧で書き込みを行うことができる。すなわち、低消費電力で書き込みを行うことが可能である。

図１（Ａ）に示す第１の導電層の端部３１ａは、基板３０に対して垂直であってもよい。ここで、垂直とは、基板３０と第１の導電層の端部の側面とが８５度以上９０度以下の角度を有することである。

また、エッチング条件を適宜適用することにより、テーパ形状の端部を有する第１の導電層を形成することができる。テーパ形状とは、第１の導電層の下地層（ここでは、基板３０）に対して第１の導電層の側面が傾斜していることである。好ましくは、第１の導電層の下地層に対して第１の導電層の側面は、１０度以上８５度未満、好ましくは６０度以上８０度以下の傾斜角度、又は９５度以上１３５度以下の傾斜角度を有する。

図１（Ｃ）においては、傾斜角度が１０度以上８５度以下、好ましくは６０度以上８０度以下のテーパ形状の端部３２ａを有する第１の導電層３２を示す。

また、曲率（曲面）を有する端部３３ａを有する第１の導電層３３を形成することができる。ここでは、液滴吐出法、印刷法等を用いて、導電性ペーストを塗布し焼成して、第１の導電層の断面が、第１の導電層の外側に凸状の曲率を有する（図１（Ｄ）参照）。導電性ペーストの代表例としては、径が数ｎｍ〜数μｍの導電体粒子を溶媒又は分散媒に分散させたものを用いる。導電性粒子としては、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、及びＢａのいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、又は分散性ナノ粒子を用いることができる。

また、第１の導電層３４の断面が、第１の導電層の内側に凸状の曲率（曲面）を有する端部３４ａを有してもよい（図１（Ｅ）参照）。このような形状の第１の導電層は、導電層をウエットエッチングすることにより形成することができる。

さらには、第１の導電層は、記憶素子の上面から見た端部において、上記の形状を有する端部を複数有してもよい。図１（Ｆ）においては、複数の端部３５ａ、３５ｂを有する第１の導電層３５を示す。

また、第１の導電層３１〜３５の表面に撥液層を設けてもよい。撥液層とは、ガラス転移点以上の温度で流動性を有する絶縁層２９の接触角が４０〜１５０度、好ましくは６０〜１２０度となる層である。

撥液層の代表例としては、アルキル基やフッ化炭素鎖を有する化合物が挙げられる。

また、フッ化炭素鎖を有する有機樹脂（フッ素系樹脂）を用いることができる。フッ素系樹脂として、ポリテトラフルオロエチレン（ＰＴＦＥ；四フッ化エチレン樹脂）、パーフルオロアルコキシアルカン（ＰＦＡ；四フッ化エチレンパーフルオロアルキルビニルエーテル共重合樹脂）、パーフルオロエチレンプロペンコーポリマー（ＰＦＥＰ；四フッ化エチレン−六フッ化プロピレン共重合樹脂）、エチレン−テトラフルオロエチレンコポリマー（ＥＴＦＥ；四フッ化エチレン−エチレン共重合樹脂）、ポリビニリデンフルオライド（ＰＶＤＦ；フッ化ビニリデン樹脂）、ポリクロロトリフルオロエチレン（ＰＣＴＦＥ；三フッ化塩化エチレン樹脂）、エチレン−クロロトリフルオロエチレンコポリマー（ＥＣＴＦＥ；三フッ化塩化エチレン−エチレン共重合樹脂）、ポリテトラフルオロエチレン−パーフルオロジオキソールコポリマー（ＴＦＥ／ＰＤＤ）、ポリビニルフルオライド（ＰＶＦ；フッ化ビニル樹脂）等を用いることができる。

また、ガラス転移点以上の温度で流動性を有する絶縁層２９を弾きやすくする材料として、Ｒｎ−Ｓｉ−Ｘ_{（４−ｎ）}（ｎ＝１、２、３）の化学式で表される有機シランが挙げられる。ここで、Ｒは、フルオロアルキル基やアルキル基などの比較的不活性な基を含む物である。また、Ｘはハロゲン、メトキシ基、エトキシ基又はアセトキシ基など、基質表面の水酸基との縮合により結合可能な加水分解基からなる。

また、有機シランの一例として、Ｒにフルオロアルキル基を有するフルオロアルキルシラン（以下、ＦＡＳともいう。）を用いることにより、塗れ性を低下させることができる。ＦＡＳのＲは、（ＣＦ_３）（ＣＦ_２）_ｘ（ＣＨ_２）_ｙ（ｘ：０以上１０以下の整数、ｙ：０以上４以下の整数）で表される構造を持ち、複数個のＲ又はＸがＳｉに結合している場合には、Ｒ又はＸはそれぞれすべて同じでも良いし、異なっていてもよい。代表的なＦＡＳとしては、ヘプタデカフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（ＦＡＳ）が挙げられる。

また、有機シランの一例として、Ｒにアルキル基を有するアルコキシシランを用いることにより、塗れ性を低下させることができる。アルコキシシランとしては、炭素数２〜３０のアルコキシシランが好ましい。代表的には、エチルトリエトキシシラン、プロピルトリエトキシシラン、オクチルトリエトキシシラン、デシルトリエトキシシラン、オクタデシルトリエトキシシラン（ＯＤＳ）、エイコシルトリエトキシシラン、トリアコンチルトリエトキシシランがあげられる。なお、長鎖アルキル基を有するシラン化合物は、特に塗れ性を低下させることが可能であり好ましい。

さらには、絶縁層の材料がガラス転移点以上の温度で流動性を有する時に撥きやすくする材料としては、絶縁層の材料がガラス転移点以上の温度で有する接触角が、３０度以上、好ましくは４０度以上の材料を適宜用いることができる。

なお、隣接する各々のメモリセル間において横方向への電界の影響が懸念される場合は、マスクを用いて絶縁層２９を各メモリセルごとに分離してもよい。

次に、図１とは異なるメモリセルアレイの構造を図３を用いて説明する。図３（Ａ）に本発明の記憶装置が有するメモリセルアレイ２２の上面構造を示す。また、図３（Ｂ）に図３（Ａ）のＡ−Ｂ間の断面構造、図３（Ｃ）に図３（Ａ）のＣ−Ｄ間の断面構造をそれぞれ示す。なお、図３（Ａ）は、基板３０上に第１の導電層３１、層間絶縁層３７、隔壁（絶縁層）３８を形成したときの上面図であり、図３（Ｂ）、（Ｃ）は、これらの上に絶縁層２９、第２の導電層２８、絶縁層３９を形成したときの断面図である。

メモリセルアレイ２２には、メモリセル２１がマトリクス状に設けられている（図３（Ａ）参照）。メモリセル２１は、記憶素子８０を有する。記憶素子８０は、絶縁表面を有する基板３０上に、第１の方向に延びた第１の導電層３１と、第１の導電層３１の一部を覆う層間絶縁層３７と、層間絶縁層上に設けられたテーパ形状の隔壁（絶縁層）３８が形成される（図３（Ａ））。また、第１の導電層３１、基板３０、及び隔壁（絶縁層）３８を覆う絶縁層２９と、第１の方向と垂直な第２の方向に延びた第２の導電層２８とを有する。（図３（Ｂ）、（Ｃ））。

ここでは、テーパ形状の隔壁（絶縁層）３８の側面は層間絶縁層表面に対して９５度以上１３５度以下の傾斜角度を有する。

図３（Ａ）において、第１の導電層３１の一部を覆う層間絶縁層３７は、各記憶素子８０ごとに開口部２６を有する。層間絶縁層３７は、第１の導電層３１の一方の端部を覆う。また、開口部２６において他方の端部及び絶縁表面を有する基板３０は層間絶縁層３７に覆われていない。また、隔壁（絶縁層）３８は層間絶縁層３７において開口部２６が形成されない領域に設けられる。

テーパ形状の隔壁（絶縁層）３８はフォトリソグラフィ法に従い、未露光部分が残存するポジ型感光性樹脂を用い、パターンの下部がより多くエッチングされるように露光量または現像時間を調節することによって形成する。

テーパ形状の隔壁（絶縁層）３８の高さは、絶縁層２９及び第２の導電層２８の膜厚の和より大きく設定する。この結果、基板３０全面に絶縁層２９及び第２の導電層２８を蒸着する工程のみで、電気的に独立した複数の領域に分離され、且つ第１の方向と交差する方向に伸長するストライプ状の絶縁層２９及び第２の導電層２８を形成することができる。このため、工程数を削減することが可能である。なお、テーパ形状の隔壁（絶縁層）３８上にも絶縁層２９ａ及び導電層２８ａが形成されるが、絶縁層２９及び導電層２８とは分断される。

上記記憶素子８０の構成において、基板３０としては、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブル）基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、熱圧着可能な接着層を有するフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）を用いることもできる。また、この他にも、Ｓｉ等の半導体基板上に形成された電界効果トランジスタ（ＦＥＴ）の上部や、ガラス等の基板上に形成された薄膜トランジスタ（ＴＦＴ）の上部にメモリセルアレイ２２を設けることができる。

また、第１の導電層３１〜３５と第２の導電層２８には、導電性の高い元素や化合物等用いる。代表的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）等から選ばれた一種の元素または当該元素を複数含む合金からなる単層または積層構造を用いることができる。上記元素を複数含んだ合金としては、例えば、ＡｌとＴｉを含んだ合金Ａｌ、ＴｉとＣを含んだ合金、ＡｌとＮｉを含んだ合金、ＡｌとＣを含んだ合金、ＡｌとＮｉとＣを含んだ合金またはＡｌとＭｏを含んだ合金等を用いることができる。

第１の導電層３１〜３５は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、または印刷法等を用いて形成してもよい。

第２の導電層２８は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。また、第２の導電層２８も図１（Ｂ）乃至図１（Ｅ）の様な形状の端部３１ａ〜３５ａ、３５ｂを有してもよい。ここでは、メタルマスクを用いた蒸着法によりチタンを蒸着して５０〜２００ｎｍの第１の導電層３１及び第２の導電層２８を形成する。また、第１の導電層３１〜３５と第２の導電層２８は別の方法を用いて形成してもよい。

本実施の形態において、メモリセルへのデータの書き込みは外部からの電気的作用または光が照射されることによって行うが、光が照射されることによりデータの書き込みを行う場合、第１の導電層３１〜３５と第２の導電層２８のうち、一方または両方は透光性を有するように設ける。透光性を有する導電層は、透明な導電性材料を用いて形成するか、または、透明な導電性材料でなくても光を透過する厚さで形成する。透明な導電性材料としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることが可能である。酸化珪素を含む酸化インジウムスズや、酸化珪素を含んだ酸化インジウムに、さらに２〜２０ａｔｏｍｉｃ％の酸化亜鉛（ＺｎＯ）を混合したものを用いても良い。

絶縁層２９は、有機絶縁物、外部からの電気的作用または光が照射されることにより導電性が変化する有機化合物、無機絶縁物、又は有機化合物と無機化合物とが混合してなる層で形成する。絶縁層２９は、単層で設けてもよいし、複数の層を積層させて設けてもよい。また、有機化合物と無機化合物との混合層及び他の外部からの電気的作用または光が照射されることにより導電性が変化する有機化合物からなる層とを積層させて設けてもよい。

なお、絶縁層２９は、外部からの電気的作用又は光が照射されることにより記憶素子の導電性が変化する膜厚で形成する。絶縁層２９の代表的な膜厚は、５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍである。

絶縁層２９としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素等を用いることができる。

絶縁層２９としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、エポキシ等に代表される有機樹脂を用いることができる。

また、絶縁層２９を構成することが可能な、外部からの電気的作用または光が照射されることにより導電性が変化する有機化合物としては、正孔輸送性が高い有機化合物又は電子輸送性が高い有機化合物を用いることができる。

正孔輸送性の高い有機化合物としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ_２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に１０^−６ｃｍ^２／Ｖｓ以上１０^−２ｃｍ^２／Ｖｓ以下の正孔移動度を有する物質である。但し、電子よりも正孔の輸送性が高い物質であれば、上記の物質以外のものを用いてもよい。

なお、有機化合物と無機化合物との混合層を設ける場合には、正孔輸送性の高い有機化合物と電子を受け取りやすい無機化合物とを混合させることが好ましい。このような構成とすることによって、キャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性または輸送性を示す。その結果、絶縁層２９は優れた導電性を得ることが可能となる。

電子を受け取りやすい無機化合物として、周期表第４族乃至第１２族のいずれかの遷移金属の金属酸化物、金属窒化物または金属酸化窒化物を用いることができる。具体的には、チタン酸化物（ＴｉＯ_ｘ）、ジルコニウム酸化物（ＺｒＯ_ｘ）、バナジウム酸化物（ＶＯ_ｘ）、モリブデン酸化物（ＭｏＯ_ｘ）、タングステン酸化物（ＷＯ_ｘ）、タンタル酸化物（ＴａＯ_ｘ）、ハフニウム酸化物（ＨｆＯ_ｘ）、ニオブ酸化物（ＮｂＯ_ｘ）、コバルト酸化物（Ｃｏ_ｘ）、レニウム酸化物（ＲｅＯ_ｘ）、ルテニウム酸化物（ＲｕＯ_ｘ）、亜鉛酸化物（ＺｎＯ）、ニッケル酸化物（ＮｉＯ_ｘ）、銅酸化物（ＣｕＯ_ｘ）等を用いることができる。また、ここでは具体例として酸化物を例に挙げたが、もちろんこれらの窒化物や酸化窒化物を用いてもよい。

電子輸送性の高い有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）_２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）_２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０^−６ｃｍ^２／Ｖｓ以上１０^−２ｃｍ^２／Ｖｓ以下の電子移動度を有する物質である。但し、正孔よりも電子の輸送性の高い物質であれば、上記の物質以外のものを用いてもよい。

なお、有機化合物と無機化合物との混合層を設ける場合には、電子輸送性の高い有機化合物と電子を与えやすい無機化合物とを混合させることが好ましい。このような構成とすることによって、本来内在的なキャリアをほとんど有さない有機化合物に多くの電子キャリアが発生し、極めて優れた電子注入性または輸送性を示す。その結果、有機化合物層は優れた導電性を得ることが可能となる。

電子を与えやすい無機化合物として、アルカリ金属酸化物、アルカリ土類金属酸化物、希土類金属酸化物、アルカリ金属窒化物、アルカリ土類金属窒化物、希土類金属窒化物を用いることができる。具体的には、リチウム酸化物（ＬｉＯ_ｘ）、ストロンチウム酸化物（ＳｒＯ_ｘ）、バリウム酸化物（ＢａＯ_ｘ）、エルビウム酸化物（ＥｒＯ_ｘ）、ナトリウム酸化物（ＮａＯ_ｘ）、リチウム窒化物（ＬｉＮ_ｘ）、マグネシウム窒化物（ＭｇＮ_ｘ）、カルシウム窒化物（ＣａＮ_ｘ）、イットリウム窒化物（ＹＮ_ｘ）、ランタン窒化物（ＬａＮ_ｘ）等を用いることができる。

さらには、無機化合物として、有機化合物から電子を受け取りやすい無機化合物または有機化合物に電子を与えやすい無機化合物であれば何でもよく、アルミニウム酸化物（ＡｌＯ_ｘ）、ガリウム酸化物（ＧａＯ_ｘ）、ケイ素酸化物（ＳｉＯ_ｘ）、ゲルマニウム酸化物（ＧｅＯ_ｘ）、インジウム錫酸化物（ＩＴＯ）等のほか、種々の金属酸化物、金属窒素化物または金属酸化窒化物を用いることができる。

また、絶縁層２９が金属酸化物または金属窒化物の中から選ばれた化合物と正孔輸送性の高い化合物とから形成される場合、さらに立体障害の大きな（平面構造とは異なり空間的な広がりを有する構造をもつ）化合物を加えた構成としてもよい。立体障害の大きな化合物としては、５，６，１１，１２−テトラフェニルテトラセン（略称：ルブレン）が好ましい。但し、これ以外に、ヘキサフェニルベンゼン、ｔ−ブチルペリレン、９，１０−ジ（フェニル）アントラセン、クマリン５４５Ｔ等も用いることができる。この他、デンドリマー等も有効である。

さらには、電子輸送性の高い有機化合物で形成される層と、正孔輸送性の高い有機化合物で形成される層との間に、４−ジシアノメチレン−２−メチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−［２−（１，１，７，７−テトラメチルジュロリジン−９−エニル）イル）エテニル］−４Ｈ−ピラン、ペリフランテン、２，５−ジシアノ−１，４−ビス［２−（１０−メトキシ−１，１，７，７−テトラメチルジュロリジン−９−イル）エテニル］ベンゼン、Ｎ，Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、９，９’−ビアントリル、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）や９，１０−ビス（２−ナフチル）アントラセン（略称：ＤＮＡ）、２，５，８，１１−テトラ−ｔ−ブチルペリレン（略称：ＴＢＰ）等の発光物質を設けてもよい。

また、絶縁層２９には、光が照射されることにより、電気抵抗が変化する材料を用いることができる。例えば、光を吸収することによって酸を発生する化合物（光酸発生剤）をドープした共役高分子を用いることができる。共役高分子として、ポリアセチレン類、ポリフェニレンビニレン類、ポリチオフェン類、ポリアニリン類、ポリフェニレンエチニレン類等を用いることができる。また、光酸発生剤としては、アリールスルホニウム塩、アリールヨードニウム塩、ｏ−ニトロベンジルトシレート、アリールスルホン酸ｐ−ニトロベンジルエステル、スルホニルアセトフェノン類、Ｆｅ−アレン錯体ＰＦ_６塩等を用いることができる。

絶縁層２９は、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、有機化合物と無機化合物とを含む混合層は、各々の材料を同時に堆積させることにより形成することができ、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。

また、他の絶縁層２９の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。

また、本実施の形態では、上記構成において、第１の導電層３１〜３５と絶縁層２９との間に、整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、またはダイオードである。このように、整流性があるダイオードを設けることにより、１つの方向にしか電流が流れないために、読み出し誤差が減少し、読み出し電圧の幅（マージン）が向上する。なお、整流性を有する素子は、絶縁層２９と第２の導電層２８との間に設けてもよい。

ここで、本発明の記憶装置の構成とデータの書き込み方法について説明する。

図４に本発明の記憶装置の構成を示す。本発明の記憶装置５０８はカラムデコーダ５０１、ローデコーダ５０２、読み出し回路５０４、書き込み回路５０５、セレクタ５０３、メモリセルアレイ２２を有する。メモリセルアレイ２２は複数のメモリセル２１を有する。メモリセル２１は、記憶素子８０を有する。記憶素子の各々は、ビット線Ｂｍ（１≦ｍ≦ｘ）を構成する第１の導電層、ワード線Ｗｎ（１≦ｎ≦ｙ）を構成する第２の導電層、ビット線とワード線との間に設けられた絶縁層を有する。なお、ここで示す記憶装置５０８の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。

カラムデコーダ５０１はメモリセルアレイの列を指定するアドレス信号を受けて、指定列のセレクタ５０３に信号を与える。セレクタ５０３はカラムデコーダ５０１の信号を受けて指定列のビット線を選択する。ローデコーダ５０２はメモリセルアレイの行を指定するアドレス信号を受けて、指定行のワード線を選択する。上記動作によりアドレス信号に対応する一つのメモリセル２１が選択される。読み出し回路５０４は選択されたメモリセルが有するデータを読み出し、増幅して出力する。書き込み回路５０５は書き込みに必要な電圧を生成し、選択されたメモリセルの記憶素子に電圧を印加することでデータの書き込みを行う。

図４（Ｂ）に本発明の記憶装置が有する書き込み回路５０５の構成を示す。書き込み回路５０５は電圧発生回路７０１、タイミング制御回路７０２、スイッチＳＷ０、ＳＷ１、出力端子Ｐｗを有する。電圧発生回路７０１は昇圧回路等で構成され、書き込みに必要な電圧Ｖ１を生成し、出力端子Ｐａから出力する。タイミング制御回路７０２は、書き込み制御信号（ＷＥと記載する）、データ信号（ＤＡＴＡと記載する）、クロック信号（ＣＬＫと記載する）等からスイッチＳＷ０、ＳＷ１をそれぞれ制御する信号Ｓ０、Ｓ１を生成し、それぞれ出力端子Ｐ０、Ｐ１から出力する。スイッチＳＷ０は接地とＰｗとの接続、ＳＷ１は電圧発生回路７０１の出力端子ＰａとＰｗとの接続をＯＮ／ＯＦＦして、書き込み回路の出力端子Ｐｗからの出力電圧Ｖｗを切り替えることができる。

次に記憶素子の導電性を変化させていない初期状態を「０」とし、記憶素子の導電性を変化させる短絡状態の場合を「１」としたときの書き込み動作について説明する。まず入力信号ＷＥがＨｉになると、列を指定するアドレス信号を受けたカラムデコーダ５０１は指定列のセレクタ５０３に信号を与え、セレクタ５０３は指定列のビット線を書き込み回路の出力端子Ｐｗに接続する。指定されていないビット線は非接続（フローティングと記載する）状態となっており、書き込み回路の出力電圧ＶｗはＶ１となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子が選択される。

入力信号ＷＥがＬｏになると、全てのワード線は０Ｖとなり、全てのビット線は Ｆｌｏａｔｉｎｇ状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１＝Ｌｏを生成して出力端子Ｐ０、Ｐ１から出力し、書き込み回路の出力端子ＰｗはＦｌｏａｔｉｎｇ状態となる。上記動作により、書き込みは行われなくなる。

このようにして「１」の書き込みを行うことができる。

続いて、光が照射されることによりデータの書き込みを行う場合について説明する。この場合、レーザ照射装置により、透光性を有する導電層側から、絶縁層に対して、レーザ光を照射することにより行う。

絶縁層に選択的にレーザ光を照射することにより、絶縁層が酸化又は炭化して絶縁化する。そうすると、レーザ光が照射された記憶素子８０の抵抗値は増加し、レーザ光が照射されない記憶素子８０の抵抗値は変化しない。

次に、データの読み出しについて説明する。図１１には、読み出しを説明するために必要な部分を抽出した記憶装置を示す。記憶装置はカラムデコーダ２００１、ローデコーダ２００２、読み出し回路２００３、セレクタ２００５、メモリセルアレイ２００６を有する。メモリセルアレイ２００６はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ビット線とワード線との交点にｘ×ｙ個のメモリセル２０１１を有する。本実施の形態では、メモリセル２０１１は記憶素子２０１３を有する。読み出し回路２００３は電圧発生回路２００７、センスアンプ２００８、抵抗素子２００９、データ出力回路２０１０、入出力端子Ｐｒを有し、抵抗素子２００９と入出力端子Ｐｒとの間からセンスアンプ２００８に入力する点をαとする。

電圧発生回路２００７は読み出し動作に必要な電圧Ｖｒｅａｄ、Ｖｒｅｆを生成し、それぞれＰ１、Ｐ２から出力する。データの読み出しは低い電圧を使用するため、電圧Ｖｒｅａｄは電源電圧（ＶＤＤ）を使用することも可能である。電圧Ｖｒｅｆは電圧Ｖｒｅａｄよりも低い電圧であり、電源電圧と接地電圧との間の電圧の抵抗分割により生成する。したがって読み出し回路２００３が有する電圧発生回路２００７は、書き込み回路が有する電圧発生回路とは異なる構成を有する。センスアンプ２００８は点αの電圧と電圧Ｖｒｅｆとの大小を比較してその結果を出力する。データ出力回路２０１０は読み出し制御信号（以降ＲＥと記す）により制御され、センスアンプ２００８の出力からメモリセルが有するデータを取得し、当該データを増幅して出力する。

次に、ｍ列ｎ行目のメモリセル２０１１が有するデータを読み出す動作を説明する。まず、列を指定するアドレス信号を受けたカラムデコーダ２００１はｍ列のセレクタ２００５に信号を与え、セレクタ２００５はｍ列のビット線Ｂｍを読み出し回路の入出力端子Ｐｒに接続する。指定されていないビット線は非接続（Ｆｌｏａｔｉｎｇ）状態となる。同様に行を指定するアドレス信号を受けたローデコーダ２００２はｎ行のワード線Ｗｎに電圧Ｖｒｅａｄを印加し、指定されていないワード線に０Ｖを印加する。同時に電圧発生回路２００７の出力端子Ｐ１、Ｐ２から電圧Ｖｒｅａｄ、Ｖｒｅｆを出力する。上記動作によって抵抗素子２００９と記憶素子２０１３の直列抵抗に電圧Ｖｒｅａｄを印加した状態となり、点αの電圧はこれら二つの素子によって抵抗分割により得られた値を取る。

ここで点αの取りうる電圧を説明するために、図１４に「１」の書き込みを行った記憶素子のＩ−Ｖ特性２１１５、「０」の書き込みを行った記憶素子のＩ−Ｖ特性２１１６、抵抗素子２００９のＩ−Ｖ特性２１１７を示す。ここで抵抗素子２００９はトランジスタとする。また図１４の横軸は点αの電圧を示す。「１」の書き込みを行った記憶素子のＩ−Ｖ特性２１１５は、記憶素子２１１３の電気抵抗が小さいため、点αの電圧が低くても電流値が急激に増大する。「０」の書き込みを行った記憶素子のＩ−Ｖ特性２１１６は、記憶素子２１１３がダイオード特性を示すため、点αの電圧がある値以上になると電流値が変化する。抵抗素子２００９のＩ−Ｖ特性２１１７は、点αの電圧が上昇すると電流値が減少し、点αの電圧がＶｒｅａｄで電流値が０となる。

図１４から点αの取りうる電圧は次のように説明できる。記憶素子２１１３に「１」が書き込まれているときは、「１」の書き込みを行った記憶素子のＩ−Ｖ特性２１１５と抵抗素子２００９のＩ−Ｖ特性２１１７との交点Ａの電圧ＶＡが点αの電圧となる。また記憶素子２１１３に「０」が書き込まれているときは、「０」の書き込みを行った記憶素子のＩ−Ｖ特性２１１６と抵抗素子２００９のＩ−Ｖ特性２１１７との交点Ｂの電圧ＶＢが点αの電圧となる。

またセンスアンプ２００８は点αの電圧とＶｒｅｆとの大きさを比較する機能を有している。ここで電圧Ｖｒｅｆは電圧ＶＡよりも大きく電圧ＶＢよりも小さい電圧とし、望ましくは（ＶＡ＋ＶＢ）／２とする。このように電圧を設定することで、センスアンプ２００８により点αの電圧がＶｒｅｆよりも小さいと判断された場合、点αの電圧は電圧ＶＡであると考えられ、記憶素子２１１３には「１」が書き込まれていることが分かる。逆に点αの電圧がＶｒｅｆよりも大きいと判断された場合、点αの電圧は電圧ＶＢであると考えられ、記憶素子２１１３には「０」が書き込まれていることが分かる。

点αの電圧がＶｒｅｆよりも小さい場合、センスアンプは「１」を示す信号を出力し、点αの電圧がＶｒｅｆよりも大きい場合、センスアンプは「０」を示す信号を出力する。データ出力回路２１１０は、外部から入力される制御信号ＲＥを基に、センスアンプ２００８の出力信号からデータを取り込み、当該データを増幅して出力する機能を有している。上記の動作により読み出しを行うことができる。

本実施の形態は記憶素子の抵抗値を電圧の大きさに置き換えて読み取っているが、本発明はこれに限定されずに実施することができる。例えば記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。

（実施の形態２）
本実施の形態では、上記実施の形態１とは異なる構成を有する記憶装置について説明する。具体的には、記憶装置の構成がアクティブマトリクス型の場合に関して示す。

本実施の形態で示す記憶装置の一構成例は、実施の形態１に示す記憶装置５０８と同様に、カラムデコーダ５０１、ローデコーダ５０２、読み出し回路５０４、書き込み回路５０５、セレクタ５０３、メモリセルアレイ２２２を有する。メモリセルアレイ２２２はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ビット線とワード線との交点にｘ×ｙ個のメモリセル２２１を有する（図５参照））。

メモリセル２２１は、ビット線Ｂｍ（１≦ｍ≦ｘ）を構成する第１の配線と、ワード線Ｗｎ（１≦ｎ≦ｙ）を構成する第２の配線と、トランジスタ２４０と、記憶素子２４１とを有する。記憶素子２４１は、一対の導電層の間に、絶縁層が挟まれた構造を有する。なお、ここで示す記憶装置２１６の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。

次に、上記構成を有するメモリセルアレイ２２２の上面図と断面図の一例に関して図６を用いて説明する。なお、図６（Ａ）はメモリセルアレイ２２２の上面図の一例を示しており、図６（Ｂ）は図６（Ａ）におけるＡ−Ｂ間の断面図を示している。

メモリセルアレイ２２２は、絶縁表面を有する基板２３０上にスイッチング素子として機能するトランジスタ２４０および当該トランジスタ２４０に接続された記憶素子２４１とを複数有している（図６（Ａ）、図６（Ｂ）参照。）。記憶素子２４１は、絶縁層２４７上に形成される第１の導電層２４３と、第１の導電層の一部を覆う隔壁（絶縁層）２４９と、第１の導電層２４３の端部、絶縁層２４７、及び隔壁（絶縁層）２４９を覆う絶縁層２４４と、第２の導電層２４５とを有する。また、絶縁層２４４は第１の導電層２４３と第２の導電層２４５間に挟まれて設けられている。また隔壁（絶縁層）２４９は、開口部２４２を有する。また、当該開口部２４２において絶縁層２４４は、第１の導電層２４３の端部及び絶縁層２４７の一部を覆っている。また、トランジスタ２４０として、ＴＦＴを用いている（図６（Ｂ）参照。））。

さらには、トランジスタ２４０はスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。代表的には、有機化合物を用いて有機トランジスタを形成してもよい。図６（Ａ）では、絶縁性を有する基板上にプレーナ型の薄膜トランジスタを設けた例を示しているが、スタガ型や逆スタガ型等の構造でトランジスタを形成することも可能である。

また、単結晶基板やＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いて、トランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層を形成するＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ）と呼ばれる方法を用いて形成すればよい。ここでは、図６（Ｃ）に示すように、単結晶半導体基板２６０上に設けられた電界効果トランジスタ２６２に記憶素子２４１が接続されている。また、電界効果トランジスタ２６２のソース電極およびドレイン電極を覆うように絶縁層２５０を設け、当該絶縁層２５０上に記憶素子２４１を設けている。

記憶素子２４１は、絶縁層２５０上に形成される第１の導電層２６３と、第１の導電層の一部を覆う隔壁（絶縁層）２４９と、第１の導電層２６３の端部、絶縁層２５０、及び隔壁（絶縁層）２４９を覆う絶縁層２４４と、第２の導電層２４５とを有する。また、絶縁層２４４は第１の導電層２６３と第２の導電層２４５間に挟まれて設けられている。また隔壁（絶縁層）２４９は、開口部２４２を有する。また、当該開口部２４２において絶縁層２４４は、第１の導電層２６３の端部及び絶縁層２５０の一部を覆っている。

このように、絶縁層２５０を設けて記憶素子２４１を形成することによって第１の導電層２６３を自由に配置することができる。つまり、図６（Ａ）、（Ｂ）の構成では、トランジスタ２４０のソースまたはドレイン電極を避けた領域に記憶素子２４１を設ける必要があったが、上記構成とすることによって、例えば、素子形成層２５１に設けられたトランジスタ２４０の上方に記憶素子２４１を形成することが可能となる。その結果、記憶装置２１６をより高集積化することが可能となる。

なお、図６（Ｂ）、（Ｃ）に示す構成において、絶縁層２４４は基板全面に設けた例を示しているが、各メモリセルのみに絶縁層２４４を選択的に設けてもよい。この場合、液滴吐出法等を用いて選択的に設けることにより材料の利用効率を向上させることが可能となる。

また、トランジスタに含まれる半導体層の構造もどのようなものを用いてもよく、例えば不純物領域（ソース領域、ドレイン領域、ＬＤＤ領域を含む）を形成してもよいし、ｐチャネル型またはｎチャネル型のどちらで形成してもよい。また、ゲート電極の側面と接するように絶縁層（サイドウォール）を形成してもよいし、ソース、ドレイン領域とゲート電極の一方または両方にシリサイド層を形成してもよい。シリサイド層の材料としては、ニッケル、タングステン、モリブデン、コバルト、白金等を用いることができる。

第１の導電層２４３、２６３と第２の導電層２４５の材料および形成方法は、上記実施の形態１で示した材料および形成方法のいずれかを用いて同様に行うことができる。

また、絶縁層２４４は、上記実施の形態１で示した絶縁層２９と同様の材料および形成方法を用いて設けることができる。

また、第１の導電層２４３、２６３と絶縁層２４４との間に、整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、又はダイオードである。なお、整流性を有する素子は、絶縁層２４４と第２の導電層２４５との間に設けてもよい。

また、基板２３０上に剥離層を設け、剥離層上に複数のトランジスタを有する層２４８及び記憶素子２４１を形成した後、複数のトランジスタを有する層２４８及び記憶素子２４１を剥離層から剥離し、基板４６１上に接着層４６２を介してトランジスタを有する層２４８及び記憶素子２４１を貼り合わせても良い（図９参照））。なお剥離方法としては、（１）耐熱性の高い基板と複数のトランジスタを有する層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該複数のトランジスタを有する層を剥離する方法、（２）透光性を有する基板と複数のトランジスタを有する層の間に水素を含む非晶質珪素膜を設け、水素を含む非晶質珪素膜にレーザ光を照射する方法、またはエッチングにより当該非晶質珪素膜を除去することで、当該複数のトランジスタを有する層を透光性を有する基板から剥離する方法、（３）複数のトランジスタが形成された耐熱性の高い基板を機械的に削除する方法、（４）耐熱性の高い基板と複数のトランジスタを有する層の間に剥離層及び金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化し、剥離層の一部を溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化膜において物理的に剥離する方法、（５）基板２３０に、耐熱性を有する基板を用い、当該基板２３０と複数のトランジスタを有する層２４８との間に剥離層及び金属酸化膜を設け、金属酸化膜を脆弱化し、トランジスタ２４０の導電層を絶縁する絶縁層及び絶縁層２４９の一部にレーザ光を照射して、開口部（剥離層の一部を露出する開口部）を形成した後、脆弱化された金属酸化膜を用いて物理的に基板２３０から複数のトランジスタを有する層２４８及び記憶素子２４１を剥離する方法等を用いればよい。

また、基板４６１としては、実施の形態１で示した基板３０で示した可撓性基板、熱圧着可能な接着層を有するフィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

次に、記憶装置２１６にデータの書き込みを行うときの動作について説明する（図５）。書き込み回路は図４（Ｂ）と同じ構成を有する。

図５に示すように、メモリセルはトランジスタ２４０と記憶素子２４１とを有する。本明細書の添付図において記憶素子は長方形を用いて表す。トランジスタ２４０はゲート電極にワード線が接続され、一方の高濃度不純物領域にビット線が接続され、もう一方の高濃度不純物領域に記憶素子２４１の第１の導電層が接続されている。記憶素子２４１の第２の導電層はメモリセルアレイ内の全記憶素子の第２の導電層と導通しており、記憶装置の動作時、つまり書き込み時、読み出し時に一定の電圧が印加される。したがって、本明細書において第２の導電層を共通電極と記載する場合がある。

次に記憶素子の導電性を変化させていない初期状態を「０」とし、記憶素子の導電性を変化させる短絡状態の場合を「１」としたときの書き込み動作について説明する。まず入力信号ＷＥがＨｉになると、列を指定するアドレス信号を受けたカラムデコーダ５０１は指定列のセレクタ５０３に信号を与え、セレクタ５０３は指定列のビット線を書き込み回路の出力端子Ｐｗに接続する。指定されていないビット線は非接続（フローティングと記載する）状態となっており、書き込み回路の出力電圧ＶｗはＶ１となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子２４１が選択される。このとき共通電極には、０Ｖが印加される。

同時に入力信号ＤＡＴＡ＝Ｈｉを受けることにより、電圧発生回路７０１は電圧Ｖ１を生成し、出力端子Ｐａから出力することができる。タイミング制御回路７０２は入力信号ＷＥ、ＤＡＴＡ、ＣＬＫ、電源電位（ＶＤＤ）等から、スイッチＳＷ０、ＳＷ１を制御する信号Ｓ０、Ｓ１を生成し、出力端子Ｐ０、Ｐ１から出力することができる。当該信号によりスイッチＳＷ０、ＳＷ１のＯＮ／ＯＦＦが切り替わり、書き込み回路５０５は出力端子Ｐｗから出力電圧Ｖｗとして電圧Ｖ１を出力することができる。

選択された記憶素子は、上記動作によりワード線に電圧Ｖ２が印加され、ビット線に電圧Ｖ１が印加され、共通電極に０Ｖが印加されることとなる。するとトランジスタ２４０の不純物領域が導通して、ビット線の電圧Ｖ１が記憶素子の下部電極に印加される。その結果、記憶素子の導電性が変化し、短絡状態となり「１」が書き込まれる。

また入力信号ＷＥがＬｏ（書き込み不許可となる低い電圧）になると、全てのワード線は０Ｖとなり、全てのビット線と共通電極は フローティング状態となる。このときタイミング制御回路は信号Ｓ０、Ｓ１としてそれぞれＬｏを生成し、出力端子Ｐ０、Ｐ１から出力し、出力端子Ｐｗはフローティング状態となる。上記動作により、書き込みは行われなくなる。

次に、「０」の書き込みを説明する。「０」の書き込みは記憶素子の導電性を変化させない書き込みであり、これは記憶素子に電圧を印加しない、つまり初期状態を維持することで実現される。まず「１」の書き込みと同様に入力信号ＷＥがＨｉ（書き込み許可となる高い電圧）になると、列を指定するアドレス信号を受けたカラムデコーダ５０１は指定列のセレクタに信号を与え、セレクタ５０３は指定列のビット線を書き込み回路の出力端子Ｐｗに接続する。このとき指定されていないビット線はフローティング状態となる。同様に行を指定するアドレス信号を受けたローデコーダ５０２は指定行のワード線に電圧Ｖ２を印加し、指定されていないワード線に０Ｖを印加する。上記動作によりアドレス信号に対応する一つの記憶素子５０７が選択される。このとき共通電極には、０Ｖが印加される。

同時に入力信号ＤＡＴＡ＝Ｌｏを受け、タイミング制御回路７０２はそれぞれ制御信号Ｓ０＝Ｈｉ、Ｓ１＝Ｌｏを生成し、当該制御信号を出力端子Ｐ０、Ｐ１からそれぞれ出力する。当該制御信号によりスイッチＳＷ０はオン、ＳＷ１はオフとなり、出力端子Ｐｗから出力電圧Ｖｗとして０Ｖを出力する。

選択されたメモリセルは、上記動作によりワード線にＶ２が印加され、ビット線と共通電極に０Ｖが印加される。すると記憶素子には電圧が印加されず、導電性は変化しないので、初期状態である「０」を維持する。

入力信号ＷＥがＬｏになると、全てのワード線は０Ｖ、全てのビット線と共通電極は フローティング状態となる。同時にタイミング制御回路は信号Ｓ０、Ｓ１としてＬｏを生成して、それぞれ出力端子Ｐ０、Ｐ１から出力し、出力端子Ｐｗはフローティング状態となる。

このようにして「１」又は「０」の書き込みを行うことができる。

本実施の形態の記憶装置はカラムデコーダ２００１、ローデコーダ２００２、読み出し回路２００３、セレクタ２００５、メモリセルアレイ２００６を有する。メモリセルアレイ２００６はビット線Ｂｍ（１≦ｍ≦ｘ）、ワード線Ｗｎ（１≦ｎ≦ｙ）、ビット線とワード線との交点にｘ×ｙ個のメモリセル２０１１を有する。本実施の形態では、メモリセル２０１１はトランジスタ２０１２、記憶素子２０１３、共通電極２０１４を有する（図１１（Ｂ）参照））。なお、読み出し動作は実施の形態１と同様である。

なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。

第１の導電層の端部を覆う絶縁層を有する記憶素子を有することによって、データの書き込み時の駆動電圧を低下することが可能である。この結果、低消費電力の記憶装置及び半導体装置を提供することができる。

（実施の形態３）
本実施の形態では、上記実施の形態で示す記憶装置を有する半導体装置の一例に関して図面を用いて説明する。

本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つは複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合、もう１つは複数の素子および記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。

まず、複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合の半導体装置の一構成例を図７を用いて説明する。

図７（Ａ）はパッシブマトリクス型で構成される記憶装置を有する半導体装置を示しており、基板３５０上にトランジスタ４５１、４５２を含む素子形成層３５１が設けられ、素子形成層３５１の上方に記憶素子３５２とアンテナとして機能する導電層３５３が設けられている。ここでは、記憶装置を構成するトランジスタ４５２と、電源回路、クロック発生回路、またはデータ復調・変調回路を構成するトランジスタ４５１を示す。

なお、ここでは素子形成層３５１の上方に記憶素子３５２及びアンテナとして機能する導電層３５３、３６０を設けた場合を示しているが、この構成に限られず記憶素子３５２またはアンテナとして機能する導電層３５３を、素子形成層３５１の下方や同一の層に設けることも可能である。

記憶素子３５２は、絶縁層２４７上に形成される第１の導電層３６１と、第１の導電層の一部を覆う隔壁（絶縁層）３７４と、第１の導電層３６１の端部、絶縁層２４７、及び隔壁（絶縁層）３７４を覆う絶縁層３６２と、第２の導電層３６３とを有する。また、絶縁層３６２は第１の導電層３６１と第２の導電層３６３間に挟まれて設けられている。また隔壁（絶縁層）３７４は、開口部を有する。また、当該開口部において絶縁層３６２は、第１の導電層３６１の端部及び絶縁層２４７の一部を覆っている。また、トランジスタ４５１に接続される導電層３６０及び導電層３６０上に形成される導電層３５３を有する。なお、導電層３６０、３５３はアンテナとして機能する。また、第２の導電層３６３及びアンテナとして機能する導電層３５３を覆って保護膜として機能する絶縁層３６６が形成されている。また、記憶素子３５２が形成される第１の導電層３６１は、一つのトランジスタのソース電極またはドレイン電極に接続する。なお、図７（Ａ）においては、記憶素子３５２一つを示すが、第１の導電層３６１の他の一辺の端部においても記憶素子が形成されている。また、記憶素子３５２は上記実施の形態で示した材料または作製方法を用いて形成することができる。

また、記憶素子３５２において、上記実施の形態で示したように、第１の導電層３６１と絶縁層３６２との間、または絶縁層３６２と第２の導電層３６３との間に整流性を有する素子を設けてもよい。整流性を有する素子も上述したものを用いることが可能である。

ここでは、アンテナとして機能する導電層３５３は第２の導電層３６３と同時に形成された導電層３６０上に設けられている。

アンテナとして機能する導電層３５３の材料としては、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、アンテナとして機能する導電層３５３の形成方法は、蒸着、スパッタ、ＣＶＤ法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法等を用いることができる。

素子形成層３５１に含まれるトランジスタ４５１、４５２は、実施の形態２で示すトランジスタ２４０、２６２を適宜用いることができる。

また、実施の形態２に示す剥離方法を適宜用いて素子形成層３５１、記憶素子３５２、及びアンテナとして機能する導電層３５３を基板３５０から剥離し、基板４６１上に接着層４６２を用いて貼り付けてもよい（図１０（Ａ）参照））。基板４６１としては、実施の形態１の基板３０で示した可撓性基板、熱圧着可能な接着層を有するフィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

図７（Ｂ）にアクティブマトリクス型の記憶装置を有する半導体装置の一例を示す。なお、図７（Ｂ）については、図７（Ａ）と異なる部分に関して説明する。

図７（Ｂ）に示す半導体装置は、基板３５０上にトランジスタ４５１、４５２を含む素子形成層３５１が設けられ、素子形成層３５１の上方に記憶素子部３５６とアンテナとして機能する導電層３５３、３６０が設けられている。なお、ここではトランジスタ４５１と同一の層に記憶素子部３５６のスイッチング素子として機能するトランジスタ４５２を設け、素子形成層３５１の上方に記憶素子部３５６とアンテナとして機能する導電層３５３を設けた場合を示しているが、この構成に限られずトランジスタ４５２を素子形成層３５１の上方や下方に設けてもよいし、記憶素子部３５６やアンテナとして機能する導電層３５３を、素子形成層３５１の下方や同一の層に設けることも可能である。

記憶素子部３５６は、記憶素子３５６ａ、３５６ｂで構成される。記憶素子３５６ａは、絶縁層２４７上に形成される第１の導電層３７１ａと、第１の導電層３７１ａの一部を覆う隔壁（絶縁層）３７４と、第１の導電層３７１ａの端部、絶縁層２４７、及び隔壁（絶縁層）３７４を覆う絶縁層３７２と、第２の導電層３７３とを有する。また、絶縁層３７２は第１の導電層３７１ａと第２の導電層３７３間に挟まれて設けられている。また隔壁（絶縁層）３７４は、開口部を有する。また、当該開口部において絶縁層３７２は、第１の導電層３７１ａの端部及び絶縁層２４７の一部を覆っている。記憶素子３５６ｂは、絶縁層２４７上に形成される第１の導電層３７１ｂと、第１の導電層３７１ｂの一部を覆う隔壁（絶縁層）３７４と、第１の導電層３７１ｂの端部、絶縁層２４７、及び隔壁（絶縁層）３７４を覆う絶縁層３７２と、第２の導電層３７３とを有する。また、絶縁層３７２は第１の導電層３７１ｂと第２の導電層３７３間に挟まれて設けられている。また隔壁（絶縁層）３７４は、開口部を有する。また、当該開口部において絶縁層３７２は、第１の導電層３７１ｂの端部及び絶縁層２４７の一部を覆っている。また、ここでは、トランジスタそれぞれのソース電極またはドレイン電極に、第１の導電層３７１ａ、第１の導電層３７１ｂが接続されている。すなわち、記憶素子はそれぞれひとつのトランジスタに接続されている。

なお、記憶素子３５６ａ、３５６ｂは上記実施の形態で示した材料または作製方法を用いて形成することができる。また、記憶素子３５６ａ、３５６ｂにおいても、上述したように、第１の導電層３７１ａ、３７１ｂと絶縁層３７２との間、または絶縁層３７２と第２の導電層３７３との間に整流性を有する素子を設けてもよい。

また、素子形成層３５１、記憶素子部３５６、アンテナとして機能する導電層３５３は、上述したように蒸着、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法等を用いて形成することができる。なお、各場所によって異なる方法を用いて形成してもかまわない。

また、実施の形態２に示す剥離方法を適宜用いて素子形成層３５１、記憶素子部３５６、及びアンテナとして機能する導電層３５３を基板から剥離し、基板４６１上に接着層４６２を用いて貼り付けてもよい（図１０（Ｂ）参照））。

なお、トランジスタに接続するセンサを設けてもよい。センサとしては、温度、湿度、照度、ガス（気体）、重力、圧力、音（振動）、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサは、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、ピエゾ素子、静電容量型素子、圧電素子などの素子で形成される。

次に、複数の素子および記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合の半導体装置の一構成例に関して図８を用いて説明する。なお、図８に関しては図７と異なる部分に関して説明を行う。

図８（Ａ）はパッシブマトリクス型の記憶装置を有する半導体装置を示しており、基板３５０上に素子形成層３５１が設けられ、素子形成層３５１の上方に記憶素子３５２が設けられ、基板３６５に設けられたアンテナとして機能する導電層３５７が素子形成層と電気的に接続するように設けられている。なお、ここでは素子形成層３５１の上方に記憶素子３５２またはアンテナとして機能する導電層３５７を設けた場合を示しているが、この構成に限られず記憶素子３５２を素子形成層３５１の下方や同一の層に、またはアンテナとして機能する導電層３５７を素子形成層３５１の下方に設けることも可能である。

記憶素子３５２は、図７（Ａ）に示す構成の記憶素子３５２で構成することができる。

また、素子形成層３５１と記憶素子３５２とが設けられた基板３５０と、アンテナとして機能する導電層３５７が設けられた基板３６５は、接着性を有する樹脂３７５により貼り合わされている。そして、接続端子３５８と導電層３５７とは樹脂３７５中に含まれる導電性微粒子３５９を介して電気的に接続されている。また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いて素子形成層３５１と記憶素子３５２が設けられた基板３５０と、アンテナとして機能する導電層３５７が設けられた基板３６５とを貼り合わせてもよい。

図８（Ｂ）は実施の形態２に示した記憶装置が設けられた半導体装置を示しており、基板３５０上にトランジスタ４５１、４５２を含む素子形成層３５１が設けられ、素子形成層３５１の上方に記憶素子部３５６が設けられ、基板３６５に設けられたアンテナとして機能する導電層３５７が素子形成層と接続するように設けられている。なお、ここでは素子形成層３５１においてトランジスタ４５１と同一の層にトランジスタ４５２を設け、素子形成層３５１の上方にアンテナとして機能する導電層３５７を設けた場合を示しているが、この構成に限られない。記憶素子部３５６を素子形成層３５１の下方や同一の層に、またはアンテナとして機能する導電層３５７を素子形成層３５１の下方に設けることも可能である。

また、実施の形態２に示す剥離方法を適宜用いて素子形成層３５１、記憶素子部３５６、及びアンテナとして機能する導電層３５７を基板３５０から剥離し、基板４６１上に接着層４６２を用いて貼り付けてもよい。（図１５（Ａ）参照））。

記憶素子部３５６は、図７（Ｂ）に示す構成の記憶素子３５６ａ、３５６ｂで構成することができる。

また、図８（Ｂ）においても素子形成層３５１と記憶素子部３５６が設けられた基板と、アンテナとして機能する導電層３５７が設けられた基板３６５は、導電性微粒子３５９を含む樹脂３７５により貼り合わせることにより設けることができる。

また、実施の形態２に示す剥離方法を適宜用いて素子形成層３５１、記憶素子部３５６、及びアンテナとして機能する導電層３５７を基板３５０から剥離し、基板４６１上に接着層４６２を用いて貼り付けてもよい。（図１５（Ｂ）参照））。

さらには、記憶素子３５２、３５６ａ、３５６ｂを、アンテナとして機能する導電層３５７が設けられた基板３６５に設けてもよい。また、図７（Ａ）及び（Ｂ）に示す半導体装置と同様に、トランジスタに接続するセンサを設けてもよい。

なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。

第１の導電層の端部を覆う絶縁層を有する記憶素子を有することによって、データの書き込み時の駆動電圧を低下することが可能である。この結果、低消費電力の記憶装置及び半導体装置を提供することができる。

本実施形態の半導体装置の構成について、図１２（Ａ）を参照して説明する。図１２（Ａ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調・変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、データバス１７、アンテナ１８（アンテナコイル）、センサ２３ａ、センサ回路２３ｂを有する。

電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種電流又は電圧を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調・変調回路１３は、リーダライタ１９と交信するデータを復調・変調する機能を有する。制御回路１４は、記憶回路１６を制御する機能を有する。アンテナ１８は、電磁界の送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。

記憶回路１６は、外部からの電気的作用または光が照射されることにより変化する絶縁層が一対の導電層間に挟まれた記憶素子を有することを特徴とする。なお、記憶回路１６は、一対の導電層間に絶縁層が挟まれた記憶素子のみを有していてもよいし、他の構成の記憶回路を有していてもよい。他の構成の記憶回路とは、例えば、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ及びフラッシュメモリから選択される１つ又は複数に相当する。

センサ２３ａは抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、ピエゾ素子、静電容量型素子、圧電素子などの素子で形成される。センサ回路２３ｂはインピーダンス、リアクタンス、インダクタンス、電圧又は電流の変化を検出し、アナログ／デジタル変換（Ａ／Ｄ変換）して制御回路１４に信号を出力する。

図１２（Ａ）に示す半導体装置２０を、図１２（Ｂ）に示す電子機器に用いることもできる。

本発明により無線チップとして機能する半導体装置を形成することができる。半導体装置９２１０の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１３（Ａ）参照）、包装用容器類（包装紙やボトル等、図１３（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１３（Ｂ）参照）、乗物類（自転車等、図１３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１３（Ｅ）、図１３（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置９２１０は、プリント基板に実装したり、表面に貼ったり、埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の半導体装置９２１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置９２１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置９２１０を設けることにより、検品システム等のシステムの効率化を図ることができる。

次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１２（Ｂ）参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置９２１０を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。

パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。

上記の通り、本発明の半導体装置９２１０は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。

また、本発明の半導体装置は、従来より低い電圧の印加で記憶素子に書き込みすることが可能であり、低消費電力の半導体装置を用いた電子機器を提供することができる。

また、本発明の半導体装置が有する記憶装置は、電気的作用によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。このため、書き換えによる偽造を防止することができ、低消費電力で新たなデータを追加して書き込むことができる半導体装置を用いた電子機器を提供することができる。

なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。

本実施例では、図１６に示すように、基板３０上に記憶素子８１〜８４の構造を有する試料１〜試料１６、及び比較試料１〜１４に電気的にデータの書き込みを行ったときの書き込み電圧及び書込み電流値を、表１〜４及び図１７に示す。ここでは、記憶素子の第１の導電層及び第２の導電層に電圧を印加して、記憶素子を短絡させて書き込みを行った。本実施例では、本発明の記憶素子のように、第１の導電層の端部を覆う絶縁層を有する記憶素子（試料１〜１６）と、第１の導電層の端部を覆わない絶縁層を有する記憶素子（比較試料１〜１４）とにおいて、書込み電圧及び書込み電流値を比較する。

表１に、試料１〜７の書込み電圧、書込み電流値、及び記憶素子の上面形状を正方形とし、記憶素子の一辺の長さＬを示した。試料１〜７は、図１６（Ａ）に示すような、絶縁表面を有する基板３０上に、第１の方向に延びた第１の導電層３１と、第１の導電層３１の一部を覆う隔壁（絶縁層）３６と、第１の導電層３１、基板３０、及び隔壁（絶縁層）３６を覆うバッファ層４０と、バッファ層４０上に形成される絶縁層２９と、第１の方向と垂直な第２の方向に延びた第２の導電層２８とを有する記憶素子８１の構造を有する。

記憶素子８１は、基板３０としてガラス基板を用い、第１の導電層３１としてスパッタリング法により形成した厚さ５０ｎｍのチタン層を用い、バッファ層４０として蒸着法により形成した厚さ３ｎｍのフッ化カルシウム層を用い、絶縁層２９として蒸着法により形成した厚さ３０ｎｍのＮＰＢを用い、第２の導電層２８として蒸着法により形成した厚さ２００ｎｍのアルミニウム層を用い、隔壁（絶縁層）３６として厚さ８００ｎｍの感光性ポリイミドを用いて構成される。

また、図１７において、表１の書込み電圧及び書込み電流値を黒三角印で示した。

表２に、試料８〜１６の書込み電圧、書込み電流値、及び記憶素子の上面形状を正方形とし、記憶素子の一辺の長さＬを示した。試料８〜１６は、図１６（Ｂ）に示すような、絶縁表面を有する基板３０上に、第１の方向に延びた第１の導電層３１と、第１の導電層３１の一方の端部を覆う隔壁（絶縁層）３６と、第１の導電層３１、基板３０、及び隔壁（絶縁層）３６を覆うバッファ層４１と、バッファ層４１上に形成される絶縁層２９と、第１の方向と垂直な第２の方向に延びた第２の導電層２８とを有する記憶素子８２の構造を有する。

記憶素子８２は、基板３０としてガラス基板を用い、第１の導電層３１としてスパッタリング法により形成した厚さ５０ｎｍのチタン層を用い、バッファ層４１として蒸着法により形成した厚さ１ｎｍのフッ化カルシウム層を用い、絶縁層２９として蒸着法により形成した厚さ３０ｎｍのＮＰＢを用い、第２の導電層２８として蒸着法により形成した厚さ２００ｎｍのアルミニウム層を用い、隔壁（絶縁層）３６として厚さ８００ｎｍの感光性ポリイミドを用いて構成される。

また、図１７において、表２の書込み電圧及び書込み電流値を黒丸印で示した。

表３に、比較試料１〜８の書込み電圧、書込み電流値、及び記憶素子の上面形状を正方形とし、記憶素子の一辺の長さＬを示した。比較試料１〜８は、図１６（Ｃ）に示すような、絶縁表面を有する基板３０上に、第１の方向に延びた第１の導電層３１と、第１の導電層３１の対となる端部を覆う隔壁（絶縁層）３６ａ、３６ｂと、第１の導電層３１、及び隔壁（絶縁層）３６ａ、３６ｂ上に形成される絶縁層４２と、第１の方向と垂直な第２の方向に延びた第２の導電層２８とを有する記憶素子８３の構造を有する。

記憶素子８３は、基板３０としてガラス基板を用い、第１の導電層３１としてスパッタリング法により形成した厚さ５０ｎｍのチタン層を用い、絶縁層４２として蒸着法により形成した厚さ３０ｎｍのＮＰＢを用い、第２の導電層２８として蒸着法により形成した厚さ２００ｎｍのアルミニウム層を用い、隔壁（絶縁層）３６ａ、３６ｂとして厚さ８００ｎｍの感光性ポリイミドを用いて構成される。

また、図１７において、表３の書込み電圧及び書込み電流値を白抜き丸印で示した。

表４に、比較試料９〜１４の書込み電圧、書込み電流値、及び記憶素子の上面形状を正方形とし、記憶素子の一辺の長さＬを示した。比較試料９〜１４は、図１６（Ｄ）に示すような、絶縁表面を有する基板３０上に、第１の方向に延びた第１の導電層３１と、第１の導電層３１の端部を覆う隔壁（絶縁層）３６ａ、３６ｂと、第１の導電層３１、及び隔壁（絶縁層）３６ａ、３６ｂを覆うバッファ層４３と、バッファ層４３上に形成される絶縁層４２と、第１の方向と垂直な第２の方向に延びた第２の導電層２８とを有する記憶素子８４の構造を有する。

記憶素子８４は、基板３０としてガラス基板を用い、第１の導電層３１としてスパッタリング法により形成した厚さ１００ｎｍのチタン層を用い、バッファ層４３として蒸着法により形成した厚さ１ｎｍのフッ化カルシウム層を用い、絶縁層４２として蒸着法により形成した厚さ３０ｎｍのＮＰＢを用い、第２の導電層２８として蒸着法により形成した厚さ２００ｎｍのアルミニウム層を用い、隔壁（絶縁層）３６ａ、３６ｂとして厚さ８００ｎｍの感光性ポリイミドを用いて構成される。

また、図１７において、表４の書込み電圧及び書込み電流値を白抜き四角印で示した。

図１７で示すように、記憶素子８３、８４と比較して、本発明の構造を有する記憶素子８１、８２の書込み電圧が低いことが分かった。このことから、本発明の記憶素子８１、８２を記憶装置及び半導体装置に用いることにより、消費電力を低減させることが可能である。

本発明の記憶装置を説明する上面図及び断面図。 本発明の記憶装置を説明する断面図。 本発明の記憶装置を説明する上面図及び断面図。 本発明の記憶装置を説明する図。 本発明の記憶装置を説明する図。 本発明の記憶装置を説明する上面図及び断面図。 本発明の半導体装置を説明する断面図。 本発明の半導体装置を説明する断面図。 本発明の半導体装置を説明する断面図。 本発明の半導体装置を説明する断面図。 本発明の記憶装置が有する読み出し回路を説明する図。 本発明の半導体装置の構成例及びそれを有する電子機器を説明する図。 本発明の半導体装置の使用形態について説明する図。 記憶素子及び抵抗素子の電流電圧特性を説明する図。 本発明の半導体装置を説明する断面図。 本発明の記憶素子及び比較例の記憶素子を説明する断面図。 本発明の記憶素子及び比較例の記憶素子の書込み電圧及び書き込み電流値を説明する図。

Claims (33)

1. 絶縁表面上に形成される第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層に挟持される第１の絶縁層と、前記第１の導電層の一部を覆う第２の絶縁層とを有する記憶素子を有し、前記第１の絶縁層は前記第１の導電層の端部、前記絶縁表面、及び前記第２の絶縁層を覆うことを特徴とする記憶装置。
2. 記憶素子がマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、前記記憶素子は絶縁表面上に形成される第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層に挟持される第１の絶縁層と、前記第１の導電層の一部を覆う第２の絶縁層とを有し、前記第１の絶縁層は前記第１の導電層の端部、前記絶縁表面、及び前記第２の絶縁層を覆うことを特徴とする記憶装置。
3. メモリセルがマトリックス状に配置されたメモリセルアレイと、書き込み回路とを有し、前記メモリセルはトランジスタと記憶素子とを有し、前記記憶素子は絶縁表面上に形成される第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層に挟持される第１の絶縁層と、前記第１の導電層の一部を覆う第２の絶縁層とを有し、前記第１の絶縁層は前記第１の導電層の端部、前記絶縁表面、及び前記第２の絶縁層を覆うことを特徴とする記憶装置。
4. 請求項１乃至請求項３のいずれか一項において、一対となる前記第１の導電層及び前記第２の導電層の一部が接続されていることを特徴とする記憶装置。
5. 請求項１乃至請求項４のいずれか一項において、前記第１の導電層の端部は、前記絶縁表面に対して、１０度以上８５度未満の角度で傾斜していることを特徴とする記憶装置。
6. 請求項１乃至請求項４のいずれか一項において、前記第１の導電層の端部は、曲面を有することを特徴とする記憶装置。
7. 請求項２乃至請求項６のいずれか一項において、前記メモリセルアレイ及び前記書き込み回路は、ガラス基板もしくは可撓性基板上に設けられていることを特徴とする記憶装置。
8. 請求項７において、前記書き込み回路は薄膜トランジスタで形成されていることを特徴とする記憶装置。
9. 請求項２乃至請求項６のいずれか一項において、前記メモリセルアレイ及び前記書き込み回路は、単結晶半導体基板上に設けられていることを特徴とする記憶装置。
10. 請求項９において、前記書き込み回路は電界効果トランジスタで形成されていることを特徴とする記憶装置。
11. 請求項１乃至請求項９のいずれか一項において、前記記憶素子は、光が照射されることにより抵抗値が変化することを特徴とする記憶装置。
12. 請求項１１において、前記第１の絶縁層は、光酸発生剤がドーピングされた共役高分子材料からなることを特徴とする記憶装置。
13. 請求項１乃至請求項９のいずれか一項において、前記記憶素子は、電気的作用により抵抗値が変化することを特徴とする記憶装置。
14. 請求項１３において、前記第１の絶縁層は、有機化合物からなることを特徴とする記憶装置。
15. 請求項１３又は請求項１４において、前記第１の絶縁層は、電子輸送材料又はホール輸送材料からなることを特徴とする記憶装置。
16. 請求項１１において、前記第１の絶縁層は、無機絶縁層からなることを特徴とする記憶装置。
17. 第１のトランジスタ及び第２のトランジスタと、前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層に接続する記憶素子と、前記第２のトランジスタのソース配線又はドレイン配線として機能する導電層と電気的に接続するアンテナとして機能する導電層とを有し、前記記憶素子は、絶縁表面上に形成される第１の導電層と、第２の導電層と、前記第１の導電層及び前記第２の導電層に挟持される第１の絶縁層と、前記第１の導電層の一部を覆う第２の絶縁層とを有し、前記第１の絶縁層は前記第１の導電層の端部、前記絶縁表面、及び前記第２の絶縁層を覆うことを特徴とする半導体装置。
18. 請求項１７において、前記第１のトランジスタ、第２のトランジスタ、前記記憶素子、及び前記アンテナとして機能する導電層は、第１の基板上に形成されていることを特徴とする半導体装置。
19. 請求項１７において、前記第１のトランジスタは第１の基板上に形成され、前記記憶素子は第２の基板上に形成され、前記第１のトランジスタのソース配線又はドレイン配線として機能する導電層と前記記憶素子とは、導電性粒子を介して接続されていることを特徴とする半導体装置。
20. 請求項１７又は請求項１９において、前記第２のトランジスタは第１の基板上に形成され、前記アンテナとして機能する導電層は第２の基板上に形成され、前記第２のトランジスタのソース配線又はドレイン配線として機能する導電層と前記アンテナとして機能する導電層とは、導電性粒子を介して接続されていることを特徴とする半導体装置。
21. 請求項１７乃至請求項２０のいずれか一項において、一対となる前記第１の導電層及び前記第２の導電層の一部が接続されていることを特徴とする半導体装置。
22. 請求項１７乃至請求項２１のいずれか一項において、前記第１の導電層の端部は、前記絶縁表面に対して、１０度以上８５度未満の角度で傾斜していることを特徴とする記憶装置。
23. 請求項１９乃至請求項２３のいずれか一項において、前記第１の導電層の端部は、曲面を有することを特徴とする記憶装置。
24. 請求項１９乃至請求項２３のいずれか一項において、前記トランジスタと前記記憶素子とは、ガラス基板もしくは可撓性基板上に設けられていることを特徴とする半導体装置。
25. 請求項２４において、前記トランジスタは薄膜トランジスタで形成されていることを特徴とする半導体装置。
26. 請求項１９乃至請求項２３のいずれか一項において、前記トランジスタと前記記憶素子とは、単結晶半導体基板上に設けられていることを特徴とする半導体装置。
27. 請求項２６において、前記トランジスタは電界効果トランジスタで形成されていることを特徴とする半導体装置。
28. 請求項１９乃至請求項２７のいずれか一項において、前記記憶素子は、光が照射されることにより抵抗値が変化することを特徴とする半導体装置。
29. 請求項２８において、前記第１の絶縁層は、光酸発生剤がドーピングされた共役高分子材料からなることを特徴とする半導体装置。
30. 請求項１９乃至請求項２７のいずれか一項において、前記記憶素子は、電気的作用により抵抗値が変化することを特徴とする半導体装置。
31. 請求項３０において、前記第１の絶縁層は、有機化合物からなることを特徴とする半導体装置。
32. 請求項３１において、前記第１の絶縁層は、電子輸送材料又はホール輸送材料からなることを特徴とする半導体装置。
33. 請求項３０において、前記第１の絶縁層は、無機絶縁層からなることを特徴とする半導体装置。
    
    

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