JP5201853B2 - 半導体装置 - Google Patents

Description

本発明は、記憶素子及び当該記憶素子を有する半導体装置に関する。

近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Radio Frequency）タグ、無線タグ、電子タグ、ＲＦＩＤ（Radio Frequency Identification）ともよばれる）とよばれ、既に一部の市場で導入されている。

現在実用化されているこれらの半導体装置の多くは、シリコン等の半導体基板を用いた回路（ＩＣ（Integrated Circuit）チップとも呼ばれる）とアンテナとを有する。そして、当該ＩＣチップは記憶回路（メモリとも呼ぶ）や制御回路等から構成されている。特に多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。また、これらの半導体装置を低コストで作製することが要求されており、近年、制御回路や記憶回路等に有機化合物を用いた有機薄膜トランジスタ（以下、「有機ＴＦＴ」ともいう。）や有機メモリ等の開発が盛んに行われている（例えば特許文献１参照）。
特開２００２−２６２７７号公報

有機メモリの記憶部分としてはたらく記憶素子は、一対の電極間に有機化合物層を設けることで形成される。実際に作製し動作させると、異常な挙動を示したり、同一構成の記憶素子であっても素子毎に書き込み挙動（電流−電圧特性等）にばらつきが生じることがある。例えば、第１の導電層と、有機化合物層と、第２の導電層とを順に積層した記憶素子の電流−電圧特性を図１に示す。なお、第１の導電層には膜厚１００ｎｍのチタンを、有機化合物層には膜厚８ｎｍの４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）を、第２の導電層には膜厚２００ｎｍのアルミニウムを用いた。図１（Ａ）では２０μｍ×２０μｍ（以下、２０μｍ角と表記する）の記憶素子における電流−電圧特性を、（Ｂ）では１０μｍ×１０μｍ（１０μｍ角）の記憶素子における電流−電圧特性を示した。それぞれサンプル数ｎは２とし、印加方法は連続的に印加電圧を変化させるスイープ方式とした。なお、ここでは電流値の測定限界を１００ｍＡに設定している。

図１（Ａ）に示した記憶素子においては、電圧が約７Ｖ付近で電流値が急増している。電極間が完全にショートしていると電流値は設定値である１００ｍＡとなるはずであるが、電圧７Ｖ以上における電流値は１００ｍＡ以下となっている。すなわち、完全な書き込みが達成されていないと言える。一方、図１（Ｂ）に示した記憶素子においては、２つのサンプルの測定結果が大きく異なっている。一つは電圧約２Ｖで電流値が大きく変化し、電流値は測定限界である設定値１００ｍＡに達している。すなわち、約２Ｖで電極間がショートしている。しかし、他方の記憶素子では約８Ｖで電流値が大きく変化し、電流値は設定値である１００ｍＡに達していない。このため、これらの素子を記憶素子として利用するには信頼性が乏しいものになる。

また、記憶素子を記憶装置等に利用する場合、複数の記憶素子を搭載する場合が多い。このような場合、記憶素子が素子毎にばらつくと、書き込み動作を行う際に最も高い書き込み電圧を要する記憶素子の電圧に合わせる必要があり、消費電力が高くなる。そのうえ、素子毎に挙動が異なると、信頼性の高い記憶装置を得られない。

上記問題を鑑み、本発明は、記憶素子毎の挙動のばらつきを低減することを目的とする。また、性能及び信頼性に優れた記憶装置及びその記憶装置を備えた半導体装置を得ることを課題とする。

本発明の一は、第１の導電層と、半導体層と、有機化合物層と、第２の導電層とを有し、半導体層及び有機化合物層は第１の導電層及び第２の導電層に挟持され、半導体層は第１の導電層もしくは第２の導電層に接して形成されることを特徴とする記憶素子である。

また、本発明の一は、第１の導電層と、第１の半導体層と、有機化合物層と、第２の半導体層と、第２の導電層とを有し、第１の半導体層、第２の半導体層及び有機化合物層は第１の導電層及び第２の導電層に挟持され、第１の半導体層及び第２の半導体層は、それぞれ第１の導電層及び第２の導電層に接して形成されていることを特徴とする記憶素子である。

上記構成において、半導体層は、連続層に限らず非連続層であっても良く、例えば縞状、網目状としても良い。また、半導体層は、凹凸を有していても良い。

また、本発明の一は、第１の導電層と、粒子と、有機化合物層と、第２の導電層とを有し、粒子及び有機化合物層は第１の導電層及び第２の導電層に挟持され、粒子は第１の導電層に接し、なおかつ半導体から形成されることを特徴とする記憶素子である。

また、本発明の一は、第１の導電層と、粒子と、有機化合物層と、第２の導電層とを有し、粒子及び有機化合物層は第１の導電層及び第２の導電層に挟持され、粒子は第１の導電層もしくは第２の導電層のいずれか一方に接し、なおかつ半導体から形成されることを特徴とする記憶素子である。

また、上記記憶素子の第１の導電層又は第２の導電層にはダイオードが接続されていても良い。

また、上記記憶素子において、有機化合物層は絶縁物を有していても良い。

本発明の記憶素子の有機化合物層は、電子輸送材料又はホール輸送材料を用いて形成される。また、電圧の印加により電気的特性を変化させ、データの書き込みを行う。電気的特性には例えば抵抗値があり、書き込んだ際には対となる第１の導電層及び第２の導電層の一部が接続、つまり短絡（以下、「ショート」ともいう。）することにより抵抗値に変化が生じる。

また、本発明の一は上記記憶素子がマトリックス状に複数配置されていることを特徴とする半導体装置である。また、その複数の記憶素子の各々は、薄膜トランジスタに接続されていても良い。

上記半導体装置は、記憶素子と回路を介して電気的に接続された、アンテナとして機能する第３の導電層を有していても良い。

書き込み電圧は、第１の導電層と第２の導電層との間に電圧を印加することにより記憶素子の電気的特性を変化させる電圧であれば特に限定されない。この記憶素子の電気的特性を大幅に変化させるために要する印加電圧の最小値を、本明細書においては書き込み電圧と表記することとする。このように電圧の印加による記憶素子の電気的特性の変化を利用してデータの書き込みを行う。また、読み取り電圧とは、書き込み動作による初期状態からの電気的特性の変化を読み取る際に用いる印加電圧であり、記憶素子の電気的特性を変化させない程度の電圧であれば特に限定されない。

また、本明細書において、第１の導電層及び第２の導電層を電極と記載することもある。

本発明により、記憶素子毎の挙動のばらつきを低減することができ、性能及び信頼性に優れた記憶装置及びその記憶装置を備えた半導体装置を得ることができる。

本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。

（実施の形態１）
本発明の記憶素子の一構成例を図２を用いて説明する。図２（Ａ）に示す記憶素子は、第１の導電層１１０と、半導体層１１１と、有機化合物層１１２と、第２の導電層１１３とを有する。半導体層１１１及び有機化合物層１１２は第１の導電層１１０と第２の導電層１１３に挟持された構成であり、半導体層１１１は、第１の導電層１１０上に接して形成されている。

第１の導電層１１０と第２の導電層１１３には、単層または積層構造からなる導電性の高い金属、合金、化合物等を用いることができる。

例えば、インジウム錫酸化物（以下、ＩＴＯと表記する）、珪素を含有したインジウム錫酸化物、ＩＴＯに２〜２０［ｗｔ％］の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いて形成されるインジウム亜鉛酸化物（略称：ＩＺＯ）等が挙げられる。また、チタン（Ｔｉ）、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、または金属材料の窒化物（例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ））の他、元素周期表の１族または２族に属する金属、即ちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、及びこれらのいずれかを含む合金（たとえば、Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）等が挙げられる。また、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金等を用いてもよい。

なお、第１の導電層１１０は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電界メッキ法、無電界メッキ法等を用いて形成される。

第２の導電層１１３は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。なお、液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出してパターンを形成する方法である。

有機化合物層１１２は、外部からの電圧の印加により、結晶状態、導電性や形状が変化する有機化合物で形成する。有機化合物層１１２は、単層で設けてもよいし、異なる有機化合物で形成された層を積層させて複数層としても良い。

なお、有機化合物層１１２は、外部からの電圧印加により記憶素子の電気抵抗が変化する膜厚で形成する。有機化合物層１１２の代表的な膜厚は、５ｎｍから１００ｎｍ、好ましくは１０ｎｍから６０ｎｍである。

半導体層１１１には、酸化モリブデン、酸化スズ、酸化ビスマス、シリコン、酸化バナジウム、酸化ニッケル、酸化亜鉛、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、酸化インジウム、リン化インジウム、窒化インジウム、硫化カドミウム、テルル化カドミウム、チタン酸ストロンチウムなどの無機半導体を用いることができる。

なお、半導体層１１１の膜厚は、０．１ｎｍ以上であれば特に限定されず、例えば１０ｎｍ以下の薄い膜厚でも良いし、それ以上であっても良い。なお、後者の場合においては、半導体層を設けた場合における効果の他、プロセス中に混入したゴミや導電層表面の微少な凹凸によって生じる記憶素子のショートを防ぐことができる。

半導体層１１１は、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いても良いし、上記方法とこれらを組み合わせてもよい。

有機化合物層１１２は、正孔輸送性もしくは電子輸送性を有する有機化合物を用いて形成することができる。

なお、正孔輸送性を有する有機化合物としては、２，７−ジ（Ｎ−カルバゾリル）−スピロ−９，９’−ビフルオレン（略称：ＳＦＤＣｚ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）や４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）や４，４’−ビス（Ｎ−（４−（Ｎ，Ｎ−ジ−ｍ−トリルアミノ）フェニル）−Ｎ−フェニルアミノ）ビフェニル（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物やフタロシアニン（略称：Ｈ₂Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）のようなフタロシアニン化合物等が挙げられる。ここに述べた物質は、主に１０^-6ｃｍ²／Ｖｓ以上１０^-2ｃｍ²／Ｖｓ以下の正孔移動度を有する物質である。

電子輸送性の高い有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ₃）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ₂）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）₂）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）₂）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等が挙げられる。ここに述べた物質は、主に１０^-6ｃｍ²／Ｖｓ以上１０^-2ｃｍ²／Ｖｓ以下の電子移動度を有する物質である。

なお、上記範囲外の移動度を有する物質であっても良く、例えば２，３−ビス（４−ジフェニルアミノフェニル）キノキサリン（略称：ＴＰＡＱｎ）等を用いて形成してもよい。

有機化合物層１１２は、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。

また、有機化合物層１１２は、正孔輸送性もしくは電子輸送性を有する有機化合物に絶縁物が混合されていても良い。なお、絶縁物は、均一に分散されている必要はない。絶縁物を混合することにより、有機化合物層１１２のモルフォロジーを向上することができる。よって、部分的な膜の結晶化等を抑制することができるため、さらに記憶素子毎の挙動のばらつきを抑制することができる。

なお、絶縁物としては絶縁性を有する無機化合物または有機化合物を用いることができる。例えば無機化合物としては、酸化リチウム（Ｌｉ₂Ｏ）、酸化ナトリウム（Ｎａ₂Ｏ）、酸化カリウム（Ｋ₂Ｏ）、酸化ルビジウム（Ｒｂ₂Ｏ）、酸化ベリリウム（ＢｅＯ）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、酸化ストロンチウム（ＳｒＯ）、酸化バリウム（ＢａＯ）等の酸化物、フッ化リチウム（ＬｉＦ）、フッ化ナトリウム（ＮａＦ）、フッ化カリウム（ＫＦ）、フッ化ルビジウム（ＲｂＦ）、フッ化ベリリウム（ＢｅＦ₂）、フッ化マグネシウム（ＭｇＦ₂）、フッ化カルシウム（ＣａＦ₂）、フッ化ストロンチウム（ＳｒＦ₂）、フッ化バリウム（ＢａＦ₂）等のフッ化物や、その他絶縁性を有する窒化物、塩化物、臭化物、ヨウ化物、炭酸塩、硫酸塩若しくは硝酸塩等が挙げられる。また、絶縁性を有する有機化合物としては、ポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、ポリエステル、ノボラック樹脂、メラミン樹脂、フェノール樹脂、エポキシ樹脂、珪素樹脂、フラン樹脂、ジアリルフタレート樹脂等を用いることができる。また、ケイ素と酸素との結合で主鎖骨格構造が構成される、いわゆるシロキサン系の材料を用いてもよい。

なお、このような混合層は、各々の材料を同時に成膜することにより形成することができ、たとえば抵抗加熱による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリング法による成膜、電子ビーム蒸着とスパッタリング法による成膜など、同種もしくは異種の方法を組み合わせて形成することができる。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、これらも上記方法と組み合わせてもよい。また、同時に形成するのではなく、有機化合物層を形成した後に、イオン注入法やドーピング法などによって絶縁物を導入し、有機化合物と絶縁物との混合層を形成してもよい。

上記のような構成を有する記憶素子は、第１の導電層に接して半導体層を設けることにより前記導電層表面の局所的な電界の集中を抑制することができる。よって、有機化合物層内において電流の流れる領域を増加させることができるため、過電流による導電層等の破壊や記憶素子の絶縁状態化を抑制することができる。

以上のことから、記憶素子の異常な挙動を抑制し、さらには記憶素子毎の挙動のばらつきを低減することが可能となる。

次に、記憶素子の動作機構について図３を用いて説明する。まず、電圧を印加する前の記憶素子を図３（Ａ）に示す。第１の導電層１１０と第２の導電層１１３との間に電圧を印加すると、第１の導電層１１０から半導体層１１１にキャリアが注入され、ある印加電圧に達した時、有機化合物層１１２が変形する。これにより、第１の導電層１１０と第２の導電層１１３とが短絡し、その結果記憶素子がショートする（図３（Ｂ）の２１２参照）。このようにして、電圧印加前後での記憶素子の導電性が変化する。

このように、電圧を印加することによる記憶素子の導電性の変化を利用してデータの書き込みを行う。

また、記憶素子の構成は図２（Ａ）に限らず、図２（Ｂ）のように半導体層１１１は第２の導電層１１３に接して設けられていても良い。また、図２（Ｃ）に示すように、半導体層１１１を第１の導電層１１０及び第２の導電層１１３に接するように２層設けても良い。

また、半導体層１１１の形状は、図２で示したように第１の導電層１１０の表面形状と同様の形状である必要はなく、図４（Ａ）に示すように第１の導電層１１０に依存しない凹凸を有する半導体層２１１であっても良い。

また、半導体層１１１の形状は、連続層である必要はなく、図４（Ｂ）に示す半導体層２２１のように縞状の非連続層とすることもできる。なお、半導体層２２１の縞方向は、特に限定されない。たとえ、非連続層であっても導電層表面の局所的な電界の集中を抑制することができるため、上記と同様の効果を得ることができる。

また、図４（Ｃ）に示すように半導体層１１１を粒子２３１の形状で設けてもよい。このときの粒子２３１の粒径は特に限定されない。

さらに、半導体層１１１の形状は図５に示す形状であっても良い。なお、図５は上面図であり、半導体層は半導体層３１１、３２１、３３１である。

図５（Ａ）に示すように、半導体層３１１は、少なくとも第１の導電層１１０の一部分を覆う島状の非連続層とすることができる。ここでは、複数の非連続層である半導体層３１１が不規則に第１の導電層１１０の表面上に分散されている。

また、図５（Ｂ）に示すように、第１の導電層１１０上に設けられた半導体層３２１は、第１の導電層１１０のいずれかの一辺に対し所定の角度（−９０度以上かつ９０度未満）を有する縞状の非連続層とすることができる。

また、図５（Ｃ）に示すように、第１の導電層１１０上に設けられた半導体層３３１を、網状とすることもできる。

なお、半導体層は一層である必要はなく、積層構造としても良い。また、その積層された半導体層の各々は上述した形状とすることができる。

なお、本発明の記憶素子に印加する電圧は、第２の導電層１１３に比べ第１の導電層１１０により高い電圧をかけてもよいし、第１の導電層１１０に比べ第２の導電層１１３により高い電圧をかけてもよい。

以上のような構成とすることで、記憶素子における導電層等の破壊や絶縁状態化などの異常な挙動を抑制することができる。よって、記憶素子毎の挙動のばらつきを低減することが可能となる。

したがって、読み取り電圧のとり得る幅も広がり、記憶素子における設計の自由度が向上する。また、本発明の記憶素子は、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。さらに、本発明の記憶素子は一対の導電層間に半導体層及び有機化合物層が挟まれた単純な構造であるため、性能及び信頼性に優れた記憶素子を安価に作製することが可能となる。

（実施の形態２）
本実施形態では、本発明の記憶素子を有する半導体装置、代表的には記憶装置について図面を用いて説明する。なお、記憶装置の構成がパッシブマトリクス型の場合に関して示す。

本実施形態で示す半導体装置の一構成例を図６（Ａ）に示す。半導体装置４００は、記憶素子４０１がマトリクス状に設けられたメモリセルアレイ４１１、デコーダ４１２、４１３、セレクタ４１４、読み出し／書き込み回路４１５を有する。なお、ここで示す半導体装置４００の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよい。

なお、デコーダ４１２、４１３、セレクタ４１４、読み出し／書き込み回路４１５、インターフェース等は、記憶素子と同様に基板上に形成しても良いし、ＩＣチップとして外付けしても良い。

記憶素子４０１は、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第１の導電層と、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第２の導電層と、第１の導電層に接する半導体層と、半導体層上の有機化合物層とを有する。

メモリセルアレイ４１１の上面図と断面図の一例に関して図７に示す。なお、図７（Ａ）はメモリセルアレイ４１１の一部の上面図を示している。

メモリセルアレイ４１１には、記憶素子４０１がマトリクス状に設けられている。記憶素子４０１は、基板上に、第１の方向（Ａ−Ｂ）に延びた第１の導電層５１０と、第１の導電層５１０を覆う半導体層及び有機化合物層５２０と、第１の方向と垂直な第２の方向（Ｃ−Ｄ）に延びた第２の導電層５１３とを有する。なお、前記半導体層は、実施の形態１で示した半導体層１１１と同様の物質を用いることができる。また、図７（Ａ）では、保護膜として機能する第２の導電層５１３を覆うように設けられた絶縁層が省略されている。

なお、本実施形態における第１の導電層５１０は、実施の形態１における第１の導電層１１０に相当し、半導体層及び有機化合物層５２０のそれぞれは半導体層１１１及び有機化合物層１１２に相当する。また、第２の導電層５１３は実施の形態１における第２の導電層１１３に相当する。実施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。

図７（Ａ）におけるＣ−Ｄ間の断面構造の例を図７（Ｂ）に示す。記憶素子４０１が設けられた基板５２１には、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブル）基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、フィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）を用いることもできる。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子４０１を設けてもよいし、上記基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子４０１を設けてもよい。また、記憶素子４０１と薄膜トランジスタまたは電界効果トランジスタを貼り合わせることによって設けてもよい。この場合、記憶素子部と薄膜トランジスタまたは電界効果トランジスタは別工程で作製し、その後、導電性フィルムや異方性導電接着剤等を用いて貼り合わせることによって設けることができる。

図７（Ｂ）では、まず基板５２１上に第１の導電層１１０を、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電界メッキ法、無電界メッキ法、印刷法等を用いて形成する。次に、第１の導電層１１０上に半導体層１１１および有機化合物層１１２を、蒸着法、電子ビーム蒸着法、スパッタリング法、ＣＶＤ法等を用いて形成する。また、他の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。さらに、有機化合物層１１２上に第２の導電層１１３を、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成する。そして、第２の導電層１１３を覆うように保護膜として機能する絶縁層５２２を設ける。

図８（Ａ）に示すように、記憶素子４０１において第１の導電層１１０と基板５２１の間に整流性を有する素子を設けてもよい。整流性を有する素子とは、ショットキー・バリア型、ＰＩＮ型、ＰＮ型のダイオードの他、ダイオード接続されているトランジスタ等があげられる。ここでは、第３の導電層６１２及び半導体層６１３で構成されるダイオード６１１を第１の導電層１１０の下に接して設ける。なお、各記憶素子に対応するダイオード６１１は、層間絶縁膜６１４により分離されている。また、整流性を有する素子は第２の導電層１１３を介して有機化合物層１１２と反対側に設けてもよい。

また、隣接する記憶素子間への電界の影響が懸念される場合は、各記憶素子に設けられた有機化合物層を分離するため、各記憶素子に設けられた有機化合物層の間に隔壁（絶縁層）を設けてもよい。つまり、各記憶素子ごとに有機化合物層を選択的に設けた構成としてもよい。

また、図８（Ｂ）に示すように、各記憶素子４０１の第１の導電層１１０の間に隔壁（絶縁層）６２１を設けてもよい。これにより、隣接する記憶素子間への電界の影響を防止するだけではなく、第１の導電層１１０を覆って半導体層１１１及び有機化合物層１１２を設ける際に第１の導電層１１０の段差により生じるこれら有機化合物層の段切れを防止することができる。なお、隔壁（絶縁層）６２１の断面において、隔壁（絶縁層）６２１の側面は、第１の導電層１１０の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。このように隔壁（絶縁層）６２１を設けた後、第１の導電層１１０および隔壁（絶縁層）６２１を覆うように半導体層１１１、有機化合物層１１２及び第２の導電層１１３を形成する。また、第１の導電層１１０上に半導体層１１１を形成した後、隔壁（絶縁層）６２１を形成してもよい。

次に、記憶素子へのデータの書き込み動作について説明する。ここでは、電気的作用、代表的には電圧の印加によりデータの書き込みを行う場合について図６を用いて説明する。なお、書き込みは記憶素子の電気的特性を変化させることで行うが、記憶素子の初期状態（電気的作用を加えていない状態）をデータ「０」、電気的特性を変化させた状態をデータ「１」とする。

記憶素子４０１にデータ「１」を書き込む場合、まず、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０１を選択する。具体的には、デコーダ４１３によって、記憶素子４０１に接続されるワード線Ｗ３に所定の電位Ｖ２を印加する。また、デコーダ４１２とセレクタ４１４によって、記憶素子４０１に接続されるビット線Ｂ３を読み出し／書き込み回路４１５に接続する。そして、読み出し／書き込み回路４１５からビット線Ｂ３へ書き込み電位Ｖ１を出力する。こうして、当該記憶素子４０１を構成する第１の導電層と第２の導電層の間に電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。電圧Ｖｗを適切に選ぶことで、当該導電層間に設けられた有機化合物を含む層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比べて、大幅に小さくなるように変化させるとよく、例えば第１の導電層と第２の導電層を短絡（ショート）させれば良い。なお、（Ｖ１、Ｖ２）＝（０Ｖ、５〜１５Ｖ）、あるいは（３〜５Ｖ、−１２〜−２Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５Ｖ以上かつ１５Ｖ以下、あるいは−１５Ｖ以上かつ−５Ｖ以下とすればよい。

なお、非選択のワード線および非選択のビット線には、接続される記憶素子にデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。記憶素子に、ダイオード特性などの選択性を確保できる特性を付与する必要がある。また、非選択のワード線には、第２の導電層と同程度の電位を印加するとよい。

一方、記憶素子４０１にデータ「０」を書き込む場合は、記憶素子４０１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０１を選択するが、読み出し／書き込み回路４１５からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、記憶素子４０１を構成する第１の導電層と第２の導電層の間に、記憶素子４０１の電気的特性を変化させない程度の電圧（例えば−５以上５Ｖ以下）を印加すればよい。

続いて、記憶素子からデータの読み出しを行う際の動作について図６（Ｂ）を用いて説明する。データの読み出しは、記憶素子を構成する第１の導電層と第２の導電層の間の電気的特性が、データ「０」を有する記憶素子とデータ「１」を有する記憶素子とで異なることを利用して行う。例えば、データ「０」を有する記憶素子を構成する第１の導電層と第２の導電層の間の実効的な電気抵抗（以下、単に記憶素子の電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有する記憶素子の電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路４１５は、読み出し部分の構成として、例えば図６（Ｂ）に示す抵抗素子４５０と差動増幅器４５１を有する回路を用いることができる。抵抗素子４５０は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。また、抵抗素子４５０の代わりに図６（Ｃ）に示すように、トランジスタ４５２を用いても良いし、差動増幅器４５１の代わりにクロックトインバータ４５３を用いることも可能である。クロックトインバータ４５３には、読み出しを行うときにＨｉｇｈ（以下、Ｈｉ）、行わないときにＬｏｗ（以下、Ｌｏ）となる、信号φ又はその反転信号が入力される。もちろん、回路構成は図６（Ｂ）及び（Ｃ）に限定されない。

記憶素子４０２からデータの読み出しを行う場合、まず、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０２を選択する。具体的には、デコーダ４１３によって、記憶素子４０２に接続されるワード線Ｗｙに所定の電位Ｖｙを印加する。また、デコーダ４１２とセレクタ４１４によって記憶素子４０２に接続されるビット線Ｂｘを、読み出し／書き込み回路４１５の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｙとＶ０が抵抗素子４５０（抵抗値Ｒｒ）と記憶素子４０２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、記憶素子４０２がデータ「０」を有する場合の端子Ｐの電位Ｖｐ０は、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、記憶素子４０２がデータ「１」を有する場合の端子Ｐの電位Ｖｐ１には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図６（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図６（Ｃ）ではクロックトインバータ４５３の変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔがデータ「０」／「１」に応じて、Ｌｏ／Ｈｉ（もしくはＨｉ／Ｌｏ）が出力され、読み出しを行うことができる。

例えば、差動増幅器４５１をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、記憶素子のデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉが出力され、記憶素子のデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏが出力される。こうして、記憶素子の読み出しを行うことができる。

上記の方法によると、有機化合物を含む層の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、記憶素子の電気的特性がデータ「０」と「１」とでしきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子又は記憶素子アレイを設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子又は記憶素子アレイを設けてもよい。

本実施形態で示した半導体装置は、本発明の記憶素子を有することにより導電層等の破壊や記憶素子の絶縁状態化などの異常な挙動を抑制することができる。よって、記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、読み取り電圧のとり得る幅も広がり、半導体装置における設計の自由度が向上する。

また、半導体装置へのデータの書き込みは一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。さらに、本発明の記憶素子は一対の導電層間に半導体層及び有機化合物層が挟まれた単純な構造であるため、性能及び信頼性に優れた半導体装置を低コストで作製することが可能となる。

なお、本実施形態は、他の実施の形態及び実施例とも自由に組み合わせることができる。

（実施の形態３）
本実施形態では、本発明の記憶素子を有する半導体装置について図９を用いて説明する。なお、具体的にはアクティブマトリクス型の記憶装置について説明する。

本実施形態で示す半導体装置の一構成例を図９（Ａ）に示す。半導体装置７００は、メモリセル７０１がマトリクス状に設けられたメモリセルアレイ７１１、デコーダ７１２、７１３、セレクタ７１４、読み出し／書き込み回路７１５を有する。なお、ここで示す半導体装置７００の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよい。

なお、デコーダ７１２、７１３、セレクタ７１４、読み出し／書き込み回路７１５、インターフェース等は、記憶素子と同様に基板上に形成しても良いし、ＩＣチップとして外付けしても良い。

メモリセル７０１は、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第１の配線と、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第２の配線と、薄膜トランジスタ７２１と、記憶素子７２２とを有する。記憶素子７２２は、一対の導電層の間に、半導体層及び有機化合物層が挟持された構造を有する。

次に、上記構成を有するメモリセルアレイ７１１の上面図と断面図の一例に関して図１０を用いて説明する。なお、図１０（Ａ）はメモリセルアレイ７１１の一部の上面図を示している。

メモリセルアレイ７１１は、複数のメモリセル７０１がマトリクス状に設けられている。又、メモリセル７０１は、絶縁表面を有する基板上にスイッチング素子として機能する薄膜トランジスタ７２１および当該薄膜トランジスタ７２１に接続された記憶素子が設けられている。

図１０（Ａ）におけるＡ−Ｂ間の断面構造の例を図１０（Ｂ）に示す。なお、図１０（Ａ）では、第１の導電層１１０上に設けられている隔壁（絶縁層）８２２、半導体層１１１、有機化合物層１１２、第２の導電層１１３、絶縁層５２２が省略されている。

メモリセル７０１は、薄膜トランジスタ７２１と、記憶素子８０１と、絶縁層８２１と、第１の導電層１１０の一部を覆う隔壁（絶縁層）８２２とを有する。なお、記憶素子８０１を覆って保護膜として機能する絶縁層５２２が設けられている。絶縁表面を有する基板５２１上に形成された薄膜トランジスタ７２１に接続された記憶素子８０１は、絶縁層８２１上に形成された第１の導電層１１０と、半導体層１１１と、有機化合物層１１２と、第２の導電層１１３とを有する。なお、半導体層１１１は、実施の形態１で示した半導体層と同様の物質を用いることができる。また、薄膜トランジスタ７２１は、スイッチとして機能するものであれば特に限定されず、薄膜トランジスタである必要は特にない。

薄膜トランジスタ７２１の一態様について、図１１を用いて説明する。図１１（Ａ）はトップゲート型の薄膜トランジスタを適用する一例を示している。基板５２１上に下地膜として絶縁層９０１が設けられ、絶縁層９０１上に薄膜トランジスタ９１０が設けられている。薄膜トランジスタ９１０は、絶縁層９０１上に半導体層９０２及びゲート絶縁層として機能することができる絶縁層９０３が形成され、さらに絶縁層９０３の上には半導体層９０２に対応してゲート電極９０４が形成されている。なお、薄膜トランジスタ９１０上には保護層として機能する絶縁層９０５及び層間絶縁層として機能する絶縁層８２１が設けられている。また、半導体層のソース領域及びドレイン領域それぞれに接続する配線９０７が形成される。

絶縁層９０１には、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。なお、絶縁層９０１は、スパッタ法、ＣＶＤ法等を用いて形成すればよい。

半導体層９０２は、アモルファスシリコン等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の非結晶性の半導体膜の他、ポリシリコン等の結晶性半導体膜を用いても良い。

特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。

レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１乃至１００ピコ秒である高繰り返し周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、４００ｃｍ²／Ｖ・ｓｅｃ以上を実現することができる。

上記結晶化工程を、ガラス基板の耐熱温度（約６００℃）以下の結晶化プロセスを用いる場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。

また、加熱温度にたえうる基板を用いて、ガラス基板の耐熱温度以上の加熱により結晶化工程を行い、半導体層９０２を形成してもよい。代表的には、絶縁性基板に石英基板を用い、非晶質若しくは微結晶質の半導体を７００度以上で加熱して半導体層９０２を形成する。この結果、結晶性の高い半導体を形成することが可能である。この場合、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。

ゲート電極９０４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、金属を窒化させた金属窒化物を用いることができる。或いは、当該金属窒化物からなる第１層と金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した所謂ハット形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、絶縁層９０３やその下層の半導体層９０２に拡散することを防ぐことができる。

なお、ゲート電極９０４の側面には、サイドウォール（側壁スペーサ）９０８を形成しても良い。サイドウォールは、ＣＶＤ法により絶縁層を形成し、該絶縁層をＲＩＥ（Reactive ion etching：反応性イオンエッチング）法により異方性エッチングすることで形成できる。

半導体層９０２、絶縁層９０３、ゲート電極９０４などを組み合わせて構成されるトランジスタは、シングルドレイン構造、ＬＤＤ（低濃度ドレイン）構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。なお、図１１（Ａ）では、サイドウォールが重畳する半導体層において、低濃度不純物領域９０９が形成されるＬＤＤ構造の薄膜トランジスタを示している。また、シングルゲート構造、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された形となるマルチゲート構造、半導体層を上下にゲート電極で挟むデュアルゲート構造を適用することも可能である。

絶縁層８２１は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、有機溶媒中に溶かされた絶縁膜材料を塗布した後、熱処理により酸化珪素で形成される絶縁層を用いることもできる。例えば、シロキサン結合を含む塗布膜を形成しておいて、２００〜４００度での熱処理により形成可能な絶縁層を用いることができる。絶縁層８２１を、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。

絶縁層８２１の上に形成される配線９０７は、ゲート電極９０４と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層８２１と同様に機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。配線９０７はチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層構造など、アルミニウム（Ａｌ）のような低抵抗材料と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。

図１１（Ｂ）は、ボトムゲート型の薄膜トランジスタを適用する一例を示している。絶縁性基板５２１上に絶縁層９０１が形成され、その上に薄膜トランジスタ９２０が設けられている。薄膜トランジスタ９２０には、ゲート電極９０４、ゲート絶縁層として機能する絶縁層９０３及び半導体層９０２が設けられ、さらにその上にはチャネル保護層９２１、保護層として機能する絶縁層９０５及び層間絶縁層として機能する絶縁層８２１が設けられている。さらにその上層には、保護層として機能する絶縁層を形成しても良い。半導体層のソース領域及びドレイン領域それぞれに接続された配線９０７は、絶縁層９０５の層上若しくは絶縁層８２１の層上に形成することができる。なお、ボトムゲート型の薄膜トランジスタの場合は、絶縁層９０１が形成されなくともよい。

また、基板５２１が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、薄膜トランジスタの半導体層に、有機半導体を用いて形成することが好ましい。

ここで、有機半導体を用いる薄膜トランジスタの構造について、図１１（Ｃ）、（Ｄ）を参照して説明する。図１１（Ｃ）は、スタガ型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板９３０上に有機半導体トランジスタ９３１が設けられている。有機半導体トランジスタ９３１は、ゲート電極９３２、ゲート絶縁膜として機能する絶縁層９３３、ゲート電極９３２及び絶縁層９３３が重畳する場所に設けられた半導体層９３４とを有し、半導体層９３４には配線９０７が接続されている。なお、半導体層は、ゲート絶縁膜として機能する絶縁層９３３と配線９０７に接する。

ゲート電極９３２は、ゲート電極９０４と同様の材料及び手法により、形成することができる。また、液滴吐出法を用い、乾燥・焼成してゲート電極９３２を形成することができる。また、可撓性を有する基板上に、微粒子を含むペーストを印刷法により印刷し、乾燥・焼成してゲート電極９３２を形成することができる。微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。

ゲート絶縁膜として機能する絶縁層９３３は、絶縁層９０３と同様の材料及び手法により形成することができる。但し、有機溶媒中に溶解する絶縁膜材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。

有機半導体トランジスタの半導体層９３４の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電界移動型錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、６Ｔ（ヘキサチオフェン）、ＴＣＮＱ（テトラシアノキノジメタン）、ＰＴＣＤＡ（ペリレンカルボン酸無水化物）、ＮＴＣＤＡ（ナフタレンカルボン酸無水化物）などを用いることができる。また、有機半導体トランジスタの半導体層９３４の材料としては、有機高分子化合物等のπ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリパラフェニレン誘導体又はポリパラフェニレンビニレン誘導体を用いると好ましい。

また、有機半導体トランジスタの半導体層の形成方法としては、基板に膜厚の均一な膜が形成できる方法を用いればよい。厚さは１ｎｍ以上１０００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下が望ましい。具体的な方法としては、蒸着法、塗布法、スピンコーティング法、バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法又は液滴吐出法を用いることができる。

図１１（Ｄ）は、コプレナー型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板９３０上に有機半導体トランジスタ９４１が設けられている。有機半導体トランジスタ９４１は、ゲート電極９３２、ゲート絶縁膜として機能する絶縁層９３３、ゲート電極９３２及び絶縁層９３３が重畳する場所に設けられた半導体層９３４とを有し、半導体層９３４には配線９０７が接続されている。また、半導体層９３４に接続された配線９０７は、ゲート絶縁膜として機能する絶縁層及び半導体層に接する。

さらには、薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。

また、単結晶基板やＳＯＩ基板を用いてトランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層８３１を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい（図１０（Ｃ）参照）。

例えば、基板に単結晶半導体を用いた場合、図１０（Ｃ）に示すように単結晶半導体基板８３０を用いて設けられた電界効果トランジスタ８３２に記憶素子８０１が接続されていている。また、電界効果トランジスタ８３２の配線を覆うように絶縁層８３３を設け、当該絶縁層８３３上に記憶素子８０１を設けている。

このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能なトランジスタを提供することができる。また、トランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。

なお、記憶素子８０１は、絶縁層８３３上に形成される第１の導電層１１０と、半導体層１１１と、有機化合物層１１２と、第２の導電層１１３とを有し、半導体層１１１及び有機化合物層１１２は第１の導電層１１０と第２の導電層１１３に挟持された構成である。なお、半導体層１１１は、第１の導電層１１０上に接して形成される。

このように、絶縁層８３３を設けて記憶素子８０１を形成することによって第１の導電層１１０を自由に配置することができる。つまり、図１０（Ａ）、（Ｂ）の構成では、トランジスタに接続された配線を避けた領域に記憶素子を設ける必要があったが、絶縁層８３３を設けることによって、例えば、図１０（Ｃ）のようにトランジスタ８３２の上方に記憶素子８０１を形成することが可能となる。その結果、記憶回路をより高集積化することが可能となる。

なお、図１０（Ｂ）、（Ｃ）に示す構成において、半導体層１１１及び有機化合物層１１２は基板全面に設けた例を示しているが、各メモリセルのみにこれらの有機化合物層を設けてもよい。この場合、液滴吐出法等を用いて有機化合物を吐出し焼成して選択的に有機化合物層を設けることにより材料の利用効率を向上させることが可能となる。

また、基板上に剥離層を設け、剥離層上にトランジスタを有する層１０３０及び記憶素子８０１を形成した後、トランジスタを有する層１０３０及び記憶素子８０１を剥離層を用いて基板から剥離し、図１２に示すように接着層１０３２を用いてトランジスタを有する層１０３０及び記憶素子８０１を前記基板と異なる基板１０３１と貼り合わせても良い。剥離方法としては、（１）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、当該トランジスタを有する層を剥離する方法、（２）耐熱性の高い基板とトランジスタを有する層の間に剥離層として水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該トランジスタを有する層を剥離する方法、（３）トランジスタを有する層が形成された耐熱性の高い基板を機械的に削除する、又は溶液やＮＦ₃、ＢｒＦ₃、ＣｌＦ₃等のフッ化ハロゲンガスによるエッチングで除去する方法、（４）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やＮＦ₃、ＢｒＦ₃、ＣｌＦ₃等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を用いればよい。

また、基板１０３１としては、実施の形態２で示した基板５２１で示した可撓性基板、フィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

次に、記憶装置、即ち半導体装置７００へのデータの書き込み動作について図９（Ａ）を用いて説明する。実施の形態２と同様、ここでは電気的作用、代表的には電圧印加によりデータの書き込みを行うときの動作について説明する。なお、書き込みはメモリセルの電気的特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気的特性を変化させた状態をデータ「１」とする。

ｘ行かつｙ列目のメモリセル７０１にデータを書き込む場合について説明する。メモリセル７０１にデータ「１」を書き込む場合、まず、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０１を選択する。具体的には、デコーダ７１３によって、メモリセル７０１に接続されるワード線Ｗｙに所定の電位Ｖ２２を印加する。また、デコーダ７１２とセレクタ７１４によって、メモリセル７０１に接続されるビット線Ｂｘを読み出し／書き込み回路７１５に接続する。そして、読み出し／書き込み回路７１５からビット線Ｂｘへ書き込み電位Ｖ２１を出力する。

こうして、メモリセルを構成する薄膜トランジスタ７２１をオン状態とし、記憶素子７２２に、共通電極及びビット線を電気的に接続し、おおむねＶｗ＝Ｖｃｏｍ−Ｖ２１の電圧を印加する。Ｖｃｏｍとは、記憶素子７２２における共通電極、即ち第２の導電層の電位である。電圧Ｖｗを適切に選ぶことで、第１の電極層と第２の導電層との間に設けられた有機化合物を含む層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電位は、（Ｖ２１、Ｖ２２、Ｖｃｏｍ）＝（５〜１５Ｖ、５〜１５Ｖ、０Ｖ）、あるいは（−１２〜０Ｖ、−１２〜０Ｖ、３〜５Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５Ｖ以上かつ１５Ｖ以下、あるいは−１５Ｖ以上かつ−５Ｖ以下とすればよい。

なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位を印加したり、Ｖｃｏｍと同程度の電位を印加するとよい。

一方、メモリセル７０１にデータ「０」を書き込む場合は、メモリセル７０１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０１を選択するが、読み出し／書き込み回路７１５からビット線Ｂｘへの出力電位をＶｃｏｍと同程度とするか、メモリセルの薄膜トランジスタ７２１をオフ状態とする電位とする。その結果、記憶素子７２２には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気的特性が変化せず、データ「０」書き込みが実現される。

次に、電気的作用により、データの読み出しを行う際の動作について図９（Ｂ）を用いて説明する。データの読み出しは、記憶素子７２２の電気的特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路７１５は、読み出し部分の構成として、例えば図９（Ｂ）に示す抵抗素子７５０と差動増幅器７５１を用いた回路を考えることができる。抵抗素子は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子７５０の代わりに、図９（Ｃ）に示すようにトランジスタ７５２を用いても良いし、差動増幅器７５１の代わりにクロックトインバータ７５３を用いることも可能である。もちろん、回路構成は図９（Ｂ）及び（Ｃ）に限定されない。

ｘ行ｙ列目メモリセル７０２からデータの読み出しを行う場合、まず、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０２を選択する。具体的には、デコーダ７１３によって、メモリセル７０２に接続されるワード線Ｗｙに所定の電位Ｖ２４を印加し、薄膜トランジスタ７２１をオン状態にする。また、デコーダ７１２とセレクタ７１４によって、メモリセル７０２に接続されるビット線Ｂｘを読み出し／書き込み回路７１５の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｃｏｍとＶ０が抵抗素子７５０（抵抗値Ｒｒ）と記憶素子７２２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル７０２がデータ「０」を有する場合の端子Ｐの電位Ｖｐ０には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル７０２がデータ「１」を有する場合の端子Ｐの電位Ｖｐ１には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図９（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図９（Ｃ）では、クロックトインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔがデータ「０」／「１」に応じて、Ｌｏ／Ｈｉ（もしくはＨｉ／Ｌｏ）が出力され、読み出しを行うことができる。

例えば、差動増幅器７５１をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、薄膜トランジスタ７２１のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏが出力される。こうして、メモリセルの読み出しを行うことができる。

上記の方法によると、記憶素子７２２の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。もちろん、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気的特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子又は記憶素子アレイを設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子又は記憶素子アレイを設けてもよい。

本実施形態で示した半導体装置は、本発明の記憶素子を有することにより導電層等の破壊や記憶素子の絶縁状態化などの異常な挙動を抑制することができる。よって、記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、読み取り電圧のとり得る幅も広がり、半導体装置における設計の自由度が向上する。

また、半導体装置へのデータの書き込みは一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。さらに、本発明の記憶素子は一対の導電層間に半導体層及び有機化合物層が挟まれた単純な構造であるため、性能及び信頼性に優れた半導体装置を低コストで作製することが可能となる。

なお、本実施形態は、他の実施の形態及び実施例とも自由に組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態で示す記憶装置を有する半導体装置の一構成例に関して図面を用いて説明する。

本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合、もう１つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。

本実施形態で示す半導体装置の構成について、図１３を参照して説明する。図１３（Ａ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８を有する。

また、図１３（Ｂ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８の他、中央処理ユニット１を有しても良い。

また、図１３（Ｃ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８、中央処理ユニット１の他、検出素子３、検出回路４からなる検出部２を有しても良い。

電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１３は、リーダライタ１９と交信するデータを復調／変調する機能を有する。制御回路１４は、記憶回路１６を制御する機能を有する。アンテナ１８は、電磁界或いは電波の送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。

記憶回路１６は、実施の形態１に示す記憶素子から選択される１つ又は複数の記憶素子を有する。本発明の記憶素子を有することにより導電層等の破壊や記憶素子の絶縁状態化などの異常な挙動を抑制することができる。よって、記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、読み取り電圧のとり得る幅も広がり、半導体装置における設計の自由度が向上する。

また、記憶素子へのデータの書き込みの機会は一度だけではなく、データの追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。

また、検出部２は、温度、圧力、流量、光、磁気、音波、加速度、湿度、気体成分、液体成分、その他の特性を物理的又は化学的手段により検出することができる。なお、検出部２は、物理量または化学量を検出する検出素子３と当該検出素子３で検出された物理量または化学量を電気信号等の適切な信号に変換する検出回路４とを有している。検出素子３としては、抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード等で形成することができる。なお、検出部２は複数設けてもよく、この場合、複数の物理量または化学量を同時に検出することが可能である。

また、ここでいう物理量とは、温度、圧力、流量、光、磁気、音波、加速度、湿度等を指し、化学量とは、ガス等の気体成分やイオン等の液体成分等の化学物質等を指す。化学量としては、他にも、血液、汗、尿等に含まれる特定の生体物質（例えば、血液中に含まれる血糖値等）等の有機化合物も含まれる。特に、化学量を検出しようとする場合には、必然的にある特定の物質を選択的に検出することになるため、あらかじめ検出素子３に検出したい物質と選択的に反応する物質を設けておく。例えば、生体物質の検出を行う場合には、検出素子３に検出させたい生体物質と選択的に反応する酵素、抗体分子または微生物細胞等を高分子等に固定化して設けておくことが好ましい。

次に、複数の素子および記憶素子が設けられた基板上にアンテナを設けた半導体装置における、記憶回路１６とアンテナ１８が形成された断面図の一部を図１４に示す。

図１４（Ａ）はパッシブマトリクス型で構成される記憶回路を有する半導体装置を示している。半導体装置は、基板１３５０上にトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５２及びアンテナとして機能する導電層１３５３とを有する。

なお、ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２及びアンテナとして機能する導電層１３５３を有する場合を示しているが、この構成に限られず記憶素子部１３５２またはアンテナとして機能する導電層１３５３を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

記憶素子部１３５２は複数の記憶素子１３５２ａ、１３５２ｂを有する。また、記憶素子１３５２ａは、絶縁層１２５２上に形成される第１の導電層１１０と、隔壁（絶縁層）１３７４及び第１の導電層１１０の一部を覆う半導体層１１１ａと、さらに半導体層１１１ａを覆う有機化合物層１１２ａと第２の導電層１１３ａとを有する。また、記憶素子１３５２ｂは、第１の導電層１１０と、隔壁（絶縁層）１３７４及び第１の導電層１１０の一部を覆う半導体層１１１ｂと、さらに半導体層１１１ｂを覆う有機化合物層１１２ｂと第２の導電層１１３ｂとを有する。

また、第２の導電層１１３ａ、１１３ｂ及びアンテナとして機能する導電層１３５３を覆って保護膜として機能する絶縁層５２２が形成されている。記憶素子部１３５２における第１の導電層１１０は、トランジスタ１３０１の配線に接続されており、記憶素子部１３５２は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。

なお、アンテナとして機能する導電層１３５３は第２の導電層１１３ａ、１１３ｂと同一の層で形成された導電層１３６０上に設けられている。なお、第２の導電層１１３ａ、１１３ｂと同一の層でアンテナとして機能する導電層を形成してもよい。アンテナとして機能する導電層１３５３はトランジスタ１３００の配線に接続する。

アンテナとして機能する導電層１３５３は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、珪素樹脂等の有機樹脂が挙げられる。また、導電層の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。また、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。

トランジスタを有する層１３５１に含まれるトランジスタ１３００、１３０１は、実施の形態３で示したトランジスタ等を適宜選択し、用いることができる。

また、基板上に剥離層を設け、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５２、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１、記憶素子部１３５２及びアンテナとして機能する導電層１３５３を剥離し、基板上に接着層を用いて貼り付けてもよい。基板としては、実施の形態２の基板５２１で示した可撓性基板、フィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

図１４（Ｂ）にアクティブマトリクス型の記憶回路を有する半導体装置の一例を示す。なお、図１４（Ｂ）については、図１４（Ａ）と異なる部分に関して説明する。

図１４（Ｂ）に示す半導体装置は、基板１３５０上にトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に記憶素子部１３５６及びアンテナとして機能する導電層１３５３とを有する。なお、ここではトランジスタを有する層１３５１の上方に記憶素子部１３５６及びアンテナとして機能する導電層１３５３を有する場合を示しているが、この構成に限られずトランジスタ１３０１を有する層１３５１の上方や下方に有してもよいし、記憶素子部１３５６やアンテナ機能する導電層１３５３を、トランジスタを有する層１３５１の下方や同一の層に有しても可能である。

記憶素子部１３５６は、記憶素子１３５６ａ、１３５６ｂで構成される。記憶素子１３５６ａは、絶縁層１２５２上に形成される第１の導電層１１０ａと、第１の導電層１１０ａ及び隔壁（絶縁層）１３７４を覆う半導体層１１１と、半導体層１１１を覆う有機化合物層１１２と第２の導電層１１３とを有する。記憶素子１３５６ｂは、絶縁層１２５２上に形成される第１の導電層１１０ｂと、半導体層１１１と、有機化合物層１１２と、第２の導電層１１３とを有する。また、記憶素子を構成する第１の導電層の各々にはトランジスタの配線が接続されている。すなわち、記憶素子はそれぞれ一つのトランジスタに接続されている。

また、基板上に剥離層を設け、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５６及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１、記憶素子部１３５６及びアンテナとして機能する導電層１３５３を剥離し、基板上に接着層を用いて貼り付けてもよい。

次に、トランジスタを有する層、アンテナに接続される端子部及び記憶素子を有する第１の基板と、当該端子部に接続されるアンテナが形成された第２の基板とを有する半導体装置の一構成例に関して図１５を用いて説明する。なお、図１５に関し図１４と異なる部分に関して説明を行う。

図１５（Ａ）はパッシブマトリクス型の記憶装置を有する半導体装置を示している。半導体装置は、基板１３５０上に形成されたトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５２と、アンテナに接続する端子部と、アンテナとして機能する導電層１３５７が形成された基板１３６５とを有し、導電層１３５７と接続端子となる導電層１３６０とは樹脂１３７５中に含まれる導電性粒子１３５９により接続されている。なお、トランジスタを有する層１３５１と記憶素子部１３５２等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とは、接着性を有する樹脂１３７５により貼り合わされている。

また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてアンテナとして機能する導電層１３５７と接続端子となる導電層１３６０とを接続してもよい。ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２を設けた場合を示しているが、この構成に限られず記憶素子部１３５２を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

図１５（Ｂ）はアクティブマトリクス型の記憶装置が設けられた半導体装置を示している。半導体装置は、基板１３５０上に形成されたトランジスタ１３００、１３０１を含むトランジスタを有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５６と、トランジスタに接続する端子部と、アンテナとして機能する導電層１３５７が形成された基板１３６５とを有し、導電層１３５７と接続端子となる導電層１３６０とは樹脂１３７５中に含まれる導電性粒子１３５９により接続されている。なお、トランジスタを有する層１３５１と記憶素子部１３５６等を有する基板と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とは、接着性を有する樹脂１３７５により貼り合わされている。

また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてトランジスタを有する層１３５１と記憶素子部１３５６等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とを貼り合わせてもよい。ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２を設けた場合を示しているが、この構成に限られず記憶素子部１３５６を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

また、基板上に剥離層を形成し、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５２もしくは記憶素子部１３５６を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１及び記憶素子部１３５２、１３５６を剥離し、基板上に接着層を用いて貼り付けてもよい。

さらには、記憶素子部１３５２、１３５６を、アンテナとして機能する導電層１３５７が設けられた基板１３６５に設けてもよい。すなわち、トランジスタを有する層が形成される第１の基板と、記憶素子部及びアンテナとして機能する導電層が形成される第２の基板とを、導電性粒子を含む樹脂により貼り合わせてもよい。また、図１４（Ａ）及び（Ｂ）に示す半導体装置と同様に、トランジスタに接続するセンサを設けてもよい。

本実施形態で示した半導体装置は、本発明の記憶素子を有することにより導電層等の破壊や記憶素子の絶縁状態化などの異常な挙動を抑制することができる。よって、記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、読み取り電圧のとり得る幅も広がり、半導体装置における設計の自由度が向上する。

また、半導体装置へのデータの書き込みは一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、非接触でデータの読み出しと書き込みが可能である。さらに、本発明の記憶素子は一対の導電層間に半導体層及び有機化合物層が挟まれた単純な構造であるため、性能及び信頼性に優れた半導体装置を低コストで作製することが可能となる。

なお、本実施形態は、他の実施の形態及び実施例とも自由に組み合わせることができる。

（実施の形態５）
本実施の形態では、本発明の記憶素子を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１６（Ａ）に、図１６（Ａ）における線Ｘ−Ｙの断面図を図１６（Ｂ）に示す。

図１６（Ａ）に示すように、基板１４００上に記憶素子を有する記憶素子部１４０４、回路部１４２１、アンテナ１４３１が形成されている。図１６（Ａ）及び（Ｂ）は、作成工程途中であり、作製条件に耐えうる基板１４００上に記憶素子部、回路部、及びアンテナを形成した状態である。材料及び作製工程は上記実施の形態と同様に適宜選択し、作製すればよい。

基板１４００上に剥離層１４５２、絶縁層１４５３を介して記憶素子部１４０４にはトランジスタ１４４１、回路部１４２１にはトランジスタ１４４２が設けられている。トランジスタ１４４１及びトランジスタ１４４２上には絶縁層１４６１、絶縁層１４５４、絶縁層１４５５が形成されており、絶縁層１４５５上には記憶素子１４４３が形成されている。記憶素子１４４３は、絶縁層１４５５上に設けられた第１の導電層１１０ｄと、半導体層と有機化合物層とを有する層１４５８と、第２の導電層１１３とを有し、半導体層と有機化合物層とを有する層１４５８は第１の導電層１１０ｄと第２の導電層１１３に挟持されており、前記半導体層は、第１の導電層１１０ｄ上に接して形成される。なお、図１６では省略されているが、隔壁として機能する絶縁層１４６０ｂにより多数設けられた記憶素子１４４３は個々に隔てられている。

第１の導電層１１０ｄはトランジスタ１４４１の配線層と接続されている。一方、第２の導電層１１３は、配線層１４５６ａに積層された導電層１４５７ｃと接続されている。また、絶縁層１４５５上には導電層と図１６（Ａ）で示すアンテナ１４３１が積層して設けられている。図１６（Ｂ）において、前記導電層は、導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、導電層１４５７ｆであり、導電層１４５７ａとアンテナ１４３１ａ、導電層１４５７ｂとアンテナ１４３１ｂ、及び導電層１４５７ｆとアンテナ１４３１ｄとがそれぞれ積層された構成となっている。なお、導電層１４５７ｅとアンテナ１４３１ｃについては、絶縁層１４５５に形成された配線層１４５６ｂに達する開口部において形成されており、導電層１４５７ｅと配線層１４５６ｂとが接続されている。このようにして、アンテナと記憶素子部１４０４及び回路部１４２１とを電気的に接続されている。また、アンテナ１４３１ａ、アンテナ１４３１ｂ、アンテナ１４３１ｃ、及び１４３１ｄ下にそれぞれ形成されている導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、導電層１４５７ｆは、絶縁層１４５５とアンテナとの密着性を向上させる効果も有する。本実施の形態では、絶縁層１４５５にポリイミド膜、導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、及び導電層１４５７ｆにチタン膜、アンテナ１４３１ａ、アンテナ１４３１ｂ、アンテナ１４３１ｃ、及び１４３１ｄにアルミニウム膜をそれぞれ用いている。

なお、第１の導電層１１０ｄとトランジスタ１４４１、導電層１４５７ｃと配線層１４５６ａ及び導電層１４５７ｅと配線層１４５６ｂとがそれぞれ接続するために絶縁層１４５５に開口（コンタクトホールとも言う）を形成している。開口を大きくし、導電層同士の接触面積を増加した方がより低抵抗となるため、本実施の形態では、第１の導電層１１０ｄとトランジスタ１４４１とが接続する開口が一番小さく、その次が導電層１４５７ｃと配線層１４５６ａとが接続する開口、導電層１４５７ｅと配線層１４５６ｂとが接続する開口が一番大きいというように順に開口を大きく設定している。本実施の形態では、第１の導電層１１０ｄとトランジスタ１４４１とが接続する開口を５μｍ×５μｍ、導電層１４５７ｃと配線層１４５６ａとが接続する開口を５０μｍ×５０μｍ、導電層１４５７ｅと配線層１４５６ｂとが接続する開口を５００μｍ×５００μｍとしている。

本実施の形態では、絶縁層１４６０ａからアンテナ１４３１ｂまでの距離ａを５００μｍ以上、第２の導電層１１３の端部から絶縁層１４６０ａの端部までの距離ｂを２５０μｍ以上、第２の導電層１１３の端部から絶縁層１４６０ｃの端部までの距離ｃを５００μｍ以上、絶縁層１４６０ｃの端部からアンテナ１４３１ｃまでの距離ｄを２５０μｍ以上としている。なお、回路部１４２１は部分的に絶縁層１４６０ｃが形成されており、トランジスタ１４４２も絶縁層１４６０ｃに覆われていない領域と覆われている領域がある。

以上のような半導体装置を用いることで、外部入力部から電源電圧や信号を記憶素子部１４０４に直接入力することで、記憶素子部１４０４にデータ（情報に相当する）を書き込む、もしくは記憶素子部１４０４からデータを読み出すことが可能となる。

また、アンテナは、記憶素子部に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。例えば、アンテナ部と記憶素子部が重なる構成であると、アンテナが交信する際に信号に載っているノイズや電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能である。

また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。

図１７（Ａ）乃至（Ｄ）に、基板１５０１上に形成されたアンテナとして機能する導電層１５０２及び記憶素子１５０３を有するチップ状の半導体装置の例を示す。なお、記憶素子の他、半導体装置には集積回路等を搭載していても良い。

半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図１７（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図１７（Ｂ）参照））またはリボン型の形状（図１７（Ｃ）及び（Ｄ）参照）等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

また、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成することが好ましい。

また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。

また、アンテナを設ける場合には、１枚の基板上にトランジスタ等の半導体素子とアンテナとして機能する導電層を直接作り込んで設けてもよいし、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。

以上のように本実施形態で示した半導体装置は、本発明の記憶素子を有することにより導電層等の破壊や記憶素子の絶縁状態化などの異常な挙動を抑制することができる。よって、記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、読み取り電圧のとり得る幅も広がり、半導体装置における設計の自由度が向上する。

また、半導体装置へのデータの書き込みは一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、非接触でデータの読み出しと書き込みが可能である。さらに、本発明の記憶素子は一対の導電層間に半導体層及び有機化合物層が挟まれた単純な構造であるため、性能及び信頼性に優れた半導体装置を低コストで作製することが可能となる。

なお、本実施形態は、他の実施の形態及び実施例とも自由に組み合わせることができる。

記憶素子毎の挙動のばらつきの原因を追及すべく、発明者らは以下のことを行った。チタン１００ｎｍ、ＮＰＢ１０ｎｍ、アルミニウム２００ｎｍの積層体より構成される記憶素子に書き込み電圧を印加した後のＴＥＭ写真を図１８に示す。

図１８より、アルミニウムが断線していることがわかる。さらに、チタンの変形が観察された。融点が高く、かつ硬い金属と一般的に認識されているチタンにまで影響を及ぼす場合があることが窺える。その他、記憶素子以外の部分にも空洞ができたりと影響を及ぼす場合もある。

このため、記憶素子毎の挙動のばらつきは、電極等の破壊による電極の短絡もしくは電極等の断線によって素子が絶縁状態となったためだと考えられる。

また、記憶素子毎の挙動のばらつきについて書き込み電圧の違いより検討した。なお、用いた記憶素子のサイズは２μｍ角、３μｍ角、５μｍ角、１０μｍ角であり、チタン１００ｎｍ、ＮＰＢ１０ｎｍ、アルミニウム２００ｎｍの積層体より構成される上記と同様の記憶素子とした。

２μｍ角、３μｍ角、５μｍ角、１０μｍ角の記憶素子それぞれにおける印加電圧に対する書き込み成功率を図１９に示す。なお、素子サイズが２μｍ角及び３μｍ角の記憶素子のサンプル数ｎはそれぞれ１９２であり、５μｍ角及び１０μｍ角の記憶素子のサンプル数ｎはそれぞれ６４とした。また、各電圧の印加時間は１０ｍ秒とした。

図１９より、素子サイズが減少するにつれて各印加電圧に対する書き込み成功率が低減し、さらに記憶素子の書き込み電圧に広がりを有することがわかった。よって、素子サイズの減少に伴い書き込み電圧のばらつきが顕著になることから、記憶素子における電極等の破壊及び絶縁状態化は導電層表面の微少な凹凸による局所的な電界の集中によって生じる過電流によるものだと考えられる。

導電層表面の局所的な電界の集中を抑制することが可能な構成について測定結果と共に以下に示す。

本実施例では、第１の導電層に接して半導体層を有する記憶素子を作製し、本発明の一構成例である記憶素子の電流−電圧特性について説明する。なお、記憶素子は、基板上に第１の導電層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、その作製方法は図２（Ａ）を用いて説明する。また、電流−電圧特性は、記憶素子は５００ｋΩの抵抗と直列に接続し、連続的に印加電圧を変化させるスイープ方式により測定した。

まず、基板上に、スパッタリング法を用いてチタンを成膜し、第１の導電層１１０とした。なお、膜厚は１００ｎｍとした。

次に、第１の導電層１１０が形成された基板を、真空蒸着装置内に設けられた基板ホルダーに、第１の導電層１１０が形成された面を下方となるように固定した。そして、第１の導電層１１０上に、抵抗加熱による蒸着法を用いて膜厚１ｎｍの半導体層１１１を形成した。

次に、半導体層１１１上に、ＳＦＤＣｚを抵抗加熱による蒸着法を用いて１０ｎｍとなるように成膜し、有機化合物層１１２を形成した。

さらに、有機化合物層１１２上に、アルミニウムを抵抗加熱による蒸着法を用いて膜厚が２００ｎｍとなるよう第２の導電層１１３を形成した。

以上のようにして得られた記憶素子の電流−電圧特性を図２０に示す。図２０（Ａ）に半導体層１１１に酸化スズ（ＳｎＯ_X）もしくは酸化モリブデン（ＭｏＯ_X）を用いた記憶素子における電流−電圧特性を示す。なお、素子サイズは１０μｍ角とし、半導体層に酸化スズを用いた記憶素子を１９１ａ、酸化モリブデンを用いた記憶素子を１９１ｂとした。また、比較例として半導体層１１１を有さない記憶素子１９１ｃについての結果も併せて記載した。なお、比較例は半導体層１１１を有さないこと以外は、本実施例の記憶素子と同様の物質かつ手法を用いて作製した。

図２０（Ａ）より、記憶素子１９１ｃに比べ第１の導電層に接して半導体層を有する記憶素子１９１ａ及び記憶素子１９１ｂの方が電流を流しやすいことがわかった。これは、第１の導電層に接して半導体層を設けることにより、該導電層表面の局所的な電界の集中が抑制されたと考えられる。

また、半導体層１１１に膜厚１ｎｍの酸化スズを用いた、素子サイズ２μｍ角の記憶素子１９２ａの電流−電圧特性を図２０（Ｂ）に示す。なお、その他の構成については上記記憶素子と同様である。また、比較例として半導体層１１１を有さない、２μｍ角の記憶素子１９２ｂも併せて記載した。図２０（Ｂ）より、第１の導電層に接して半導体層を有する記憶素子１９２ａは、半導体層を有さない記憶素子１９２ｂより電流を流しやすいことがわかった。よって、素子サイズにかかわらず、第１の導電層と有機化合物層の間に半導体層を設けることにより該導電層表面の局所的な電界の集中を抑制できることがわかった。

さらに、上記とは異なる半導体層１１１及び素子サイズの記憶素子を用いて電流−電圧特性を観察した。半導体層１１１に膜厚１ｎｍの酸化ビスマス（ＢｉＯ_X）を用いた、素子サイズは５μｍ角の記憶素子２００ａにおける電流−電圧特性を図２１に示す。なお、比較例として半導体層１１１を有さない記憶素子２００ｂについての結果も併せて記載した。図２１より、上記と同様、半導体層を有する記憶素子２００ａは、半導体層を有さない記憶素子２００ｂより電流を流しやすいことがわかった。よって、半導体層の物質及び記憶素子のサイズにかかわらず第１の導電層に接して半導体層を設けることにより、該導電層表面の局所的な電界の集中が抑制され、有機化合物層内において電流の流れる領域が増加することがわかった。

以上のことより、記憶素子の導電層に接して半導体層を設けることにより該導電層表面の局所的な電界の集中を抑制し、有機化合物層内において電流の流れる領域を増加させることができるため、過電流による導電層等の破壊や記憶素子の絶縁状態化を抑制することが可能となる。

したがって、記憶素子の異常な挙動を抑制し、さらには記憶素子毎の挙動のばらつきを低減することができる。

本実施例では、第１の導電層に接して半導体層を有する実施例１とは異なる記憶素子を作製し、本発明の一構成例である記憶素子の電流−電圧特性について説明する。なお、本実施例では、半導体層に膜厚０．１ｎｍの酸化モリブデン（ＭｏＯ_X）を用いた以外は、実施例１と同様の物質かつ手法を用いて作製した。

本実施例の記憶素子は、基板上に第１の導電層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、第１の導電層には膜厚１００ｎｍのチタンを、半導体層には膜厚０．１ｎｍの酸化モリブデンを、有機化合物層には膜厚１０ｎｍのＳＦＤＣｚを、第２の導電層には膜厚２００ｎｍのアルミニウムを用いた。なお、素子サイズは１０μ角とした。

また、比較例として半導体層を有さない記憶素子も作製した。なお、半導体層を有さないこと以外は、本実施例の記憶素子と同様の物質かつ手法を用いた。

以上のように作製した半導体層を有する記憶素子の電流−電圧特性を図２２（Ａ）に、半導体層を有さない記憶素子の電流−電圧特性を図２２（Ｂ）示す。なお、それぞれサンプル数ｎは５とし、電流−電圧特性は記憶素子を５００ｋΩの抵抗と直列に接続し、スイープ方式により測定した。まず、図２２（Ｂ）より、半導体層を有さない記憶素子においては、書き込み電圧に大きな差が生じ、素子毎に挙動のばらつきが観察された。また、書き込み後においても抵抗値の高い素子が存在し、異常な挙動を示した。

一方、図２２（Ａ）より半導体層を有する記憶素子では素子毎の挙動のバラツキは抑制されていることが分かる。また、図２２（Ａ）及び（Ｂ）より、半導体層を有することにより電流を流しやすいことがわかった。よって、導電層に接して半導体層を設けることにより該導電層表面の局所的な電界の集中が抑制され、有機化合物層内に流れる電流量が増加することがわかった。したがって、有機化合物層内において電流の流れる領域を増加させることにより過電流による導電層等の破壊や記憶素子の絶縁状態化を抑制し、素子毎の挙動のばらつきを低減することができた。

以上のことから、たとえ０．１ｎｍという極薄い膜厚でも半導体層を設けることにより導電層表面の局所的な電界の集中を抑制し、有機化合物層内において電流の流れる領域を増加させることができるため、過電流による導電層等の破壊や記憶素子の絶縁状態化を抑制することが可能となる。したがって、記憶素子の異常な挙動を抑制し、さらには記憶素子毎の挙動のばらつきを低減することができる。

本実施例では、有機化合物層に実施例１及び２とは異なる物質を用いた記憶素子について説明する。

本実施例の記憶素子は、基板上に第１の導電層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、第１の導電層に膜厚１００ｎｍのチタンを、半導体層に膜厚１．０ｎｍの酸化スズを、有機化合物層に膜厚３０ｎｍのＮＰＢを、第２の導電層に膜厚２００ｎｍのアルミニウムを用いた。なお、素子サイズは１０μ角である。

また、比較例として半導体層を有さない記憶素子も作製した。なお、半導体層を有さないこと以外は、本実施例の記憶素子と同様の物質かつ手法を用いた。

以上のように作製した半導体層を有する記憶素子の電流−電圧特性を図２３（Ａ）に、半導体層を有さない記憶素子の電流−電圧特性を図２３（Ｂ）示す。なお、サンプル数ｎは２とし、電流−電圧特性は記憶素子は５００ｋΩの抵抗と直列に接続し、スイープ方式により測定した。図２３（Ｂ）より、半導体層を有さない記憶素子では、電圧を印加し続けてもショートは起こらず、電圧を２３Ｖまで印加したところで急に電流量が減少した。これは、素子が絶縁状態化したためだと考えられる。このように、有機化合物層に用いられる物質によっては実施例１や実施例２で示したような挙動がばらつく現象の他に、ＮＰＢのように記憶素子が絶縁状態になることも起こりえる。いずれにせよ、記憶素子として使用することは困難である。

一方、図２３（Ａ）より半導体層を有する記憶素子は、絶縁状態化することもなく、ある電圧に達した時点でショートさせることができた。また、素子毎の挙動のばらつきが観察されなかった。よって、第１の導電層に接して半導体層を有することにより該導電層表面上の局所的な電界の集中を抑制することができた。したがって、有機化合物層内において電流の流れる領域を増加させることができるため、過電流による導電層等の破壊や記憶素子の絶縁状態化を抑制することが可能となる。

以上のことから、記憶素子の異常な挙動を抑制し、さらには記憶素子毎の挙動のばらつきを低減することができる。

また、上記とは異なる有機化合物層を用いて電流−電圧特性を観察した。なお、有機化合物層には膜厚３０ｎｍのＡｌｑを用い、半導体層には膜厚１．０ｎｍの酸化モリブデンを用いた。なお、上記の記憶素子と同様の物質かつ手法を用い、素子サイズにおいても１０μｍ角である。

得られた記憶素子の電流−電圧特性を図２４に示す。なお、サンプル数ｎは４とし、スイープ方式とした。図２４より、記憶素子は絶縁状態となることなく、さらに挙動のばらつきも観察されなかった。

以上のことから、異なる有機化合物層を用いても導電層に接して半導体層を有することにより局所的な電界の集中を抑制することができた。よって、有機化合物層内において電流の流れる領域を増加させることができるため、過電流による導電層等の破壊や記憶素子の絶縁状態化を抑制することが可能となる。したがって、記憶素子に半導体層を設けることにより、記憶素子の異常な挙動を抑制し、さらには記憶素子毎の挙動のばらつきを低減することができる。

本実施例では、記憶素子毎の書き込み電圧について調べた。まず、本実施例で用いるために作製した記憶素子は、基板上に第１の導電層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、第１の導電層に膜厚１００ｎｍのチタンを、半導体層に膜厚１．０ｎｍの酸化スズを、有機化合物層に膜厚１０ｎｍのＳＦＤＣｚを、第２の導電層に膜厚２００ｎｍのアルミニウムを用いた。なお、素子サイズは１０μｍ角とし、比較例とし、半導体層を有さない記憶素子についても作製した。作製方法は、半導体層を有さないこと以外は本実施例の記憶素子と同様の物質かつ手法を用いた。

上記のように作製した各記憶素子における印加電圧に対する書き込み成功率を図２５（Ａ）に示す。また、素子サイズが５μｍ角の記憶素子も同様のように作製し、各記憶素子における印加電圧に対する書き込み成功率を図２５（Ｂ）に示す。なお、各電圧の印加時間は１０ｍ秒とした。１０μｍ角の記憶素子において半導体層を有する記憶素子のサンプル数ｎは２３、半導体層を有さない記憶素子のサンプル数ｎは２７とし、５μｍ角の記憶素子においては半導体層を有する記憶素子のサンプル数ｎは６２、半導体層を有さない記憶素子のサンプル数ｎは５４とした。

図２５（Ａ）及び（Ｂ）より、いずれの場合においても、印加電圧に対する半導体層を有する記憶素子における書き込み成功率は、半導体層を有さない記憶素子に比べ鋭い立ち上がりを示した。よって、半導体層を有する記憶素子では素子毎の挙動のばらつきが低減されることがわかった。

このような記憶素子の各々に対しさらにＴＦＴを接続した半導体装置を作製し、上記と同様各印加電圧に対する書き込み成功率を調べた。１０μｍ角の記憶素子における測定結果を図２６（Ａ）に、５μｍ角の記憶素子における測定結果を図２６（Ｂ）に示す。なお、記憶素子の構成はＴＦＴが接続されている以外は上記のものと同様であり、記憶素子に電圧を印加する時間は１０ｍ秒とした。

図２６（Ａ）及び（Ｂ）より、いずれの素子サイズにおいても書き込み電圧に対する書き込み成功率は鋭い立ち上がりを示し、挙動のばらつきが少ないことがわかった。したがって、読み取り電圧のとり得る幅も広くなり、記憶素子を有する半導体装置の設計における自由度を向上させることが可能となる。

本実施例では、記憶素子毎の書き込み電圧について調べた。本実施例で用いるために作製した記憶素子は、基板上に第１の導電層と、半導体層と、有機化合物層と、第２の導電層とを順に積層した素子であり、半導体層の膜厚が異なる４種を用いた。なお、第１の導電層には膜厚１００ｎｍのチタンを、半導体層には膜厚の異なる酸化スズを、有機化合物層には膜厚１０ｎｍのＳＦＤＣｚを、第２の導電層には膜厚２００ｎｍのアルミニウムを用いた。素子サイズは１０μｍ角とし、半導体層の膜厚は０．２ｎｍ、１ｎｍ、３ｎｍまたは５ｎｍとした。

上記のように作製した各記憶素子における印加電圧に対する書き込み成功率を図２７（Ａ）に示す。半導体層の膜厚が０．２ｎｍの記憶素子のサンプル数ｎは２６、半導体層の膜厚が１ｎｍの記憶素子のサンプル数ｎは１５、半導体層の膜厚が３ｎｍの記憶素子のサンプル数ｎは１７、半導体層の膜厚が５ｎｍの記憶素子のサンプル数ｎは２３とした。また、素子サイズが５μｍ角の記憶素子も同様のように作製し、得られた各記憶素子における印加電圧に対する書き込み成功率を図２７（Ｂ）に示す。素子サイズが５μｍ角においては、半導体層の膜厚が０．２ｎｍの記憶素子のサンプル数ｎは５０、半導体層の膜厚が１ｎｍの記憶素子のサンプル数ｎは２５、半導体層の膜厚が３ｎｍの記憶素子のサンプル数ｎは４０、半導体層の膜厚が５ｎｍの記憶素子のサンプル数ｎは４７とした。なお、各電圧の印加時間は１０ｍ秒とした。

図２７（Ａ）及び（Ｂ）より、いずれの素子サイズ及び半導体層の膜厚であっても印加電圧に対する書き込み成功率は鋭い立ち上がりを示し、挙動のばらつきが少ないことがわかった。また、半導体層の膜厚を厚くしても書き込み電圧に大きな差はみられなかった。

以上のことより、本発明の記憶素子が有する半導体層は素子毎の挙動のばらつきを低減し、またその膜厚は書き込み電圧に大きな影響を与えないことがわかった。

本実施例では、有機化合物層に実施例１乃至５とは異なる記憶素子について説明する。記憶素子は、基板上に第１の導電層と、半導体層と、絶縁物を有する有機化合物層と、第２の導電層とを順に積層した素子であり、その作製方法は図２（Ａ）を用いて説明する。なお、素子サイズは１０μｍ角とした。

まず、基板上に、スパッタリング法を用いてチタンを成膜し、第１の導電層１１０とした。なお、膜厚は１００ｎｍとした。

次に、第１の導電層１１０が形成された基板を、真空蒸着装置内に設けられた基板ホルダーに、第１の導電層１１０が形成された面を下方となるように固定した。そして、第１の導電層１１０上に、半導体層１１１を抵抗加熱による蒸着法を用いて膜厚１ｎｍの酸化スズを成膜した。

次に、半導体層１１１上に、ＮＰＢ及びフッ化カルシウムを抵抗加熱による共蒸着法を用いて２０ｎｍとなるように成膜し、有機化合物層１１２を形成した。なお、有機化合物層におけるＮＰＢとフッ化カルシウムとの体積比は１：１とした。

さらに、有機化合物層１１２上に、アルミニウムを抵抗加熱による蒸着法を用いて膜厚が２００ｎｍとなるよう第２の導電層１１３を形成した。

以上のようにして得られた記憶素子の電流−電圧特性を図２８に示す。なお、サンプル数ｎは２とし、電流−電圧特性は記憶素子は５００ｋΩの抵抗と直列に接続し、スイープ方式により測定した。図２８より電流−電圧特性にばらつきがほぼ存在しないことがわかる。よって、絶縁物を有する有機化合物層を用いても、半導体層を設けることにより記憶素子毎の挙動のばらつきを低減することができる。

本発明により無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２９（Ａ）参照）、包装用容器類（包装紙やボトル等、図２９（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２９（Ｂ）参照）、乗物類（自転車等、図２９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図２９（Ｅ）、図２９（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置９２１０は、本発明の記憶素子を有し、プリント基板に実装したり、表面に貼ったり、埋め込んだりすることにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置９２１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置９２１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。

次に、本発明の半導体装置を実装した電子機器の一態様について図３０を用いて説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の記憶素子を有する半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Central Processing Unit）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。

パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。

上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。

なお、本発明の記憶素子は、第１の導電層と、半導体層と、有機化合物層と、第２の導電層とを有し、半導体層及び有機化合物層は第１の導電層と第２の導電層に挟持され、前記半導体層は、前記第１の導電層上に接して形成される。このような記憶素子を有することにより導電層等の破壊や記憶素子の絶縁状態化などの異常な挙動を抑制することができる。よって、記憶素子毎の挙動のばらつきを低減することが可能となる。したがって、読み取り電圧のとり得る幅も広がり、半導体装置における設計の自由度が向上する。

また、半導体装置へのデータの書き込みは一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。さらに、本発明の記憶素子は一対の導電層間に半導体層及び有機化合物層が挟まれた単純な構造であるため、性能及び信頼性に優れた記憶装置及びその記憶装置を備えた半導体装置を低コストで作製することが可能となる。

なお、本実施例は、実施の形態及び他の実施例とも自由に組み合わせることができる。

記憶素子の電流−電圧特性を示す図。 本発明の記憶素子の一構成例について説明する図。 本発明の記憶素子の動作機構について説明する図。 本発明の記憶素子の一構成例について説明する図。 本発明の記憶素子の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置が有するメモリセルについて説明する図。 本発明の記憶素子の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置が有するメモリセルについて説明する図。 薄膜トランジスタの一態様について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置の断面の一部を説明する図。 本発明の半導体装置の断面の一部を説明する図。 本発明の半導体装置について説明する図。 本発明のチップ状の半導体装置について説明する図。 記憶素子に書き込み電圧を印加した後のＴＥＭ写真。 素子サイズの異なる記憶素子における印加電圧に対する書き込み成功率を示す図。 本発明の記憶素子の電流−電圧特性を示す図。 本発明の記憶素子の電流−電圧特性を示す図。 本発明の記憶素子の電流−電圧特性を示す図。 本発明の記憶素子の電流−電圧特性を示す図。 本発明の記憶素子の電流−電圧特性を示す図。 本発明の記憶素子の印加電圧に対する書き込み成功率を示す図。 本発明の記憶素子の印加電圧に対する書き込み成功率を示す図。 本発明の記憶素子の印加電圧に対する書き込み成功率を示す図。 本発明の記憶素子の電流−電圧特性を示す図。 本発明の半導体装置を搭載した物品について説明する図。 本発明の半導体装置を搭載した携帯電話について説明する図。

符号の説明

１１０ 導電層
１１１ 半導体層
１１２ 有機化合物層
１１３ 導電層
２１１ 半導体層
２２１ 半導体層
２３１ 粒子
３１１ 半導体層
３２１ 半導体層
３３１ 半導体層
４００ 半導体装置
４０１ 記憶素子
４０２ 記憶素子
４１１ メモリセルアレイ
４１２ デコーダ
４１３ デコーダ
４１４ セレクタ
４１５ 読み出し／書き込み回路
４５０ 抵抗素子
４５１ 差動増幅器
４５２ トランジスタ
４５３ クロックトインバータ
５０１ 導電層
５１０ 導電層
５１３ 導電層
５２０ 有機化合物層
５２１ 基板
５２２ 絶縁層
６１１ ダイオード
６１２ 導電層
６１３ 半導体層
６１４ 層間絶縁膜
６２１ 隔壁

Claims (4)

1. 複数の記憶素子と、絶縁層と、を有し、
   前記複数の記憶素子はそれぞれ、第１の導電層と、半導体層と、有機化合物を含む層と、第２の導電層と、を有し、
   前記半導体層及び前記有機化合物を含む層は、前記第１の導電層と前記第２の導電層の間に設けられ、
   前記半導体層は、前記第１の導電層または前記第２の導電層に接して設けられ、
   前記絶縁層は、前記第１の導電層の端部と重なる領域を有し、
   前記第１の導電層は、前記絶縁層の下方に設けられ、
   前記有機化合物を含む層と、前記第２の電極層とは、前記絶縁層の上方に設けられ、
   前記複数の記憶素子における前記有機化合物を含む層は、前記絶縁層の上方において分離していることを特徴とする半導体装置。
2. 請求項１において、
   前記絶縁層の側面は、前記第１の導電層の表面に対して１０度以上６０度未満の傾斜角度を有することを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記電気的作用を加えることによって、前記第１の導電層と前記第２の導電層とを短絡させることを特徴とする半導体装置。
4. 請求項１または請求項２において、
   前記電気的作用を加えることによって、前記有機化合物を含む層を物理的または電気的に変化させることを特徴とする半導体装置。

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