JP2006352093A - 半導体装置 - Google Patents
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Abstract
【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の半導体装置を提供することを目的とする。また、信頼性が高く、安価な不揮発の半導体装置の提供を課題とする。
【解決手段】第1の導電層及び第2の導電層を有し、第1の導電層及び第2の導電層の間に、第1の導電層及び第2の導電層の一方若しくは双方に電位を印加してクーロン力を生じさせ、クーロン力が一定以上となったとき第1の導電層と第2の導電層とを接触可能とする有機化合物層を有する半導体装置である。
【選択図】図2
【解決手段】第1の導電層及び第2の導電層を有し、第1の導電層及び第2の導電層の間に、第1の導電層及び第2の導電層の一方若しくは双方に電位を印加してクーロン力を生じさせ、クーロン力が一定以上となったとき第1の導電層と第2の導電層とを接触可能とする有機化合物層を有する半導体装置である。
【選択図】図2
Description
本発明は、記憶素子を備えた半導体装置に関する。
近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ(IDタグ、ICタグ、ICチップ、RF(Radio Frequency)タグ、無線タグ、電子タグ、RFID(Radio Frequency Identification)タグともよばれる)とよばれ、既に一部の市場で導入されている。
現在実用化されているこれらの半導体装置の多くは、Si等の半導体基板を用いた回路(IC(Integrated Circuit)チップとも呼ばれる)とアンテナとを有し、当該ICチップは記憶回路(メモリとも呼ぶ)や制御回路等から構成されている。特に多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。また、これらの半導体装置は低コストで作製することが要求されており、近年、制御回路や記憶回路等に有機化合物を用いた有機TFTや有機メモリ等の開発が盛んに行われている(例えば特許文献1)。
特開2004−47791
記憶回路としては、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、FeRAM(Ferroelectric Random Access Memory)、マスクROM(Read Only Memory)、EPROM(Electrically Programmable Read Only Memory)、EEPROM(Electrically Erasable and Programmable Read Only Memory)、フラッシュメモリなどが挙げられる。このうち、DRAM、SRAMは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。FeRAMは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクROMは、簡単な構造であるが、製造工程でデータを書き込む必要があり、追記することはできない。EPROM、EEPROM、フラッシュメモリは、不揮発性の記憶回路ではあるが、2つのゲート電極を含む素子を用いているため、作製工程が増加してしまう。
上記問題を鑑み、本発明は、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶素子を有する半導体装置を提供する。また、信頼性が高く、安価な半導体装置を提供する。
本発明は、第1の導電層と、第2の導電層と、第1の導電層及び第2の導電層の間に設けられる有機化合物層とを有する記憶素子を有し、第1の導電層及び第2の導電層は、一定以上の電圧差が生じることにより電荷が帯電し、当該電荷のクーロン力により第1の導電層及び第2の導電層の少なくとも一部が接触することを特徴とする。また、有機化合物層は一定以上の電圧差が第1の導電層及び第2の導電層に生じることにより、第1の導電層及び第2の導電層の少なくとも一部を接触可能とすることを特徴とする。
また、本発明は、第1の導電層と、第2の導電層と、第1の導電層及び第2の導電層の間に設けられる有機化合物層とを有する記憶素子を有し、有機化合物層は一定電圧以上の電圧が第1の導電層及び第2の導電層に印加されることにより、有機化合物の反応又は分解による反応熱が生じ、当該反応熱により有機化合物層が変形して、第1の導電層及び第2の導電層の少なくとも一部を接触させることを特徴とする。
また、本発明は以下を包含する。
本発明の一は、第1の導電層及び第2の導電層と、第1の導電層及び第2の導電層の間に、第1の導電層及び第2の導電層の一方若しくは双方に電位を印加してクーロン力を生じさせ、クーロン力が一定以上となったとき第1の導電層と第2の導電層とを接触可能とする有機化合物層とを有する記憶素子を有することを特徴とする半導体装置である。
また、本発明の一は、記憶素子がマトリクス状に配置されたメモリセルアレイと、書き込み回路とを有し、記憶素子は第1の導電層及び第2の導電層を有し、第1の導電層及び第2の導電層の間に、第1の導電層及び第2の導電層の一方若しくは双方に電位を印加してクーロン力を生じさせ、クーロン力が一定以上となったとき第1の導電層と第2の導電層とを接触可能とする有機化合物層を有することを特徴とする半導体装置である。
また、本発明の一は、メモリセルがマトリクス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は、第1の導電層及び第2の導電層を有し、第1の導電層及び第2の導電層の間に、第1の導電層及び第2の導電層の一方若しくは双方に電位を印加してクーロン力を生じさせ、クーロン力が一定以上となったとき第1の導電層と第2の導電層とを接触可能とする有機化合物層を有することを特徴とする半導体装置である。
また、本発明の一は、第1の導電層及び第2の導電層と、第1の導電層及び第2の導電層の間に、第1の導電層及び第2の導電層の一方若しくは双方に電位を印加して反応熱を生じさせ、反応熱が一定以上となったとき変形すると共に、第1の導電層と第2の導電層とを接触可能とする有機化合物層とを有する記憶素子を有することを特徴とする半導体装置である。
また、本発明の一は、記憶素子がマトリクス状に配置されたメモリセルアレイと、書き込み回路とを有し、記憶素子は第1の導電層及び第2の導電層を有し、第1の導電層及び第2の導電層の間に、第1の導電層及び第2の導電層の一方若しくは双方に電位を印加して反応熱を生じさせ、反応熱が一定以上となったとき変形すると共に、第1の導電層と第2の導電層とを接触可能とする有機化合物層を有することを特徴とする半導体装置である。
また、本発明の一は、メモリセルがマトリクス状に配置されたメモリセルアレイと、書き込み回路とを有し、メモリセルはトランジスタと記憶素子とを有し、記憶素子は第1の導電層及び第2の導電層を有し、第1の導電層及び第2の導電層の間に、第1の導電層及び第2の導電層の一方若しくは双方に電位を印加して反応熱を生じさせ、反応熱が一定以上となったとき変形すると共に、第1の導電層と第2の導電層とを接触可能とする有機化合物層を有することを特徴とする半導体装置である。
また、上記半導体装置において、アンテナとして機能する導電層と、導電層に接続するトランジスタとを有してもよい。また、第1の導電層又は第2の導電層に接続するダイオードを有してもよい。
上記半導体装置において、メモリセルアレイと書き込み回路とは、ガラス基板もしくは可撓性基板上に設けられており、書き込み回路は薄膜トランジスタで形成されてもよい。
上記半導体装置において、メモリセルアレイと書き込み回路とは、単結晶半導体基板上に設けられており、書き込み回路は電界効果トランジスタで形成されてもよい。
更には上記半導体装置において、上記書き込み回路のほかに、電源回路、クロック発生回路、データ復調・変調回路、制御回路、及びインターフェース回路のいずれか一つ以上を有してもよい。
本発明を用いることによって、チップ製造時以外にデータの書き込み(追記)が可能であり、また書き換えができないため、書き換えによる偽造を防止することが可能な半導体装置を得ることができる。また、本発明の半導体装置は、一対の導電層間に有機化合物層が挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を提供することができる。また、本発明の半導体装置は、記憶素子内に生じる電界を用いて書き込みを行っているため、書き込み時における電流値を低減することが可能である。また、記憶素子の面積を小さくすることで、書き込み時において記憶素子に流れる電流値を低減することが可能である。また、記憶素子の導電層間隔を小さくすることで、書き込み電圧を低減することが可能である。このため、記憶素子の特性を高めることが可能である。この結果、半導体装置の消費電力を低減することが可能である。
本発明の実施の形態について図面を参照して説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
(実施の形態1)
本実施の形態では、本発明の半導体装置が有する記憶素子の構成例に関して図面を用いて説明する。より具体的には、半導体装置の構成がパッシブマトリクス型の場合に関して示す。
本実施の形態では、本発明の半導体装置が有する記憶素子の構成例に関して図面を用いて説明する。より具体的には、半導体装置の構成がパッシブマトリクス型の場合に関して示す。
図5(A)に示したのは本実施の形態の記憶素子の一構成例であり、メモリセル21がマトリクス状に設けられたメモリセルアレイ22、カラムデコーダ26aと読み出し・書き込み回路26bとセレクタ26cを有するビット線駆動回路26、ローデコーダ24aとレベルシフタ24bを有するワード線駆動回路24、書き込み回路等を有し外部とのやりとりを行うインターフェース23を有している。なお、ここで示す記憶回路16の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
メモリセル21は、ビット線Bx(1≦x≦m)を構成する第1の導電層と、ワード線Wy(1≦y≦n)を構成する第2の導電層と、第1の導電層に接する有機化合物層とを有する。有機化合物層は、第1の導電層と第2の導電層の間に単層または積層で設けられている。
メモリセルアレイ22の上面構造と断面構造の一例に関して図1に示す。なお、図1(A)はメモリセルアレイ22の上面構造を示しており、図1(A)におけるA−B間の断面構造が図1(B)に対応している。なお、図1(A)において絶縁層27は省略している。
メモリセルアレイ22には、メモリセル21がマトリクス状に設けられている(図1(A)参照)。メモリセル21は、記憶素子80を有する(図1(B)参照。)。記憶素子80は、基板30上に、第1の方向に延びた第1の導電層31と、第1の導電層31を覆う有機化合物層29と、第1の方向と垂直な第2の方向に延びた第2の導電層28とを有する。データの書き込み前において、有機化合物層29は、第1の導電層31及び第2の導電層28の間の距離を一定に保っている。また、ここでは、第2の導電層28を覆うように、保護膜として機能する絶縁層27を設ける。
本発明の記憶素子80は、第1の導電層31及び第2の導電層28に電圧を印加し記憶素子に電界を生じさせて、第1の導電層31及び第2の導電層28を短絡し、データを書き込むことを特徴とする。
図2に示すように、記憶素子80の第1の導電層31及び第2の導電層28に電圧を印加し電界を生じさせると、各導電層において電荷が帯電する。図2(A)においては、第1の導電層31に正孔が帯電し、第2の導電層28aに電子が帯電する。このような状態の第1の導電層31及び第2の導電層28aにおいては、クーロン力が発生する。一定電圧以上の電圧が第1の導電層及び第2の導電層に印加されると、図2(A)の矢印で示すように、第1の導電層31が第2の導電層28aに近づくような挙動、又は第2の導電層28aが第1の導電層31に近づくような挙動によって、第1の導電層31及び第2の導電層28bの少なくとも一部が接触(短絡)し、記憶素子80の電気抵抗が変化する。即ち、第1の導電層31及び第2の導電層28aに帯電した電荷のクーロン力が、第1の導電層31及び第2の導電層28aを短絡させる要因の一つである。このように、電圧印加により生じた電界によって、2つの導電層間の電気抵抗を変化させてデータの書き込みを行う。なお、図2(B)において29bは変形した有機化合物層であり、45は第1の導電層31及び第2の導電層28bが短絡した領域である。なお、メモリセルにデータを書き込む場合は、順方向電圧を印加する。また、逆方向電圧を印加してもよい。
また、図3(A)に示すように第1の導電層31及び第2の導電層28aに一定電圧以上の電圧を印加し電界を生じさせると、有機化合物層29aの一部において有機化合物が反応又は分解する。この結果、図3(B)に示すように、他の記憶素子81の有機化合物層29aと比較して異なる有機化合物29eを含む領域29cが形成されると共に、その反応熱によって、異なる有機化合物を含む領域29cは、ガラス転移点付近又はそれ以上に加熱され、流動性を獲得し、形状が変形し、薄くなる。この結果、図3(C)に示すように第1の導電層31及び第2の導電層28bが短絡し、記憶素子の電気抵抗が変化する。即ち、有機化合物の反応熱による有機化合物層の変形が、第1の導電層及び第2の導電層が短絡させる要因の一つである。なお、図3(C)において29dは変形した有機化合物層であり、45は第1の導電層及び第2の導電層が短絡した領域である。なお、メモリセルにデータを書き込む場合は、順方向電圧を印加する。また、逆方向電圧を印加してもよい。
第1の導電層31及び第2の導電層28aの距離が短いほど、有機化合物層29aの電界強度が高くなる。この結果、有機化合物層29aにおける反応が促進され、反応熱が発生しやすくなり、また各導電層に帯電する電荷のクーロン力も高まる。よって、低電圧で書き込みが可能である。
更には、クーロン力による第1の導電層及び第2の導電層の短絡、及び他の記憶素子の有機化合物とは異なる有機化合物を含む層の流動性による導電層の短絡の両方の機構により、容易に書き込みが行われる。即ち、電圧印加により、異なる有機化合物を含む層が流動性を帯びると共に、導電層に帯電する電荷のクーロン力が生じることにより、第1の導電層及び第2の導電層が容易に短絡する。
なお、記憶素子の第1の導電層及び第2の導電層に電圧を印加する場合、記憶素子と直列に抵抗を接続することが好ましい。抵抗は、記憶素子の5%以下の抵抗値を有することが好ましい。この結果、短絡した記憶素子において、過剰な電流が流れることを防止することが可能であり、過剰な電流に伴う記憶素子の破壊を防止することが可能である。
本発明の記憶素子は、記憶素子内に生じる電界を用いて書き込みを行っているため、書き込み時における電流値を低減することが可能である。また、記憶素子の面積及び記憶素子の導電層間隔を小さくすることで、書き込み電圧を低減することが可能である。このため、記憶素子の特性を高めることが可能である。
次に、記憶素子の構成について説明する。上記記憶素子80の構成において、基板30としては、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、折り曲げることができる(フレキシブル)基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、熱可塑性樹脂層を有するフィルム(ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる)を用いることもできる。また、この他にも、Si等の半導体基板上に形成された電界効果トランジスタ(FET)の上部や、ガラス等の基板上に形成された薄膜トランジスタ(TFT)の上部にメモリセルアレイ22を設けることができる。
また、第1の導電層31と第2の導電層28には、導電性の高い金属、合金、化合物等からなる単層または積層構造を用いることができる。代表的には、仕事関数の大きい(具体的には4.0eV以上)金属、合金、導電性化合物、およびこれらの混合物や、仕事関数の小さい(具体的には3.8eV以下)金属、合金、導電性化合物、およびこれらの混合物などを用いることが可能である。
仕事関数の大きい(具体的には4.0eV以上)金属、合金、導電性化合物の代表例としては、インジウム錫酸化物(以下、ITOと示す)、または珪素を含有したインジウム錫酸化物、2〜20%の酸化亜鉛(ZnO)を含む酸化インジウム等が挙げられる。また、チタン(Ti)、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、または金属材料の窒化物(例えば、窒化チタン:TiN、窒化タングステン(WN)、窒化モリブデン(MoN))等を用いることも可能である。
仕事関数の小さい(具体的には3.8eV以下)金属、合金、導電性化合物の代表例としては、元素周期律の1族または2族に属する金属、即ちリチウム(Li)やセシウム(Cs)等のアルカリ金属、およびマグネシウム(Mg)、カルシウム(Ca)、ストロンチウム(Sr)等のアルカリ土類金属、およびこれらのいずれかを含む合金(MgAg、AlLi)、ユーロピウム(Er)、イッテルビウム(Yb)等の希土類金属およびこれらを含む合金等が挙げられる。
なお、第1の導電層31又は第2の導電層28に、有機化合物層に対して正孔を注入する電極、すなわち陽極を用いる場合には、仕事関数の大きな材料を用いるのが好ましい。逆に有機化合物層に対して電子を注入する電極を用いる場合には、仕事関数の小さい材料を用いることが好ましい。
第1の導電層31は、蒸着法、スパッタ法、CVD法、印刷法、電解メッキ法、無電解メッキ法等を用いて導電層を形成する。
第2の導電層28は、蒸着法、スパッタ法、CVD法、印刷法等を用いて形成することができる。なお、ここでは、液滴吐出法とは微粒子を含む組成物の液滴を微細な孔から吐出して所定の形状のパターンを形成する方法である。
ここでは、50〜200nmのチタン膜をスパッタリング法により成膜した後、フォトリソグラフィ法により所望の形状にエッチングして第1の導電層31を形成する。また、第2の導電層28として厚さ50〜200nmのアルミニウム膜を蒸着法により形成する。
有機化合物層29は、第1の導電層及び第2の導電層に印加された電圧により、結晶状態や導電性、形状が変化する有機化合物で形成する。有機化合物層29は、単層で設けてもよいし、異なる有機化合物で形成された層複数を積層させて設けてもよい。
なお、有機化合物層29は、外部からの電圧印加により記憶素子の電気抵抗が変化する膜厚で形成する。有機化合物層29の代表的な膜厚は、5nmから100nm、好ましくは10nmから60nm、更に好ましくは5nmから30nmである。
また、有機化合物層29は、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いて形成することができる。
正孔輸送性を有する有機化合物としては、4,4’−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(略称:α−NPD)や4,4’−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(略称:TPD)や4,4’,4’’−トリス(N,N−ジフェニル−アミノ)−トリフェニルアミン(略称:TDATA)、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニル−アミノ]−トリフェニルアミン(略称:MTDATA)や4,4’−ビス(N−(4−(N,N−ジ−m−トリルアミノ)フェニル)−N−フェニルアミノ)ビフェニル(略称:DNTPD)などの芳香族アミン系(即ち、ベンゼン環−窒素の結合を有する)の化合物やフタロシアニン(略称:H2Pc)、銅フタロシアニン(略称:CuPc)、バナジルフタロシアニン(略称:VOPc)等のフタロシアニン化合物を用いることができる。ここに述べた物質は、主に10−6cm2/Vs以上の正孔移動度を有する物質である。
電子輸送性を有する有機化合物としては、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミニウム(略称:BAlq)等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:Zn(BOX)2)、ビス[2−(2−ヒドロキシフェニル)ベンゾチアゾラト]亜鉛(略称:Zn(BTZ)2)などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、3−(4−tert−ブチルフェニル)−4−フェニル−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:TAZ)、3−(4−tert−ブチルフェニル)−4−(4−エチルフェニル)−5−(4−ビフェニリル)−1,2,4−トリアゾール(略称:p−EtTAZ)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)等を用いることができる。ここに述べた物質は、主に10−6cm2/Vs以上の電子移動度を有する物質である。
有機化合物層29は、蒸着法、電子ビーム蒸着法、スパッタリング法、CVD法等を用いて形成することができる。また、他の有機化合物層29の形成方法として、スピンコート法、ゾル−ゲル法、印刷法または液滴吐出法等を用いてもよいし、上記方法とこれらを組み合わせてもよい。
また、有機化合物層29の正孔輸送性又は電子輸送性を変化させるために、電荷輸送性の異なる複数の有機化合物で有機化合物層29を形成してもよい。このような有機化合物層は、電荷輸送性の異なる有機化合物を共蒸着することで形成することが可能である。
さらには、有機化合物層29の正孔輸送性又は電子輸送性を変化させるために、有機化合物及び絶縁物で有機化合物層29を形成してもよい。このような有機化合物層は、有機化合物と絶縁物の共蒸着や、有機化合物層に絶縁物を添加することで形成することが可能である。絶縁物としては、MgO、CaO、SrO、BaO、Sc2O3、ZrO2、Fe2O3、CoO、PdO、Ag2O、Al2O3等に代表される絶縁性を有する酸化物、LiF、KF、CaF2等に代表される絶縁性を有するフッ化物、LiCl、NaCl、KCl、BeCl2、CaCl2、BaCl2等に代表される絶縁性を有する塩化物、KBr、CsBr、AgBr等に代表される絶縁性を有する臭化物、NaI、KI、BaI2等に代表される絶縁性を有するヨウ化物、MgCO3、CaCO3、SrCO3、BaCO3、MnCO3、FeCO3、CoCO3 等に代表される絶縁性を有する炭酸塩、Li2SO4、K2SO4、Na2SO4、MgSO4、CaSO4、SrSO4、BaSO4等に代表される絶縁性を有する硫酸塩、AlN、SiN等に代表される絶縁性を有する窒化物が挙げられる。
また、上記記憶素子において、第1の導電層31を介して有機化合物層29と反対側に、整流性を有する素子を設けてもよい(図4(A))。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、またはダイオードである。ここでは、第3の導電層41及び半導体層42で構成されるダイオード44を第1の導電層31に接して設ける。なお、第2の導電層を介して有機化合物層と反対側に整流性を有する素子を設けてもよい。さらには、整流性を有する素子は、有機化合物層29と第1の導電層31との間に設けてもよい。また、有機化合物層29と第2の導電層28との間に整流性を有する素子を設けてもよい。ダイオードの代表例としては、PN接合ダイオード、PIN接合を有するダイオードやアバランシェダイオード等が挙げられる。また、他の構成のダイオードを用いてもよい。このように、整流性がある素子を設けることにより、1つの方向にしか電流が流れないために、誤差が減少し、読み出しマージンが向上する。ダイオード間には絶縁層43が設けられている。
また、絶縁性を有する基板上に薄膜トランジスタ(TFT)を設けてその上に記憶素子80を設けてもよいし、絶縁性を有する基板の代わりにSi等の半導体基板やSOI基板を用いて基板上に電界効果トランジスタ(FET)を形成しその上に記憶素子80を設けてもよい。なお、ここでは、記憶素子を薄膜トランジスタ上または電界効果トランジスタ上に形成する例を示したが、記憶素子と薄膜トランジスタまたは電界効果トランジスタを貼り合わせることによって設けてもよい。この場合、記憶素子部と、薄膜トランジスタまたは電界効果トランジスタは、別工程で作製し、その後、導電性フィルム、異方性導電接着剤等を用いて貼り合わせることによって設けることができる。また、薄膜トランジスタまたは電界効果トランジスタの構成は、公知のものであればどのような構成を用いてもよい。
また、隣接する各々の記憶素子間において横方向への電界の影響が懸念される場合は、各記憶素子に設けられた有機化合物層を分離するため、各記憶素子に設けられた有機化合物層の間に隔壁(絶縁層)を設けてもよい。つまり、各メモリセルごとに有機化合物層を選択的に設けた構成としてもよい。
また、第1の導電層31を覆って有機化合物層29を設ける際に、第1の導電層31の段差により生じる有機化合物層29の段切れや各メモリセル間における横方向への電界の影響を防止するために第1の導電層31間に隔壁(絶縁層)39を設けてもよい(図4(B))。なお、隔壁(絶縁層)39の断面において、隔壁(絶縁層)39の側面は、第1の導電層31の表面に対して10度以上60度未満、好ましくは25度以上45度以下の傾斜角度を有することが好ましい。さらには、隔壁(絶縁層)39の上端部が湾曲していることが好ましい。その後、第1の導電層31および隔壁(絶縁層)39を覆うように、有機化合物層29及び第2の導電層28、絶縁層27を形成する。
また、隔壁(絶縁層)39の代わりに、基板30上に、第1の方向に延びた第1の導電層31上に、第1の導電層31の一部を覆う層間絶縁層40aと、層間絶縁層上に設けられた隔壁(絶縁層)40bを設けてもよい(図4(C))。なお、図4(C)は、図1(A)のC−Dの断面図を示す。
第1の導電層31の一部を覆う層間絶縁層40aは、各記憶素子80ごとに開口部を有する。また、隔壁(絶縁層)40bは層間絶縁層において開口部が形成されない領域に設けられる。また、隔壁(絶縁層)40bは、第2の導電層28と同様に第2の方向に伸びる。また、隔壁(絶縁層)40bは、層間絶縁層40a表面に対して隔壁(絶縁層)40bの側壁の断面が、95度以上135度以下の傾斜角度を有する。
隔壁(絶縁層)40bはフォトリソグラフィ法に従い、未露光部分が残存するポジ型感光性樹脂を用い、パターンの下部がより多くエッチングされるように露光量または現像時間を調節することによって形成する。また、隔壁(絶縁層)40bの高さは、有機化合物層29及び第2の導電層28の厚さより大きく設定する。この結果、基板30全面に有機化合物層29及び第2の導電層28を基板30上に蒸着する工程のみで、電気的に独立した複数の領域に分離され、且つ第1の方向と交差する方向に伸長するストライプ状の有機化合物層29及び第2の導電層28を形成することができる。このため、工程数を削減することが可能である。なお、隔壁(絶縁層)40b上にも有機化合物層29f及び導電層28cが形成されるが、有機化合物層29及び導電層28とは分断される。
次に、有機メモリにデータの書き込みを行う際の動作について説明する。電圧印加によりデータの書き込みを行う場合について説明する(図5参照)。
電圧印加を加えることによりデータの書き込みを行う場合、ローデコーダ24a、カラムデコーダ26a、セレクタ26cにより、1つのメモリセル21を選択し、その後、書き込み回路を用いて、当該メモリセル21にデータを書き込む(図5(A)参照)。
なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態(電気的作用を加えていない状態)をデータ「0」、電気特性を変化させた状態を「1」とする。
メモリセル21にデータ「1」を書き込む場合、まず、ローデコーダ24a、カラムデコーダ26aおよびセレクタ26cによってメモリセル21を選択する。具体的には、ローデコーダ24aによって、メモリセル21に接続されるワード線W3に所定の電圧V2を印加する。また、カラムデコーダ26aとセレクタ26cによって、メモリセル21に接続されるビット線B3を読み出し・書き込み回路26bに接続する。そして、読み出し・書き込み回路26bからビット線B3へ書き込み電圧V1を出力する。こうして、当該メモリセル21を構成する第1の導電層31と第2の導電層28の間に電圧Vw=V1−V2を印加する。電圧Vwを適切に選ぶことで、当該導電層間に設けられた有機化合物層29を物理的もしくは電気的変化させ、データ「1」の書き込みを行う。具体的には、読み出し動作電圧において、データ「1」の状態の第1の導電層と第2の導電層の間の電気抵抗が、データ「0」の状態と比して、大幅に小さくなるように有機化合物層29を変化させるとよい。例えば、(V1、V2)=(0V、5〜15V)、あるいは(3〜5V、−12〜−2V)の範囲から適宜選べば良い。電圧Vwは5〜15V、あるいは−5〜−15Vとすればよい。
なお、電圧は、非選択のワード線および非選択のビット線に接続されるメモリセルにデータ「1」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。メモリセルを構成する第1の導電層31と第2の導電層28は、ダイオード特性など、選択性を確保できる特性を有する必要がある。
一方、メモリセル21にデータ「0」を書き込む場合は、メモリセルの第1の導電層31と第2の導電層28との間に電圧を印加しなければよい。回路動作上は、例えば、「1」を書き込む場合と同様に、ローデコーダ24a、カラムデコーダ26aおよびセレクタ26cによってメモリセル21を選択するが、読み出し・書き込み回路26bからビット線B3への出力電位を、選択されたワード線W3の電位あるいは非選択ワード線の電位と同程度とし、メモリセル21を構成する第1の導電層31と第2の導電層28の間に、メモリセル21の電気特性を変化させない程度の電圧(例えば−5〜5V)を印加すればよい。
例えば、電圧印加していない有機化合物層を「0」のデータとし、所望の記憶素子の導電層間に選択的に大きい電圧を印加して、ショートさせて電気抵抗を小さくさせて「1」データを書き込むことができる。
続いて、有機メモリからデータの読み出しを行う際の動作について説明する(図5(B))。データの読み出しは、メモリセルを構成する第1の導電層と第2の導電層の間の電気特性が、データ「0」を有するメモリセルとデータ「1」を有するメモリセルとで異なることを利用して行う。例えば、データ「0」を有するメモリセルを構成する第1の導電層と第2の導電層の間の実効的な電気抵抗(以下、単にメモリセルの電気抵抗と呼ぶ)が、読み出し電圧においてR0、データ「1」を有するメモリセルの電気抵抗を、読み出し電圧においてR1とし、電気抵抗の差を利用して読み出す方法を説明する。なお、R1<<R0とする。ここでは、読み出し回路26bは、抵抗素子46とセンスアンプ47を含む構成とし、抵抗素子46は抵抗値Rrを有し、R1<Rr<R0であるとする。但し、読み出し回路26bの構成は上記構成に制約されず、どのような構成を有していてもよい。例えば、抵抗素子46の代わりにトランジスタ48を用いても良いし、センスアンプ47の代わりにクロックドインバータ49を用いることも可能である(図5(C))。クロックドインバータ49には、読み出しを行うときにHi、行わないときにLoとなる、信号φ又は反転信号φが入力される。
データの読み出しは、ローデコーダ24a、カラムデコーダ26aおよびセレクタ26cによってメモリセル21を選択する。具体的には、ローデコーダ24aによって、メモリセル21に接続されるワード線Wyに所定の電圧Vyを印加する。また、カラムデコーダ26aとセレクタ26cによって、メモリセル21に接続されるビット線Bxを読み出し・書き込み回路26bの端子Pに接続する。その結果、端子Pの電位Vpは、抵抗素子46(抵抗値Rr)とメモリセル21(抵抗値R0もしくはR1)による抵抗分割によって決定される値となる。従って、メモリセル21がデータ「0」を有する場合には、Vp0=Vy+(V0−Vy)×R0/(R0+Rr)となる。また、メモリセル21がデータ「1」を有する場合には、Vp1=Vy+(V0−Vy)×R1/(R1+Rr)となる。その結果、図9(A)では、VrefをVp0とVp1の間となるように選択することで、図9(B)では、クロックドインバータの変化点をVp0とVp1の間となるように選択することで、出力電位Voutとして、データ「0」/「1」に応じて、Lo/Hi(もしくはHi/Lo)が出力され、読み出しを行うことができる。
例えば、センスアンプ47をVdd=3Vで動作させ、Vy=0V、V0=3V、Vref=1.5Vとする。仮に、R0/Rr=Rr/R1=9とすると、メモリセルのデータが「0」の場合、Vp0=2.7VとなりVoutとしてHiが出力され、メモリセルのデータが「1」の場合、Vp1=0.3VとなりVoutとしてLoが出力される。こうして、メモリセルの読み出しを行うことができる。
また、上述したように、電圧印加によりデータの書き込みを行う場合、電圧印加していないときの抵抗値R0と、電圧印加して2つの導電層間をショートしたときの抵抗値R1とは、R1>R0を満たす。このような抵抗値の相違を電気的に読み取ることにより、データの読み出しを行ってもよい。
上記の方法によると、有機化合物層29の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「0」と「1」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。さらには、ビット線をプリチャージする方法を採用することも可能である。
なお、データの読み出しを行う場合、順方向電圧を印加する。また、逆方向電圧を印加してもよい。
本発明を用いることによって、チップ製造時以外にデータの書き込み(追記)が可能であり、また書き換えができないため、書き換えによる偽造を防止することが可能な半導体装置を得ることができる。また、本発明の半導体装置は、一対の導電層間に有機化合物層が挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を提供することができる。また、本発明の半導体装置は、記憶素子内に生じる電界を用いて書き込みを行っているため、書き込み時における電流値を低減することが可能である。また、記憶素子の面積を小さくすることで、書き込み時において記憶素子に流れる電流値を低減することが可能である。また、記憶素子の導電層間隔を小さくすることで、書き込み電圧を低減することが可能である。このため、記憶素子の特性を高めることが可能である。この結果、半導体装置の消費電力を低減することが可能である。
(実施の形態2)
本実施の形態では、上記実施の形態1とは異なる構成を有する半導体装置について説明する。具体的には、半導体装置の構成がアクティブマトリクス型の場合に関して示す。
本実施の形態では、上記実施の形態1とは異なる構成を有する半導体装置について説明する。具体的には、半導体装置の構成がアクティブマトリクス型の場合に関して示す。
図6(A)に示したのは本実施の形態で示す半導体装置の一構成例であり、メモリセル221がマトリクス状に設けられたメモリセルアレイ222、カラムデコーダ226aと読み出し・書き込み回路226bとセレクタ226cを有するビット線駆動回路226、ローデコーダ224aとレベルシフタ224bを有するワード線駆動回路224、書き込み回路等を有し外部とのやりとりを行うインターフェース223を有している。なお、ここで示す記憶回路216の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
メモリセル221は、ビット線Bx(1≦x≦m)を構成する第1の配線と、ワード線Wy(1≦y≦n)を構成する第2の配線と、トランジスタ240と、記憶素子241とを有する。記憶素子241は、一対の導電層の間に、有機化合物層が挟まれた構造を有する。
次に、上記構成を有するメモリセルアレイ222の上面図と断面図の一例に関して図7を用いて説明する。なお、図7(A)はメモリセルアレイ222の上面図の一例を示しており、図7(B)は図7(A)におけるA−B間の断面図を示している。なお、図7(A)においては、第1の導電層243上に形成される、隔壁(絶縁層)249、有機化合物層244、及び第2の導電層245、絶縁層256を省略している。
メモリセルアレイ222は、複数のメモリセル221がマトリクス状に設けられている。又、メモリセル221は、絶縁表面を有する基板230上にスイッチング素子として機能するトランジスタ240および当該トランジスタ240に接続された記憶素子241とを有している(図7(A)、図7(B)参照。)。記憶素子241は、絶縁層248上に形成される第1の導電層243と、第1の導電層の一部を覆う隔壁(絶縁層)249と、第1の導電層243、及び隔壁(絶縁層)249を覆う有機化合物層244と、第2の導電層245とを有する。また、トランジスタ240として、薄膜トランジスタを用いている。また、第2の導電層245を覆って保護膜として機能する絶縁層256を有する。
トランジスタ240に用いることが可能な薄膜トランジスタの一態様について、図15を参照して説明する。図15(A)はトランジスタ240としてトップゲート型の薄膜トランジスタを適用する一例を示している。絶縁表面を有する基板230上に絶縁層105が設けられ、絶縁層105上に薄膜トランジスタが設けられている。薄膜トランジスタは、絶縁層105上に半導体層1302、ゲート絶縁層として機能することができる絶縁層1303が設けられている。絶縁層1303の上には、半導体層1302に対応してゲート電極1304が形成され、その上層に保護層として機能する絶縁層1305、層間絶縁層として機能する絶縁層248が設けられている。また、半導体層のソース領域及びドレイン領域それぞれに接続する第1の導電層243が形成される。さらにその上層に、保護層として機能する絶縁層を形成しても良い。
半導体層1302は、結晶構造を有する半導体で形成される層であり、非単結晶半導体若しくは単結晶半導体を用いることができる。特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。
レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が10MHz以上であって、パルス幅が1ナノ秒以下、好ましくは1乃至100ピコ秒である高繰返周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、400cm2/V・sec以上を実現することができる。
上記結晶化工程にガラス基板の耐熱温度(約600℃)以下の結晶化プロセスを用いる場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。
また、ガラス基板の耐熱温度以上の加熱により、結晶化工程を行い、半導体層1302を形成してもよい。代表的には、絶縁表面を有する基板230に石英基板を用い、非晶質若しくは微結晶質の半導体を700度以上で加熱して半導体層1302を形成する。この結果、結晶性の高い半導体を形成することが可能である。このため、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。
ゲート電極1304は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、アルミニウム(Al)などを用いることができる。また、金属を窒化させた金属窒化物を用いることができる。或いは、当該金属窒化物からなる第1層と当該金属から成る第2層とを積層させた構造としても良い。積層構造とする場合には、第1層の端部が第2層の端部より外側に突き出した形状としても良い。このとき第1層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第2層の金属が、絶縁層1303やその下層の半導体層1302に拡散することを防ぐことができる。
ゲート電極1304の側面には、サイドウォール(側壁スペーサ)1308が形成されてもよい。サイドウォールは、基板上にCVD法により酸化珪素で形成される絶縁層を形成し、該絶縁層をRIE(Reactive ion etching:反応性イオンエッチング)法により異方性エッチングすることで形成できる。
半導体層1302、絶縁層1303、ゲート電極1304などを組み合わせて構成される薄膜トランジスタは、シングルドレイン構造、LDD(低濃度ドレイン)構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。ここでは、サイドウォールが重畳する半導体層において、低濃度不純物領域1310が形成されるLDD構造の薄膜トランジスタを示す。さらには、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された形となるマルチゲート構造、半導体層の上下をゲート電極で挟むデュアルゲート構造を適用することができる。
絶縁層248は、酸化シリコン及び酸化窒化シリコンなどの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、有機溶媒中に溶かされた絶縁膜材料を塗布した後、熱処理により絶縁層を形成することもできる。例えば、シロキサン結合を含む膜を塗布により形成しておいて、200乃至400度での熱処理により絶縁層を形成することができる。絶縁層248を、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。
絶縁層248の上に形成される第1の導電層243は、ゲート電極1304と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層248と同様に機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。第1の導電層243はチタン(Ti)とアルミニウム(Al)の積層構造、モリブデン(Mo)とアルミニウム(Al)との積層構造など、アルミニウム(Al)のような低抵抗材料と、チタン(Ti)やモリブデン(Mo)などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。
図15(B)は、トランジスタ240としてボトムゲート型の薄膜トランジスタを適用する一例を示している。基板230上に絶縁層105が形成され、その上に薄膜トランジスタが設けられている。薄膜トランジスタには、ゲート電極1304、ゲート絶縁層として機能する絶縁層1303、半導体層1302、チャネル保護層1309、保護層として機能する絶縁層1305、層間絶縁層として機能する絶縁層248が設けられている。さらにその上層には、保護層として機能する絶縁層を形成しても良い。第1の導電層243は、絶縁層1305の層上若しくは絶縁層248の層上に形成することができる。なお、ボトムゲート型の薄膜トランジスタの場合は、絶縁層1305が形成されなくともよい。
また、基板230が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、薄膜トランジスタは、有機半導体を用いて形成することが好ましい。
ここで、トランジスタ240として有機半導体を用いる薄膜トランジスタの構造について、図15(C)、(D)を参照して説明する。図15(C)は、スタガ型の有機半導体トランジスタを適用する一例を示している。基板230上にトランジスタ240として有機半導体トランジスタが設けられている。有機半導体トランジスタは、ゲート電極1402、ゲート絶縁膜として機能する絶縁層1403、ゲート電極及びゲート絶縁膜として機能する絶縁層1403と重畳する半導体層1404、半導体層1404に接続する第1の導電層243が形成されている。なお、半導体層1404は、ゲート絶縁膜として機能する絶縁層1403及び第1の導電層243に一部挟持される。
ゲート電極1402は、ゲート電極1304と同様の材料及び手法により、形成することができる。また、液滴吐出法を用い、乾燥・焼成してゲート電極1402を形成することができる。また、可撓性を有する基板上に、微粒子を含むペーストを印刷法により印刷し、乾燥・焼成してゲート電極1402を形成することができる。微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物(ITO)などの導電性酸化物を主成分とする微粒子でもよい。
ゲート絶縁膜として機能する絶縁層1403は、絶縁層1303と同様の材料及び手法により形成することができる。但し、有機溶媒中に溶解する絶縁膜材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。
有機半導体トランジスタの半導体層1404の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電荷移動型錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、6T(ヘキサチオフェン)、TCNQ(テトラシアノキノジメタン)、PTCDA(ペリレンカルボン酸無水化物)、NTCDA(ナフタレンカルボン酸無水化物)などを用いることができる。また、有機半導体トランジスタの半導体層1404の材料としては、有機高分子化合物等のπ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ(3アルキルチオフェン)、ポリパラフェニレン誘導体又はポリパラフェニレンビニレン誘導体を用いると好ましい。
また、有機半導体トランジスタの半導体層1404の形成方法としては、基板に膜厚の均一な膜が形成できる方法を用いればよい。厚さは1nm以上1000nm以下、好ましくは10nm以上100nm以下が望ましい。具体的な方法としては、蒸着法、塗布法、スピンコーティング法、バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法又は液滴吐出法を用いることができる。
図15(D)は、コプレナー型の有機半導体トランジスタを適用する一例を示している。基板230上にトランジスタ240として有機半導体トランジスタが設けられている。有機半導体トランジスタは、ゲート電極1402、ゲート絶縁膜として機能する絶縁層1403、第1の導電層243、ゲート電極及びゲート絶縁層として機能する絶縁層に重畳する半導体層1404が形成されている。また、第1の導電層243は、ゲート絶縁層として機能する絶縁層及び半導体層に一部挟持される。
さらには、薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。
また、単結晶基板やSOI基板を用いて、トランジスタを形成し、その上に記憶素子を設けてもよい。SOI基板はウェハの貼り合わせによる方法や酸素イオンをSi基板内に打ち込むことにより内部に絶縁層を形成するSIMOXと呼ばれる方法を用いて形成すればよい。ここでは、図7(C)に示すように、単結晶半導体基板260上に設けられた電界効果トランジスタ262に記憶素子241が接続されていている。また、電界効果トランジスタ262の配線263を覆うように絶縁層250を設け、当該絶縁層250上に記憶素子241を設けている。また、電界効果トランジスタ262を分離するための絶縁層261が形成されている。
このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能なトランジスタを提供することができる。また、トランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。また、単結晶半導体で形成されるトランジスタは微細加工が可能であるため、高集積化が可能であると共に、半導体装置の小型化が可能である。
記憶素子241は、絶縁層250上に形成される第1の導電層264と、第1の導電層243、有機化合物層244と、第2の導電層245とを有する。また、第1の導電層の一部は隔壁(絶縁層)249と覆われる。さらに、第1の導電層264及び有機化合物層244の間に厚さ1nm以上4nm以下の絶縁層を形成してもよい。
このように、絶縁層250を設けて記憶素子241を形成することによって第1の導電層264を自由に配置することができる。つまり、図7(A)、(B)の構成では、トランジスタ240の配線を避けた領域に記憶素子241を設ける必要があったが、上記構成とすることによって、例えば、トランジスタを有する層251に設けられたトランジスタ240の上方に記憶素子241を形成することが可能となる。その結果、記憶回路216をより高集積化することが可能となる。
なお、図7(B)、(C)に示す構成において、有機化合物層244は基板全面に設けた例を示しているが、各メモリセルのみに有機化合物層244を選択的に設けてもよい。この場合、液滴吐出法等を用いて有機化合物を吐出し焼成して選択的に有機化合物層を設けることにより材料の利用効率を向上させることが可能となる。
第1の導電層243、264と第2の導電層245の材料および形成方法は、上記実施の形態1で示した材料および形成方法のいずれかを用いて同様に行うことができる。
また、有機化合物層244は、上記実施の形態1で示した有機化合物層29と同様の材料および形成方法を用いて設けることができる。
また、第1の導電層243、264と有機化合物層244との間に、整流性を有する素子を設けてもよい。整流性を有する素子とは、ゲート電極とドレイン電極を接続したトランジスタ、又はダイオードである。なお、整流性を有する素子は、有機化合物層244と第2の導電層245との間に設けてもよい。
また、基板230上に剥離層を設け、剥離層上にトランジスタを有する層253及び記憶素子241を形成した後、トランジスタを有する層253及び記憶素子241を剥離層から剥離し、基板461上に接着層462を介してトランジスタを有する層253及び記憶素子241を貼り合わせても良い(図10参照)。なお剥離方法としては、(1)耐熱性の高い基板230とトランジスタを有する層253の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、物理的手段により当該トランジスタを有する層253を剥離する方法、(2)耐熱性の高い基板230とトランジスタを有する層253の間に剥離層として水素を含む非晶質珪素膜を設け、レーザ光の照射により非晶質珪素膜の水素ガスを放出させて耐熱性の高い基板を剥離する方法、または剥離層に非晶質珪素膜を設け、当該非晶質珪素膜を除去することで、当該トランジスタを有する層253を剥離する方法、(3)トランジスタを有する層253が形成された耐熱性の高い基板230を機械的に削除する、又は溶液やNF3、BrF3、ClF3等のフッ化ハロゲンガスによるエッチングで除去する方法、(4)耐熱性の高い基板230とトランジスタを有する層253の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やNF3、BrF3、ClF3等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を用いればよい。
また、基板461としては、実施の形態1で示した基板30で示した可撓性基板、熱可塑性樹脂を有するフィルム、繊維質な材料からなる紙等を用いることで、半導体装置の小型、薄型、軽量化を図ることが可能である。
次に、記憶回路216にデータの書き込みを行うときの動作について説明する(図6)。
まず、電圧印加によりデータの書き込みを行うときの動作について説明する。ここでは、m列目n行目のメモリセル221にデータの書き込みを行う場合について説明する。この場合、ローデコーダ224aによって、メモリセル221に接続されるワード線Wnに所定の電圧V22を印加する。また、カラムデコーダ226a、セレクタ226cにより、メモリセル221に接続されるビット線Bmを読み出し・書き込み回路226bに接続し、ビット線Bmに書き込み電圧V21を出力する。m列目のビット線Bmと、n行目のワード線Wnが選択され、m列目n行目のメモリセル221が含むトランジスタ240がオン状態とし、記憶素子241に、ビット線を電気的に接続し、おおむねVw=VcomーV21の電圧を印加する。なお、記憶素子241の一方の電極は電位Vcomの共通電極に接続されている。電圧Vwを適切に選ぶことで、当該導電層間に設けられた有機化合物層29を物理的もしくは電気的変化させ、データ「1」の書き込みを行う。具体的には、読み出し動作電圧において、データ「1」の状態の第1の導電層と第2の導電層の間の電気抵抗が、データ「0」の状態と比して、大幅に小さくなるように有機化合物層29を変化させるとよく、単に第1の導電層と第2の導電層を短絡(ショート)させてもよい。なお、電位は、(V21、V22、Vcom)=(5〜15V、5〜15V、0V)、あるいは(−12〜0V、−12〜0V、3〜5V)の範囲から適宜選べば良い。電圧Vwは5〜15V、あるいは−5〜−15Vとすればよい。
なお、非選択のワード線および非選択のビット線に接続されるメモリセルにデータ「1」が書き込まれないよう電圧を制御する。具体的には、非選択のワード線に接続されるメモリセルのトランジスタをオフ状態とする電位(例えば0V)を印加し、非選択のビット線は浮遊状態とするか、Vcomと同程度の電位を印加するとよい。
例えば、m列目のビット線Bmは選択された記憶素子241の第1の導電層243に接続されており、第1の導電層243と第2の導電層245の間には電位差が生じる(図7(B)参照。)。そうすると、第1の導電層243と第2の導電層245とが短絡し、記憶素子の電気抵抗が変化する。
一方、メモリセル221にデータ「0」を書き込む場合は、メモリセル221には電気的作用を加えなければよい。回路動作上は、例えば、「1」を書き込む場合と同様に、ローデコーダ224a、カラムデコーダ226a、セレクタ226cによってメモリセル221を選択するが、読み出し・書き込み回路226bからビット線Bmへの出力電位をVcomと同程度とするか、ビット線Bmを浮遊状態とする。その結果、記憶素子241には、小さい電圧(例えば−5〜5V)が印加されるか、電圧が印加されないため、電気特性が変化せず、データ「0」書き込みが実現される。
次に、電圧印加により、データの読み出しを行う際の動作について説明する(図6、図7参照。)。データの読み出しは、記憶素子241の電気特性が、データ「0」を有するメモリセルとデータ「1」を有するメモリセルとで異なることを利用して行う。例えば、データ「0」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてR0、データ「1」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてR1とし、電気抵抗の差を利用して読み出す方法を説明する。なお、R1<<R0とする。ここでは、読み出し・書き込み回路226bは、読み出し部分の構成として、抵抗素子246とセンスアンプ247を含む構成とする。抵抗素子は抵抗値Rrを有し、R1<Rr<R0であるとする。抵抗素子246の代わりに、トランジスタ254を用いても良いし、センスアンプの代わりにクロックドインバータ255を用いることも可能である(図6(C))。勿論、回路構成は図6(C)に限定されない。
データの読み出しは、第1の導電層243と第2の導電層245の間に電圧を印加して、有機化合物層244の電気抵抗を読み取ることにより行う。例えば、メモリセルアレイ222が含む複数のメモリセル221から、m列目n行目のメモリセル221のデータの読み出しを行う場合、まず、ローデコーダ224a、カラムデコーダ226a、セレクタ226cにより、m列目のビット線Bmと、n行目のワード線Wnを選択する。具体的には、ローデコーダ224aによって、メモリセル221に接続されるワード線Wyに所定の電圧V24を印加し、トランジスタ240をオン状態にする。また、カラムデコーダ226a、セレクタ226cによって、メモリセル221に接続されるビット線Bxを読み出し・書き込み回路226bの端子Pに接続する。その結果、端子Pの電位Vpは、VcomとV0によって求められ、VcomとV0は抵抗素子246(抵抗値Rr)と記憶素子241(抵抗値R0もしくはR1)による抵抗分割によって決定される値となる。従って、メモリセル221がデータ「0」を有する場合には、Vp0=Vcom+(V0−Vcom)×R0/(R0+Rr)となる。また、メモリセル221がデータ「1」を有する場合には、Vp1=Vcom+(V0−Vcom)×R1/(R1+Rr)となる。その結果、図6(B)では、VrefをVp0とVp1の間となるように選択することで、図6(C)では、クロックドインバータの変化点をVp0とVp1の間となるように選択することで、出力電位Voutとして、データ「0」/「1」に応じて、Lo/Hi(もしくはHi/Lo)が出力され、読み出しを行うことができる。
例えば、センスアンプをVdd=3Vで動作させ、Vcom=0V、V0=3V、Vref=1.5Vとする。仮に、R0/Rr=Rr/R1=9とし、トランジスタ240のオン抵抗を無視できるとすると、メモリセルのデータが「0」の場合、Vp0=2.7VとなりVoutはHiが出力され、メモリセルのデータが「1」の場合、Vp1=0.3VとなりVoutはLoが出力される。こうして、メモリセルの読み出しを行うことができる。
次に、抵抗素子としてトランジスタを用いた場合において、電圧印加により記憶素子のデータの読み出しを行う際の動作について、図11に具体例を挙げて説明する。
図11は、「0」のデータの記憶素子の電流電圧特性951と、「1」のデータの書き込みを行った記憶素子の電流電圧特性952と、抵抗素子246の電流電圧特性953を示しており、ここでは抵抗素子246としてトランジスタを用いた場合を示す。
図11において、書き込みを行っていない記憶素子、即ち「0」のデータの記憶素子を有するメモリセルでは、記憶素子の電流電圧特性951とトランジスタの電流電圧特性953との交点954が動作点となり、このときのノードPの電位はV2(V)となる。ノードPの電位はセンスアンプ247に供給され、当該センスアンプ247において、上記メモリセルが記憶するデータは、「0」と判別される。
一方、「1」のデータの記憶素子を有するメモリセルでは、記憶素子の電流電圧特性952とトランジスタの電流電圧特性953との交点955が動作点となり、このときのノードPの電位はV1(V)(V1<V2)となる。ノードPの電位はセンスアンプ247に供給され、当該センスアンプ247において、上記メモリセルが記憶するデータは、「1」と判別される。
このように、記憶素子241の抵抗値に従って、抵抗分割された電位を読み取ることによって、メモリセルに記憶されたデータを判別することができる。
上記の方法によると、記憶素子241の抵抗値の相違と抵抗分割を利用して、データを電圧値で読み取っている。しかしながら、記憶素子241が有する情報を、電流値により読み取ってもよい。
なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。
本発明を用いることによって、チップ製造時以外にデータの書き込み(追記)が可能であり、また書き換えができないため、書き換えによる偽造を防止することが可能な半導体装置を得ることができる。また、本発明の半導体装置は、一対の導電層間に有機化合物層が挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を提供することができる。また、本発明の半導体装置は、記憶素子内に生じる電界を用いて書き込みを行っているため、書き込み時における電流値を低減することが可能である。また、記憶素子の面積を小さくすることで、書き込み時において記憶素子に流れる電流値を低減することが可能である。また、記憶素子の導電層間隔を小さくすることで、書き込み電圧を低減することが可能である。このため、記憶素子の特性を高めることが可能である。この結果、半導体装置の消費電力を低減することが可能である。
(実施の形態3)
本実施の形態では、非接触でデータの読み出しと書き込みが可能である半導体装置の一例に関して図面を用いて説明する。
本実施の形態では、非接触でデータの読み出しと書き込みが可能である半導体装置の一例に関して図面を用いて説明する。
本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは2通りの設け方があり、1つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合、もう1つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。
まず、複数の素子および記憶素子が設けられた基板上にアンテナを設ける場合の半導体装置の一構成例を図8を用いて説明する。
図8(A)はパッシブマトリクス型で構成される記憶回路を有する半導体装置を示している。半導体装置は、基板350上にトランジスタ451、452を有する層351と、トランジスタを有する層351の上方に形成される記憶素子部352及びアンテナとして機能する導電層353とを有する。
なお、ここではトランジスタを有する層351の上方に記憶素子部352及びアンテナとして機能する導電層353を有する場合を示しているが、この構成に限られず記憶素子部352またはアンテナとして機能する導電層353を、トランジスタを有する層351の下方や同一の層に有してもよい。
記憶素子部352は複数の記憶素子352a、352bを有する。記憶素子352aは、絶縁層252上に形成される第1の導電層361と、第1の導電層361、隔壁(絶縁層)374を覆う有機化合物層362aと、第2の導電層363aとを有する。第1の導電層の一部は隔壁(絶縁層)374に覆われる。また、第1の導電層361及び有機化合物層362aの間に厚さ1nm以上4nm以下の絶縁層を形成してもよい。
記憶素子352bは、絶縁層252上に形成される第1の導電層361と、第1の導電層361及び隔壁(絶縁層)374を覆う有機化合物層362bと、第2の導電層363bとを有する。また、第1の導電層の一部は隔壁(絶縁層)374に覆われる。
また、第2の導電層363a、363b及びアンテナとして機能する導電層353を覆って保護膜として機能する絶縁層366が形成されている。また、記憶素子部352が形成される第1の導電層361は、トランジスタ452の配線に接続する。また、記憶素子部352は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。
また、記憶素子部352において、上記実施の形態で示したように、第1の導電層361と有機化合物層362a、362bとの間、または有機化合物層362a、362bと第2の導電層363a、363bとの間に整流性を有する素子を設けてもよい。整流性を有する素子は、実施の形態1で上述したものを用いることが可能である。
ここでは、アンテナとして機能する導電層353は第2の導電層363a、363bと同一の層で形成された導電層360上に設けられている。なお、導電層360もアンテナとして機能してもよい。また、第2の導電層363a、363bと同一の層でアンテナとして機能する導電層を形成してもよい。アンテナとして機能する導電層353はトランジスタ451のソース配線又はドレイン配線に接続する。
アンテナとして機能する導電層353の形状としては、方形コイル状、円形コイル状、方形ループ状、円形ループ状、直線型ダイポール状、曲線型ダイポール状等とすることができる。
アンテナとして機能する導電層353の材料としては、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、アンテナとして機能する導電層353の形成方法は、蒸着、スパッタ、CVD法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法等を用いることができる。
トランジスタを有する層351に含まれるトランジスタ451、452は、実施の形態2で示すトランジスタ240、262を適宜用いることができる。
また、基板上に剥離層、トランジスタを有する層351、記憶素子部352、及びアンテナとして機能する導電層353を形成し、実施の形態2に示す剥離方法を適宜用いてトランジスタを有する層351、記憶素子部352、及びアンテナとして機能する導電層353を剥離し、基板上に接着層を用いて貼り付けてもよい。後者の基板としては、実施の形態1の基板30で示した可撓性基板、熱可塑性樹脂層を有するフィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、半導体装置の小型、薄型、軽量化を図ることが可能である。
図8(B)にアクティブマトリクス型の記憶回路を有する半導体装置の一例を示す。なお、図8(B)については、図8(A)と異なる部分に関して説明する。
図8(B)に示す半導体装置は、基板350上にトランジスタ451、452を有する層351と、トランジスタを有する層351の上方に記憶素子部356及びアンテナとして機能する導電層353とを有する。なお、ここではトランジスタ451と同一の層に記憶素子部356のスイッチング素子として機能するトランジスタ452を有し、トランジスタを有する層351の上方に記憶素子部356及びアンテナ機能する導電層353を有する場合を示しているが、この構成に限られずトランジスタ452を、トランジスタを有する層351の上方や下方に有してもよいし、記憶素子部356やアンテナ機能する導電層353を、トランジスタを有する層351の下方や同一の層に有しても可能である。
記憶素子部356は、記憶素子356a、356bで構成される。記憶素子356aは、絶縁層252上に形成される第1の導電層371aと、隔壁(絶縁層)374を覆う有機化合物層372と、第2の導電層373とを有する。また、第1の導電層371aの一部は隔壁(絶縁層)374に覆われる。
記憶素子356bは、絶縁層252上に形成される第1の導電層371bと、隔壁(絶縁層)374を覆う有機化合物層372と、第2の導電層373とを有する。また、第1の導電層371bの一部は隔壁(絶縁層)374に覆われる。
ここでは、トランジスタそれぞれの配線に、第1の導電層371a、第1の導電層371bが接続されている。すなわち、記憶素子はそれぞれにスイッチング用のトランジスタに接続されている。
なお、記憶素子356a、356bは上記実施の形態1及び2で示した材料または作製方法を用いて形成することができる。また、記憶素子356a、356bにおいても、上述したように、第1の導電層371a、371bと有機化合物層372との間、または有機化合物層372と第2の導電層373との間に整流性を有する素子を設けてもよい。
また、トランジスタを有する層351、記憶素子部356、アンテナとして機能する導電層353は、上述したように蒸着、スパッタ法、CVD法、印刷法または液滴吐出法等を用いて形成することができる。なお、各場所によって異なる方法を用いて形成してもかまわない。
基板上に剥離層、トランジスタを有する層351、記憶素子部356、及びアンテナとして機能する導電層353を形成し、実施の形態2に示す剥離方法を適宜用いてトランジスタを有する層351、記憶素子部356、及びアンテナとして機能する導電層353を剥離し、基板上に接着層を用いて貼り付けてもよい。
なお、トランジスタに接続するセンサを設けてもよい。センサとしては、温度、湿度、照度、ガス(気体)、重力、圧力、音(振動)、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサは、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、静電容量型素子、圧電素子などの素子で形成される。
次に、トランジスタを有する層、トランジスタに接続する端子部、および記憶素子を有する第1の基板と、当該端子部に接続されるアンテナが形成された第2の基板とを有する半導体装置の一構成例に関して図9を用いて説明する。なお、図9に関しては図8と異なる部分に関して説明を行う。
図9(A)はパッシブマトリクス型の半導体装置を示している。半導体装置は、基板350上に形成されたトランジスタを有する層351と、トランジスタを有する層351の上方に形成される記憶素子部352と、トランジスタに接続する接続端子367と、アンテナとして機能する導電層357が形成された基板365とを有し、導電層357及び接続端子367は導電性粒子により接続している。また、接続端子367の一部を露出する保護膜376が形成されている。なお、ここではトランジスタを有する層351の上方に記憶素子部352を設けた場合を示しているが、この構成に限られず記憶素子部356を、トランジスタを有する層351の下方や同一の層に有してもよい。
記憶素子部352は、図8(A)に示す構成の記憶素子部352と同じとすることができる。
また、トランジスタを有する層351及び記憶素子部352を含む基板と、アンテナとして機能する導電層357が設けられた基板365は、接着性を有する樹脂375により貼り合わされている。そして、トランジスタに接続される接続端子367と、導電層357とは樹脂375中に含まれる導電性粒子359を介して電気的に接続されている。また、金ペースト、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてトランジスタを有する層351及び記憶素子部352を含む基板と、アンテナとして機能する導電層357が設けられた基板365とを貼り合わせてもよい。
図9(B)は実施の形態2に示した半導体装置の一構成を示しており、基板350上に形成されたトランジスタ451、452を含むトランジスタを有する層351と、トランジスタを有する層351の上方に形成される記憶素子部356と、トランジスタに接続する接続端子367と、アンテナとして機能する導電層357が形成された基板365とを有し、導電層357及び接続端子は導電性粒子により接続している。なお、ここではトランジスタを有する層351においてトランジスタ451と同一の層にトランジスタ452を有し、トランジスタを有する層351の上方にアンテナとして機能する導電層357を有する場合を示しているが、この構成に限られず記憶素子部356をトランジスタを有する層351の下方や同一の層に有してもよい。
記憶素子部356は、図8(B)に示す構成の記憶素子356a、356bで構成することができる。
また、図9(B)においてもトランジスタを有する層351と記憶素子部356を含む基板と、アンテナとして機能する導電層357が設けられた基板365は、導電性粒子359を含む樹脂375により貼り合わせられる。また、導電層357及び接続端子367は導電性粒子359により接続している。
また、基板上に剥離層、トランジスタを有する層351、記憶素子部356を形成し、実施の形態2に示す剥離方法を適宜用いてトランジスタを有する層351、記憶素子部356を剥離し、基板上に接着層を用いて貼り付けてもよい。
さらには、記憶素子部352、356を、アンテナとして機能する導電層357が設けられた基板365に設けてもよい。すなわち、トランジスタを有する層351が形成される第1の基板と、記憶素子部352、356及びアンテナとして機能する導電層357が形成される第2の基板365とを、導電性粒子を含む樹脂により貼り合わせてもよい。また、図8(A)及び(B)に示す半導体装置と同様に、トランジスタに接続するセンサを設けてもよい。
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。
本発明を用いることによって、チップ製造時以外にデータの書き込み(追記)が可能であり、また書き換えができないため、書き換えによる偽造を防止すること可能な半導体装置を得ることができる。また、本発明の半導体装置は、一対の導電層間に有機化合物層が挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を提供することができる。また、本発明の半導体装置は、記憶素子内に生じる電界を用いて書き込みを行っているため、書き込み時における電流値を低減することが可能である。また、記憶素子の面積を小さくすることで、書き込み時において記憶素子に流れる電流値を低減することが可能である。また、記憶素子の導電層間隔を小さくすることで、書き込み電圧を低減することが可能である。このため、記憶素子の特性を高めることが可能である。この結果、半導体装置の消費電力を低減することが可能である。
ここで、本発明の半導体装置の構成について、図12を参照して説明する。図12(A)に示すように、本発明の半導体装置20は、非接触でデータを交信する機能を有し、電源回路11、クロック発生回路12、データ復調・変調回路13、他の回路を制御する制御回路14、インターフェース回路15、記憶回路16、バス17、アンテナ18を有する。
また、図12(B)に示すように、本発明の半導体装置20は、非接触でデータを交信する機能を有し、電源回路11、クロック発生回路12、データ復調・変調回路13、他の回路を制御する制御回路14、インターフェース回路15、記憶回路16、バス17、アンテナ18の他、中央処理ユニット51を有しても良い。
また、図12(C)に示すように、本発明の半導体装置20は、非接触でデータを交信する機能を有し、電源回路11、クロック発生回路12、データ復調・変調回路13、他の回路を制御する制御回路14、インターフェース回路15、記憶回路16、バス17、アンテナ18、中央処理ユニット51の他、検出素子53、検出制御回路54からなる検出部52を有しても良い。
本実施例の半導体装置は、トランジスタを有する層のトランジスタにより、電源回路11、クロック発生回路12、データ復調・変調回路13、他の回路を制御する制御回路14、インターフェース回路15、記憶回路16、バス17、アンテナ18、中央処理ユニット51の他、検出素子53、検出制御回路54からなる検出部52等を構成することで、小型でセンシング機能を有すると共に、電波を送受信することが可能な半導体装置を形成することが可能である。
電源回路11は、アンテナ18から入力された交流信号を基に、半導体装置20の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路12は、アンテナ18から入力された交流信号を基に、半導体装置20の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調・変調回路13は、リーダライタ19と交信するデータを復調・変調する機能を有する。制御回路14は、記憶回路16を制御する機能を有する。アンテナ18は、電磁波或いは電波の送受信を行う機能を有する。リーダライタ19は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。
記憶回路16は、実施の形態1または実施の形態2に示す記憶素子から選択される1つ又は複数を有する。有機化合物層を有する記憶素子は、小型化、薄膜化および大容量化を同時に実現することができるため、記憶回路16を有機化合物層を有する記憶素子で設けることにより、半導体装置の小型化、軽量化を達成することができる。
検出部52は、温度、圧力、流量、光、磁気、音(振動)、加速度、湿度、照度気体成分、液体成分、その他の特性を物理的又は化学的手段により検出することができる。また、検出部52は、物理量または化学量を検出する検出素子53と当該検出素子53で検出された物理量または化学量を電気信号等の適切な信号に変換する検出制御回路54とを有している。検出素子53としては、抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、静電容量型素子、圧電素子などの素子等で形成することができる。なお、検出部52は複数設けてもよく、この場合、複数の物理量または化学量を同時に検出することが可能である。
また、ここでいう物理量とは、温度、圧力、流量、光、磁気、音(振動)、加速度、湿度等を指し、化学量とは、ガス等の気体成分やイオン等の液体に含まれる成分等の化学物質等を指す。化学量としては、他にも、血液、汗、尿等に含まれる特定の生体物質(例えば、血液中に含まれる血糖値等)等の有機化合物も含まれる。特に、化学量を検出しようとする場合には、必然的にある特定の物質を選択的に検出することになるため、あらかじめ検出素子53に検出したい物質と選択的に反応する物質を設けておく。例えば、生体物質の検出を行う場合には、検出素子53に検出させたい生体物質と選択的に反応する酵素、抗体分子または微生物細胞等を高分子等に固定化して設けておくことが好ましい。
本発明により無線チップとして機能する半導体装置を形成することができる。無線チッフ゜の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図14(A)参照)、包装用容器類(包装紙やボトル等、図14(C)参照)、記録媒体(DVDソフトやビデオテープ等、図14(B)参照)、乗物類(自転車等、図14(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札(図14(E)、図14(F)参照)等の物品に無線チップとして機能する半導体装置20を設けて使用することができる。また、動物類や人体に設けることができる。電子機器とは、液晶表示装置、EL(Electro Luminescence)表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ)及び携帯電話等を指す。
本発明の半導体装置20は、プリント基板に実装したり、表面に貼ったり、埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の半導体装置20は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置20を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体2700、2706、パネル2701、ハウジング2702、プリント配線基板2703、操作ボタン2704、バッテリ2705を有する(図13参照)。パネル2701はハウジング2702に脱着自在に組み込まれ、ハウジング2702はプリント配線基板2703に嵌着される。ハウジング2702はパネル2701が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板2703には、パッケージングされた複数の半導体装置が実装されており、このうちの1つとして、本発明の半導体装置を用いることができる。プリント配線基板2703に実装される複数の半導体装置は、コントローラ、中央処理ユニット(CPU、Central Processing Unit)、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
パネル2701は、接続フィルム2708を介して、プリント配線基板2703と接続される。上記のパネル2701、ハウジング2702、プリント配線基板2703は、操作ボタン2704やバッテリ2705と共に、筐体2700、2706の内部に収納される。パネル2701が含む画素領域2709は、筐体2700に設けられた開口窓から視認できるように配置されている。
上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体2700、2706内部の限られた空間を有効に利用することができる。
また、本発明の半導体装置は、外部からの電圧印加により変化する有機化合物層が一対の導電層間に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。
また、本発明の半導体装置は、外部からの電圧印加によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。
なお、筐体2700、2706は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
Claims (12)
- 第1の導電層及び第2の導電層と、
前記第1の導電層及び前記第2の導電層の間に、前記第1の導電層及び前記第2の導電層の一方若しくは双方に電位を印加してクーロン力を生じさせ、前記クーロン力が一定以上となったとき前記第1の導電層と前記第2の導電層とを接触可能とする有機化合物層とを有する記憶素子を有することを特徴とする半導体装置。 - 記憶素子がマトリクス状に配置されたメモリセルアレイと、書き込み回路とを有し、前記記憶素子は第1の導電層及び第2の導電層を有し、前記第1の導電層及び前記第2の導電層の間に、前記第1の導電層及び前記第2の導電層の一方若しくは双方に電位を印加してクーロン力を生じさせ、前記クーロン力が一定以上となったとき前記第1の導電層と前記第2の導電層とを接触可能とする有機化合物層を有することを特徴とする半導体装置。
- メモリセルがマトリクス状に配置されたメモリセルアレイと、書き込み回路とを有し、前記メモリセルはトランジスタと記憶素子とを有し、
前記記憶素子は、第1の導電層及び第2の導電層を有し、
前記第1の導電層及び前記第2の導電層の間に、前記第1の導電層及び前記第2の導電層の一方若しくは双方に電位を印加してクーロン力を生じさせ、前記クーロン力が一定以上となったとき前記第1の導電層と前記第2の導電層とを接触可能とする有機化合物層を有することを特徴とする半導体装置。 - 第1の導電層及び第2の導電層と、
前記第1の導電層及び前記第2の導電層の間に、前記第1の導電層及び前記第2の導電層の一方若しくは双方に電位を印加して反応熱を生じさせ、前記反応熱が一定以上となったとき変形すると共に、前記第1の導電層と前記第2の導電層とを接触可能とする有機化合物層とを有する記憶素子を有することを特徴とする半導体装置。 - 記憶素子がマトリクス状に配置されたメモリセルアレイと、書き込み回路とを有し、前記記憶素子は第1の導電層及び第2の導電層を有し、
前記第1の導電層及び前記第2の導電層の間に、前記第1の導電層及び前記第2の導電層の一方若しくは双方に電位を印加して反応熱を生じさせ、前記反応熱が一定以上となったとき変形すると共に、前記第1の導電層と前記第2の導電層とを接触可能とする有機化合物層を有することを特徴とする半導体装置。 - メモリセルがマトリクス状に配置されたメモリセルアレイと、書き込み回路とを有し、
前記メモリセルはトランジスタと記憶素子とを有し、
前記記憶素子は第1の導電層及び第2の導電層を有し、
前記第1の導電層及び前記第2の導電層の間に、前記第1の導電層及び前記第2の導電層の一方若しくは双方に電位を印加して反応熱を生じさせ、前記反応熱が一定以上となったとき変形すると共に、前記第1の導電層と前記第2の導電層とを接触可能とする有機化合物層を有することを特徴とする半導体装置。 - 請求項1乃至6のいずれか一項において、アンテナとして機能する導電層と、前記導電層に接続するトランジスタとを有することを特徴とする半導体装置。
- 請求項1乃至7のいずれか一項において、前記第1の導電層又は前記第2の導電層に接続するダイオードを有することを特徴とする半導体装置。
- 請求項2、3、5乃至8のいずれか一項において、前記メモリセルアレイと前記書き込み回路とは、ガラス基板もしくは可撓性基板上に設けられていることを特徴とする半導体装置。
- 請求項9において、前記書き込み回路は薄膜トランジスタで形成されていることを特徴とする半導体装置。
- 請求項2、3、5乃至8のいずれか一項において、前記メモリセルアレイと前記書き込み回路とは、単結晶半導体基板上に設けられていることを特徴とする半導体装置。
- 請求項11において、前記書き込み回路は電界効果トランジスタで形成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006133385A JP2006352093A (ja) | 2005-05-20 | 2006-05-12 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005148821 | 2005-05-20 | ||
JP2006133385A JP2006352093A (ja) | 2005-05-20 | 2006-05-12 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006352093A true JP2006352093A (ja) | 2006-12-28 |
Family
ID=37647555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006133385A Pending JP2006352093A (ja) | 2005-05-20 | 2006-05-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006352093A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008126449A1 (ja) * | 2007-03-30 | 2008-10-23 | Pioneer Corporation | 複合型有機発光トランジスタ素子およびその製造方法 |
JP2009094483A (ja) * | 2007-10-10 | 2009-04-30 | Samsung Electronics Co Ltd | クロスポイントメモリアレイ |
-
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- 2006-05-12 JP JP2006133385A patent/JP2006352093A/ja active Pending
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