KR101125174B1 - 기억장치 및 반도체장치 - Google Patents

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KR101125174B1
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히로코 아베
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은, 제조공정 이외에서 데이터의 추기가 가능하고, 재기입에 의한 위조 등을 방지할 수 있는 불휘발성 기억장치 및 그 기억장치를 가지는 반도체장치를 제공하는데 있다. 또한, 본 발명의 목적은, 신뢰성이 높고 저렴한 불휘발성 기억장치 및 그 기억장치를 가지는 반도체장치를 제공하는데 있다. 본 발명에 따른 기억장치는, 제1 도전층, 제2 도전층, 및 제1 도전층과 제2 도전층 사이에 끼워진 절연층을 포함하고, 제1 도전층은 볼록부를 가지고 있다.
기억장치, 반도체장치, 제1 도전층, 제2 도전층, 절연층, 볼록부

Description

기억장치 및 반도체장치{Memory device and semiconductor device}
본 발명은 기억장치 및 이 기억장치를 구비한 반도체장치에 관한 것이다.
근년, 절연 표면 위에 복수의 회로가 집적되어 있고 다양한 기능을 가지는 반도체장치의 개발이 진행되고 있다. 또한, 안테나를 제공함으로써 무선에 의한 데이터의 송수신이 가능한 반도체장치의 개발이 진행되고 있다. 이와 같은 반도체장치는 무선 칩(chip)(ID 태그(tag), IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, RFID(Radio Frequency Identification) 태그라고도 불림)이라고 불리고, 이미 일부의 시장에서 도입되고 있다.
현재 실용화되고 있는 이들 반도체장치의 대부분은 Si 기판 등의 반도체 기판을 이용한 회로(IC(Integrated Circuit) 칩이라고도 불림)와 안테나를 가지고, 이 IC 칩은 기억회로(메모리라고도 부름), 제어회로 등으로 구성되어 있다. 특히 많은 데이터를 기억할 수 있는 기억회로를 구비함으로써, 보다 고기능으로 부가가치가 높은 반도체장치의 제공이 가능하게 된다. 또한, 이들 반도체장치는 저비용으로 제작하는 것이 요구되고, 근년, 제어회로, 기억회로 등에 유기 화합물을 사용한 유기 TFT, 유기 메모리 등의 개발이 활발히 행해지고 있다(문헌 1 : 일본국 공개특허공고 2002-26277호 공보).
기억회로로서는, DRAM(Dynamic Random Access Memory), SRAM(Static　Random　Access　Memory), FeRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read　Only　Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable　and　Programmable Read Only Memory), 플래시 메모리 등을 들 수 있다. 이들 중, DRAM과 SRAM은 휘발성 기억회로이고, 전원을 오프(off)하면 데이터가 소거되기 때문에, 전원을 온(on)할 때마다 데이터를 기입할 필요가 있다. FeRAM은 불휘발성 기억회로이지만, 강유전체 층을 포함하는 용량 소자를 사용하고 있기 때문에, 제작공정이 증가하게 된다. 마스크 ROM은 간단한 구조이지만, 제조공정에서 데이터를 기입할 필요가 있고, 추기할 수 없다. EPROM, EEPROM, 플래시 메모리는 불휘발성 기억회로이지만, 2개의 게이트 전극을 포함하는 소자를 사용하고 있기 때문에, 제작공정이 증가하게 된다.
한편, 유기 화합물을 사용한 기억회로는, 한 쌍의 전극 사이에 유기 화합물을 형성한 기억 소자를 사용하여 형성된다. 유기 화합물층의 두께를 두껍게 형성한 경우, 전류가 흐르기 어려워져, 기입 및 판독의 구동 전압이 상승한다.
상기 문제를 감안하여, 본 발명은, 제조공정 이외에서 데이터의 추기가 가능하고, 재기입에 의한 위조 등을 방지할 수 있는 불휘발성 기억장치, 및 그 기억장치를 가지는 반도체장치를 제공하는 것을 과제로 한다. 또한, 저소비전력이고 저렴한 불휘발성 기억장치 및 반도체장치를 제공하는 것을 과제로 한다.
본 발명에 따른 기억장치는, 제1 도전층, 제2 도전층, 및 제1 도전층과 제2 도전층 사이에 끼워진 절연층을 포함하고, 제1 도전층은 볼록부를 가지고 있다.
또한, 본 발명에 따른 기억장치는, 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 기입회로를 포함하고, 메모리 셀은 기억 소자를 가지고, 기억 소자는 제1 도전층, 제2 도전층, 및 제1 도전층과 제2 도전층 사이에 끼워진 절연층을 가지고, 제1 도전층은 볼록부를 가지고 있다.
또한, 본 발명에 따른 기억장치는, 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이와, 기입회로를 포함하고, 메모리 셀은 트랜지스터와 기억 소자를 가지고, 기억 소자는 제1 도전층, 제2 도전층, 및 제1 도전층과 제2 도전층 사이에 끼워진 절연층을 가지고, 제1 도전층은 볼록부를 가지고 있다.
또한, 본 발명에 따른 반도체장치는, 제1 트랜지스터, 제2 트랜지스터, 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층에 접속된 기억 소자, 및 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층에 접속된 안테나를 포함하고, 기억 소자는 볼록부를 가지는 제1 도전층, 제2 도전층, 및 제1 도전층과 제2 도전층 사이에 끼워진 절연층을 가지고 있다.
제1 트랜지스터와 기억 소자는 도전성 미립자를 통하여 서로 접속되어 있다. 또한, 제2 트랜지스터와 안테나는 도전성 미립자를 통하여 서로 접속되어 있다.
또한, 쌍이 되는 제1 도전층과 제2 도전층은 일부가 접속되어 있고, 볼록부의 적어도 일부는 곡면을 가진다. 또는, 볼록부는 제1 도전층의 표면에 대하여 10도 이상 85도 이하의 각도로 측벽면이 경사져 있는 영역을 가진다. 또한, 볼록부의 표면 위에 발액층이 제공될 수도 있다. 또한, 제1 도전층 위에 복수의 볼록부가 제공될 수도 있다.
또한, 기억 소자에서, 광학적 작용에 의해 저항값이 변화한다. 이와 같은 기억 소자에서는, 절연층은 광산(photoacid) 발생제가 도핑된 공역 고분자 재료를 사용하여 형성된다.
또한, 기억 소자에서, 전기적 작용에 의해 저항값이 변화한다. 이와 같은 기억 소자에서는, 절연층은 유기 화합물, 대표적으로는, 유기 절연물, 전자 수송 재료 또는 정공 수송 재료를 사용하여 형성된다. 또한, 절연층은 무기 절연물을 사용하여 형성된다.
또한, 쌍이 되는 제1 도전층과 제2 도전층은 일부가 접속되어 있다.
또한, 메모리 셀 어레이와 기입회로는 유리 기판 또는 가요성 기판 위에 제공되어 있다. 대표적으로는, 기입회로는 박막트랜지스터로 형성되어 있다.
또한, 메모리 셀 어레이와 기입회로는 단결정 반도체 기판 위에 제공되어 있다. 대표적으로는, 기입회로는 전계효과 트랜지스터로 형성되어 있다.
또한, 상기 구성을 가지는 본 발명의 반도체장치는, 전원 회로, 클록 발생 회로, 데이터 복조/변조 회로, 제어회로, 및 인터페이스 회로로부터 선택된 하나 또는 복수의 회로를 포함한다.
본 발명에 따르면, 제조공정 이외에서 데이터의 기입(추기)이 가능하고, 재기입에 의한 위조를 방지하는 것이 가능한 반도체장치가 얻어질 수 있다. 또한, 볼록부를 가지는 도전층을 사용하여 기억 소자를 형성함으로써, 데이터의 기입 시의 구동 전압을 저하하는 것이 가능하다. 그 결과, 저소비전력의 기억장치 및 반도체장치가 제공될 수 있다. 또한, 본 발명의 반도체장치는, 한 쌍의 도전층 사이에 절연층이 끼워진 단순한 구조를 가지는 기억 소자를 포함하고 있기 때문에, 저렴한 반도체장치가 제공될 수 있다. 또한, 기억 소자는 구조가 단순하고, 더욱 고집적화될 수 있기 때문에, 대용량의 기억회로를 가지는 반도체장치가 제공될 수 있다.
도 1(A) 및 도 1(B)는 본 발명의 기억장치를 설명하는 상면도 및 단면도.
도 2(A) 및 도 2(B)는 본 발명의 기억장치를 설명하는 단면도.
도 3(A)～도 3(F)는 본 발명의 기억장치를 설명하는 단면도.
도 4(A) 및 도 4(B)는 본 발명의 반도체장치를 설명하는 도면.
도 5는 본 발명의 반도체장치를 설명하는 도면.
도 6(A) 및 도 6(B)는 본 발명의 반도체장치를 설명하는 상면도 및 단면도.
도 7(A) 및 도 7(B)는 본 발명의 반도체장치를 설명하는 단면도.
도 8(A) 및 도 8(B)는 본 발명의 반도체장치를 설명하는 단면도.
도 9는 본 발명의 기억장치의 기입을 설명하는 타이밍 차트를 설명하는 도면.
도 10은 본 발명의 기억장치의 기입을 설명하는 타이밍 차트를 설명하는 도면.
도 11(A) 및 도 11(B)는 본 발명의 기억장치의 판독회로를 설명하는 도면.
도 12(A) 및 도 12(B)는 본 발명의 반도체장치의 구성예 및 그 반도체장치를 가지는 전자기기를 설명하는 도면.
도 13(A)～도 13(F)는 본 발명의 반도체장치의 사용 형태에 대하여 설명하는 도면.
도 14는 기억 소자 및 저항 소자의 전류 전압 특성을 설명하는 도면.
도 15는 기입을 설명하는 타이밍 차트를 설명하는 도면.
도 16(A) 및 도 16(B)는 본 발명의 기억장치를 설명하는 단면도.
본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 실시형태 및 상세한 것을 다양하게 변경할 수 있다는 것은 당업자에게 명백할 것이다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 같은 것을 나타내는 부호는 다른 도면들에서 공통하여 사용한다.
[실시형태 1]
본 실시형태에서는, 본 발명에 따른 기억장치의 기억 소자의 일 구성예에 대하여 도면을 참조하여 설명한다. 보다 구체적으로는, 기억장치의 구성이 패시브 매트릭스형인 경우를 설명한다.
도 1(A)는 본 발명에 따른 기억장치의 메모리 셀 어레이(22)의 상면 구조를 나타내고, 도 1(B)는 도 1(A)의 A-B에 따른 단면 구조를 나타낸다. 메모리 셀 어레이(22)는, 절연 표면을 가진 기판(30) 위에, 제1 방향으로 연장한 제1 도전 층(31a)과, 제1 도전층(31a)을 덮도록 제공된 절연층(29)과, 제1 방향에 수직인 제2 방향으로 연장한 제2 도전층(28)을 포함하고 있다. 또한, 제1 도전층(31a)은 각 메모리 셀마다 볼록부(31b)를 가진다. 또한, 제1 도전층(31a)과 절연층(29)과 제2 도전층(28)의 적층 구조에 의해 기억 소자(80)가 형성된다. 또한, 여기서는, 보호막으로서 기능하는 절연층(27)이 제2 도전층(28)을 덮도록 제공되어 있다(도 1(B) 참조).
제1 도전층(31a)과 제2 도전층(28)의 재료에는 도전성이 높은 원소나 화합물 등을 사용한다. 절연층(29)의 재료에는, 전기적 작용이나 광학적 작용에 의해 결정 상태나 도전성, 또는 형상이 변화하는 물질을 사용한다. 상기 구성을 가지는 기억 소자에서는, 전압 인가 전후에 도전성이 변화하므로, 기억 소자가 "초기 상태"와 "도전성 변화 후"에 대응한 2값을 기억할 수 있다. 이하, 전압 인가 전후에서의 기억 소자의 도전성의 변화에 대하여 설명한다.
제1 도전층(31a)과 제2 도전층(28)과의 사이에 전압을 인가하면, 제1 도전층(31a)과 제2 도전층(28)이 단락(短絡)하고, 기억 소자의 도전성이 높아진다. 즉, 전압을 인가함과 동시에, 절연층(29)에 전류가 흘러 열이 발생하고, 절연층의 온도가 유리 전이점까지 상승하면 절연층이 유동성을 가져, 막 두께가 불균일하게 된다. 특히 막 두께가 얇아진 부분의 도전성이 높아져, 제1 도전층(31a)과 제2 도전층(28)이 단락하고, 기억 소자의 도전성이 높아진다. 이 경우, 제1 도전층(31a)이 볼록부(31b)를 가짐으로써, 유동성을 가지는 절연층이 볼록부에서 이동하기 쉬워진다(도 2(A) 참조). 그 결과, 절연층 및 제2 도전층이 변형하여, 제1 도전 층(31a)과 제2 도전층(28a)이 단락한다.
또한, 제1 도전층(31a)과 제2 도전층(28)과의 사이에 전압을 인가하면, 절연층(29)에서 절연 파괴가 생겨, 도전성을 나타내는 경우도 있다. 이것은, 제1 도전층(31a)의 볼록부의 모서리에서 전계가 집중하기 쉽고, 절연층(29)에 절연 파괴가 일어나기 쉬워지기 때문이다.
그 결과, 저소비전력으로 기입을 행하는 것이 가능하다.
또한, 여기서의 볼록부란, 제1 도전층(31a)의 표면으로부터 돌출하고 있는 영역(돌기)이다. 즉, 제1 도전층(31a)의 표면과 볼록부와의 정상 사이에 고저차를 가지는 영역이다.
제1 도전층(31a)의 표면으로부터 돌출하는 볼록부의 높이(제1 도전층(31a)의 표면과 볼록부와의 정상과의 고저차)는, SEM(주사형 전자 현미경), TEM(투과형 전자 현미경), 촉침식 단차계 등으로 측정하여 5～500 nm, 바람직하게는 20～300 nm이다. 볼록부의 높이가 상기 범위보다 낮고, 또한, 제1 도전층(31a) 표면에 요철이 형성되면, 볼록부가 이 요철과 혼합되어 볼록부로서 기능하지 않고, 저소비전력으로 기입을 행하는 것이 곤란하게 된다. 또한, 볼록부의 높이가 상기 범위보다 높은 경우, 제1 도전층(31a) 위에 형성되는 절연층(29)의 피복률(커버리지)이 저하하고, 절연층(29)이 제1 도전층(31a)을 덮지 않는 영역이 형성된다. 그 결과, 제1 도전층(31a) 및 제2 도전층(28)이 단락하여 수율이 저하한다는 문제가 생긴다.
또한, 제1 도전층(31a)의 표면이란, 제1 도전층(31a)에서 막 두께의 균일성이이 높은 영역의 표면을 말한다.
이와 같이 기입을 행하는 것이 가능한 제1 도전층으로서, 에칭률이 다른 도전층들을 적층하고, 상부 층의 면적이 하부 층의 면적보다 작은 조건에서 에칭하여, 볼록부(32b)를 가지는 제1 도전층(32a)을 형성할 수 있다(도 1(C) 참조).
또한, 액적 토출을 사용하여, 곡률(곡면, 만곡 형상)을 가진 볼록부(33b)를 가지는 제1 도전층(33a)을 형성할 수 있다(도 1(D) 참조).
또한, 에칭 조건에 의해, 순테이퍼를 가진 볼록부(34b)를 가지는 제1 도전층(34a)을 형성할 수 있다(도 1(E) 참조). 또한, 여기서의 순테이퍼란, 제1 도전층의 표면에 대하여 볼록부(34b)의 측벽면이 경사져 있는 영역이다. 경사 각도는 10도 이상 85도 이하, 바람직하게는 60도 이상 80도 이하이다. 또한, 볼록부(34b)의 정상은 모난 형상을 가진다.
또한, 제1 도전층은 이들 형상을 가지는 볼록부를 복수 가지고 있어도 좋다. 도 3(A)에서는, 복수의 볼록부(32b, 32c)를 가지는 제1 도전층(32a)을 나타낸다.
또한, 볼록부(35b)의 정상이 도 16(A)에 나타내는 바와 같이 뾰족한 머리 형상을 가져도 좋다.
또한, 도 16(B)에 나타내는 바와 같이, 제1 도전층(36a)은 뾰족한 머리 형상의 정상을 가지는 볼록부(36b)를 복수 가지고 있어도 좋다.
또한, 제1 도전층(31a)의 볼록부(31b)의 표면 위에 발액(liquid-repellent)층(33)을 형성하여도 좋다(도 3(B) 참조). 여기서는, 발액층은, 절연층(29)이 유리 전이점 이상의 온도에서 유동성을 가질 때, 절연층(29)을 튀기 쉽게 하는 층이다. 도 3(B)에서는, 발액층(33)은 제1 도전층(31a)의 볼록부(31b)의 정상부에 형 성되어 있다.
또한, 발액층(34)을 제1 도전층(31a)의 볼록부(31b)의 일부 위에 형성하여도 좋다(도 3(C) 참조).
또한, 발액층(35)을 제1 도전층(31a)의 볼록부(31b)의 전면(全面)에 형성하여도 좋다. 구체적으로는, 볼록부(31b)의 측면 및 정상부에 발액층(35)을 형성하여도 좋다(도 3(D) 참조).
발액층의 형성 방법으로서는, 절연층의 재료가 유리 전이점 이상의 온도에서 유동성을 가질 때 절연층을 튀기 쉽게 할 수 있는 재료를 액적 토출법, 인쇄법 등에 의해 소정의 영역에 도포하고 소성하는 방법이 있다. 또한, 제1 도전층 및 기판 위에 상기 재료를 흡착시키고, 발액층을 형성하지 않는 영역에 포토마스크를 사용하여 자외선 등을 조사하여, 이 재료를 분해하고 발액층을 형성하는 방법이 있다. 또한, 제1 도전층 위에 상기 재료를 흡착시킨 후, 발액층을 형성하는 영역 위에 보호 마스크를 형성하고, 보호 마스크로 덮이지 않은 영역을 산소 애싱(ashing) 등에 의해 제거하고, 보호 마스크를 제거하여 발액층을 형성하는 방법 등을 들 수 있다.
절연층의 재료가 유리 전이점 이상의 온도에서 유동성을 가질 때 절연층을 튀기 쉽게 하는 재료의 대표예로서는, 알킬기나 불화탄소 사슬을 가지는 화합물을 들 수 있다.
또한, 불화탄소 사슬을 가지는 유기 수지(불소계 수지)를 사용할 수 있다. 불소계 수지로서는, 폴리테트라플루오로에틸렌(PTFE; 4불화 에틸렌 수지), 퍼플루 오로알콕시 알칸(PFA; 4불화 에틸렌 퍼플루오로알킬비닐에테르 공중합체 수지), 퍼플루오로에틸렌프로펜 코폴리머(PFEP; 4불화 에틸렌 6불화 프로필렌 공중합체 수지), 에틸렌-테트라플루오로에틸렌 코폴리머(ETFE; 4불화 에틸렌-에틸렌 공중합체 수지), 폴리비닐리덴 플루오라이드(PVDF; 불화 비닐리덴 수지), 폴리클로로트리플루오로에틸렌(PCTFE; 3불화 염화 에틸렌 수지), 에틸렌-클로로트리플루오로에틸렌 코폴리머(ECTFE; 3불화 염화 에틸렌-에틸렌 공중합체 수지), 폴리테트라플루오로에틸렌-퍼플루오로디옥솔 코폴리머(TFE/PDD), 폴리비닐 플루오라이드(PVF; 불화 비닐 수지) 등을 사용할 수 있다.
또한, 화학식 Rn-Si-X(4-n)(n = l, 2, 3)으로 나타내어지는 유기 실란을 들 수 있다. 이 식에서, R은 플루오로 알킬기나 알킬기 등의, 비교적 불활성인 기를 나타낸다. 또한, X는 할로겐, 메톡시기, 에톡시기 또는 아세톡시기 등, 기질 표면의 수산기와의 축중합에 의해 결합 가능한 가수분해기를 나타낸다.
유기 실란의 예로서, R로서 플루오로알킬기를 가지는 플루오로알킬실란(이하, FAS라고도 함)을 사용할 수도 있다. FAS의 R은, (CF3)(CF2)x(CH2)y(x : O 이상 10 이하의 정수, y : 0 이상 4 이하의 정수)로 나타내어지는 구조를 가진다. 복수개의 R 또는 X가 Si에 결합하고 있는 경우에는, R 또는 X는 모두 같아도 좋고, 달라도 좋다. FAS의 대표예로서는, 헵타데카플루오로테트라하이드로데실트리에톡시실란, 헵타데카플루오로테트라하이드로데실트리클로로실란, 트리데카플루오로테트라하이드로옥틸트리클로로실란, 트리플루오로프로필트리메톡시실란 등의 플루오로알킬실란(FAS)을 들 수 있다.
유기 실란의 다른 예로서, R로서 알킬기를 가지는 알콕시실란을 사용할 수 있다. 알콕시실란으로서는, 2～30개의 탄소 원자를 가지는 알콕시실란이 바람직하다. 대표예로서는, 에틸트리에톡시실란, 프로필트리에톡시실란, 옥틸트리에톡시실란, 데실트리에톡시실란, 옥타데실트리에톡시실란(ODS), 에이코실트리에톡시실란, 트리아콘틸트리에톡시실란을 들 수 있다.
또한, 절연층의 재료가 유리 전이점 이상의 온도에서 유동성을 가질 때 절연층을 튀기 쉽게 하는 재료로서는, 유리 전이점 이상의 온도에서 절연층의 재료의 접촉각과의 차가 30도 이상, 바람직하게는 40도 이상인 접촉각을 가지는 재료를 적절히 사용할 수 있다.
또한, 인접하는 메모리 셀들의 각 간격에서 횡방향으로의 전계의 영향이 우려되는 경우에는, 각 메모리 셀에 제공된 절연층을 분리하기 위해, 각 메모리 셀마다 절연층(36)(격벽이라고도 함)을 형성하여도 좋다(도 3(E) 참조). 즉, 각 메모리 셀마다 절연층(36)을 선택적으로 형성한 구성으로 하여도 좋다. 또한 절연층(36)은 역테이퍼 형상으로 함으로써, 후에 형성하는 절연층(29) 및 제2 도전층(28)을 각 메모리 셀마다 형성하는 것이 가능하기 때문에 바람직하다. 그 후, 제1 도전층(31a) 및 절연층(36)을 덮도록 절연층(29) 및 제2 도전층(28)을 형성한다.
또한, 제1 도전층(31a)을 덮도록 절연층(29)을 형성할 때, 제1 도전층(31a)의 단부의 단차에 의해 생기는 절연층(29)의 단절(段切)이나 각 메모리 셀 간격에 서의 횡방향으로의 전계의 영향을 방지하기 위해, 제1 도전층(31a)들 사이에 절연층(37)(격벽이라고도 함)을 형성하여도 좋다(도 3(F) 참조). 또한, 절연층(37)은 순테이퍼 형상을 가지는 것이 바람직하고, 만곡된 형상을 가지는 것이 더욱 바람직하다. 그 후, 제1 도전층(31a) 및 절연층(37)을 덮도록 절연층(29) 및 제2 도전층(28)을 형성한다.
상기 메모리 셀의 구성에서, 기판(30)으로서는, 유리 기판 및 가요성 기판 외에, 석영 기판, 실리콘 기판, 금속 기판, 스테인리스 기판 등을 사용할 수 있다. 가요성 기판이란, 접어 구부릴 수 있는 기판으로, 예를 들어, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰 등으로 이루어지는 플라스틱 기판 등을 들 수 있다. 또한, 라미네이트 필름(폴리프로필렌, 폴리에스터, 비닐, 폴리불화 비닐, 염화 비닐 등으로 이루어짐), 섬유질 재료로 된 종이 등을 사용할 수도 있다. 또한, 이 밖에도, Si, GaN, GaAs, InP 등의 반도체 기판 위에 형성된 전계효과 트랜지스터(FET)의 상방이나, 유리 등의 기판 위에 형성된 박막트랜지스터(TFT(Thin Film Transistor))의 상방에 메모리 셀 어레이(22)가 제공될 수 있다.
또한, 제1 도전층(31a～34a)과 제2 도전층(28)에는, 도전성이 높은 원소나 화합물 등을 사용한다. 대표예로서는, 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 구리(Cu), 팔라듐(Pd), 탄소(C), 알루미늄(Al), 망간(Mn), 티탄(Ti), 탄탈(Ta) 등으로부터 선택된 1종의 원소 또는 이 원소를 복수 함유하는 합금으로 이루어지는 단층 또는 적층 구조를 사용할 수 있다. 상기 원소를 복수 함유하는 합금으로서는, 예를 들어, Al과 Ti을 함유한 합금, Al, Ti, C를 함유한 합금, Al과 Ni을 함유한 합금, Al과 C를 함유한 합금, Al과 Ni과 C를 함유한 합금 또는 Al과 Mo을 함유한 합금 등을 사용할 수 있다.
제1 도전층(31a～34a)에 대해서는, 증착법, 스퍼터링법, CVD법, 인쇄법, 전기 도금법, 무전해 도금법 등을 사용하여 도전층을 형성한 후, 그의 일부를 에칭하여 볼록부(31b～34b, 32e)를 가지는 제1 도전층(31a～34a)을 형성할 수 있다(도 1(B) 참조).
제2 도전층(28)은, 증착법, 스퍼터링법, CVD법, 인쇄법 또는 액적 토출법을 사용하여 형성할 수 있다. 또한, 제2 도전층(28)도 도 1(B)～도 1(E)에서와 같이 볼록부(31b～34b)를 가지고 있어도 좋다. 여기서는, 이들 몇 개의 방법을 사용하여 제1 도전층(31a～34a) 및 제2 도전층(28)을 형성한다. 또한, 제1 도전층(31a～34a)과 제2 도전층(28)은 각기 다른 방법을 사용하여 형성하여도 좋다.
본 실시형태에서, 메모리 셀에의 데이터의 기입은 전기적 작용 또는 광학적 작용을 가함으로써 행해진다. 광학적 작용에 의해 데이터의 기입을 행하는 경우, 제1 도전층(31a～34a)과 제2 도전층(28) 중 한쪽 또는 모두는 투광성을 가지도록 형성된다. 투광성을 가지는 도전층은 투명한 도전성 재료를 사용하여 형성하거나, 또는, 투명한 도전성 재료가 아니어도 광을 투과하는 두께로 형성한다. 투명한 도전성 재료로서는, 인듐 주석 산화물(ITO), 산화 아연(ZnO), 인듐 아연 산화물(IZ0), 갈륨을 첨가한 산화 아연(GZO), 또는 그 외의 투광성 산화물 도전 재료를 사용하는 것이 가능하다. IT0 및 산화규소를 함유하는 인듐 주석 산화물이나, 산 화규소를 함유한 산화 인듐에 2～20%의 산화 아연(ZnO)을 혼합한 것을 사용하여도 좋다.
절연층(29)은 유기 절연물, 전기적 작용 또는 광학적 작용에 의해 도전성이 변화하는 유기 화합물, 무기 절연물, 또는 유기 화합물과 무기 화합물이 혼합하여 이루어지는 층으로 형성된다. 절연층(29)은 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다. 또한, 유기 화합물과 무기 화합물과의 혼합층 및 전기적 작용 또는 광학적 작용에 의해 도전성이 변화하는 유기 화합물로 이루어지는 층을 적층시켜 형성하여도 좋다.
절연층(29)을 구성하는 것이 가능한 무기 절연물로서는, 산화규소, 질화규소, 산화질화규소, 질화산화규소 등을 사용할 수 있다.
또한, 절연층(29)을 구성하는 것이 가능한 유기 절연물로서는, 폴리이미드, 아크릴, 폴리아미드, 벤조시클로부텐, 에폭시 등으로 대표되는 유기 수지를 사용할 수 있다.
또한, 절연층(29)을 구성하는 것이 가능한, 전기적 작용 또는 광학적 작용에 의해 도전성이 변화하는 유기 화합물로서는, 정공 수송성이 높은 유기 화합물 재료 또는 전자 수송성이 높은 유기 화합물 재료를 사용할 수 있다.
정공 수송성이 높은 유기 화합물 재료로서는, 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(약칭: α-NPD), 4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]-비페닐(약칭: TPD), 4,4',4''-트리스(N,N-디페닐-아미노)-트리페닐아민(약칭: TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약칭: MTDATA), 4,4'-비스(N-(4-(N,N-디-m-톨릴아미노)페닐)-N-페닐아미노)비페닐(약칭: DNTPD) 등의 방향족 아민계 화합물(즉, 벤젠환-질소의 결합을 가지는 화합물)이나, 프탈로시아닌(약칭: H2Pc), 구리 프탈로시아닌(약칭: CuPc), 바나딜 프탈로시아닌(약칭: VOPc) 등의 프탈로시아닌 화합물을 사용할 수 있다. 상기한 물질은, 주로 10-6 cm2/Vs 이상의 정공 이동도를 가지는 물질이다. 그러나, 전자 수송성보다 정공 수송성이 높은 물질이라면, 상기한 물질 이외의 것을 사용하여도 좋다.
또한, 유기 화합물과 무기 화합물과의 혼합층을 형성하는 경우에는, 정공 수송성이 높은 유기 화합물 재료와 전자를 받기 쉬운 무기 화합물 재료를 혼합시키는 것이 바람직하다. 이와 같은 구성으로 함으로써, 본래 내재적인 캐리어를 거의 갖지 않는 유기 화합물에 많은 정공 캐리어가 발생하고, 매우 뛰어난 정공 주입성 및 수송성을 나타낼 수 있다. 그 결과, 유기 화합물층은 뛰어난 도전성을 얻는 것이 가능하게 된다.
전자를 받기 쉬운 무기 화합물 재료로서는, 주기율표 4족 내지 12족의 어느 하나에 속하는 천이 금속의 금속 산화물, 금속 질화물 또는 금속 산화질화물을 사용할 수 있다. 구체적으로는, 티탄 산화물(TiOx), 지르코늄 산화물(ZrOx), 바나듐 산화물(VOx), 몰리브덴 산화물(Mo0x), 텅스텐 산화물(W0x), 탄탈 산화물(Ta0x), 하프늄 산화물(HfOx), 니오브 산화물(NbOx), 코발트 산화물(Cox), 레늄 산화물(ReOx), 루테늄 산화물(Ru0x), 아연 산화물(ZnO), 니켈 산화물(NiOx), 구리 산화물(Cu0x) 등을 사용할 수 있다. 또한, 여기서는 구체적인 예로서 산화물을 예로 들었지만, 물론 이들 금속의 질화물이나 산화질화물을 사용하여도 좋다.
전자 수송성이 높은 유기 화합물 재료로서는, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭: Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약칭: BeBq2), 비스(2-메틸-8-퀴놀리놀라토)(4-페닐페놀라토)알루미늄(약칭: BAlq) 등, 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속 착체 등으로 이루어지는 재료를 사용할 수 있다. 또한, 이 외에, 비스[2-(2-하이드록시페닐)벤조옥사졸레이트]아연(약칭: Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸레이트]아연(약칭: Zn(BTZ)2) 등의, 옥사졸계 또는 티아졸계 배위자를 가지는 금속 착체 등의 재료도 사용할 수 있다. 또한, 금속 착체 이외에도, 2-(4-비페닐)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭: PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭: OXD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐릴)-1,2,4-트리아졸(약칭: TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐릴)-1,2,4-트리아졸(약칭: p-EtTAZ), 바소페난트롤린(약칭: BPhen), 바소큐프로인(약칭: BCP) 등을 사용할 수 있다. 여기에 말한 물질은, 주로 10-6 cm2/Vs 이상의 전자 이동도를 가지는 물질이다. 그러나, 정공 수송성보다 전자 수송성이 높은 물질이라면, 상기 물질 이외의 것을 사용하여도 좋다.
또한, 유기 화합물과 무기 화합물과의 혼합층을 형성하는 경우에는, 전자 수 송성이 높은 유기 화합물 재료와 전자를 주기 쉬운 무기 화합물 재료를 혼합시키는 것이 바람직하다. 이와 같은 구성으로 함으로써, 본래 내재적인 캐리어를 거의 갖지 않는 유기 화합물에 많은 전자 캐리어가 발생하고, 매우 뛰어난 전자 주입성 및 수송성을 나타낼 수 있다. 그 결과, 유기 화합물층은 뛰어난 도전성을 얻는 것이 가능하게 된다.
전자를 주기 쉬운 무기 화합물 재료로서는, 알칼리 금속 산화물, 알칼리토류 금속 산화물, 희토류 금속 산화물, 알칼리 금속 질화물, 알칼리토류 금속 질화물, 또는 희토류 금속 질화물을 사용할 수 있다. 구체적으로는, 리튬 산화물(LiOx), 스트론튬 산화물(SrOx), 바륨 산화물(BaOx), 에르븀 산화물(ErOx), 나트륨 산화물(Na0x), 리튬 질화물(LiNx), 마그네슘 질화물(MgNx), 칼슘 질화물(CaNx), 이트륨 질화물(YNx), 란탄 질화물(LaNx) 등을 사용할 수 있다.
또한, 무기 화합물 재료로서, 유기 화합물로부터 전자를 받기 쉬운 무기 화합물 재료 또는 유기 화합물에 전자를 주기 쉬운 무기 화합물 재료라면 어느 것이라도 사용할 수 있고, 알루미늄 산화물(AlOx), 갈륨 산화물(Ga0x), 규소 산화물(Si0x), 게르마늄 산화물(Ge0x), 인듐 주석 산화물(ITO) 등 외에, 다양한 금속 산화물, 금속 질화물 또는 금속 산화질화물을 사용할 수 있다.
또한, 절연층(29)이 금속 산화물 또는 금속 질화물 중에서 선택된 화합물과 정공 수송성이 높은 화합물로 형성되는 경우, 입체 장애(steric hindrance)가 큰 (평면 구조와는 달리 공간적 확대를 가지는 구조를 가짐) 화합물을 더한 구성으로 하여도 좋다. 입체 장애가 큰 화합물로서는, 5,6,11,12-테트라페닐테트라센(약칭: 루브렌)이 바람직하다. 또는, 이것 외에, 헥사페닐벤젠, t-부틸페릴렌, 9,10-디(페닐)안트라센, 쿠마린 545T 등도 사용할 수도 있다. 이 외에, 덴드리머 등도 유효하다.
또한, 전자 수송성이 높은 유기 화합물 재료로 형성되는 층과, 정공 수송성이 높은 유기 화합물 재료층과의 사이에, 4-디시아노메틸렌-2-메틸-6-[2-(1,1,7,7-테트라메틸-줄롤리딘-9-일)에테닐]-4H-피란(약칭: DCJT), 4-디시아노메틸렌-2-t-부틸-6-[2-(1,1,7,7-테트라메틸-줄롤리딘-9-일)에테닐]-4H-피란, 페리플란텐, 2,5-디시아노-1,4-비스[2-(10-메톡시-1,1,7,7-테트라메틸-줄롤리딘-9-일)에테닐)벤젠, N,N'-디메틸퀴나크리돈(약칭: DMQd), 쿠마린 6, 쿠마린 545T, 트리스(8-퀴놀리놀라토)알루미늄(약칭: Alq3), 9,9'-비안트릴, 9,10-디페닐안트라센(약칭: DPA), 9,10-비스(2-나프틸)안트라센(약칭: DNA), 2,5,8,11-테트라-t-부틸페릴렌(약칭: TBP) 등의 발광 물질을 제공하여도 좋다.
또한, 절연층(29)에는, 광학적 작용에 의해 전기 저항이 변화하는 재료를 사용할 수 있다. 구체적으로는, 광을 흡수함으로써 산을 발생하는 화합물(광산 발생제)을 도핑한 공역 고분자를 사용할 수 있다. 공역 고분자로서, 폴리아세틸렌류, 폴리(페닐렌비닐렌)류, 폴리티오펜류, 폴리아닐린류, 폴리(페닐렌에틸렌)류 등을 사용할 수 있다. 또한, 광산 발생제로서는, 아릴 술포늄염, 아릴 요오드늄염, o- 니트로벤질 토실레이트, 아릴 술폰산 p-니트로벤질 에스테르, 술포닐 아세토페논류, Fe-알렌 착체 PF6염 등을 사용할 수 있다.
절연층(29)은 증착법, 전자빔 증착법, 스퍼터링법, CVD법 등을 사용하여 형성할 수 있다. 또한, 유기 화합물과 무기 화합물을 포함하는 혼합층은, 동일한 방법들이나 상이한 방법들을 조합하여 각각의 재료를 동시에 성막함으로써 형성할 수 있다. 예를 들어, 저항 가열 증착에 의한 공증착법, 전자빔 증착에 의한 공증착법, 저항 가열 증착과 전자빔 증착에 의한 공증착법, 저항 가열 증착과 스퍼터링에 의한 성막, 전자빔 증착과 스퍼터링에 의한 성막 등을 채용할 수 있다.
또한, 절연층(29)의 형성 방법으로서, 폴리이미드, 아크릴, 폴리아미드, 벤조시클로부텐, 에폭시 등으로 대표되는 유기 절연물이나, 정공 수송성이 높은 유기 화합물이나, 전자 수송성이 높은 유기 화합물을 레이저 전사법을 사용하여 제1 도전층 위에 형성하여도 좋다. 레이저 전사법에서는, 상기 유기 절연물이나 유기 화합물이 형성된 필름에 레이저광을 조사한다. 이 때, 유기 절연물이나 유기 화합물이 형성되는 면을 제1 도전층측으로 향하게 한다. 레이저광이 조사된 유기 절연물이나 유기 화합물은 필름으로부터 박리되고, 제1 도전층에 융착한다. 그 결과, 제1 도전층 위에 절연층을 형성하는 것이 가능하다. 이와 같은 기술을 이용하면, 소정의 장소에만 절연층을 형성하는 것이 가능하다.
또한, 절연층(29)은 전기적 작용 또는 광학적 작용에 의해 기억 소자의 도전성을 변화시킬 수 있는 막 두께로 형성된다.
또한, 다른 형성 방법으로서, 스핀 코팅법, 졸-겔(sol-gel)법, 인쇄법 또는 액적 토출법 등을 사용하여도 좋고, 상기 방법과 이것들을 조합시켜 절연층(29)을 형성하여도 좋다.
또한, 본 실시형태에서는, 상기 구성에서, 제1 도전층(31a～34a)과 절연층(29) 사이에, 정류성을 가지는 소자를 제공하여도 좋다. 정류성을 가지는 소자란, 게이트 전극과 드레인 전극을 접속한 트랜지스터, 또는 다이오드이다. 이와 같이, 정류성이 있는 다이오드를 제공함으로써, 일 방향으로만 전류가 흐르기 때문에, 데이터의 판독 편차가 감소하고, 판독 마진이 향상된다. 또한 정류성을 가지는 소자는 절연층(29)과 제2 도전층(28) 사이에 제공되어도 좋다.
여기서, 본 발명에 따른 기억장치의 구성과 데이터 기입 방법에 대하여 설명한다.
도 4(A)는 본 발명에 따른 기억장치의 구성을 나타낸다. 본 발명에 따른 기억장치(508)는 열(列) 디코더(501), 행(行) 디코더(502), 판독회로(504), 기입회로(505), 셀렉터(503), 메모리 셀 어레이(22)를 포함한다. 메모리 셀 어레이(22)는 비트선(Bm)(1≤m≤x), 워드선(Wn)(1≤n≤y), 및 비트선과 워드선과의 교차점에 있는 x×y개의 메모리 셀(21)을 가진다. 또한, 여기서 나타내는 기억장치(508)의 구성은 어디까지나 일 예이고, 센스 증폭기, 출력회로, 버퍼 등의 다른 회로를 가지고 있어도 좋고, 기입회로를 비트선 구동회로에 마련하여도 좋다.
열 디코더(501)는 메모리 셀 어레이의 열을 지정하는 어드레스 신호를 받아, 지정 열의 셀렉터(503)에 신호를 준다. 셀렉터(503)는 열 디코더(501)의 신호를 받아, 지정 열의 비트선을 선택한다. 행 디코더(502)는 메모리 셀 어레이의 행을 지정하는 어드레스 신호를 받아, 지정 행의 워드선을 선택한다. 상기한 동작에 의해, 어드레스 신호에 대응하는 하나의 메모리 셀(21)이 선택된다. 판독회로(504)는 선택된 메모리 셀이 가지는 데이터를 읽고, 증폭하여 출력한다. 기입회로(505)는 기입에 필요한 전압을 생성하고, 선택된 메모리 셀의 기억 소자에 전압을 인가함으로써 데이터의 기입을 행한다.
도 4(B)는 본 발명의 기억장치에 포함되는 기입회로(505)의 구성을 나타낸다. 기입회로(505)는 전압 발생 회로(701), 타이밍 제어회로(702), 스위치(SW0, SW1, SW2), 출력 단자(Pw)를 가진다. 전압 발생 회로(701)는 승압 회로 등으로 구성되고, 기입에 필요한 전압(V1, V2)을 생성하고, 각각 출력 단자(Pa, Pb)로부터 V1, V2를 출력한다. 타이밍 제어회로(702)는 기입 제어 신호(이하, WE라고 기재함), 데이터 신호(이하, DATA라고 기재함), 클록 신호(이하, CLK라고 기재함) 등으로부터 스위치(SW0, SW1, SW2)를 제어하는 신호(S0, S1, S2)를 생성하고, 각각 출력 단자(P0, P1, P2)로부터 그 신호들을 출력한다. 스위치(SW0)는 출력 단자(Pw)와 접지와의 접속의 ON/OFF를 제어하고, 스위치(SW1)는 출력 단자(Pw)와 전압 발생 회로의 출력 단자(Pa)와의 접속의 ON/OFF를 제어하고, 스위치(SW2)는 출력 단자(Pw)와 출력 단자(Pb)와의 접속의 ON/OFF를 제어하고, 기입회로의 출력 단자(Pw)로부터의 출력 전압(Vwrite)을 전환한다.
도 15는 "1"의 기입 방법을 설명하는 타이밍 차트를 나타낸다. 이 타이밍 차트는, 입력 신호(WE, DATA), 출력 신호(S0, S1, S2), 출력 전압(Vwrite), m열 n 행의 메모리 셀에 인가되는 전압(Vbit, Vword)의 타이밍을 나타낸다.
본 실시형태의 메모리 셀에서, 제1 도전층이 워드선으로 구성되고, 제2 도전층은 비트선으로 구성되어 있다. 따라서, m번째 열의 비트선(Bm)에 접속되는 m열 a행(1≤a≤y, a≠n)의 메모리 셀에 잘못된 기입이 일어나지 않도록 배려할 필요가 있다. 타이밍 차트는 선택되지 않은 m열 a행의 메모리 셀에 인가되는 전압(Vbit, Vword)도 나타낸다.
기입은 이하와 같이 행해진다. 먼저, 입력 신호(WE, DATA)가 Hi가 되면, 전압 발생 회로(701)는 전압(V1, V2)을 생성하고, 출력 단자(Pa, Pb)으로부터 V1, V2를 출력한다. 타이밍 제어회로(702)는, 입력 신호(WE, DATA, CLK) 등으로부터 스위치를 제어하는 신호(S0, S1, S2)를 생성하고, 출력 단자(P0, P1, P2)으로부터 그 신호들을 출력한다. 이들 신호에 의해 스위치(SW0, SW1, SW2)가 전환되고, 기입회로는 출력 단자(Pw)로부터 전압(V1, V2)을 연속적으로 출력한다.
동시에, 열을 지정하는 어드레스 신호를 받은 열 디코더(501)는 m열의 셀렉터에 신호를 주고, 셀렉터(503)는 m열의 비트선(Bm)을 기입회로의 출력 단자(Pw)에 접속한다. 지정되어 있지 않은 비트선은 비접속 상태(이하, 부유(floating) 상태라고 함)가 된다. 마찬가지로, 행을 지정하는 어드레스 신호를 받은 행 디코더(502)는 n행의 워드선(Wn)을 0 V로 하고, 지정되어 있지 않은 워드선(Wa)에 전압(V3)을 인가한다. 전압(V3)은, 기억 소자에 전압(V1-V3)과 전압(V2-V3)을 인가하여도 기억 소자의 도전성이 변화하지 않는 범위에서 결정된다.
상기한 동작에 의해, 워드선(Wn)에 0 V가 인가되고, 비트선(Bm)에 전압(V1, V2)이 연속적으로 인가된다. 따라서, 기억 소자의 도전성이 변화하여, m열 n행의 메모리 셀은 "1"을 기억한다. 동시에, 워드선(Wa)에는 V3이 인가되고, 비트선(Bm)에는 전압(V1, V2)이 연속적으로 인가된다. 따라서, 기억 소자에는 전압(V1-V3)과 전압(V2-V3)이 연속적으로 인가되고, 메모리 셀에 기입을 하지 않도록 제어된다.
입력 신호(WE)가 Lo가 되면, 모든 워드선은 0 V가 되고, 모든 비트선은 부유 상태가 된다. 동시에, 타이밍 제어회로는 신호(S0, S1, S2 = Lo)를 생성하여 출력 단자(P0, P1, P2)로부터 출력하고, 기입회로의 출력 단자(Pw)는 부유 상태가 된다. 상기 동작에 의해, 기입은 행해지지 않게 된다.
기억 소자에 복수 단계의 전압을 연속적으로 인가함으로써, 사이즈가 작은 기억 소자라도 낮은 전압으로 짧은 전압 인가 시간에 도전성을 변화시키는 것이 가능하게 된다. 또한, 본 발명에 의해, 기입 시의 소비전류를 작게 하고, 소비전류가 최대가 되는 시간을 짧게 할 수 있으므로, 기입회로의 전압 발생 회로의 소형화와 기억장치의 소형화를 실현할 수 있다. 또한, 기억 소자에 높은 펄스 전압을 인가하면, 도전성의 변화량에 편차가 생겨, 기억장치의 신뢰성을 저하시킨다. 그러나, 본 발명과 같이 복수 단계의 전압을 연속적으로 인가함으로써 기억 소자의 도전성의 변화량이 일정하게 되어, 기억장치의 신뢰성을 향상시킬 수 있다. 또한, 본 발명에서는, 기억 소자의 재료에 유기 화합물을 사용하므로, 기억 소자를 대형의 유리 기판이나 가요성 기판 위에 저온 프로세스로 제작할 수 있어, 저렴한 기억장치를 제공할 수 있다.
다음에, 광학적 작용에 의해 데이터의 기입을 행하는 경우에 대하여 설명한 다. 이 경우, 레이저 조사장치를 사용하여 투광성 도전층측으로부터 절연층에 레이저광 조사를 행한다.
절연층에 레이저광을 선택적으로 조사함으로써, 절연층이 산화 또는 탄화하여 절연화한다. 그렇게 하면, 레이저광이 조사된 기억 소자(80)의 저항값은 증가하고, 레이저광이 조사되지 않는 기억 소자(80)의 저항값은 변화하지 않는다.
다음에, 데이터의 판독에 대하여 설명한다. 도 11(A)는 판독을 설명하기 위해 필요한 부분만을 추출한 기억장치를 나타낸다. 기억장치는 열 디코더(2001), 행 디코더(2002), 판독회로(2003), 셀렉터(2005), 메모리 셀 어레이(2006)를 가진다. 메모리 셀 어레이(2006)는 비트선(Bm)(1≤m≤x), 워드선(Wn)(1≤n≤y), 비트선과 워드선과의 교차점에 있는 x×y개의 메모리 셀(2011)을 가진다. 본 실시형태에서는, 메모리 셀(2011)은 기억 소자(2013)를 가진다. 판독회로(2003)는 전압 발생 회로(2007), 센스 증폭기(2008), 저항 소자(2009), 데이터 출력 회로(2010), 입출력 단자(Pr)를 가지고, 저항 소자(2009)와 입출력 단자(Pr)와의 사이의 센스 증폭기(2008)에의 입력점을 α라고 한다.
전압 발생 회로(2007)는 판독 동작에 필요한 전압(Vread, Vref)을 생성하고, 각각 P1, P2로부터 Vread, Vref를 출력한다. 데이터의 판독에는 낮은 전압을 사용하기 때문에, 전압(Vread)에 전원 전압(VDD)을 사용하는 것도 가능하다. 전압(Vref)은 전압(Vread)보다 낮은 전압이고, 전원 전압과 접지 전압의 저항 분할에 의해 생성될 수 있다. 따라서, 판독회로(2003)의 전압 발생 회로(2007)는, 기입회로의 전압 발생 회로와는 다른 구성을 가진다. 센스 증폭기(2008)는 점(α)의 전 압과 전압(Vref)과의 대소를 비교하여 그 결과를 출력한다. 데이터 출력 회로(2010)는 판독 제어 신호(이하, RE라고 기재함)에 의해 제어되고, 센스 증폭기(2008)의 출력 단자로부터 메모리 셀의 데이터를 받고, 이 데이터를 증폭하여 출력한다.
다음에, m열 n행째의 메모리 셀(2011)의 데이터를 읽어내는 동작을 설명한다. 먼저, 열을 지정하는 어드레스 신호를 받은 열 디코더(2001)는 m열의 셀렉터(2005)에 신호를 주고, 셀렉터(2005)는 m열의 비트선(Bm)을 판독회로의 입출력 단자(Pr)에 접속한다. 지정되어 있지 않은 비트선은 부유 상태가 된다. 마찬가지로, 행을 지정하는 어드레스 신호를 받은 행 디코더(2002)는 n행의 워드선(Wn)에 전압(Vread)을 인가하고, 지정되어 있지 않은 워드선에 0 V를 인가한다. 동시에, 전압 발생 회로(2007)의 출력 단자(P1, P2)로부터 전압(Vread, Vref)이 출력된다. 상기한 동작에 의해, 저항 소자(2009)와 기억 소자(2013)의 직렬 저항에 전압(Vread)을 인가한 상태가 얻어지고, 점(α)에서의 전압은 이들 2개의 소자의 저항 분할에 의해 얻어진 값을 가진다.
여기서, 점(α)이 취할 수 있는 전압을 설명하기 위해, 도 14에, "1"의 기입을 행한 기억 소자의 I-V 특성(2115), "0"의 기입을 행한 기억 소자의 I-V 특성(2116), 및 저항 소자(2109)의 I-V 특성(2117)을 나타낸다. 여기서, 저항 소자(2109)는 트랜지스터로 한다. 또한, 도 14의 횡축은 점(α)에서의 전압을 나타낸다. "1"의 기입을 행한 기억 소자의 1-V 특성(2115)에서는, 기억 소자(2113)의 전기 저항이 작기 때문에, 점(α)에서의 전압이 작아도 전류값이 변화한다. "0"의 기입을 행한 기억 소자의 I-V 특성(2116)에서는, 기억 소자(2113)가 다이오드 특성을 나타내기 때문에, 점(α)에서의 전압이 어느 값 이상이 되면 전류값이 증대하기 시작한다. 저항 소자의 I-V 특성(2117)에서는, 점(α)에서의 전압이 상승하면 전류값이 감소하고, 점(α)에서의 전압이 Vread인 때 전류값이 0이 된다.
도 14로부터, 점(α)이 취할 수 있는 전압은 다음과 같이 설명할 수 있다. 기억 소자(2113)에 "1"이 기입되고 있을 때는, "1"의 기입을 행한 기억 소자의 I-V특성(2115)과 저항 소자의 I-V 특성(2117)과의 교차점 A에서의 전압(VA)이 점(α)에서의 전압이 된다. 또한, 기억 소자(2113)에 "0"이 기입되어 있을 때는, "0"의 기입을 행한 기억 소자의 I-V 특성(2116)과 저항 소자의 I-V 특성(2117)과의 교차점 B에서의 전압(VB)이 점(α)에서의 전압이 된다.
다음에, 센스 증폭기(2108)는 점(α)에서의 전압과 Vref와의 크기를 비교한다. 여기서, 전압(Vref)은 전압(VA)보다 높고, 전압(VB)보다 낮은 전압으로 하고, 바람직하게는 (VA+VB)/2로 한다. 이와 같이 전압을 설정함으로써, 센스 증폭기(2108)에 의해 점(α)에서의 전압이 Vref보다 낮다고 판단되었을 경우, 점(α)에서의 전압은 전압(VA)이라고 생각되고, 기억 소자(2113)에는 "1"이 기입되어 있다는 것을 알 수 있다. 반대로, 점(α)에서의 전압이 Vref보다 높다고 판단되었을 경우, 점(α)에서의 전압은 전압(VB)이라고 생각되고, 기억 소자(2113)에는 "0"이 기입되어 있다는 것을 알 수 있다.
점(α)에서의 전압이 Vref보다 낮은 경우, 센스 증폭기는 "1"을 나타내는 신호를 출력하고, 점(α)에서의 전압이 Vref보다 높은 경우, 센스 증폭기는 "0"을 나 타내는 신호를 출력한다. 데이터 출력 회로(2110)는, 외부로부터 입력되는 제어 신호(RE)를 기본으로 센스 증폭기(2108)의 출력 신호로부터 데이터를 취하고, 이 데이터를 증폭하여 출력한다.
상기한 동작에 의해 판독를 행할 수 있다.
본 실시형태에서는, 기억 소자의 저항값을 전압의 크기로 치환하여 읽어내고 있지만, 본 발명은 이것에 한정됨이 없이 실시될 수 있다. 예를 들어, 기억 소자의 저항값을 전류의 크기로 치환하여 읽어내는 방법이나, 비트선을 프리차지하는 방법을 채용하는 것도 가능하다.
볼록부를 가지는 도전층을 사용하여 기억 소자를 구성함으로써, 데이터의 기입 시의 구동 전압을 저하시키는 것이 가능하다. 그 결과, 저소비전력의 기억장치 및 반도체장치가 제공될 수 있다.
[실시형태 2]
본 실시형태에서는, 상기 실시형태 1과는 다른 구성을 가지는 기억장치에 대하여 설명한다. 구체적으로는, 기억장치의 구성이 액티브 매트릭스형인 경우에 대하여 설명한다.
본 실시형태에서 나타내는 기억장치의 일 구성예는, 실시형태 1에서 나타내는 기억장치(508)와 마찬가지로, 도 4(A)에 나타내는 바와 같은 열 디코더(501), 행 디코더(502), 판독회로(504), 기입회로(505), 셀렉터(503), 메모리 셀 어레이(22)를 가진다. 메모리 셀 어레이(22)는 비트선(Bm)(1≤m≤x), 워드선(Wn)(1≤n≤y), 비트선과 워드선과의 교차점에 있는 x×y개의 메모리 셀(21)을 가진다.
메모리 셀(21)은, 비트선(Bx)(1≤m≤x)을 구성하는 제1 배선과, 워드선(Wy)(1≤n≤y)을 구성하는 제2 배선과, 트랜지스터(240)와, 기억 소자(241)를 가진다. 기억 소자(241)는 한 쌍의 도전층의 사이에 절연층이 끼워진 구조를 가진다.
다음에, 상기 구성을 가지는 메모리 셀 어레이(222)의 상면도와 단면도의 일 예에 대하여 도 5 및 도 6(A)～도 6(C)를 참조하여 설명한다. 또한 도 6(A)는 메모리 셀 어레이(222)의 상면도의 일 예를 나타내고, 도 6(B)는 도 6(A)의 A-B를 따라 취한 단면도를 나타내고 있다.
메모리 셀 어레이(222)는, 절연 표면을 가진 기판(230) 위에 스위칭 소자로서 기능하는 트랜지스터(240)와 이 트랜지스터(240)에 접속된 기억 소자(241)를 복수 가지고 있다(도 5, 도 6(A) 및 도 6(B) 참조). 기억 소자(241)는, 볼록부(243b)를 가진 제1 도전층(243a)과, 제2 도전층(245)과, 절연층(244)을 가지고 있고, 절연층(244)은 제1 도전층(243a)과 제2 도전층(245) 사이에 끼워져 형성되어 있다. 여기서는, 인접하는 메모리 셀(221)들 사이에 절연층(249)(격벽이라고도 함)을 형성하고, 제1 도전층과 이 절연층(249) 위에 절연층(244)과 제2 도전층(245)을 적층하여 형성하고 있다. 또한, 트랜지스터(240)로서 TFT를 사용하고 있다(도 6(B) 참조).
또한, 도 6(C)에 나타내는 바와 같이, 단결정 반도체 기판(260) 위에 형성된 전계효과 트랜지스터(262)에 기억 소자(241)가 접속되어 있어도 좋다. 여기서는, 전계효과 트랜지스터(262)의 소스 전극 및 드레인 전극을 덮도록 절연층(250)을 형 성하고, 이 절연층(250) 위에 제1 도전층(263a), 절연층(244), 및 제2 도전층(245)으로 기억 소자(241)를 구성한다. 또한, 제1 도전층(263a)에는 볼록부(263b)가 제공되어 있다.
또한, 상기한 구성에서, 절연층(244)은 전면(全面)에 제공된 예를 나타내고 있지만, 각 메모리 셀에만 절연층(244)을 선택적으로 제공하여도 좋다. 이 경우, 액적 토출법 등을 사용하여 절연층(244)을 선택적으로 형성함으로써 재료의 사용 효율을 향상시키는 것이 가능하게 된다.
이와 같이, 절연층(250)을 형성하고, 그 절연층(250) 위에 기억 소자(241)를 제공함으로써 제1 도전층(263a)을 자유롭게 배치할 수 있다. 즉, 도 6(A) 및 도 6(B)의 구성에서는, 트랜지스터(240)의 소스 또는 드레인 전극으로서 기능하는 제1 도전층(243a)을 피한 영역에 기억 소자(241)를 제공할 필요가 있었지만, 상기 구성으로 함으로써, 예를 들어, 소자 형성층(251)에 제공된 트랜지스터(240)의 상방에 기억 소자(241)를 형성하는 것이 가능하다. 그 결과, 기억회로(216)를 보다 고집적화하는 것이 가능하게 된다.
또한, 트랜지스터(240)는 스위칭 소자로서 기능할 수 있는 것이라면 어떠한 구성으로 형성하여도 좋다. 대표적으로는, 유기 화합물을 사용하여 유기 트랜지스터를 형성하여도 좋다. 도 6(A)에서는, 절연성을 가진 기판 위에 플래너형 박막트랜지스터를 형성한 예를 나타내고 있지만, 스태거형이나 역스태거형의 트랜지스터를 형성하는 것도 가능하다.
또한, 트랜지스터에 포함되는 반도체층의 구조도 어떠한 것을 사용하여도 좋 고, 예를 들어, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함한다)을 형성하여도 좋고, p채널형 또는 n채널형의 어느 쪽으로 형성하여도 좋다. 또한, 게이트 전극의 측면과 접하도록 절연층(사이드월(sidewall))을 형성하여도 좋고, 소스/드레인 영역과 게이트 전극 중의 하나 또는 모두에 실리사이드층을 형성하여도 좋다. 실리사이드층의 재료로서는, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등을 사용할 수 있다.
제1 도전층(243a)과 제2 도전층(245)의 재료 및 형성 방법은 상기한 실시형태 1에서 나타낸 재료 및 형성 방법 중의 어느 하나를 사용할 수 있다.
또한, 절연층(244)은, 상기한 실시형태 1에서 나타낸 절연층(29)과 같은 재료 및 형성 방법을 사용하여 형성할 수 있다.
또한, 제1 도전층(243a)과 절연층(244) 사이에, 정류성을 가지는 소자를 제공하여도 좋다. 정류성을 가지는 소자란, 게이트 전극과 드레인 전극을 접속한 트랜지스터, 또는 다이오드이다. 예를 들어, N형 반도체층과 P형 반도체층을 적층시킨 PN 접합 다이오드를 사용할 수 있다. 이와 같이, 정류성이 있는 다이오드를 제공함으로써, 한 방향으로만 전류가 흐르기 때문에, 데이터의 판독 편차가 감소하고, 판독 마진이 향상된다. 또한, 다이오드를 형성하는 경우, PN 접합을 가지는 다이오드가 아니라, PIN 접합을 가지는 다이오드나 애벌란시(avalanche) 다이오드 등의, 다른 구성의 다이오드를 사용하여도 좋다. 또한, 정류성을 가지는 소자는, 절연층(244)과 제2 도전층(245)과의 사이에 제공되어도 좋다.
다음에, 기억회로(216)에 데이터의 기입을 행할 때의 동작에 대하여 설명한 다(도 5). 기입회로는 도 4(B)와 같은 구성을 가진다.
도 5에 나타내는 바와 같이, 메모리 셀은 트랜지스터(240)와 기억 소자(241)를 가진다. 본 명세서의 첨부도면에서 기억 소자는 장방형을 사용하여 나타내어져 있다. 트랜지스터(240)에서는, 게이트 전극에 워드선이 접속되고, 한쪽의 고농도 불순물 영역에 비트선이 접속되고, 다른 쪽의 고농도 불순물 영역에 기억 소자(241)의 제1 도전층이 접속되어 있다. 기억 소자(241)의 제2 도전층은 메모리 셀 어레이 내의 모든 기억 소자의 제2 도전층과 도통하고 있고, 제2 도전층에는 기억장치의 동작시, 즉, 기입 및 판독 시에 일정한 전압이 인가된다. 따라서, 본 명세서에서 제2 도전층을 공통 전극이라고 기재하는 경우가 있다.
도 9는 "1"의 기입을 설명하는 타이밍 차트를 나타낸다. 이 타이밍 차트는, 외부로부터의 입력 신호(WE, DATA), 타이밍 제어회로(702)의 출력 신호(S0, S1, S2), 기입회로의 출력 전압(Vwrite), 선택된 메모리 셀에 인가되는 전압(Vbit, Vword, Vcom)의 타이밍을 나타낸다. 입력 신호(WE)에서, 낮은 전압(이하, Lo라고 기재)이 기입 불허가 상태를 나타내고, 높은 전압(이하, Hi라고 기재)이 기입 허가 상태를 나타낸다. 입력 신호(DATA)에서는, Hi가 "1"을 나타내고, Lo가 "0"을 나타낸다. 출력 신호(S0, S1, S2)는 Lo에 의해 스위치의 OFF를, 그리고 Hi에 의해 ON을 제어한다. 또한, 인가 전압(Vbit)은 비트선에 인가되는 전압이고, Vword는 워드선에 인가되는 전압이고, Vcom은 공통 전극에 인가되는 전압이다. 이하, 이 표기를 사용한다.
기입은 이하와 같이 행해진다. 먼저, 입력 신호(WE)가 Hi로 되면, 열을 지 정하는 어드레스 신호를 받은 열 디코더(501)는 지정 열의 셀렉터에 신호를 주고, 셀렉터(503)는 지정 열의 비트선을 기입회로의 출력 단자(Pw)에 접속한다. 지정되어 있지 않은 비트선은 부유 상태가 된다. 마찬가지로, 행을 지정하는 어드레스 신호를 받은 행 디코더(502)는 지정 행의 워드선에 전압(V2)을 인가하고, 지정되어 있지 않은 워드선에 0 V를 인가한다. 상기 동작에 의해, 어드레스 신호에 대응하는 하나의 메모리 셀(221)이 선택된다. 여기서, 공통 전극에는 0 V가 인가되고 있다.
동시에, 입력 신호 DATA = Hi에 의해, 전압 발생 회로(701)는 전압(V1, V2)을 생성하고, 출력 단자(Pa, Pb)로부터 V1, V2를 출력한다. 타이밍 제어회로(702)는 입력 신호(WE, DATA, CLK) 등으로부터 스위치를 제어하는 신호(S0, S1, S2)를 생성하고, 출력 단자(P0, P1, P2)로부터 이들 신호를 출력한다. 이들 신호에 의해 스위치(SW0, SW1, SW2)가 전환되고, 기입회로는 출력 단자(Pw)로부터 전압(V1, V2)을 연속적으로 출력한다.
선택된 메모리 셀에서는, 상기 동작에 의해, 워드선에 전압(V2)이 인가되고, 비트선에 전압(V1, V2)이 연속적으로 인가되고, 공통 전극에 0 V가 인가된다. 따라서, 트랜지스터의 2개의 고농도 불순물 영역이 도통하고, 비트선의 전압이 기억 소자의 제1 도전층에 인가되어, 기억 소자의 도전성이 변화함으로써 "1"이 기억된다.
입력 신호(WE)가 Lo로 되면, 모든 워드선은 0 V가 되고, 모든 비트선과 공통 전극은 부유 상태가 된다. 동시에, 타이밍 제어회로는 신호 S0, S1, S2 = L0를 생 성하여 출력 단자(P0, P1, P2)로부터 출력하고, 기입회로의 출력 단자(Pw)는 부유 상태가 된다. 상기 동작에 의해, 기입은 행해지지 않게 된다. 도 9에서, 부유 상태를 F라고 기재하고, 이하, 이 표기를 사용한다.
다음에, 도 10은 "0"의 기입을 설명하는 타이밍 차트를 나타낸다. 이 타이밍 차트는 도 9에서와 같이, 입력 신호(WE, DATA), 출력 신호(S0, S1, S2), 출력 전압(Vwrite), 인가 전압(Vbit, Vword, Vcom)의 타이밍을 나타낸다. "0"의 기입은 기억 소자의 도전성을 변화시키지 않는 기입이고, 이것은 기억 소자에 전압을 인가하지 않음으로써 실현된다. 본 실시형태에서는, 비트선과 공통 전극을 0 V로 하는 방법을 설명한다.
먼저, "1"의 기입과 마찬가지로, 입력 신호(WE)가 Hi로 되면, 열을 지정하는 어드레스 신호를 받은 열 디코더(501)는 지정 열의 셀렉터에 신호를 주고, 셀렉터(503)는 지정 열의 비트선을 기입회로의 출력 단자(Pw)에 접속한다. 지정되어 있지 않은 비트선은 부유 상태가 된다. 마찬가지로, 행을 지정하는 어드레스 신호를 받은 행 디코더(502)는 지정 행의 워드선에 전압(V2)을 인가하고, 지정되어 있지 않은 워드선에 0 V를 인가한다. 상기 동작에 의해, 어드레스 신호에 대응하는 하나의 메모리 셀(21)이 선택된다. 여기서, 공통 전극에는 0 V를 인가한다.
동시에, 입력 신호 DATA = Lo에 의해, 타이밍 제어회로(702)는 제어 신호 S0 = Hi, S1 = Lo, S2 = Lo를 생성하여, 출력 단자(P0, P1, P2)로부터 출력한다. 이들 제어 신호에 의해, 스위치(SW0)는 ON으로 되고, 스위치(SW1, SW2)는 OFF로 되고, 기입회로는 출력 단자(Pw)로부터 0 V를 출력한다.
선택된 메모리 셀에서는, 상기 동작에 의해, 워드선에 V2가 인가되고, 비트선과 공통 전극에 0 V가 인가된다. 따라서, 기억 소자에는 전압이 인가되지 않고, 도전성은 변화하지 않기 때문에, "0"이 기억된다.
입력 신호(WE)가 Lo로 되면, 모든 워드선에 0 V가 인가되고, 모든 비트선과 공통 전극은 부유 상태가 된다. 동시에, 타이밍 제어회로는 신호 S0, S1, S2 = Lo를 생성하여 출력 단자(P0, P1, P2)로부터 출력하고, 기입회로의 출력은 부유 상태가 된다.
본 발명의 구성 및 수단에 의하면, 사이즈가 작은 기억 소자에서도 낮은 전압으로 짧은 전압 인가 시간에 도전성을 변화시키는 것이 가능하게 된다. 또한, 본 발명에 의해, 기입 시의 소비전류를 작게 하고, 소비전류가 최대가 되는 시간을 단축할 수 있으므로, 기입회로의 전압 발생 회로의 소형화 및 기억장치의 소형화를 실현할 수 있다.
또한, 기억 소자에 높은 펄스 전압을 인가하면, 도전성의 변화량에 편차가 생겨 기억장치의 신뢰성을 저하시킨다. 그러나, 본 발명과 같이 복수 단계의 전압을 연속적으로 인가함으로써 기억 소자의 도전성의 변화량이 일정하게 되어, 기억장치의 신뢰성을 향상시킬 수 있다.
또한, 광학적 작용에 의해 데이터의 기입을 행하는 경우도 실시형태 1과 마찬가지이다.
본 실시형태의 기억장치는 열 디코더(2001), 행 디코더(2002), 판독회로(2003), 셀렉터(2005), 메모리 셀 어레이(2006)를 가진다. 메모리 셀 어레 이(2006)는 비트선(Bm)(1≤m≤x), 워드선(Wn)(1≤n≤y), 비트선과 워드선과의 교차점에 있는 x×y개의 메모리 셀(2011)을 가진다. 본 실시형태에서는, 메모리 셀(2011)은 트랜지스터(2012), 기억 소자(2013), 공통 전극(2014)을 가진다(도 11(B) 참조). 또한, 판독 동작은 실시형태 1과 마찬가지이다.
또한, 본 실시형태는 상기 실시형태와 자유롭게 조합하여 사용될 수 있다.
볼록부를 가지는 도전층을 사용하여 기억 소자를 구성함으로써, 데이터의 기입 시의 구동 전압을 저하시키는 것이 가능하다. 그 결과, 저소비전력의 기억장치 및 반도체장치를 제공할 수 있다.
[실시형태 3]
본 실시형태에서는, 상기 실시형태들에서 나타내는 기억장치를 가지는 반도체장치의 일 예에 대하여 도면을 참조하여 설명한다.
본 실시형태에서 나타내는 반도체장치에서는, 비접촉으로 데이터의 판독과 기입이 가능한 것을 특징으로 하고 있고, 데이터의 전송 형식은 한 쌍의 코일을 대향으로 배치하여 상호 유도에 의해 교신을 행하는 전자(電磁) 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 사용하여 교신하는 전파 방식의 3개로 크게 구별되지만, 어느 방식을 사용하여도 좋다. 또한, 데이터의 전송에 사용하는 안테나는 2가지의 방법으로 형성될 수 있고, 하나는 복수의 소자 및 기억 소자가 형성된 기판 위에 안테나를 형성하는 것이고, 다른 하나는 복수의 소자 및 기억 소자가 형성된 기판 위에 단자부를 형성하고, 이 단자부에 다른 기판에 형성된 안테나를 접속하여 형성하는 것이다.
먼저, 복수의 소자 및 기억 소자가 형성된 기판 위에 안테나를 형성하는 경우의 반도체장치의 일 구성예를 도 7(A) 및 도 7(B)를 참조하여 설명한다.
도 7(A)는 패시브 매트릭스형의 기억장치를 가지는 반도체장치를 나타내고 있고, 기판(350) 위에 트랜지스터(451, 452)를 포함하는 소자 형성층(351)이 형성되고, 소자 형성층(351)의 상방에 기억 소자부(352)와 안테나로서 기능하는 도전층(353)이 형성되어 있다. 여기서는, 기억장치를 구성하는 트랜지스터(452)와, 전원 회로, 클록 발생 회로, 및 데이터 복조/변조 회로를 구성하는 트랜지스터(451)를 나타낸다.
또한, 여기서는, 소자 형성층(351)의 상방에 기억 소자부(352) 또는 안테나로서 기능하는 도전층(353)을 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(352) 또는 안테나로서 기능하는 도전층(353)을 소자 형성층(351)의 하방이나 동일한 층에 형성하는 것도 가능하다.
기억 소자부(352)는 기억 소자(352a, 352b)로 구성되고, 기억 소자(352a)는 볼록부(361b)를 가진 제1 도전층(361a) 위에 절연층(362a)과 제2 도전층(363a)을 적층하여 형성되고, 기억 소자(352b)는 볼록부를 가진 제1 도전층(361a) 위에 절연층(362b)과 제2 도전층(363b)을 적층하여 형성되어 있다. 또한, 제2 도전층(363a, 363b)을 덮도록, 보호막으로서 기능하는 절연층(366)이 형성되어 있다. 또한, 복수의 기억 소자(352a, 352b)가 위에 형성되는 제1 도전층(361a)은 하나의 트랜지스터의 소스 전극 또는 드레인 전극에 전기적에 접속된다. 또한, 절연층(362)은 메모리 셀마다 절연층을 분리하기 위한 절연층(374)(격벽이라고도 한다)을 구비하고 있지만, 인접하는 메모리 셀들에서 횡방향으로의 전계의 영향이 우려되지 않는 경우는, 제1 도전층(361a)을 덮도록 전면에 절연층(362)을형성하여도 좋다. 또한, 기억 소자부(352)는 상기 실시형태들에서 나타낸 재료 또는 제작 방법을 사용하여 형성할 수 있다.
또한, 기억 소자(352a)에서, 상기 실시형태들에서 나타낸 바와 같이, 제1 도전층(361a)과 절연층(362a)과의 사이 또는 절연층(362a)과 제2 도전층(363a)과의 사이에, 정류성을 가지는 소자를 형성하여도 좋다. 정류성을 가지는 소자로서, 상기한 실시형태들에서 설명한 것을 사용하는 것이 가능하다. 또한, 기억 소자(352b)의 구조도 기억 소자(352a)의 구조와 같다.
여기서는, 안테나로서 기능하는 도전층(353)은 제2 도전층(363a, 363b)과 동시에 형성된 도전층(360) 위에 형성되어 있다. 또한, 안테나로서 기능하는 도전층을 제2 도전층(363)과 동시에 형성하여도 좋다.
안테나로서 기능하는 도전층(353)의 재료로서는, 금(Au), 백금(Pt), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 구리(Cu), 알루미늄(Al), 망간(Mn), 티탄(Ti) 등으로부터 선택된 1종 또는 복수 종의 원소를 함유하는 합금 등을 사용할 수 있다. 또한, 안테나로서 기능하는 도전층(353)의 형성 방법으로서는, 증착법, 스퍼터링법, CVD법, 스크린 인쇄법이나 그라비아 인쇄법 등의 각종 인쇄법 또는 액적 토출법 등을 사용할 수 있다.
소자 형성층(351)에 포함되는 트랜지스터(451, 452)는 p채널형 TFT, n채널형 TFT 또는 p채널형 TFT와 n채널형 TFT를 조합한 CMOS 회로로 형성할 수 있다. 또 한, 트랜지스터(451, 452)에 포함되는 반도체층의 구조도 어떠한 것을 사용하여도 좋고, 예를 들어, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함함)을 형성하여도 좋고, p채널형과 n채널형 중의 어느 것으로 형성하여도 좋다. 또한, 게이트 전극의 측면과 접하도록 절연층(사이드월)을 형성하여도 좋고, 소스/드레인 영역과 게이트 전극 중의 하나 또는 모두에 실리사이드층을 형성하여도 좋다. 실리사이드층의 재료로서는, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등을 사용할 수 있다.
또한, 소자 형성층(351)에 포함되는 트랜지스터(451)는, 이 트랜지스터를 구성하는 반도체층을 유기 화합물로 형성하는 유기 트랜지스터로 형성하여도 좋다. 이 경우, 기판(350)으로서 플라스틱 등의 가요성 기판 위에, 직접 인쇄법이나 액적 토출법 등을 사용하여 유기 트랜지스터를 사용한 소자 형성층(351)을 형성할 수 있다. 또한, 이 때, 상기한 바와 같이, 기억 소자부(352)도 인쇄법이나 액적 토출법 등을 사용하여 형성함으로써 보다 저비용으로 반도체장치를 제작하는 것이 가능하게 된다.
도 7(B)는 액티브 매트릭스형의 기억장치를 가지는 반도체장치의 일 예를 나타낸다. 또한, 도 7(B)에 대하여는, 도 7(A)와 다른 부분에 대하여 설명한다.
도 7(B)에 나타내는 반도체장치에서는, 기판(350) 위에 트랜지스터(451, 452)를 포함하는 소자 형성층(351)이 형성되고, 이 소자 형성층(351)의 상방에 기억 소자부(356)와 안테나로서 기능하는 도전층(353)이 형성되어 있다. 또한, 여기서는, 트랜지스터(451)와 동일 층에 기억 소자부(356)의 스위칭 소자로서 기능하는 트랜지스터(452)를 형성하고, 소자 형성층(351)의 상방에 기억 소자부(356)와 안테나로서 기능하는 도전층(353)을 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 트랜지스터(452)를 소자 형성층(351)의 상방이나 하방에 형성하여도 좋고, 기억 소자부(356)나 안테나로서 기능하는 도전층(353)을 소자 형성층(351)의 하방이나 동일한 층에 형성하는 것도 가능하다.
기억 소자부(356)는 기억 소자(356a, 356b)로 구성되고, 기억 소자(356a)는, 볼록부를 가진 제1 도전층(371a) 위에 절연층(372)과 제2 도전층(373)을 적층하여 형성되고, 기억 소자(356b)는, 볼록부를 가진 제1 도전층(371b) 위에 절연층(372)과 제2 도전층(373)을 적층하여 형성되고, 제2 도전층(373)을 덮도록 보호막으로서 절연층(376)이 형성되어 있다. 또한, 여기서는, 트랜지스터 각각의 소스 전극 또는 드레인 전극에 볼록부를 가진 제1 도전층(371a, 371b)이 접속되어 있다. 즉, 기억 소자는 각각 하나의 트랜지스터에 접속되어 있다. 또한, 제1 도전층(371a, 371b)의 단부를 덮도록 절연층(374)이 형성되고, 절연층(372)이 제1 도전층(371a, 371b) 및 절연층(374)을 덮도록 전면에 형성되어 있지만, 절연층(372)이 각 메모리 셀에 선택적으로 형성되어 있어도 좋다. 또한, 기억 소자(356a, 356b)는 상기 실시형태들에서 나타낸 재료 또는 제작 방법을 사용하여 형성할 수 있다. 또한, 기억 소자(356a, 356b)에서도, 상기한 바와 같이, 제1 도전층(371a, 371b)과 절연층(372)과의 사이 또는 절연층(372)과 제2 도전층(373)과의 사이에, 정류성을 가지는 소자를 형성하여도 좋다.
또한, 소자 형성층(351), 기억 소자부(356), 안테나로서 기능하는 도전 층(353)은 증착법, 스퍼터링법, CVD법, 인쇄법 또는 액적 토출법 등을 사용하여 형성할 수 있다. 또한, 각 장소에 따라 다른 방법을 사용하여 형성하여도 상관없다. 구체적으로는, 고속 동작을 필요로 하는 트랜지스터(451)는 기판 위에 Si, GaN, GaAs, InP 등으로 된 반도체층을 형성한 후에 열처리에 의해 결정화시켜 형성하고, 그 후, 소자 형성층(351)의 상방에 스위칭 소자로서 기능하는 트랜지스터(452)를 인쇄법이나 액적 토출법을 사용하여 유기 트랜지스터로서 형성할 수 있다.
또한, 트랜지스터에 접속되는 센서를 제공하여도 좋다. 센서로서는, 온도, 습도, 조도, 가스(기체), 중력, 압력, 소리(진동), 가속도, 그 외의 특성을 물리적 또는 화학적 수단에 의해 검출하는 소자를 사용할 수 있다. 센서는 대표적으로는 저항 소자, 용량 결합 소자, 유도 결합 소자, 광 기전력 소자, 광전 변환 소자, 열 기전력 소자, 트랜지스터, 서미스터, 다이오드, 정전 용량형 소자, 압전 소자 등의 소자로 형성된다.
다음에, 복수의 소자 및 기억 소자가 형성된 기판 위에 단자부를 형성하고, 다른 기판 위에 형성된 안테나를 이 단자부에서 접속하여 형성하는 경우의 반도체장치의 일 구성예에 대하여 도 8(A) 및 도 8(B)를 참조하여 설명한다. 또한, 도 8(A) 및 도 8(B)에서는, 도 7(A) 및 도 7(B)와 다른 부분만을 설명한다.
도 8(A)에 도시된 패시브 매트릭스형의 기억장치를 가지는 반도체장치에서는, 기판(350) 위에 소자 형성층(351)이 형성되고, 이 소자 형성층(351)의 상방에 기억 소자부(352)가 형성되고, 기판(365) 위에 형성된 안테나로서 기능하는 도전층(357)이 소자 형성층에 접속되도록 형성되어 있다. 또한, 여기서는, 소자 형성 층(351)의 상방에 기억 소자부(352) 또는 안테나로서 기능하는 도전층(357)을 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(356)를 소자 형성층(351)의 하방이나 동일 층에 형성하는 것이 가능하고, 또는 안테나로서 기능하는 도전층(357)을 소자 형성층(351)의 하방에 형성하는 것도 가능하다.
기억 소자부(352)는, 도 7(A)에 나타내는 구성의 기억 소자(352a, 352b)로 구성될 수 있다.
또한, 소자 형성층(351)과 기억 소자부(352)를 포함하는 기판과, 안테나로서 기능하는 도전층(357)이 형성된 기판(365)은 접착성을 가지는 수지(375)에 의해 서로 부착된다. 그리고, 접속 단자(358)와 도전층(357)이 수지(375) 중에 포함되는 도전성 미립자(359)를 통하여 서로 전기적으로 접속된다. 또한, 은 페이스트, 구리 페이스트, 카본 페이스트 등의 도전성 접착를 사용하거나 땜납 접합을 행하는 방법을 사용하여, 소자 형성층(351)과 기억 소자부(352)를 포함하는 기판(350)과, 안테나로서 기능하는 도전층(357)이 형성된 기판(365)을, 접속 단자(358)와 안테나로서 기능하는 도전층(357)을 통하여 서로 부착하여도 좋다.
도 8(B)는 실시형태 2에 나타낸 기억장치가 형성된 반도체장치를 나타내고 있고, 기판(350) 위에 트랜지스터(451, 452)를 포함하는 소자 형성층(351)이 형성되고, 이 소자 형성층(351)의 상방에 기억 소자부(356)가 형성되고, 기판(365) 위에 형성된 안테나로서 기능하는 도전층(357)이 소자 형성층과 접속되어 있다. 또한, 여기서는, 소자 형성층(351)에서 트랜지스터(451)와 동일 층에 트랜지스터(452)를 형성하고, 소자 형성층(351)의 상방에 안테나로서 기능하는 도전층(357) 을 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(356)를 소자 형성층(351)의 하방이나 동일 층에 형성하거나, 또는 안테나로서 기능하는 도전층(357)을 소자 형성층(351)의 하방에 형성하는 것도 가능하다.
기억 소자부(356)는 도 7(B)에 나타내는 구성의 기억 소자(356a, 356b)에 의해 구성될 수 있다.
또한, 도 8(B)에서도, 소자 형성층(351)과 기억 소자부(356)를 포함하는 기판과, 안테나로서 기능하는 도전층(357)이 형성된 기판(365)은 도전성 미립자(359)를 함유하는 수지(375)에 의해 서로 부착된다.
이와 같이, 유기 메모리 및 안테나를 구비한 반도체장치를 형성할 수 있다. 또한, 본 실시형태에서는, 기판(350) 위에 박막트랜지스터를 형성하여 소자 형성층을 형성할 수도 있고, 또는, 기판(350)으로서 Si, GaN, GaAs, InP 등의 반도체 기판을 사용하여, 기판 위에 전계효과 트랜지스터를 형성함으로써 소자 형성층을 형성하여도 좋다. 또한, 기판(350)으로서 S0I(silicon on insulator) 기판을 사용하여, 그 위에 소자 형성층을 형성하여도 좋다. 이 경우, SOI 기판은, 웨이퍼를 부착하는 방법이나 산소 이온을 Si 기판 내에 주입함으로써 내부에 절연층을 형성하는 SIMOX(separation by implanted oxygen)로 불리는 방법을 사용하여 형성하면 좋다.
또한, 기억 소자부(352, 356)를 안테나로서 기능하는 도전층이 형성된 기판(365) 위에 형성하여도 좋다. 또한, 도 7(A) 및 도 7(B)에 나타내는 반도체장치와 마찬가지로, 트랜지스터(451)에 접속되는 센서를 마련하여도 좋다.
또한, 본 실시형태는 상기 실시형태들과 자유롭게 조합하여 사용될 수 있다.
볼록부를 가진 도전층에 의해 기억 소자를 구성함으로써, 데이터의 기입 시의 구동 전압을 저하시키는 것이 가능하다. 그 결과, 저소비전력의 기억장치 및 반도체장치를 제공할 수 있다.
[실시예 1]
상기 실시형태들의 반도체장치의 구성에 대하여 도 12(A)를 참조하여 설명한다. 도 12(A)에 나타내는 바와 같이, 본 발명의 반도체장치(20)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 전원회로(11), 클록 발생 회로(12), 데이터 복조/변조 회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스 회로(15), 기억회로(16), 데이터 버스(17), 안테나(안테나 코일이라고도 함)(18), 센서(23), 센서 회로(24)를 가진다.
전원회로(11)는, 안테나(18)로부터 입력된 교류 신호를 기초로, 반도체장치(20)의 내부의 각 회로에 공급하는 각종 전압을 생성하는 회로이다. 클록 발생 회로(12)는, 안테나(18)로부터 입력된 교류 신호를 기초로, 반도체장치(20)의 내부의 각 회로에 공급하는 각종 클록 신호를 생성하는 회로이다. 데이터 복조/변조 회로(13)는, 리더/라이터(19)와 교신하는 데이터를 복조/변조하는 기능을 가진다. 제어회로(14)는 기억회로(16)를 제어하는 기능을 가진다. 안테나(18)는 전자계 또는 전파의 송수신을 행하는 기능을 가진다. 리더/라이터(19)는 반도체장치와의 교신, 제어 및 그 데이터에 관한 처리를 제어한다. 또한, 반도체장치의 구성은 상기한 구성에 한정되지 않고, 예를 들어, 전원 전압의 리미터 회로나 암호 처리 전용 하드웨어와 같은 다른 요소를 추가한 구성이어도 좋다.
기억회로(16)는, 한 쌍의 도전층 사이에 유기 화합물층 또는 상 변화층이 끼워진 기억 소자를 가지는 것을 특징으로 한다. 또한, 기억회로(16)는, 한 쌍의 도전층 사이에 유기 화합물층 또는 상 변화층이 끼워진 기억 소자만을 가지고 있어도 좋고, 다른 구성의 기억회로를 가지고 있어도 좋다. 다른 구성의 기억회로란, 예를 들어, DRAM, SRAM, FeRAM, 마스크 ROM, PROM, EPROM, EEPROM 및 플래시 메모리에서 선택되는 하나 또는 복수의 회로에 상당한다.
센서(23)는 저항 소자, 용량 결합 소자, 유도 결합 소자, 광 기전력 소자, 광전 변환 소자, 열 기전력 소자, 트랜지스터, 서미스터, 다이오드 등의 소자로 형성된다. 센서 회로(24)는 임피던스, 리액턴스, 인덕턴스, 전압 또는 전류의 변화를 검출하고, 아날로그/디지털 변환(A/D 변환)하여 제어회로(14)에 신호를 출력한다.
[실시예 2]
본 발명에 따르면, 무선 칩(무선 프로세서, 무선 메모리, 무선 태그(tag), ID 태그, IC 태그, IC 칩, RF 태그, 전자 태그, RFID 태그라고도 부름)으로서 기능하는 반도체장치를 형성할 수 있다. 도 13(A)～도 13(F)에 예를 나타내는 바와 같이, 반도체장치(9210)의 용도는 광범위하고, 예를 들어, 지폐, 경화, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등(도 13(A) 참조)), 포장용 용기류(포장지나 병 등, (도 13(C) 참조)), 기록 매체(DVD 소프트웨어나 비디오 테이프 등(도 13(B) 참조)), 탈 것류(자전거 등(도 13(D) 참조)), 신변용품(가방이나 안경 등), 식품류, 식물류, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 13(E) 및 도 13(F) 참조) 등의 물품에 설치하여 사용할 수 있다. 전자기기란, 액정표시장치, EL 표시장치, 텔레비전 장치(단순히, 텔레비전, 텔레비전 수상기라고도 부름) 및 휴대 전화기 등을 가리킨다.
본 발명의 반도체장치(9210)는 프린트 기판에 실장하거나, 표면에 붙이거나 묻거나 하여, 물품에 고정된다. 예를 들어, 책이라면 종이에 묻거나, 유기 수지로 된 패키지라면 이 유기 수지에 묻거나 하여, 이 반도체장치가 각 물품에 고정된다. 본 발명의 반도체장치(9210)는, 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 해치지 않는다. 또한, 지폐, 경화, 유가증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체장치(9210)를 제공함으로써, 인증 기능을 제공할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체장치를 제공함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
다음에, 본 발명의 반도체장치(9210)를 실장한 전자기기의 일 양태에 대하여 도면을 참조하여 설명한다. 여기서 예시하는 전자기기는 휴대 전화기이고, 이 휴대 전화기는 케이스(2700, 2706), 패널(2701), 하우징(2702), 프린트 배선 기판(2703), 조작 버튼(2704), 배터리(2705)를 포함한다(도 12(B) 참조). 패널(2701)은 하우징(2702)에 탈착할 수 있게 조립되고, 하우징(2702)은 프린트 배선 기판(2703)에 장착된다. 하우징(2702)은, 패널(2701)이 조립되는 전자기기에 맞추어 형상이나 치수가 적절히 변경된다. 프린트 배선 기판(2703)에는, 패키징된 복수의 반도체장치(9210)가 실장되어 있고, 이 반도체장치 중 하나로서, 본 발명의 반도체장치를 사용할 수 있다. 프린트 배선 기판(2703)에 실장되는 복수의 반도체장치는, 콘트롤러, 중앙 처리 유닛(CPU), 메모리, 전원 회로, 음성 처리 회로, 송수신 회로 등의 어느 기능을 가진다.
패널(2701)은 접속 필름(2708)을 통하여 프린트 배선 기판(2703)에 접속된다. 패널(2701), 하우징(2702), 프린트 배선 기판(2703)은, 조작 버튼(2704)이나 배터리(2705)와 함께, 케이스(2700, 2706)의 내부에 수납된다. 패널(2701)에 포함되는 화소 영역(2709)은 케이스(2700)에 형성된 개구창으로부터 시인(視認)될 수 있도록 배치되어 있다.
상기와 같이, 본 발명의 반도체장치(9210)는 소형, 박형, 경량인 것을 특징으로 하고 있고, 이들 특징에 의해, 전자기기의 케이스(2700, 2706) 내부의 한정된 공간을 유효하게 사용할 수 있다.
또한, 본 발명의 반도체장치는, 한 쌍의 도전층 사이에 절연층이 끼워진 단순한 구조의 기억 소자를 가지기 때문에, 저렴한 반도체장치를 사용한 전자기기를 제공할 수 있다. 또한, 본 발명의 반도체장치는 볼록부를 가진 도전층으로 구성되는 기억 소자를 가지기 때문에, 저소비전력화가 가능하다.
또한, 본 발명의 반도체장치위 기억장치에서는, 광학적 작용 또는 전기적 작용에 의해 데이터의 기입을 행하고, 이 기억장치가 불휘발성이며, 데이터의 추기가 가능한 것을 특징으로 한다. 상기 특징에 의해, 재기입에 의한 위조를 방지할 수 있고, 새로운 데이터를 추가하여 기입할 수 있는 전자기기를 제공할 수 있다.
또한, 케이스(2700, 2706)는 휴대 전화기의 외관 형상을 일 예로서 나타낸 것으로, 본 실시예에 관한 전자기기는 그의 기능이나 용도에 따라 다양한 양태로 변경될 수 있다.

Claims (38)

  1. 볼록부를 가진 제1 도전층;
    상기 제1 도전층 및 상기 볼록부 위의 절연층; 및
    상기 절연층 위의 제2 도전층을 포함하는, 기억장치.
  2. 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이; 및
    기입회로를 포함하고,
    상기 메모리 셀 각각에 포함된 기억 소자는,
    볼록부를 가진 제1 도전층;
    상기 제1 도전층 및 상기 볼록부 위의 절연층; 및
    상기 절연층 위의 제2 도전층을 포함하는, 기억장치.
  3. 복수의 메모리 셀이 매트릭스 형상으로 배치된 메모리 셀 어레이; 및
    기입회로를 포함하고,
    상기 메모리 셀은 트랜지스터와 기억 소자를 포함하고,
    상기 기억 소자는,
    볼록부를 가진 제1 도전층;
    상기 제1 도전층 및 상기 볼록부 위의 절연층; 및
    상기 절연층 위의 제2 도전층을 포함하는, 기억장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 일부가 접속되어 있는, 기억장치.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 메모리 셀 어레이와 상기 기입회로는 유리 기판 또는 가요성 기판 위에 제공되어 있는, 기억장치.
  6. 제 2 항 또는 제 3 항에 있어서,
    상기 기입회로는 박막트랜지스터를 포함하는, 기억장치.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 메모리 셀 어레이와 상기 기입회로는 단결정 반도체 기판 위에 제공되어 있는, 기억장치.
  8. 제 2 항 또는 제 3 항에 있어서,
    상기 기입회로는 전계효과 트랜지스터를 포함하는, 기억장치.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1 도전층은 복수의 볼록부를 가지는, 기억장치.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 볼록부의 적어도 일부가 곡면을 가지는, 기억장치.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 볼록부는 상기 제1 도전층의 표면에 대하여 10도 이상 85도 이하의 각도로 측벽면이 경사져 있는 영역을 가지는, 기억장치.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 볼록부의 표면에 발액층(撥液層)이 제공되어 있는, 기억장치.
  13. 제 2 항 또는 제 3 항에 있어서,
    상기 기억 소자의 저항값은 광학적 작용에 의해 변화하는, 기억장치.
  14. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층은 광산(photoacid) 발생제가 도핑된 공역 고분자 재료를 포함하는, 기억장치.
  15. 제 2 항 또는 제 3 항에 있어서,
    상기 기억 소자의 저항값은 전기적 작용에 의해 변화하는, 기억장치.
  16. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층은 유기 절연물을 포함하는, 기억장치.
  17. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층은 전자 수송 재료와 정공 수송 재료 중 적어도 하나를 포함하는, 기억장치.
  18. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 절연층은 무기 절연물을 포함하는, 기억장치.
  19. 제1 트랜지스터;
    제2 트랜지스터;
    상기 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층에 접속된 기억 소자; 및
    상기 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층에 접속된 안테나로서 기능하는 도전층을 포함하고,
    상기 기억 소자는,
    볼록부를 가진 제1 도전층;
    상기 제1 도전층 및 볼록부 위의 절연층; 및
    상기 절연층 위의 제2 도전층을 포함하는, 반도체장치.
  20. 제 19 항에 있어서,
    상기 제1 트랜지스터와 상기 기억 소자는 도전성 미립자를 통하여 서로 접속되어 있는, 반도체장치.
  21. 제 19 항에 있어서,
    상기 제2 트랜지스터와 상기 안테나는 도전성 미립자를 통하여 서로 접속되어 있는, 반도체장치.
  22. 제 19 항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 일부가 접속되어 있는, 반도체장치.
  23. 제 19 항에 있어서,
    상기 기억 소자는 유리 기판 또는 가요성 기판 위에 제공되어 있는, 반도체장치.
  24. 제 19 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 박막트랜지스터로 되어 있는, 반도체장치.
  25. 제 19 항에 있어서,
    상기 기억 소자는 단결정 반도체 기판 위에 제공되어 있는, 반도체장치.
  26. 제 19 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 전계효과 트랜지스터로 되어 있는, 반도체장치.
  27. 제 19 항에 있어서,
    상기 제1 도전층은 복수의 볼록부를 가지는, 반도체장치.
  28. 제 19 항에 있어서,
    상기 볼록부의 적어도 일부가 곡면을 가지는, 반도체장치.
  29. 제 19 항에 있어서,
    상기 볼록부는, 상기 제1 도전층의 표면에 대하여 10도 이상 85도 이하의 각도로 측벽면이 경사져 있는 영역을 가지는, 반도체장치.
  30. 제 19 항에 있어서,
    상기 볼록부의 표면에 발액층이 제공되어 있는, 반도체장치.
  31. 제 19 항에 있어서,
    상기 기억 소자의 저항값은 광학적 작용에 의해 변화하는, 반도체장치.
  32. 제 19 항에 있어서,
    상기 절연층은 광산 발생제가 도핑된 공역 고분자 재료를 포함하는, 반도체장치.
  33. 제 19 항에 있어서,
    상기 기억 소자의 저항값은 전기적 작용에 의해 변화하는, 반도체장치.
  34. 제 19 항에 있어서,
    상기 절연층은 유기 화합물을 포함하는, 반도체장치.
  35. 제 19 항에 있어서,
    상기 절연층은 전자 수송 재료와 정공 수송 재료 중 적어도 하나를 포함하는, 반도체장치.
  36. 제 19 항에 있어서,
    상기 절연층은 무기 절연층을 포함하는, 반도체장치.
  37. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 볼록부가 상기 제1 도전층 위에 형성되어 있는, 기억장치.
  38. 제 19 항에 있어서,
    상기 볼록부가 상기 제1 도전층 위에 형성되어 있는, 반도체장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140055684A (ko) * 2012-11-01 2014-05-09 삼성디스플레이 주식회사 터치스크린 패널 및 그의 제조방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4884784B2 (ja) * 2005-01-28 2012-02-29 株式会社半導体エネルギー研究所 半導体装置の作製方法及び半導体装置
WO2006085633A1 (en) * 2005-02-10 2006-08-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device
CN101305465B (zh) 2005-11-09 2010-06-09 株式会社半导体能源研究所 半导体器件及其制造方法
EP2076924B1 (en) 2006-11-17 2017-03-08 Semiconductor Energy Laboratory Co, Ltd. Unerasable memory element and method for manufacturing the same
US8283724B2 (en) * 2007-02-26 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device, and method for manufacturing the same
JP5128676B2 (ja) * 2008-11-14 2013-01-23 凸版印刷株式会社 非接触ｉｃラベルおよび物品
CN102754163B (zh) * 2010-02-19 2015-11-25 株式会社半导体能源研究所 半导体器件
US8546275B2 (en) * 2011-09-19 2013-10-01 Intermolecular, Inc. Atomic layer deposition of hafnium and zirconium oxides for memory applications
CN103035840A (zh) * 2012-12-19 2013-04-10 北京大学 阻变存储器及其制备方法
KR102724703B1 (ko) * 2018-10-23 2024-11-01 삼성디스플레이 주식회사 디스플레이 장치 및 디스플레이 장치를 제조하기 위한 마스크
US11109796B2 (en) * 2018-12-18 2021-09-07 Amorepacific Corporation Electronic device which can be adhered to skin and method for manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011501A (ko) * 2003-07-23 2005-01-29 동부아남반도체 주식회사 플래시 메모리 소자의 셀 및 그 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2519569B2 (ja) * 1990-04-27 1996-07-31 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH0442960A (ja) 1990-06-06 1992-02-13 Matsushita Electron Corp 半導体集積回路のプログラマブル素子
JP2981786B2 (ja) 1991-07-02 1999-11-22 キヤノン株式会社 記録媒体、およびそれを用いて記録、再生、消去を行う情報処理装置
JP3256603B2 (ja) * 1993-07-05 2002-02-12 株式会社東芝 半導体装置及びその製造方法
KR20010013595A (ko) * 1997-06-09 2001-02-26 엔, 마이클 그로브 개선된 장벽 특성을 나타내는 결정 퍼로브스카이트강유전체 셀을 어닐링하는 방법
US6458630B1 (en) * 1999-10-14 2002-10-01 International Business Machines Corporation Antifuse for use with low k dielectric foam insulators
JP2001189431A (ja) 1999-12-28 2001-07-10 Seiko Epson Corp メモリのセル構造及びメモリデバイス
JP4785229B2 (ja) * 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001357377A (ja) * 2000-06-15 2001-12-26 Hitachi Ltd シート状媒体，真贋判定方法，真贋判定装置及び証明書発行機
US7159241B1 (en) * 2000-06-15 2007-01-02 Hitachi, Ltd. Method for the determination of soundness of a sheet-shaped medium, and method for the verification of data of a sheet-shaped medium
JP2002026277A (ja) 2000-06-30 2002-01-25 Seiko Epson Corp メモリデバイス及びその駆動方法
TWI264818B (en) * 2001-04-03 2006-10-21 Matsushita Electric Ind Co Ltd Semiconductor device and its production method
US6549447B1 (en) * 2001-10-31 2003-04-15 Peter Fricke Memory cell structure
JP4218527B2 (ja) * 2002-02-01 2009-02-04 株式会社日立製作所 記憶装置
JP2003243631A (ja) * 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム
US6847541B2 (en) * 2002-06-07 2005-01-25 Mitsubishi Chemical Corporation Information storage device, and information storage method and information regeneration method employing the information storage device
TWI233204B (en) 2002-07-26 2005-05-21 Infineon Technologies Ag Nonvolatile memory element and associated production methods and memory element arrangements
KR100481871B1 (ko) * 2002-12-20 2005-04-11 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법
JP4393859B2 (ja) 2002-12-27 2010-01-06 株式会社半導体エネルギー研究所 記録媒体の作製方法
EP1437683B1 (en) 2002-12-27 2017-03-08 Semiconductor Energy Laboratory Co., Ltd. IC card and booking account system using the IC card
JP4541651B2 (ja) * 2003-03-13 2010-09-08 シャープ株式会社 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器
WO2006085633A1 (en) * 2005-02-10 2006-08-17 Semiconductor Energy Laboratory Co., Ltd. Memory element and semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050011501A (ko) * 2003-07-23 2005-01-29 동부아남반도체 주식회사 플래시 메모리 소자의 셀 및 그 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140055684A (ko) * 2012-11-01 2014-05-09 삼성디스플레이 주식회사 터치스크린 패널 및 그의 제조방법
KR102017155B1 (ko) * 2012-11-01 2019-09-03 삼성디스플레이 주식회사 터치스크린 패널 및 그의 제조방법

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