KR101322747B1 - 반도체장치 및 전자기기 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 제조시 이외에 데이터의 추기가 가능하고, 고쳐 쓰기에 의한 위조 등을 방지할 수 있는 불휘발성 기억장치 및 그것을 가지는 반도체장치를 제공하는 것을 목적으로 한다. 본 발명은 신뢰성이 높고, 저렴한 불휘발성 기억장치 및 그 기억장치를 포함한 반도체장치를 제공하는 것을 또 하나의 목적으로 한다. 기억소자는 제1 도전층과, 제2 도전층과, 제1 도전층에 접하는 두께 0.1ｎｍ 이상, 4ｎｍ 이하의 제1 절연층과, 제1 도전층 및 제1 절연층과 제2 도전층 사이에 개재된 유기 화합물층을 포함한다.
Figure 112007076000789-pct00017
기억소자, 반도체, 유기 화합물, 절연층, 위조 방지

Description

반도체장치 및 전자기기{SEMICONDUCTOR DEVICE AND ELECTRONIC APPLIANCE}
본 발명은, 기억소자 및 그 기억소자를 구비한 기억장치, 및 그 기억소자를 구비한 반도체장치에 관한 것이다.
최근, 절연 표면상에 복수의 회로가 집적되어, 여러 가지 기능을 가지는 반도체장치의 개발이 진행되어 왔다. 또한 안테나를 설치함으로써, 무선에 의한 데이터의 송수신이 가능한 반도체장치의 개발이 진행되어 왔다. 이러한 반도체장치는, 무선 칩(ＩＤ태그, ＩＣ태그, ＩＣ칩, ＲＦ(Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ)태그, 무선 태그, 전자 태그, ＲＦＩＤ(Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ)라고도 불린다) 태그라 불리고, 이미 일부 시장에 도입되었다.
현재 실용화되고 있는 이러한 반도체장치의 대부분은, Ｓｉ 등의 반도체기판을 사용한 회로(ＩＣ(Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ)칩이라고도 불린다)와 안테나를 가지고, 그 ＩＣ칩은 기억회로(메모리라고도 부른다)나 제어회로 등으로 구성되어 있다. 특히 많은 데이터를 기억할 수 있는 기억회로를 구비함으로써, 보 다 고기능으로 부가가치가 높은 반도체장치의 제공이 가능해 진다. 또한 이러한 반도체장치는 저비용으로 제작되도록 요구되고 있다. 최근, 기억회로 등에 유기 화합물을 사용한 유기 메모리 등의 개발이 활발히 이루어지고 있다(예를 들면, 특허문헌 1: 일본국 공개특허공보 특개 2002-26277호).
기억회로로서, ＤＲＡＭ(Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ), ＳＲＡＭ(Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ), ＦｅＲＡＭ(Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ), 마스크 ＲＯＭ(Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ), ＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ), ＥＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌｌｙ Eｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ), 플래시 메모리 등을 들 수 있다. 이 중, ＤＲＡＭ, ＳＲＡＭ은 휘발성 기억회로이므로, 전원을 끄면 데이터가 소거되기 때문에, 전원을 켤 때마다 데이터를 기록할 필요가 있다. ＦｅＲＡＭ은 비휘발성 기억회로이지만, 강유전체층을 포함한 용량소자를 사용하기 때문에, 제작 공정이 증가해버린다. 마스크 ＲＯＭ은, 간단한 구조이지만, 제조 공정 동안 데이터를 기록할 필요가 있고, 추기할 수는 없다. ＥＰＲＯＭ, ＥＥＰＲＯＭ, 플래시 메모리는, 비휘발성 기억회로이지만, 2개의 게이트 전극을 포함한 소자를 사용하기 때문에, 제작 공정이 증가해버린다.
유기 화합물을 사용한 기억소자는, 한 쌍의 전극 사이에 유기 화합물을 설치해서 형성한다. 유기 화합물층을 두껍게 형성하면, 전류가 흐르기 어려워져, 기록 전압이 상승한다. 반대로, 기록 전압을 하강시키기 위해서 유기 화합물층을 얇게 형성하면, 초기 상태에 전극 사이에서 쇼트(단락)가 발생할 수 있다. 그 결과, 기억장치 및 반도체장치의 신뢰성을 저해할 우려가 있다.
상기 문제를 감안하여, 본 발명은, 제조시 이외에 데이터의 추기가 가능하고, 고쳐 쓰기에 의한 위조 등을 방지할 수 있는 불휘발성 기억소자 및 그 기억소자를 구비한 기억장치, 및 그 기억장치를 구비한 반도체장치를 제공하는 것을 목적으로 한다. 또한 신뢰성이 높고, 저렴한 기억장치 및 반도체장치의 제공을 또 다른 목적으로 한다.
본 발명의 일 형태에서, 기억소자는, 제1 도전층과, 제2 도전층과, 상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층과, 상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층에 접하는 두께 0.1ｎｍ 이상, 4ｎｍ 이하의 제1 절연층을 구비한다.
본 발명의 또 다른 일 형태에서, 기억소자는, 제1 도전층과, 제2 도전층과, 상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층과, 상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층에 접하는 두께 0.1ｎｍ 이상, 4ｎｍ 이하의 제1 절연층과, 상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제2 도전층에 접하는 두께 0.1ｎｍ 이상, 4ｎｍ 이하의 제2 절연층을 구비한다.
제1 및 제2 절연층은, 도 3a에 도시하는 바와 같이 불균일한 형상이 랜덤하게 분산된 비연속층으로 해도 된다. 또한 도 3b에 나타낸 바와 같이, 제1 및 제2 절연층은, 줄무늬형의 비연속층으로 해도 된다. 줄무늬형의 비연속층에서는, 비연속층의 폭 및 인접하는 비연속층의 간격이 같아도 되고 달라도 된다. 또한 도 3c에 나타낸 바와 같이, 제1 및 제2 절연층은, 망상의 비연속층으로 해도 된다.
또한 제1 및 제2 절연층은, 도 1c에 나타낸 바와 같이, 적어도 제1 도전층 표면을 덮는 연속층으로 해도 된다. 또한, 도 1d에 나타낸 바와 같이, 제1 및 제2 절연층은, 요철(이하, '오목부 및 볼록부'라고도 한다)을 가져도 된다. 대표적으로는, 제1 절연층 또는 제2 절연층과, 유기 화합물층과의 계면이 요철을 가져도 된다. 또한 제1 절연층과 제1 도전층의 계면, 또는 제2 절연층과 제2 도전층의 계면이 요철을 가져도 된다. 본 발명의 또 다른 일 형태에서, 기억소자는, 제1 도전층과, 제2 도전층과, 상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층과, 상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층에 접하는 직경 0.1ｎｍ 이상, 4ｎｍ 이하의 절연성 입자를 구비한다. 본 발명의 또 다른 일 형태에서, 기억소자는, 제1 도전층과, 제2 도전층과, 상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층과, 상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층에 접하는 직경 0.1ｎｍ 이상, 4ｎｍ 이하의 제1 절연성 입자와, 상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제2 도전층에 접하는 직경 0.1ｎｍ 이상, 4ｎｍ 이하의 제2 절연성 입자를 구비한다.
본 발명의 기억소자의 유기 화합물층은, 전자 수송 재료 또는 홀 수송 재료를 사용해서 형성된다. 전압 인가에 의한 저항치의 변화를 이용해서, 기억소자에 데이터를 기록한다. 기록 후의 기억소자에는, 제1 도전층 및 제2 도전층의 일부가 서로 접속되어 있다. 기억소자는 제1 도전층 또는 제2 도전층에 접속하는 다이오드를 포함할 수도 있다.
본 발명의 일 형태에서, 기억장치는, 상기 기억소자가 매트릭스형으로 배치된 메모리 셀 어레이 및 기록 회로를 포함한다.
메모리 셀 어레이 및 기록 회로는, 유리 기판 혹은 유연성 기판 위에 설치될 수 있고, 기록 회로는 박막 트랜지스터로 형성될 수 있다. 또한 메모리 셀 어레이 및 기록 회로는, 단결정 반도체기판 위에 설치될 수 있고, 기록 회로는 전계효과 트랜지스터로 형성될 수 있다.
본 발명의 일 형태에서, 반도체장치는, 상기 기억소자와, 기억소자에 접속하는 제1 트랜지스터와, 안테나로서 기능하는 도전층과, 도전층에 접속하는 제2 트랜지스터를 포함한다.
상기 반도체장치에 있어서, 제1 트랜지스터, 제2 트랜지스터, 기억소자, 및 안테나로서 기능하는 도전층은, 제1 기판 위에 형성될 수 있다. 또는 제1 트랜지스터는 제1 기판 위에 형성되고, 기억소자는 제2 기판 위에 형성되고, 제1 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층과 기억소자는, 도전성 입자를 통해 접속될 수 있다. 또한 제2 트랜지스터는 제1 기판 위에 형성되고, 안테나로서 기능하는 도전층은 제2 기판 위에 형성되고, 제2 트랜지스터의 소스 배선 또는 드레인 배선으로서 기능하는 도전층과 안테나로서 기능하는 도전층은, 도전성 입자를 통해 접속될 수 있다.
본 발명의 제1 절연층 및 제2 절연층의 막 두께는, ＡＦＭ(Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ), ＤＦＭ(ｄｙｎａｍｉｃ ｆｏｒｃｅ ｍｉｃｒｏｓｃｏｐｅ), ＭＦＭ(Ｍａｇｎｅｔｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ), ＥＦＭ(Ｅｌｅｃｔｒｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ), ＴＥＭ(Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ) 등으로 측정할 수 있다.
도 1a는 본 발명의 기억장치를 설명하는 평면도이고, 도 1b 내지 1e는 그 단면도다.
도 2a 내지 2e는 본 발명의 기억장치를 설명하는 단면도다.
도 3a 내지 3c는 본 발명의 기억장치를 설명하는 평면도다.
도 4a 및 4b는 본 발명의 기억장치를 설명하는 단면도다.
도 5a 내지 5c는 본 발명의 기억장치를 설명하는 도면이다.
도 6a 및 6b는 본 발명의 기억장치를 설명하는 도면이다.
도 7a는 본 발명의 기억장치를 설명하는 평면도이고, 도 7b 및 7c는 그 단면도다.
도 8a 및 8b는 본 발명의 반도체장치를 설명하는 단면도다.
도 9a 및 9b는 본 발명의 반도체장치를 설명하는 단면도다.
도 10은 본 발명의 반도체장치를 설명하는 단면도다.
도 11은 기억소자, 저항소자의 전류전압특성을 설명하는 도면이다.
도 12a 내지 12c는 본 발명의 반도체장치의 구성예를 설명하는 도면이다.
도 13은 본 발명의 반도체장치를 가지는 전자기기를 설명하는 도면이다.
도 14a 내지 14f는 본 발명의 반도체장치의 사용 형태에 관하여 설명하는 도면이다.
도 15a 및 15b는 기억소자의 전류전압특성을 도시한 도면이다.
도 16a 내지 16d는 본 발명의 기억장치를 설명하는 단면도다.
도 17a 및 17b는 본 발명의 기억소자의 구조를 설명하는 단면도다.
도 18은 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 19a 내지 19c는 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 20a 및 20b는 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 21은 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 22는 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 23은 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 24a 내지 24b는 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 25는 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 26은 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
도 27은 본 발명의 기억소자를 사용한 실험 결과를 설명하는 그래프다.
본 발명의 실시예에 대해서 도면을 참조해서 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않는 한, 그 형태 및 상세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 나타내는 실시예의 기재 내용에 한정해서 해석되어서는 안 된다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 부분을 가리키는 부호는 다른 도면 사이에서 공통으로 사용한다.
(실시예 1)
본 실시예에서는, 본 발명의 기억장치에 포함된 기억소자의 구성예에 관해서 도면을 사용하여 설명한다. 더 구체적으로는, 기억장치의 구성이 패시브 매트릭스형인 경우에 관해서 나타낸다.
도 5a는 본 실시예의 유기 메모리(기억회로(16))의 일 구성예를 나타낸다. 기억회로(16)는 메모리 셀(21)이 매트릭스형으로 설치된 메모리 셀 어레이(22), 컬럼 디코더(26a)와 판독 회로(26b)와 셀렉터(26c)를 가지는 비트선 구동회로(26), 로우 디코더(24a)와 레벨 시프터(24b)를 가지는 워드선 구동회로(24), 기록 회로 등을 가지고 외부와 통신하는 인터페이스(23)를 포함한다. 이때, 여기에서 나타내는 기억회로(16)의 구성은 어디까지나 일례이며, 센스 엠프, 출력 회로, 버퍼 등의 다른 회로를 가져도 되고, 기록 회로를 비트선 구동회로에 형성해도 된다.
각 메모리 셀(21)은, 비트선 Bx(1≤x≤m)을 구성하는 제1 도전층과, 워드선 Wy(1≤y≤n)을 구성하는 제2 도전층과, 제1 도전층에 접하는 절연층과, 유기 화합물층을 포함한다. 유기 화합물층은, 제1 도전층과 제2 도전층의 사이에 단층 또는 적층으로 설치된다.
메모리 셀 어레이(22) 윗면 구조와 단면 구조의 일례에 관해서 도 1a 내지 1e에 나타낸다. 도 1a는 메모리 셀 어레이(22) 윗면 구조를 나타내고, 도 1a에 있어서의 Ａ-Ｂ의 단면 구조가 도 1b에 대응하고 있다. 이때, 도 1a에 있어서 보호막으로서 기능하는 절연층(27)은 생략하고 있다.
메모리 셀 어레이(22)에는, 메모리 셀(21)이 매트릭스형으로 설치된다(도 1a 참조). 각 메모리 셀(21)은, 기억소자(80)를 가진다(도 1b 참조). 기억소자(80)는, 기판(30) 위에, 제1 방향으로 연장된 제1 도전층(31)과, 제1 도전층(31)을 덮는 유기 화합물층(29)과, 제1 방향과 직교하는 제2 방향으로 연장된 제2 도전층(28)과, 제1 도전층(31) 및 유기 화합물층(29)에 접하는 절연층(32)을 포함한다. 절연층(32)은, 터널효과에 의해 소정 이상의 전압에서, 유기 화합물층에 전하를 주입할 수 있다. 또한 여기에서는, 제2 도전층(28)을 덮도록, 보호막으로서 기능하는 절연층(27)을 설치한다.
상기 기억소자(80)의 구성에 있어서, 기판(30)으로는, 유리 기판이나 유연성 기판뿐만 아니라, 석영기판, 실리콘 기판, 금속기판, 스테인레스 스틸 기판, 섬유질 재료로 이루어지는 종이 등을 사용할 수 있다. 유연성 기판은 구부릴 수 있는 기판이며, 예를 들면 폴리카보네이트, 폴리아크릴레이트, 폴리에테르술폰 등으로 이루어진 플라스틱 기판 등을 들 수 있다. 또한 열가소성을 가지는 필름(폴리프로필렌, 폴리에스텔, 비닐, 폴리 불화 비닐, 염화비닐 등으로 이루어진다)을 사용할 수도 있다. 또한, 그 외에도, Ｓｉ 등의 반도체기판 위에 형성된 전계효과 트랜지스터(ＦＥＴ)의 상부나, 유리 등의 기판 위에 형성된 박막 트랜지스터(ＴＦＴ)의 상부에 메모리 셀 어레이(22)를 설치할 수 있다.
또한 제1 도전층(31)과 제2 도전층(28)에는, 도전성이 높은 금속, 합금, 화합물 등으로 이루어진 단층 또는 적층 구조를 사용할 수 있다. 대표적으로는, 일함수가 큰(구체적으로는 4.0ｅＶ 이상) 금속, 합금, 도전성 화합물, 및 이것들의 혼합물이나, 일함수가 작은(구체적으로는 3.8ｅＶ 이하) 금속, 합금, 도전성 화합물, 및 이것들의 혼합물 등을 사용할 수 있다.
일함수가 큰(구체적으로는 4.0ｅＶ이상) 금속, 합금, 도전성 화합물의 대표적인 예로는, 인듐 주석 산화물(이하, ＩＴＯ와 나타낸다), 또는 규소를 함유한 인듐 주석 산화물, 2∼20%의 산화아연(ＺｎＯ)을 포함한 산화인듐 등을 들 수 있다. 또한 티타늄(Ｔｉ), 금(Ａｕ), 백금(Ｐｔ), 니켈(Ｎｉ), 텅스텐(W), 크롬(Ｃｒ), 몰리브덴(Ｍｏ), 철(Ｆｅ), 코발트(Ｃｏ), 구리(Ｃｕ), 팔라듐(Ｐｄ), 또는 금속재료의 질화물(예를 들면, 질화 티타늄:ＴｉＮ, 질화 텅스텐(ＷＮ), 질화 몰리브덴(ＭｏＮ)) 등을 사용하는 것도 가능하다.
일함수가 작다(구체적으로는 3.8ｅＶ 이하) 금속, 합금, 도전성 화합물의 대표적인 예로는, 주기율표의 1족 또는 2족에 속하는 금속, 즉 리튬(Ｌｉ)이나 세슘(Ｃｓ) 등의 알칼리금속, 및 마그네슘(Ｍｇ), 칼슘(Ｃａ), 스트론튬(Ｓｒ) 등의 알칼리토금속, 및 이들 중 어느 하나를 포함한 합금(ＭｇＡｇ, ＡｌＬｉ), 유로퓸(Ｅu), 이테르븀(Ｙｂ) 등의 희토류금속 및 이것들을 포함한 합금 등을 들 수 있다.
제1 도전층(31) 또는 제2 도전층(28)에, 유기 화합물층에 정공을 주입하는 전극, 즉 양극을 사용할 경우에는, 일함수가 큰 전극을 사용하는 것이 바람직하다. 반대로, 제1 도전층 또는 제2 도전층에, 유기 화합물층에 전자를 주입하는 전극을 사용할 경우에는, 일함수가 작은 전극을 사용하는 것이 바람직하다.
또한, 제1 도전층(31)과 제2 도전층(28)으로서, 상기 도전성이 높은 금속, 합금, 화합물로 형성되는 층과, 반도체 재료로 형성되는 층을 적층 해서 형성해도 된다. 이 경우, 절연층(32) 또는 유기 화합물층(29)에 더욱 가깝게 반도체층을 설치하는 것이 바람직하다.
반도체 재료로 형성되는 층으로는, 실리콘, 게르마늄 등의 반도체원소를 사용해서 형성되는 층, 산화 주석, 산화몰리브덴, 산화인듐, 산화아연, 산화텅스텐, 산화티탄, 산화구리, 산화니켈, 산화바나듐, 산화이트륨, 산화크롬 등의 반도체산화물을 사용해서 형성되는 층 등을 적절히 사용할 수 있다.
제1 도전층(31)은, 증착법, 스퍼터링법, ＣＶＤ법, 인쇄법, 전해 도금법, 무전해 도금법 등을 사용해서 도전층을 형성한다.
제2 도전층(28)은, 증착법, 스퍼터링법, ＣＶＤ법, 인쇄법 또는 액적토출법을 사용해서 형성할 수 있다. 여기에서는, 액적토출법이란 미립자를 포함한 조성물의 액적을 미세한 구멍을 통해 토출해서 소정의 형상의 패턴을 형성하는 방법이다.
여기에서는, 50∼200ｎｍ의 티타늄 막을 스퍼터링법에 의해 성막한 후, 포토 리소그래픽법에 의해 원하는 형상으로 에칭해서 제1 도전층(31)을 형성한다. 또한 알루미늄을 증착해서 두께 50∼200ｎｍ의 제2 도전층(28)을 형성한다.
유기 화합물층(29)은, 외부로부터의 전압 인가에 따라, 결정 상태나 도전성, 형상이 변화되는 유기 화합물로 형성한다. 유기 화합물층(29)은, 단층으로 형성해도 되고, 다른 유기 화합물로 형성된 층을 복수 적층 시켜서 형성해도 된다.
또한, 유기 화합물층(29)은, 외부로부터의 전압 인가에 의해 기억소자의 전기 저항이 변화되는 막 두께로 형성한다. 유기 화합물층(29)의 대표적인 막 두께는, 5ｎｍ 내지 100ｎｍ, 바람직하게는 10ｎｍ 내지 60ｎｍ, 더욱 바람직하게는 5ｎｍ 내지 20ｎｍ, 또는 5ｎｍ 내지 10ｎｍ이다.
또한 유기 화합물층(29)은, 정공 수송성을 가지는 유기 화합물 또는 전자 수송성을 가지는 유기 화합물을 사용해서 형성할 수 있다.
정공 수송성을 가지는 유기 화합물로는, 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(약칭:α-ＮＰＤ)이나 4,4'-비스[N-(3-메틸 페닐)-N-페닐-아미노]-비페닐(약칭:ＴＰＤ)이나 4,4',4"-트리스(N, N-디페닐-아미노)-트리페닐아민(약칭:ＴＤＡＴＡ), 4,4',4"-트리스[N-(3-메틸 페닐)-N-페닐-아미노]-트리페닐아민(약칭:ＭＴＤＡＴＡ)이나 4,4'-비스(N-(4-(N, N-디-m-톨일 아미노) 페닐)-N-페닐아미노)비페닐(약칭:ＤＮＴＰＤ) 등의 방향족아민계(즉, 벤젠환-질소의 결합을 가진다)의 화합물이나, 프탈로시아닌(약칭:H2Pc), 구리 프탈로시아닌(약칭:ＣｕＰｃ), 바나딜 프탈로시아닌(약칭:ＶＯＰｃ) 등의 프탈로시아닌 화합물, ＰＶＫ(폴리비닐 카르바졸) 등을 사용할 수 있다. 여기에 서술한 물질은, 주로 10-6cm2/Vs 이상, 바람직하게는 10-6∼10-2cm2/Vs의 정공이동도를 가지는 물질이다.
전자 수송성이 높은 유기 화합물로는, 트리스(8-퀴놀리노라토)알루미늄(약칭:Ａｌｑ), 트리스(4-메틸-8-퀴놀리노라토)알루미늄(약칭:Ａｌｍｑ3), 비스(10-히드록시 벤조[h]-퀴놀리노라토)베릴륨(약칭:ＢｅＢｑ2), 비스(2-메틸-8-퀴놀리노라토)-4-페닐페놀라토-알루미늄(약칭:ＢＡｌｑ) 등 퀴놀린 골격 또는 벤조 퀴놀린 골격을 가지는 금속착체 등으로 이루어진 재료를 사용할 수 있다. 또한, 비스[2-(2-히드록시페닐)벤조옥사졸라토]아연(약칭:Ｚｎ(ＢＯＸ)2), 비스[2-(2-히드록시페닐)벤조티아졸라토]아연(약칭:Ｚｎ(ＢＴＺ)2) 등의 옥사졸계, 티아졸계 배위자를 가지는 금속착체 등의 재료도 사용할 수 있다. 또한, 상기 금속착체 이외에도, 2-(4-비페닐일)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭:ＰＢＤ), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭:ＯＸＤ-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐일)-1,2,4-트리아졸(약칭:ＴＡＺ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐일)-1,2,4-트리아졸(약칭:p-ＥｔＴＡＺ), 바소페난트롤린(약칭:ＢＰｈｅｎ), 바소큐프로인(약칭:ＢＣＰ) 등을 사용할 수 있다. 여기에 서술한 물질은, 주로 10-6cm2/Vs 이상, 바람직하게는 10-6∼10-2cm2/Vs의 전자이동도를 가지는 물질이다.
또한, 상기 언급한 다른 유기 화합물을 적층해서 유기 화합물층을 형성해도 된다.
또한, 상기 다른 유기 화합물이 혼합된 유기 화합물층을 형성해도 된다.
유기 화합물층(29)은, 증착법, 전자빔증착법, 스퍼터링법, ＣＶＤ법 등을 사용해서 형성할 수 있다. 또한 유기 화합물층(29)을, 스핀 코트법, 졸-겔법, 인쇄법 또는 액적토출법 등을 사용해서 형성해도 된다. 상기 방법과 이것들을 조합해도 된다.
절연층(32)은, 터널효과에 의해 제1 도전층 또는 제2 도전층으로부터 유기 화합물층에, 홀 또는 전자를 주입하는 층이다. 대표적으로, 절연층(32)의 전기전도율은 10-10∼10-2S/ｍ 이하, 바람직하게는 10-10∼10-14S/m인 것이 바람직하다. 절연층(32)은, 소정의 전압에서, 터널효과에 의해 유기 화합물층(29)에 전하를 주입할 수 있는 두께로 형성한다. 절연층(32)의 대표적인 두께는, 0.1ｎｍ 이상, 4ｎｍ 이하, 바람직하게는 1ｎｍ 이상, 4ｎｍ 이하, 바람직하게는 0.1ｎｍ 이상, 2ｎｍ 이하, 더욱 바람직하게는 1ｎｍ 이상, 2ｎｍ 이하로 한다. 절연층(32)의 막 두께는, 0.1ｎｍ 이상, 4ｎｍ 이하로 극히 얇기 때문에, 절연층(32)에서 터널효과가 생기고, 유기 화합물층(29)에의 전하주입성이 높아진다. 이에 따라, 절연층(32)의 두께가 4ｎｍ보다 두꺼워지면, 절연층(32)에서의 터널효과가 생기지 않아, 유기 화합물층(29)에의 전하주입이 곤란해지고, 기억소자의 기록시의 인가 전압이 상승한다. 또한 절연층(32)의 막 두께는, 0.1ｎｍ 이상, 4ｎｍ 이하로 극히 얇기 때문에, 스루풋이 향상된다.
절연층(32)은, 열적 및 화학적으로 안정된 화합물로 형성한다. 대표적으로는, 캐리어가 주입되지 않는 무기화합물 또는 유기 화합물로 절연층(32)을 형성하는 것이 바람직하다.
절연성을 가지는 무기화합물의 대표적인 예로는, Ｌｉ2Ｏ, Ｎａ2Ｏ, K2Ｏ, Ｒｂ2Ｏ, ＢｅＯ, ＭｇＯ, ＣａＯ, ＳｒＯ, ＢａＯ, Ｓｃ2Ｏ3, ＺｒＯ2, ＨｆＯ2, ＲｆＯ2, ＴａＯ, ＴｃＯ, Ｆｅ2Ｏ3, ＣｏＯ, ＰｄＯ, Ａｇ2Ｏ, Ａｌ2Ｏ3, Ｇａ2Ｏ33, Ｂｉ2Ｏ3 등으로 대표되는 절연성을 가지는 산화물, ＬｉＦ, ＮａＦ, ＫＦ, ＲｂＦ, ＢｅＦ2, ＭｇＦ2, ＣａＦ2, ＳｒＦ2, ＢａＦ2, ＡｌＦ3, ＮＦ3, ＳＦ6, ＡｇＦ, ＭｎＦ3 등으로 대표되는 절연성을 가지는 플루오르화물, ＬｉＣｌ, ＮａＣｌ, ＫＣｌ, ＣｓＣｌ, ＢｅＣｌ2, ＣａＣｌ2, ＢａＣｌ2, ＡｌＣｌ3, ＳｉＣｌ4, ＧｅＣｌ4, ＳｎＣｌ4, ＡｇＣｌ, ＺｎＣｌ, ＴｉＣｌ4, ＴｉＣｌ3, ＺｒＣｌ4, ＦｅＣｌ3, ＰｄＣｌ2, ＳｂＣｌ3, ＳｂＣｌ2, ＳｒＣｌ2, ＴｌＣｌ, ＣｕＣｌ, ＭｎＣｌ2, ＲｕＣｌ2 등으로 대표되는 절연성을 가지는 염화물, ＫＢｒ, ＣｓＢｒ, ＡｇＢｒ, ＢａＢｒ2, ＳｉＢｒ4, ＬｉＢｒ 등으로 대표되는 절연성을 가지는 브롬화물, ＮａＩ, ＫＩ, ＢａＩ2, ＴｌＩ, ＡｇＩ, ＴｉＩ4, ＣａＩ2, ＳｉＩ4, ＣｓＩ 등으로 대표되는 절연성을 가지는 요오드화물, Ｌｉ2ＣＯ3, K2ＣＯ3, Ｎａ2ＣＯ3, ＭｇＣＯ3, ＣａＣＯ3, Ｓ ｒＣＯ3, ＢａＣＯ3, ＭｎＣＯ3, ＦｅＣＯ3, ＣｏＣＯ3, ＮｉＣＯ3, ＣｕＣＯ3, Ａｇ2ＣＯ3, ＺｎＣＯ3 등으로 대표되는 절연성을 가지는 탄산염, Ｌｉ2ＳＯ4, K2ＳＯ4, Ｎａ2ＳＯ4, ＭｇＳＯ4, ＣａＳＯ4, ＳｒＳＯ4, ＢａＳＯ4, Ｔｉ2(ＳＯ4)3, Ｚｒ(ＳＯ4)2, ＭｎＳＯ4, ＦｅＳＯ4, Ｆｅ2(ＳＯ4)3, ＣｏＳＯ4, Ｃｏ2(ＳＯ4)3, ＮｉＳＯ4, ＣｕＳＯ4, Ａｇ2ＳＯ4, ＺｎＳＯ4, Ａｌ2(ＳＯ4)3, Ｉｎ2(ＳＯ4)3, ＳｎＳＯ4, Ｓｎ(ＳＯ4)2, Ｓｂ2(ＳＯ4)3, Bi2(ＳＯ4)3 등으로 대표되는 절연성을 가지는 황산염, ＬｉＮＯ3, ＫＮＯ3, ＮａＮＯ3, Ｍｇ(ＮＯ3)2, Ｃａ(ＮＯ3)2, Ｓｒ(ＮＯ3)2, Ｂａ(ＮＯ3)2, Ｔｉ(ＮＯ3)4, Ｓｒ(ＮＯ3)2, Ｂａ(ＮＯ3)2, Ｔｉ(ＮＯ3)4, Ｚｒ(ＮＯ3)4, Ｍｎ(ＮＯ3)2, Ｆｅ(ＮＯ3)2, Ｆｅ(ＮＯ3)3, Ｃｏ(ＮＯ3)2, Ｎｉ(ＮＯ3)2, Ｃｕ(ＮＯ3)2, ＡｇＮＯ3, Ｚｎ(ＮＯ3)2, Ａｌ(ＮＯ3)3, Ｉｎ(ＮＯ3)3, Ｓｎ(ＮＯ3)2 등으로 대표되는 절연성을 가지는 질산염, ＡｌＮ, ＳｉＮ 등으로 대표되는 절연성을 가지는 질화물을 들 수 있다.
절연층(32)을 무기화합물로 형성할 경우, 절연층의 막 두께는, 0.1ｎｍ 이상, 3ｎｍ 이하, 바람직하게는 1ｎｍ 이상, 2ｎｍ 이하가 바람직하다. 절연층의 막 두께가 3ｎｍ보다 두꺼워지면, 기록시의 인가 전압이 상승한다.
절연성을 가지는 유기 화합물을 사용해서 절연층(32)을 형성할 경우, 절연성을 가지는 유기 화합물로는, 캐리어 주입되기 어려운 것이 바람직하고, 밴드갭이 3.5 내지 6ｅＶ, 바람직하게는 4ｅＶ 이상, 5ｅＶ 이하인 것을 사용한다. 대표적인 예로는, 폴리이미드, 아크릴, 폴리아미드, 벤조시클로부텐, 폴리에스테르 등의 고분자재료나, 노보렉 수지, 멜라민수지, 페놀수지, 에폭시 수지, 규소수지, 푸란 수지, 디아릴 프탈레이트 수지 등으로 대표되는 유기수지를 들 수 있다.
또한, 유기 화합물층을 형성하는 화합물의 ＨＯＭＯ 준위와 다른 ＨＯＭＯ 준위를 가지는 유기 화합물을 사용해서 절연층(32)을 형성하는 것이 바람직하다. 또한 절연층(32)을 유기 화합물로 형성할 경우, 절연층의 막 두께는, 0.1ｎｍ 이상, 4ｎｍ 이하가 바람직하고, 1ｎｍ 이상, 4ｎｍ 이하가 더욱 바람직하다.
절연층(32)은, 상기 절연성을 가지는 무기화합물을 복수 사용해서 형성해도 된다. 또한 절연층(32)은, 상기 유기 화합물을 복수 사용해서 형성해도 된다. 또한, 상기 무기화합물 및 상기 유기 화합물을 복수 혼합해서 형성해도 된다.
절연층(32)은, 증착법, 전자빔증착법, 스퍼터링법, ＣＶＤ법 등을 사용해서 형성할 수 있다. 또한 절연층은 스핀 코트법, 졸-겔법, 인쇄법 또는 액적토출법 등을 사용해서 형성할 수도 있다.
여기에서, 절연층(32)의 형상에 대해서 도 3a 내지 3c를 사용하여 설명한다. 도 3a 내지 3c는, 절연성을 가지는 기판(30)에 제1 도전층(31) 및 절연층이 형성된 평면도다. 도 3a 내지 3c에서는, 절연층(32)을 절연층(32a, 32b, 32c)으로 각각 나타낸다.
도 3a에 나타낸 바와 같이, 절연층(32a)은, 제1 도전층 위에 분산된 비연속층이다. 즉, 절연층(32a)은 제1 도전층(31)의 일부분을 덮는 섬 형상으로 할 수 있 다. 여기에서는, 복수의 비연속층인 절연층(32a)가 랜덤하게 제1 도전층(31) 및 절연성을 가지는 기판(30)의 표면 위에 분산되어 있다.
도 3b에 나타낸 바와 같이, 절연층(32b)은, 줄무늬형의 비연속층으로 할 수 있다. 여기에서는, 절연층(32b)은, 제1 도전층(31)이 연장하는 제1 방향에 대하여 소정의 각도(0도 초과, 90도 미만)를 가지는 제2 방향으로 연장하는 줄무늬형이다. 또한, 절연층(32b)은, 제1 방향과 평행한 방향으로 연장하는 줄무늬형으로 해도 된다. 또한, 절연층(32b)은, 제1 방향과 직교하는 방향으로 연장하는 줄무늬형으로 해도 된다.
도 3c에 나타낸 바와 같이, 절연층(32c)은, 망상의 비연속층으로 할 수 있다.
또한 도 1c에 나타낸 바와 같이, 절연층(32a, 32b, 32c) 대신에, 절연층(33)과 같은 제1 도전층(31)의 표면을 덮는 연속층을 사용해도 된다. 이 경우, 절연층(33)은, 단분자막인 것이 바람직하다. 또한, 도 1d에 나타낸 바와 같이, 절연층(32a, 32b, 32c) 대신에, 절연층(34)과 같이 제1 도전층(31)의 표면을 덮고 요철을 가지는 연속층을 사용해도 된다. 단, 이 경우, 절연층(34)의 볼록부에 있어서의 두께는 바람직하게는 1ｎｍ 이상, 4ｎｍ 이하, 더욱 바람직하게는 2ｎｍ 이상, 4ｎｍ 이하로 하고, 절연층(34)의 오목부에 있어서의 두께는, 바람직하게는 0.1ｎｍ 이상, 2ｎｍ 미만, 더욱 바람직하게는 1ｎｍ 이상, 2ｎｍ 미만으로 한다.
또한, 도 1e에 나타낸 바와 같이, 절연층(32a, 32b, 32c) 대신에, 제1 도전층과 유기 화합물층의 사이에, 절연성 입자(35)를 형성해도 된다. 이때의 절연성 입자의 입경은 0.1ｎｍ 이상, 4ｎｍ 이하다.
또한, 도 1b 내지 1e에 나타내는 절연층(32∼34) 또는 절연성 입자(35)를, 유기 화합물층(29) 및 제2 도전층(28)의 사이에 형성해도 된다(도 2a 참조). 도 2a에 있어서는, 도 1b에 나타낸 바와 같은 형상의 절연층(36)을, 유기 화합물층(29) 및 제2 도전층(28)의 사이에 설치한다.
도 2b에 나타낸 바와 같이, 제1 도전층(31) 및 유기 화합물층(29)의 사이에 제1 절연층(37)을 가지고, 유기 화합물층(29) 및 제2 도전층(28)의 사이에 제2 절연층(38)을 가져도 된다. 이때, 제1 절연층(37) 및 제2 절연층(38)으로는 각각, 도 1b 내지 1e에 나타내는 형상의 절연층(32∼34) 및 절연성 입자(35)를 적절히 사용할 수 있다. 여기에서는, 제1 절연층(37) 및 제2 절연층(38)이 모두, 도 1b의 절연층(32)과 같은 형상으로 되어 있다.
상기 기억소자에 있어서, 제1 도전층(31)을 통해 유기 화합물층(29)과 반대측에, 정류성을 가지는 소자를 형성해도 된다(도 2c). 정류성을 가지는 소자란, 쇼트키 다이오드, PN 접합을 가지는 다이오드, PIN 접합을 가지는 다이오드, 혹은 게이트 전극과 드레인 전극을 접속한 트랜지스터다. 여기에서는, 제3 도전층(41) 및 반도체층(42)으로 구성되는 다이오드(44)를 제1 도전층(31)에 접해서 설치한다. 이때, 제2 도전층을 통해 유기 화합물층과 반대측에 정류성을 가지는 소자를 형성해도 된다. 정류성을 가지는 소자는, 유기 화합물층(29)과 제1 도전층(31)의 사이에 형성해도 된다. 또한 유기 화합물층(29)과 제2 도전층(28)의 사이에 정류성을 가지는 소자를 형성해도 된다. 다이오드의 대표적인 예로는, PN 접합 다이오드, PIN 접 합 다이오드, 애벌랜치 다이오드 등을 들 수 있다. 또한 다른 구성의 다이오드를 사용해도 된다. 이렇게, 정류성이 있는 소자를 설치함으로써, 전류가 한 방향으로만 흐르기 때문에, 판독 에러가 감소하고, 판독 마진이 향상된다. 부호 43은 다이오드를 절연하는 절연층이다.
또한, 절연성을 가지는 기판 위에 박막 트랜지스터(ＴＦＴ)를 설치하고 그 위에 기억소자(80)를 형성해도 된다. 절연성을 가지는 기판 대신에, Ｓｉ 기판이나 ＳＯＩ 기판 등의 반도체 기판 위에 전계효과 트랜지스터(ＦＥＴ)를 형성하고, 그 위에 기억소자(80)를 형성해도 된다. 또한, 여기에서는, 기억소자를 박막 트랜지스터 위, 또는 전계효과 트랜지스터 위에 형성하는 예를 게시했지만, 기억소자와 박막 트랜지스터 또는 전계효과 트랜지스터를 접착함으로써 형성해도 된다. 이 경우, 기억소자와 박막 트랜지스터 또는 전계효과 트랜지스터는, 다른 공정으로 제작하고, 그 후에 도전성 필름, 이방성 도전 접착제 등을 사용해서 접착함으로써 설치할 수 있다. 또한 박막 트랜지스터 또는 전계효과 트랜지스터의 구성에는, 모든 공지의 구성을 이용할 수 있다.
인접하는 각각의 기억소자 사이에 전계의 역효과가 염려되는 경우에는, 각 기억소자에 설치된 유기 화합물층을 분리하기 위해서, 각 기억소자에 설치된 유기 화합물층의 사이에 분리벽(절연층)을 형성해도 된다. 또한 각 메모리 셀에 유기 화합물층을 선택적으로 설치한 구성으로 해도 된다.
대표적으로는, 제1 도전층(31)을 덮어서 유기 화합물층(29)을 설치할 때에, 제1 도전층(31)의 단차에 의해 생기는 유기 화합물층(29)의 절단이나 각 메모리 셀 사이에서의 가로방향으로의 전계의 역효과를 방지하기 위해서 제1 도전층(31) 사이에 분리벽(절연층)(39)을 형성해도 된다(도 2d). 이때, 분리벽(절연층)(39)의 단면에 있어서, 분리벽(절연층)(39)의 측면은, 제1 도전층(31)의 표면에 대하여 10도 이상, 60도 미만, 바람직하게는 25도 이상, 45도 이하의 경사 각도를 가지는 것이 바람직하다. 또한, 분리벽(절연층)(39)은 만곡되어 있는 것이 바람직하다. 그 후에 제1 도전층(31) 및 분리벽(절연층)(39)을 덮도록 절연층(32), 유기 화합물층(29) 및 제2 도전층(28)을 형성한다.
또한 제1 도전층(31) 위에 절연층(32)을 형성한 후, 분리벽(절연층)(39)을 형성해도 된다. 이 경우, 에칭 공정을 사용해서 분리벽(절연층)(39)을 형성하는 공정에 있어서, 절연층(32)을 에칭하지 않고, 분리벽(절연층)(39)을 형성하는 재료를 선택적으로 에칭되는 화합물을 사용하고, 절연층(32) 및 분리벽(절연층)(39)을 형성하는 것이 바람직하다.
또한, 분리벽(절연층)(39)을 형성할 경우, 분리벽(절연층)(39)을 형성하는 공정에서 발생한 잔류물을 사용해서 절연층(32)을 형성해도 된다.
분리벽(절연층)(39) 대신에, 기판(30) 위에, 제1 방향으로 연장된 제1 도전층(31) 위에, 제1 도전층(31)의 일부를 덮는 층간 절연층(40a)과, 층간 절연층 위에 설치된 분리벽(절연층)(40b)을 형성해도 된다(도 2e).
제1 도전층(31)의 일부를 덮는 층간 절연층(40a)은, 각 기억소자(80)에 개구부를 포함한다. 분리벽(절연층)(40b)은 층간 절연층에 있어서 개구부가 형성되지 않는 영역에 설치된다. 또한 분리벽(절연층)(40b)은, 제2 도전층(28)과 마찬가지로 제2 방향으로 연장한다. 또한 각 층간 절연층(40a)의 표면에 대하여 각 분리벽(절연층)(40b)의 단면은, 95도 이상, 135도 이하의 경사각을 가진다.
분리벽(절연층)(40b)은 포토리소그래픽법에 따라, 미노광 부분이 잔존하는 포지티브형 감광성 수지를 사용하고, 패턴의 하부가 보다 많이 에칭되도록 노광량 또는 현상 시간을 조절함으로써 형성한다. 분리벽(절연층)(40b)의 높이는, 유기 화합물층(29) 및 제2 도전층(28)의 두께보다 크게 설정한다. 그 결과, 기판(30) 전체 면에 유기 화합물층(29) 및 제2 도전층(28)을 기판(30) 위에 증착하는 공정만으로, 전기적으로 독립한 복수 개의 영역으로 분리되고, 제1 방향과 교차하는 방향으로 연장하는 스트라이프형의 유기 화합물층(29) 및 제2 도전층(28)을 형성할 수 있다. 따라서, 공정수를 삭감할 수 있다. 이때, 분리벽(절연층)(40b) 위에도 유기 화합물층(29c) 및 도전층(28c)이 형성되지만, 그것들은 유기 화합물층(29) 및 도전층(28)에 접속되지 않는다.
전압을 인가함으로써 데이터의 기록을 행할 경우, 로우 디코더(24a), 컬럼 디코더(26a), 셀렉터(26c)에 의해, 1개의 메모리 셀(21)을 선택하고, 그 후에 기록 회로를 사용하여, 상기 메모리 셀(21)에 데이터를 기록한다(도 5a 참조). 메모리 셀(21)의 제1 도전층(31)과 제2 도전층(28)의 사이에 전압을 인가하면, 제1 도전층(31)과 제2 도전층(28a)의 사이에서 전하가 대전한다(도 4a 참조). 제1 도전층(31)과 제2 도전층(28a)의 사이에, 소정 전압 이상의 전압을 인가하면, 상기 전하가 유기 화합물층(29a)에 주입되어, 유기 화합물층(29a)에 전류가 흐름으로써, 유기 화합물층(29a)에서 줄 열이 발생한다. 줄 열의 발생으로, 유기 화합물층의 온 도가 유리 전이점 이상으로 상승하고, 유기 화합물층(29a)의 유동성이 증가하여, 유기 화합물층의 막 두께가 불균일해진다. 그 결과, 유기 화합물층(29b) 및 제2 도전층(28a)이 변형된다. 제1 도전층(31)과 제2 도전층(28b)이 단락하여, 기억소자의 전기 저항이 변화한다(도 4b 참조). 이때, 도 4b에 있어서 부호 29b는 변형된 유기 화합물층을 나타낸다. 메모리 셀에 데이터를 기록할 경우, 메모리 셀에 순방향 전압을 인가한다. 또는, 역방향 전압을 인가해도 된다.
쇼트한 기억소자는 다른 기억소자와 비교하면 전기 저항이 대폭 작아진다. 이렇게, 전압 인가에 의해, 2개의 도전층 사이의 전기 저항의 변화를 이용해서 데이터의 기록을 행한다.
이하에, 유기 메모리에 데이터의 기록을 행할 때의 구체적인 동작에 관하여 설명한다(도 5 참조).
메모리 셀(21)에 데이터 「1」을 기록할 경우, 우선, 로우 디코더(24a), 레벨 시프터(24b), 컬럼 디코더(26a), 셀렉터(26c)에 의해 메모리 셀(21)을 선택한다. 구체적으로는, 로우 디코더(24a), 레벨 시프터(24b)에 의해, 메모리 셀(21)에 접속되는 워드선 W3에 소정의 전압 V2를 인가한다. 또한, 컬럼 디코더(26a), 셀렉터(26c)에 의해, 메모리 셀(21)에 접속되는 비트선 B3을 판독/기록 회로(26b)에 접속한다. 그리고, 판독/기록 회로(26b)로부터 비트선 B3에 기록 전압 V1을 출력한다. 이렇게 해서, 그 메모리 셀(21)을 구성하는 제1 도전층과 제2 도전층의 사이에는 전압 Vw=V1-V2를 인가한다. 전압 Vw를 적절히 선택함으로써, 상기 도전층 사이에 설치된 유기 화합물층(29)을 물리적 혹은 전기적 변화시켜, 데이터 「1」의 기 록을 행한다. 구체적으로는, 판독 동작 전압에 있어서, 데이터 「1」의 상태의 제1 도전층과 제2 도전층의 사이의 전기 저항이, 데이터 「0」의 상태에 비해 대폭 낮아지도록 변화시키면 된다. 예를 들면, 전압 (V1, V2)는 (0V, 5∼15V), 혹은 (3∼5V, -12∼-2V)의 범위에서 적절히 선택할 수 있다. 전압 Vw는 5∼15V, 또는 -5∼-15V로 설정할 수 있다.
또한, 비선택의 워드선 및 비선택의 비트선에는, 접속되는 메모리 셀에 데이터 「1」이 기록되지 않도록 제어한다. 예를 들면 비선택의 워드선 및 비선택의 비트선을 부유 상태로 하면 된다. 메모리 셀을 구성하는 제1 도전층과 제2 도전층의 사이는, 다이오드 특성 등, 선택성을 확보할 수 있는 특성을 가질 필요가 있다.
한편, 메모리 셀(21)에 데이터 「0」을 기록하는 경우에는, 메모리 셀(21)에는 전기적 작용을 가하지 않을 수 있다. 회로 동작상은, 예를 들면 「1」을 기록할 경우와 마찬가지로, 로우 디코더(24a), 레벨 시프터(24b), 컬럼 디코더(26a), 및 셀렉터(26c)에 의해 메모리 셀(21)을 선택하지만, 판독/기록 회로(26b)로부터 비트선 B3에의 출력 전위를, 선택된 워드선 W3의 전위 혹은 비선택 워드선의 전위와 같은 정도로 해서, 메모리 셀(21)을 구성하는 제1 도전층과 제2 도전층의 사이에, 메모리 셀(21)의 전기 특성을 변화시키지 않는 정도의 전압(예를 들면 -5∼5V)을 인가할 수 있다.
계속해서, 유기 메모리로부터 데이터의 판독을 행할 때의 구체적인 동작에 관하여 설명한다(도 5b). 데이터의 판독은, 메모리 셀을 구성하는 제1 도전층과 제2 도전층 사이의 전기 특성이, 데이터 「0」을 가지는 메모리 셀과 데이터 「1」을 가지는 메모리 셀에서 다른 것을 이용해서 행한다. 예를 들면, 데이터 「0」을 가지는 메모리 셀을 구성하는 제1 도전층과 제2 도전층 사이의 실효적인 전기 저항(이하, 간단히 메모리 셀의 전기 저항이라고 부른다)을, 판독 전압에 있어서 R0, 데이터 「1」을 가지는 메모리 셀의 전기 저항을, 판독 전압에 있어서 R1이라고 하고, 전기 저항의 차이를 이용해서 판독하는 방법을 설명한다. 이때, R1<<R0으로 한다. 판독/기록 회로의 판독 부분의 구성으로서, 예를 들면 도 5b에 나타내는 저항소자(46)와 차동증폭기(47)를 포함한 판독/기록 회로(26b)를 생각해 볼 수 있다. 저항소자(46)는 저항치 Rr를 가지고, R1 < Rr < R0으로 한다. 저항소자(46) 대신에 트랜지스터(48)를 사용해도 되고, 차동증폭기 대신에 클록된 인버터(49)를 사용하는 것도 가능하다(도 5c). 클록된 인버터(49)에는, 판독을 행할 때에 Hi, 판독을 행하지 않을 때에 Lo가 되는, 신호 φ 또는 반전 신호 φ이 입력된다. 물론, 회로 구성은 도 5b 및 5c에 한정되지 않는다.
메모리 셀(21)로부터 데이터의 판독을 행할 경우, 우선, 로우 디코더(24a), 레벨 시프터(24b), 컬럼 디코더(26a), 셀렉터(26c)에 의해 메모리 셀(21)을 선택한다. 구체적으로는, 로우 디코더(24a), 레벨 시프터(24b)에 의해, 메모리 셀(21)에 접속되는 워드선 Wy에 소정의 전압 Vy를 인가한다. 또한 컬럼 디코더(26a), 셀렉터(26c)에 의해, 메모리 셀(21)에 접속되는 비트선 Bx를 판독/기록 회로(26b)의 단자 P에 접속한다. 그 결과, 단자 P의 전위 Vp은, 저항소자(46)(저항치 Rr)와 메모리 셀(21)(저항치 R0 또는 R1)에 의한 저항 분할에 의해 결정되는 값이 된다. 따라서, 메모리 셀(21)이 데이터 「0」을 가질 경우에는, Vp0=Vy+(V0-Vy)×R0/(R0+Rr) 이 된다. 또한 메모리 셀(21)이 데이터 「1」을 가질 경우에는, Vp1=Vy+(V0-Vy)×R1/(R1+Rr)이 된다. 그 결과, 도 5b에서는 Vref를 Vp0과 Vp1의 사이가 되도록 선택함으로써, 도 5c에서는 클록된 인버터의 변화점을 Vp0과 Vp1의 사이가 되도록 선택함으로써, 출력 전위 Vout로서, 데이터 「0」, 「1」에 따라, Lo/Hi(혹은 Hi/Lo)이 출력되어, 판독을 행할 수 있다.
예를 들면, 차동증폭기는 Vdd=3V인 경우 작동하고, Vy=0V, V0=3V, Vref=1.5V로 설정한다. 가령, R0/Rr=Rr/R1=9로 하면, 메모리 셀의 데이터가 「0」인 경우, Vp0=2.7V가 되어 Vout로서 Hi가 출력된다. 메모리 셀의 데이터가 「1」인 경우, Vp1=0.3V가 되어 Vout로서 Lo가 출력된다. 이렇게 해서, 메모리 셀의 판독을 행할 수 있다.
상기 방법에 의하면, 유기 화합물층(29)의 전기 저항의 상태는, 저항치의 차이와 저항 분할을 이용하여, 전압값으로 판독한다. 물론, 판독하는 방법은, 이 방법에 한정되지 않는다. 예를 들면 전기 저항의 차이를 이용하는 대신에, 전류치의 차이를 이용해서 유기 화합물층의 전기 저항의 상태를 판독해도 상관없다. 또한 메모리 셀의 전기 특성이, 데이터 「0」과 「1」 사이에서, 역치전압이 다른 다이오드 특성을 가질 경우에는, 역치전압의 차이를 이용해서 판독해도 상관없다. 또한 기억소자의 저항치를 전류의 크기로 대체해서 판독하는 방법이나, 비트선을 프리차지하는 방법을 채용하는 것도 가능하다.
본 실시예에 의해, 두께가 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하인 절연층을 도전층과 유기 화합물층의 사이에 설치함으로써, 터널효과에 의해 유기 화합물층에 전하가 주입된다. 상기 절연층의 터널효과에 의해, 기억소자의 기록시의 인가 전압 및 전류치의 변동을 저감할 수 있다. 또한 두께가 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하인 절연층을 도전층과 유기 화합물층의 사이에 설치함으로써, 기억소자의 유기 화합물층의 두께가 얇아도, 전극 사이에서의 단락을 저감할 수 있다. 또한, 전하주입성의 상승에 의해 한 쌍의 도전층의 사이에 개재된 유기 화합물층을 두껍게 형성할 수 있기 때문에, 그 결과 제1 도전층 표면의 거칠기로 인한 기억소자에 있어서의 기록 전의 도전층 사이의 단락을 방지하여, 기억장치의 신뢰성을 향상시킬 수 있다. 그 결과, 기억장치 및 반도체장치의 신뢰성을 향상시킬 수 있다.
(실시예 2)
본 실시예에서는, 상기 실시예 1과는 다른 구성을 가지는 기억장치에 관하여 설명한다. 구체적으로는, 기억장치의 구성이 액티브 매트릭스형인 경우에 관해서 나타낸다.
도 6a에는 본 실시예에서 나타내는 유기 메모리의 일 구성예를 나타내고, 메모리 셀(221)이 매트릭스형으로 설치된 메모리 셀 어레이(222), 컬럼 디코더(226a)와 판독 회로(226b)와 셀렉터(226c)를 가지는 비트선 구동회로(226), 로우 디코더(224a)와 레벨 시프터(224b)를 가지는 워드선 구동회로(224), 기록 회로 등을 가지고 외부와 통신하는 인터페이스(223)를 포함한다. 또한, 여기에서 나타내는 기억회로(216)의 구성은 어디까지나 일례이며, 센스 엠프, 출력 회로, 버퍼 등의 다른 회로를 가져도 되고, 기록 회로를 비트선 구동회로에 형성해도 된다.
각 메모리 셀(221)은, 비트선 Bm(1≤m≤x)을 구성하는 제1 배선과, 워드선 Wn(1≤n≤y)을 구성하는 제2 배선과, 트랜지스터(240)와, 기억소자(241)를 포함한다. 기억소자(241)는, 한 쌍의 도전층의 사이에, 절연층 및 유기 화합물층이 개재된 구조를 포함한다.
다음에 상기 구성을 가지는 메모리 셀 어레이(222)의 평면도와 단면도의 일례에 관해서 도 7a 내지 7c를 사용하여 설명한다. 도 7a는 메모리 셀 어레이(222)의 평면도의 일례를 게시하고, 도 7b는 도 7a에 있어서의 Ａ-Ｂ 사이의 단면도를 나타낸다. 도 7a에서는, 제1 도전층(243) 위에 형성된, 분리벽(절연층)(249), 절연층(242), 유기 화합물층(244), 및 제2 도전층(245)을 생략한다.
메모리 셀 어레이(222)에는, 복수의 메모리 셀(221)이 매트릭스형으로 설치된다. 각 메모리 셀(221)은, 절연 표면을 가지는 기판(230) 위에 스위칭소자로서 기능하는 트랜지스터(240) 및 그 트랜지스터(240)에 접속된 기억소자(241)를 포함한다(도 7a, 도 7b 참조). 기억소자(241)는, 절연층(248) 위에 형성되는 제1 도전층(243)과, 제1 도전층의 일부를 덮는 분리벽(절연층)(249)과, 제1 도전층(243) 위에 형성되는 두께 0.1ｎｍ 이상, 4ｎｍ 이하, 바람직하게는 1ｎｍ 이상, 4ｎｍ 이하의 절연층(242)과, 제1 도전층(243), 분리벽(절연층)(249), 및 절연층(242)를 덮는 유기 화합물층(244)과, 제2 도전층(245)을 포함한다. 절연층(242)은, 실시예 1에 나타내는 절연층(32∼38)의 형상을 적절히 사용할 수 있다. 여기에서는, 도 2d에 나타내는 절연층(32)과 같은 형상의 절연층(242)를 가지는 기억소자(241)를 나타낸다. 트랜지스터(240)로서, 박막 트랜지스터를 사용한다. 메모리 셀 어레이(222)는 제2 도전층(245)을 덮어서 보호막으로서 기능하는 절연층(246)을 포함한 다.
분리벽(절연층)(249) 및 제1 도전층(243) 위에 절연층(242)를 형성하지만, 분리벽(절연층)(249)을 형성할 때에 발생하는 제1 도전층(243) 위에 잔류하는 잔류물을 절연층(242)으로 사용해도 된다. 구체적으로는, 절연층(248) 및 제1 도전층(243) 위에 절연층을 형성하고, 상기 절연층을 에칭해서 분리벽(절연층)(249)을 형성한다. 이 공정에서 제1 도전층(243) 위에 에칭 잔류물이 잔존한다. 이 잔류물을 절연층(242)으로 사용한다. 이 경우, 분리벽(절연층)(249)과 절연층(242)를 형성하는 화합물은 동일한 화합물이 된다. 또한 제1 도전층(243) 위에만 절연층(242)이 형성되고, 분리벽(절연층)(249) 위에는 절연층(242)이 설치되지 않는다. 이러한 구조를 가지는 기억장치는, 절연층(242)의 형성 공정을 생략할 수 있기 때문에, 스루풋을 향상시킬 수 있다.
트랜지스터(240)에 사용할 수 있는 박막 트랜지스터의 일 형태에 대해서, 도 16a 내지 16d를 참조해서 설명한다. 도 16a는 톱 게이트형 박막 트랜지스터를 적용하는 일례를 나타낸다. 절연 표면을 가지는 기판(230) 위에 절연층(105)이 설치되고, 절연층(105) 위에 박막 트랜지스터가 설치된다. 박막 트랜지스터는, 절연층(105) 위에 반도체층(1302), 게이트 절연층으로서 기능할 수 있는 절연층(1303)을 포함한다. 절연층(1303) 위에는, 반도체층(1302)에 대응해서 게이트 전극(1304)이 형성된다. 게이트 전극(1304) 위에는 보호층으로서 기능하는 절연층(1305), 층간 절연층으로서 기능하는 절연층(248)이 설치된다. 반도체층의 소스 영역 및 드레인 영역 각각 접속하는 제1 도전층(243)이 형성된다. 또한 제1 도전층(243) 위에, 보호층으로서 기능하는 절연층을 형성해도 된다.
반도체층(1302)은, 결정구조를 가지는 반도체로 형성되는 층이며, 비단결정 반도체 혹은 단결정 반도체를 사용할 수 있다. 특히, 비정질 혹은 미결정질의 반도체를, 레이저광의 조사에 의해 결정화시킨 결정성 반도체, 가열처리에 의해 결정화시킨 결정성 반도체, 가열처리와 레이저광의 조사를 조합해서 결정화시킨 결정성 반도체를 적용하는 것이 바람직하다. 가열처리에 있어서는, 실리콘 반도체의 결정화를 조장하는 작용이 있는 니켈 등의 금속 원소를 사용한 결정화법을 적용할 수 있다.
레이저광을 조사해서 결정화할 경우에는, 연속발진 레이저광을 조사하거나, 반복 주파수가 10MHz 이상이며, 펄스폭이 1나노초 이하, 바람직하게는 1 내지 100 피코초인 고반복주파수를 가지는 초단 펄스광을 조사함으로써, 결정성 반도체가 용융한 용융 대를, 그 레이저광의 조사 방향으로 연속적으로 이동시키면서 결정화를 행할 수 있다. 이러한 결정화법에 의해, 대입경이며, 결정립계가 일방향으로 연장되는 결정성 반도체를 얻을 수 있다. 캐리어의 드리프트 방향을, 이 결정립계가 연장되는 방향에 맞춤으로써 트랜지스터에 있어서의 전계 효과 이동도를 높일 수 있다. 예를 들면, 400cm2/V·sec 이상을 실현할 수 있다.
상기 결정화 공정을, 유리 기판의 내열온도(약 600도) 이하의 결정화 프로세스에 적용할 경우, 대면적 유리 기판을 사용할 수 있다. 이에 따라, 기판당 대량의 반도체장치를 제작할 수 있어, 저비용화가 가능하다.
유리 기판의 내열온도 이상의 가열에 의해, 결정화 공정을 행하여, 반도체층(1302)를 형성해도 된다. 대표적으로는, 절연성 기판에 석영기판을 사용하고, 비정질 혹은 미결정질의 반도체를 700도 이상으로 가열해서 반도체층(1302)을 형성한다. 그 결과, 결정성이 높은 반도체를 형성할 수 있다. 이에 따라, 응답 속도나 이동도 등의 특성이 양호해서, 고속의 동작이 가능한 박막 트랜지스터를 제공할 수 있다.
절연층(1303)으로는, 플라스마 CVD법 또는 스퍼터링법 등의 박막형성법을 사용하여, 질화 실리콘, 산화 실리콘, 그 밖의 규소를 포함한 절연막의 단층 또는 적층 구조로 형성한다. 또는 절연층(1303)을, 액적토출법, 도포법, 졸-겔법 등을 사용해서 절연성을 가지는 용액을 사용해서 형성할 수 있다. 절연성을 가지는 용액의 대표적인 예로서, 무기산화물의 미립자가 분산된 용액, 폴리이미드, 폴리아미드, 폴리에스테르, 아크릴, ＰＳＧ(phosphrous glass), ＢＰＳＧ(boron phosphrous glass), 실리케이트계 ＳＯＧ(spin on glass), 알콕시 실리케이트계 ＳＯＧ, 폴리실라잔계 ＳＯＧ, 폴리메틸 실록산으로 대표되는, Ｓｉ-ＣＨ2 결합을 가지는 ＳｉＯ2를 적절히 사용할 수 있다.
게이트 전극(1304)은 금속 또는 일도전형의 불순물을 첨가한 다결정 반도체로 형성할 수 있다. 금속을 사용해서 게이트 전극(1304)을 형성할 경우에는, 텅스텐(W), 몰리브덴(Ｍｏ), 티타늄(Ｔｉ), 탄탈(Ｔａ), 알루미늄(Ａｌ) 등을 사용할 수 있다. 또한, 상기 금속을 질화한 금속질화물을 사용할 수 있다. 또는, 게이트 전극(1304)이 상기 금속질화물로 이루어진 제1층과 상기 금속으로 이루어진 제2층을 포함해도 된다. 게이트 전극(1304)을 적층 구조로 할 경우에는, 제1층의 단부가 제2층의 단부보다 돌출된 형상으로 할 수 있다. 이 경우, 제1층을 금속질화물로 형성함으로써, 제1층을 배리어 메탈로 기능시킬 수 있다. 이에 따라, 이러한 제1층은, 제2층에 포함된 금속이, 절연층(1303)이나 그 하층의 반도체층(1302)에 확산되는 것을 방지할 수 있다.
게이트 전극(1304)의 측면에는, 사이드월(측벽 스페이서)(1308)이 형성된다. 사이드월은, 기판 위에 ＣＶＤ법에 의해 산화 규소로 형성되는 절연층을 형성하고, 상기 절연층을 ＲＩＥ(Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ)법에 의해 이방성 에칭함으로써 형성할 수 있다.
반도체층(1302), 절연층(1303), 게이트 전극(1304) 등을 조합해서 구성되는 박막 트랜지스터에는, 단일 드레인 구조, ＬＤＤ(저농도 드레인) 구조, 게이트 오버랩 드레인 구조 등 각종 구조를 적용할 수 있다. 여기에서는, 사이드월이 중첩되는 반도체층에 저농도 불순물영역(1310)이 형성되는 LDD구조의 박막 트랜지스터를 나타낸다. 또한, 단일 게이트 구조, 등가적으로는 같은 전위의 게이트 전압이 인가되는 박막 트랜지스터가 직렬로 접속된 형태가 되는 멀티 게이트 구조, 반도체층을 게이트 전극 사이에 개재하는 듀얼 게이트 구조를 적용할 수 있다.
절연층(248)은, 산화 실리콘 및 산화 질화 실리콘 등의 무기절연재료, 또는 아크릴수지 및 폴리이미드 수지 등의 유기절연재료로 형성한다. 스핀 도포나 롤 코터 등의 도포법을 사용할 경우에는, 액상의 절연막 재료를 도포한 후, 열처리에 의 해 산화 실리콘으로 형성되는 절연층을 사용할 수도 있다. 예를 들면 실록산 결합을 포함한 재료를 도포하고, 200 내지 400도에서의 열처리에 의해 산화 실리콘을 포함한 절연층을 사용할 수 있다. 절연층(248)을, 도포법으로 형성하는 절연층이나 리플로우에 의해 평탄화한 절연층을 형성함으로써 그 층 위에 형성하는 배선의 단선을 방지할 수 있다. 또한 다층 배선을 형성할 때에도 효과적으로 이용할 수 있다.
절연층(248) 위에 형성되는 제1 도전층(243)은, 게이트 전극(1304)과 같은 층에 형성되는 배선과 교차해서 설치할 수 있다. 다층 배선구조를 형성한다. 절연층(248)과 같은 기능을 가지는 절연층을 복수 적층하고, 그 층 위에 배선을 형성함으로써, 다층 배선구조를 형성할 수 있다. 제1 도전층(243)은 티타늄(Ｔｉ)과 알루미늄(Ａｌ)의 적층 구조, 몰리브덴(Ｍｏ)과 알루미늄(Ａｌ)의 적층 구조, 알루미늄(Ａｌ)과 같은 저저항 재료와, 티타늄(Ｔｉ)이나 몰리브덴(Ｍｏ) 등의 고융점 금속재료를 사용한 배리어 메탈과의 조합으로 형성하는 것이 바람직하다.
도 16b는, 보텀 게이트형 박막 트랜지스터를 적용하는 일례를 나타낸다. 절연 표면을 가지는 기판(230) 위에 절연층(105)이 형성되고, 그 위에 박막 트랜지스터(240)가 설치된다. 박막 트랜지스터에는, 게이트 전극(1304), 게이트 절연층으로서 기능하는 절연층(1303), 반도체층(1302), 채널 보호층(1309), 보호층으로서 기능하는 절연층(1305), 층간 절연층으로서 기능하는 절연층(248)이 포함된다. 또한, 그 위에는, 보호층으로서 기능하는 절연층을 형성해도 된다. 제1 도전층(243)은, 절연층(1305) 혹은 절연층(248)의 위에 형성할 수 있다. 이때, 보텀 게이트형 박막 트랜지스터의 경우에는, 절연층(105)이 형성되지 않아도 된다.
절연 표면을 가지는 기판(230)이 유연성을 가지는 기판일 경우, 내열온도가 유리 기판 등의 비유연성 기판에 비해 낮다. 따라서, 박막 트랜지스터는, 유기반도체를 사용해서 형성하는 것이 바람직하다.
여기에서, 유기반도체를 사용하는 박막 트랜지스터의 구조에 대해서, 도 16c, 16d를 참조해서 설명한다. 도 16c는, 스태거형 유기반도체 트랜지스터를 적용하는 일례를 나타낸다. 유연성을 가지는 기판(1401) 위에 유기반도체 트랜지스터가 설치된다. 유기반도체 트랜지스터에는, 게이트 전극(1402), 게이트 절연막으로서 기능하는 절연층(1403), 게이트 전극 및 게이트 절연막으로서 기능하는 절연층과 중첩하는 반도체층(1404), 반도체층(1404)에 접속하는 제1 도전층(243)이 형성되어 있다. 또한, 반도체층(1404)은, 게이트 절연막으로서 기능하는 절연층(1403)과 제1 도전층(243) 사이에 일부 개재되어 있다.
게이트 전극(1402)은, 게이트 전극(1304)과 같은 재료 및 방법에 의해, 형성할 수 있다. 또한 액적토출법을 사용하여, 건조·소성해서 게이트 전극(1402)을 형성할 수 있다. 또한 유연성을 가지는 기판 위에, 도전성 미립자를 포함한 페이스트를 인쇄법에 의해 인쇄하고, 건조·소성해서 게이트 전극(1402)을 형성할 수 있다. 도전성 미립자의 대표적인 예로서, 금, 구리, 금과 은의 합금, 금과 구리의 합금, 은과 구리의 합금, 금과 은과 구리의 합금 중 어느 하나를 주성분으로 하는 미립자를 사용할 수 있다. 또한 인듐 주석 산화물(ＩＴＯ) 등의 도전성 산화물을 주성분으로 하는 미립자를 사용해도 된다.
게이트 절연막으로서 기능하는 절연층(1403)은, 절연층(1303)과 같은 재료 및 방법에 의해 형성할 수 있다. 단, 액상의 절연막 재료를 도포한 후, 열처리에 의해 절연층을 형성할 경우, 유연성을 가지는 기판의 내열온도보다 낮은 열처리 온도로 행한다.
유기반도체 트랜지스터의 반도체층(1404)의 재료로서, 다환 방향족 화합물, 공역 이중 결합계 화합물, 프탈로시아닌, 전하 이동형 착물 등을 들 수 있다. 예를 들면 안트라센, 테트라센, 펜타센, 6T(헥사 티오펜), ＴＣＮＱ(테트라-시아노퀴노디메탄), ＰＴＣＤＡ(페릴렌 카르복실산 무수화물), ＮＴＣＤＡ(나프탈렌 카르복실산 무수화물) 등을 사용할 수 있다. 또한 유기반도체 트랜지스터의 반도체층(1404)의 재료로서, 유기 고분자화합물 등의 π공역계 고분자, 카본 나노튜브, 폴리비닐 피리딘, 프탈로시아닌 금속착체 등을 들 수 있다. 특히 골격이 공역이중 결합으로 구성된 π공역계 고분자인, 폴리아세틸렌, 폴리아닐린, 폴리피롤, 폴리티에닐렌, 폴리티오펜 유도체, 폴리(3알킬티오펜), 폴리파라페닐렌 유도체 또는 폴리파라페닐렌비닐렌 유도체를 사용하는 것이 바람직하다.
유기반도체 트랜지스터의 반도체층의 형성 방법으로서, 기판에 막 두께가 균일한 막을 형성할 수 있는 방법을 사용하면 된다. 반도체층의 두께는 1ｎｍ 이상, 1000ｎｍ 이하, 바람직하게는 10ｎｍ 이상, 100ｎｍ 이하인 것이 바람직하다. 유기반도체 트랜지스터의 구체적인 방법으로서, 증착법, 도포법, 스핀코팅법, 오버 코트법, 용액 캐스트법, 딥법, 스크린인쇄법, 롤코터법, 또는 액적토출법을 사용할 수 있다.
도 16d는, 동일 평면형의 유기반도체 트랜지스터를 적용하는 일례를 나타낸다. 유연성을 가지는 기판(1401) 위에 유기반도체 트랜지스터가 설치된다. 유기반도체 트랜지스터에는, 게이트 전극(1402), 게이트 절연막으로서 기능하는 절연층(1403), 제1 도전층(243), 게이트 전극 및 게이트 절연층으로서 기능하는 절연층에 중첩하는 반도체층(1404)이 형성되어 있다. 또한 각 제1 도전층(243)은, 게이트 절연층으로서 기능하는 절연층과 반도체층 사이에 일부 개재되어 있다.
또한, 박막 트랜지스터나 유기반도체 트랜지스터는 스위칭소자로서 기능할 수 있는 것이면, 어떤 구성으로 형성해도 상관없다.
또한 단결정 기판이나 ＳＯＩ기판을 사용하여, 트랜지스터를 형성하고, 그 위에 기억소자를 형성해도 된다. ＳＯＩ기판은 웨이퍼를 부착하는 방법이나 산소 이온을 Ｓｉ기판 내에 도핑함으로써 내부에 절연층을 형성하는 ＳＩＭＯＸ라 불리는 방법을 사용해서 형성하면 된다. 여기에서는, 도 7c에 나타낸 바와 같이, 단결정 반도체기판(260) 위에 설치된 전계효과 트랜지스터(262)에 기억소자(241)가 접속되어 있다. 또한 전계효과 트랜지스터(262)의 배선을 덮도록 절연층(250)을 설치하고, 그 절연층(250) 위에 기억소자(241)를 설치하고 있다.
이러한 단결정 반도체로 형성되는 트랜지스터는, 응답 속도나 이동도 등의 특성이 양호하기 때문에, 고속의 동작이 가능한 트랜지스터를 제공할 수 있다. 또한 트랜지스터는, 그 특성의 변동이 적기 때문에, 높은 신뢰성을 실현한 반도체장치를 제공할 수 있다.
기억소자(241)는, 절연층(250) 위에 형성되는 제1 도전층(264)과, 제1 도전 층(264) 및 제1 도전층 위에 형성되는 두께 0.1ｎｍ 이상, 4ｎｍ 이하, 바람직하게는 1ｎｍ 이상, 4ｎｍ 이하의 절연층(242)과, 분리벽(절연층)(249), 및 절연층(242)를 덮는 유기 화합물층(244)과, 제2 도전층(245)을 포함한다.
이렇게, 절연층(250)을 설치해서 기억소자(241)를 형성함으로써 제1 도전층(264)을 자유롭게 배치할 수 있다. 즉, 도 7a, 7b의 구성에서는, 트랜지스터(240)의 배선을 피한 영역에 기억소자(241)를 설치할 필요가 있었지만, 상기 구성으로 함으로써, 예를 들면 트랜지스터를 갖는 층(251)에 설치된 트랜지스터(262)의 위쪽에 기억소자(241)를 형성할 수 있게 된다. 그 결과, 기억회로(216)를 따라 고집적화할 수 있게 된다. 다시 말해, 트랜지스터 및 기억회로(216)가 일부 또는 전부 중복되어 있어도 된다.
각각의 도 7b, 7c에 나타내는 구성에 있어서, 유기 화합물층(244)은 기판 전체 면에 설치한 예를 게시하였다. 그러나 각 메모리 셀에만 유기 화합물층(244)을 선택적으로 형성해도 된다. 이 경우, 액적토출법 등을 사용해서 유기 화합물을 토출, 소성해서 선택적으로 유기 화합물층을 설치함으로써 재료의 이용 효율을 향상시킬 수 있다.
제1 도전층(243, 264) 및 제2 도전층(245)의 재료 및 형성 방법은, 상기 실시예 1에 나타낸 제1 도전층(81) 및 제2 도전층(28)의 재료 및 형성 방법 중 어느 하나를 사용해서 마찬가지로 행할 수 있다.
또한 절연층(242), 유기 화합물층(244)은, 상기 실시예 1에 나타낸 유기 화합물층(29)과 같은 재료 및 형성 방법을 사용해서 설치할 수 있다.
또한 제1 도전층(243, 264)과 유기 화합물층(244)의 사이에, 정류성을 가지는 소자를 형성해도 된다. 정류성을 가지는 소자란, 게이트 전극과 드레인 전극을 접속한 트랜지스터, 또는 다이오드를 말한다. 또한, 정류성을 가지는 소자는, 유기 화합물층(244)과 제2 도전층(245)의 사이에 형성해도 된다.
또한 절연 표면을 가지는 기판(230) 위에 박리층을 설치하고, 박리층 위에 트랜지스터를 갖는 층(253) 및 기억소자(241)를 형성한 후, 트랜지스터를 갖는 층(253) 및 기억소자(241)를 박리층으로부터 박리하고, 기판(461) 위에 접착층(462)을 통해 트랜지스터를 갖는 층(253) 및 기억소자(241)를 접착해도 된다(도 10 참조). 박리방법으로는, 다음의 4가지 방법, (박리방법 1) 내열성이 높은 기판과 트랜지스터를 갖는 층의 사이에 박리층으로서 금속산화물층을 설치하고, 그 금속산화물층을 결정화에 의해 취약화하고, 상기 트랜지스터를 갖는 층을 박리하는 방법, (박리방법 2) 내열성이 높은 기판과 트랜지스터를 갖는 층의 사이에 박리층으로서 수소를 포함한 비정질규소막을 설치하고, 레이저광의 조사에 의해 비정질규소막의 수소 가스를 방출해서 내열성이 높은 기판을 박리하는 방법, 또는 박리층에 비정질규소막을 설치하고, 에칭에 의해 그 비정질규소막을 제거함으로써 상기 트랜지스터를 갖는 층을 박리하는 방법, (박리방법 3) 트랜지스터를 갖는 층이 형성된 내열성이 높은 기판을 기계적으로 제거하거나, 용액에 의한 에칭으로 제거하는 방법, (박리방법 4) 내열성이 높은 기판과 트랜지스터를 갖는 층의 사이에 박리층으로서 금속층 및 금속산화물층을 설치하고, 그 금속산화물층을 결정화에 의해 취약 화하고, 금속층의 일부를 용액이나 ＮＦ3, ＢｒＦ3, ＣｌＦ3 등의 불화 할로겐 가스에 의해 에칭에서 제거한 후, 취약화된 금속산화물층을 물리적으로 박리하는 방법 등을 사용하면 된다.
기판(461)으로는, 실시예 1에 나타낸 기판(30)에 나타낸 유연성 기판, 열가소성을 나타내는 필름, 섬유질 재료로 이루어진 종이 등을 사용함으로써 기억장치의 소형, 초박형, 경량화를 꾀할 수 있다.
다음에 기억회로(216)에 데이터의 기록을 행할 때의 동작에 관하여 설명한다(도 6a 및 6b).
우선, 전압 인가에 의해 기억회로(216)에 데이터의 기록을 행할 때의 동작에 관하여 설명한다. 여기에서는, m번째 열, n번째 행의 메모리 셀(221)에 데이터의 기록을 행할 경우에 관하여 설명한다. 이 경우, 로우 디코더(224a), 컬럼 디코더(226a), 셀렉터(226c)에 의해, m번째 열의 비트선 Bm과, n번째 행의 워드선 Wn이 선택되어, m번째 열, n번째 행의 메모리 셀(221)에 포함된 트랜지스터(240)가 온 상태가 된다. 계속해서, 기록 회로에 의해, m번째 열의 비트선 Bm에, 소정의 전압이 인가된다. 소정의 전압을 인가함으로써, 기억소자(241)의 양쪽 전극이 단락한다. 따라서 비트선 Bm에 통상보다 높은 전압이 인가된다.
m번째 열의 비트선 Bm에 인가된 전압은, 제1 도전층(243)에 인가되어, 제1 도전층(243)과 제2 도전층(245) 사이에는 전위차가 생긴다(도 7b 참조). 이에 따라, 제1 도전층(243) 및 절연층(242)의 사이에서 전하가 대전한다. 제1 도전 층(243)과 제2 도전층(245)의 사이에, 소정의 전압 이상의 전압을 인가하면, 상기 전하가, 유기 화합물층에 주입된다. 그 결과, 유기 화합물층(244)에 전류가 흘러서 줄열이 발생한다. 이 열의 발생으로, 유기 화합물층의 온도가 유리 전이점 이상으로 상승하고, 유기 화합물층(244)의 유동성도 증대되어, 유기 화합물층의 막 두께가 불균일해진다. 그 결과, 유기 화합물층(244) 및 제2 도전층이 변형되고, 제1 도전층(243)과 제2 도전층(245)이 단락하고, 기억소자의 전기 저항이 변화된다. 한편, 전류가 흐르지 않은 기억소자의 저항치는 변화하지 않는다.
다음에 전압 인가에 의해, 데이터의 판독을 행할 때의 동작에 대해서 구체적으로 설명한다(도 6a 및 6b, 도 7a 내지 7c 참조).
메모리 셀(221)에 데이터 「1」을 기록할 경우, 우선, 로우 디코더(224a), 레벨 시프터(224b), 컬럼 디코더(226a), 셀렉터(226c)에 의해 메모리 셀(221)을 선택한다. 구체적으로는, 로우 디코더(224a), 레벨 시프터(224b)에 의해, 메모리 셀(221)에 접속되는 워드선 Wn에 소정의 전압 V22를 인가한다. 또한 컬럼 디코더(226a), 셀렉터(226c)에 의해, 메모리 셀(221)에 접속되는 비트선 Bm을 판독/기록 회로(226b)에 접속한다. 그리고, 판독/기록 회로(226b)로부터 비트선 B3에 기록 전압 V21을 출력한다.
이런 식으로 메모리 셀을 구성하는 트랜지스터(240)를 온 상태로 하고, 기억소자(241)에 비트선을 전기적으로 접속하고, 대략 Vw=Vcom―V21의 전압을 인가한다. 또한, 기억소자(241)의 한쪽의 전극은 전위 Vcom의 공통 전극에 접속되어 있다. 전위 Vw를 적절히 선택함으로써, 그 도전층 사이에 설치된 유기 화합물층(29) 을 물리적 혹은 전기적 변화시켜, 데이터 「1」의 기록을 행한다. 구체적으로는, 판독 동작 전압에 있어서, 데이터 「1」의 상태의 제1 도전층과 제2 도전층의 사이의 전기 저항이, 데이터 「0」의 상태에 비해, 대폭 작아지도록 변화시키면 되고, 제1 도전층과 제2 도전층의 사이에 단순히 쇼트회로를 발생시켜도 된다. 이때, 전위는, (V21, V22, Vcom)=(5∼15V, 5∼15V, 0V)의 범위에서 적절히 선택하면 된다. 또는 (V21, V22, Vcom)=(-12∼0V, -12∼0V, 3∼5V)의 범위에서 적절히 선택하면 된다. 전압 Vw는 5∼15V, 또는 -5∼-15V로 설정하면 된다.
이때, 비선택의 워드선 및 비선택의 비트선에는, 접속되는 메모리 셀에 데이터 「1」이 기록되지 않도록 제어한다. 구체적으로는, 비선택의 워드선에는 접속되는 메모리 셀의 트랜지스터를 오프 상태로 하는 전위(예를 들면 0V)를 인가하고, 반면에, 비선택의 비트선은 부유 상태로 하거나, Vcom과 같은 정도의 전위를 인가하면 된다.
한편, 메모리 셀(221)에 데이터 「0」을 기록하는 경우에는, 메모리 셀(221)에는 전기적 작용을 가하지 않으면 된다. 회로 동작에서, 예를 들면 「1」을 기록할 경우와 마찬가지로, 로우 디코더(224a), 레벨 시프터(224b), 컬럼 디코더(226a), 및 셀렉터(226c)에 의해 메모리 셀(221)을 선택하지만, 판독/기록 회로(226b)로부터 비트선 B3에의 출력 전위를 Vcom과 같은 정도로 하거나, 비트선 B3을 부유 상태로 한다. 그 결과, 기억소자(241)에는, 낮은 전압(예를 들면 -5∼5V)이 인가되거나, 전압이 인가되지 않기 때문에, 전기 특성이 변화되지 않고, 데이터 「0」기록이 실현된다.
다음에 전기적 작용에 의해, 데이터의 판독을 행할 때의 동작에 관하여 설명한다. 데이터의 판독은, 기억소자(241)의 전기 특성이, 데이터 「0」을 가지는 메모리 셀과 데이터 「1」을 가지는 메모리 셀 사이에서 다른 것을 이용해서 행한다. 예를 들면 데이터 「0」을 가지는 메모리 셀을 구성하는 기억소자의 전기 저항은 판독 전압에 있어서 R0, 데이터 「1」을 가지는 메모리 셀을 구성하는 기억소자의 전기 저항은 판독 전압에 있어서 R1로 하고, 전기 저항의 차이를 이용해서 판독하는 방법을 설명한다. 이때, R1<<R0으로 한다. 판독/기록 회로는, 판독 부분의 구성으로서, 예를 들면 도 6b에 나타내는 저항소자(254)와 차동증폭기(247)를 사용한 판독/기록 회로(226b)를 생각해 볼 수 있다. 저항소자는 저항치 Rr를 가지고, R1 < Rr < R0인 것으로 한다.
x행, y번째 열의 메모리 셀(221)로부터 데이터의 판독을 행할 경우, 우선, 로우 디코더(224a), 레벨 시프터(224b), 컬럼 디코더(226a), 및 셀렉터(226c)에 의해 메모리 셀(221)을 선택한다. 구체적으로는, 레벨 시프터(224b)에 의해, 메모리 셀(221)에 접속되는 워드선 Wy에 소정의 전압 V24를 인가하고, 트랜지스터(240)를 온 상태로 한다. 컬럼 디코더(226a), 및 셀렉터(226c)에 의해, 메모리 셀(221)에 접속되는 비트선 Bx를 판독/기록 회로(226b)의 단자 P에 접속한다. 그 결과, 단자 P의 전위 Vp은, 저항소자(254)(저항치 Rr)와 기억소자(241)(저항치 R0 또는 R1)에 의한 Vcom과 V0의 저항 분할에 의해 결정되는 값이 된다. 따라서, 메모리 셀(221)이 데이터 「0」을 가질 경우에는, Vp0=Vcom+(V0-Vcom)×R0/(R0+Rr)이 된다. 메모리 셀(221)이 데이터 「1」을 가질 경우에는, Vp1=Vcom+(V0-Vcom)×R1/(R1+Rr)이 된다. 그 결과, Vref를 Vp0과 Vp1의 사이가 되도록 선택함으로써, 출력 전위 Vout의 Lo/Hi(혹은 Hi/Lo)가 데이터 「0」/「1」에 따라 출력되어, 데이터의 판독을 행할 수 있다.
예를 들면 차동증폭기를 Vdd=3V로 동작시켜, Vcom=0V, V0=3V, Vref=1.5V로 한다. 가령, R0/Rr=Rr/R1=9로 해서 트랜지스터(240)의 온 저항을 무시할 수 있으면, 메모리 셀의 데이터가 「0」인 경우, Vp0=2.7V가 되어 Vout로서 Hi가 출력된다. 한편, 메모리 셀의 데이터가 「1」인 경우, Vp1=0.3V가 되어 Vout로서 Lo가 출력된다. 이렇게 해서, 메모리 셀의 판독을 행할 수 있다.
다음에 저항소자(254) 대신에 트랜지스터를 사용했을 경우에 있어서, 전압 인가에 의해 기억소자의 데이터의 판독을 행할 때의 동작에 대해서, 도 11에 구체적인 예를 들어서 설명한다.
도 11은, 기억소자에 「0」의 데이터의 기록을 행한 기억소자의 전류전압특성(951)과, 「1」의 데이터의 기록을 행한 기억소자의 전류전압특성(952)과, 트랜지스터의 전류전압특성(953)을 나타낸다. 또한 데이터를 판독할 때의 동작 전압으로서, 제1 도전층(243)과 제2 도전층(245) 사이에 3V를 인가했을 경우에 관하여 설명한다.
도 11에 있어서, 「0」의 데이터의 기록이 행해진 기억소자를 가지는 메모리 셀에서는, 기억소자의 전류전압특성(951)과 트랜지스터의 전류전압특성(953)의 교점(954)이 동작점이 된다. 이때의 노드 P의 전위는 V2(V)이 된다. 노드 P의 전위는 차동증폭기(247)에 공급된다. 차동증폭기(247)에 있어서, 상기 메모리 셀이 기억하 는 데이터는, 「0」이라고 판별된다.
반면, 「1」의 데이터의 기록이 행해진 기억소자를 가지는 메모리 셀에서는, 기억소자의 전류전압특성(952)과 트랜지스터의 전류전압특성(953)의 교점(955)이 동작점이 되고, 이때의 노드 P의 전위는 V1(V)(V1 < V2)이 된다. 노드 P의 전위는 차동증폭기(247)에 공급된다. 차동증폭기(247)에 있어서, 상기 메모리 셀이 기억하는 데이터는, 「1」이라고 판별된다.
기억소자(241)의 저항치에 따라, 저항 분할된 전위를 판독함으로써, 메모리 셀에 기억된 데이터를 판별할 수 있다.
상기 방법에 의하면, 기억소자(241)의 저항치의 차이와 저항 분할을 이용하여, 전압값에 의해 데이터를 판독한다. 그러나, 기억소자(241)에 저장된 정보를, 전류치에 의해 판독해도 된다.
또한, 본 실시예는 상기 실시예와 자유롭게 조합해서 행할 수 있다.
본 실시예에 의해, 두께가 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하인 절연층을 도전층과 유기 화합물층의 사이에 설치함으로써, 절연층의 터널효과에 의해 전하주입성을 높이고, 기억소자의 기록시의 인가 전압 및 전류치의 변동을 저감할 수 있다. 또한 두께가 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하인 절연층을 도전층과 유기 화합물층의 사이에 설치함으로써, 전하주입성이 높아지기 때문에, 기억소자의 유기 화합물층의 두께를 두껍게 할 수 있어, 초기 상태에서의 전극 사이의 쇼트를 저감할 수 있다. 그 결과, 기억장치 및 반도체장치의 신뢰성을 향상시킬 수 있다.
(실시예 3)
본 실시예에서는, 상기 실시예에서 나타내는 기억장치를 가지는 반도체장치의 일례에 관해서 도면을 사용하여 설명한다.
본 실시예에 나타내는 반도체장치는, 비접촉으로 데이터의 판독과 기록이 가능한 것을 하나의 특징으로 한다. 데이터의 전송 형식은, 한 쌍의 코일을 대향하게 배치하고 상호 유도에 의해 교신을 행하는 전자기결합방식, 유도 전자계에 의해 교신하는 전자유도방식, 전파를 이용해서 교신하는 전파방식의 3가지로 대별된다. 어느 방식으로 사용해도 상관없다. 또한 데이터의 전송에 사용하는 안테나를 설치하는 방법에는 2가지가 있는데, 하나는 트랜지스터 및 기억소자가 설치된 기판 위에 안테나를 설치하는 경우, 또 하나는 트랜지스터 및 기억소자가 설치된 기판에 단자부를 설치하고, 그 단자부에 다른 기판에 설치된 안테나를 접속해서 설치하는 경우다. 여기에서는, 반도체장치의 단면의 일부로서, 안테나, 안테나에 접속되는 회로, 메모리 회로의 일부를 나타낸다.
우선, 복수의 소자 및 기억소자가 설치된 기판 위에 안테나를 설치할 경우의 반도체장치의 일 구성예를 도 8a 및 8b를 사용하여 설명한다.
도 8a는 패시브 매트릭스형으로 구성되는 기억회로를 가지는 반도체장치를 나타낸다. 반도체장치는, 기판(350) 위에 트랜지스터(451, 452)를 갖는 층(351)과, 트랜지스터를 갖는 층(351)의 위쪽에 형성되는 기억소자부(352) 및 안테나로서 기능하는 도전층(353)을 포함한다.
이때, 여기에서는 트랜지스터를 갖는 층(351)의 위쪽에 기억소자부(352) 및 안테나로서 기능하는 도전층(353)을 가지는 경우를 나타내지만, 이 구성에 한정되 지 않는다. 기억소자부(352) 또는 안테나로서 기능하는 도전층(353)을, 트랜지스터를 갖는 층(351)의 아래쪽이나 동일한 층에 가져도 된다.
기억소자부(352)는 복수의 기억소자(352a, 352b)를 포함한다. 기억소자(352a)는, 절연층(252) 위에 형성되는 제1 도전층(361)과, 제1 도전층의 일부를 덮는 분리벽(절연층)(374)과, 제1 도전층(361) 및 분리벽(절연층)(374)을 덮는 두께 0.1ｎｍ 이상, 4ｎｍ 이하, 바람직하게는 1ｎｍ 이상, 4ｎｍ 이하의 절연층(364a)과, 제1 도전층(361), 분리벽(절연층)(374), 및 절연층(364a)을 덮는 유기 화합물층(362a)과, 제2 도전층(363a)을 포함한다. 기억소자(352b)는, 절연층(252) 위에 형성되는 제1 도전층(361)과, 제1 도전층의 일부를 덮는 분리벽(절연층)(374)과, 제1 도전층(361) 및 분리벽(절연층)(374)을 덮는 두께 0.1ｎｍ 이상, 4ｎｍ 이하, 바람직하게는 1ｎｍ 이상, 4ｎｍ 이하의 절연층(364b)과, 제1 도전층(361), 분리벽(절연층)(374), 및 절연층(364b)을 덮는 유기 화합물층(362b)과, 제2 도전층(363b)을 포함한다.
또한 제2 도전층(363a, 363b) 및 안테나로서 기능하는 도전층(353)을 덮어서 보호막으로서 기능하는 절연층(366)이 형성되어 있다. 기억소자부(352)가 형성되는 제1 도전층(361)은, 트랜지스터(452)의 배선에 접속한다. 기억소자부(352)는 상기 실시예에 나타낸 기억소자와 같은 재료 또는 제작 방법을 사용해서 형성할 수 있다. 여기에서는 패시브 매트릭스형으로 구성되는 기억회로를 나타내기 때문에, 제1 도전층(361) 위에, 복수의 절연층(364a, 364b), 유기 화합물층(362a, 362b), 제2 도전층(363a, 363b)이 형성되어, 복수의 기억소자(352a, 352b)를 구성하고 있다. 이때, 트랜지스터(452)는, 기억소자부(352)의 제1 도전층(361)의 전위를 제어하기 위한 스위치로서 기능한다.
기억소자부(352)에 있어서, 상기 실시예에서 나타낸 바와 같이, 제1 도전층(361)과 유기 화합물층(362a, 362b)의 사이, 또는 유기 화합물층(362a, 362b)과 제2 도전층(363a, 363b)의 사이에 정류성을 가지는 소자를 형성해도 된다. 정류성을 가지는 소자에는, 실시예 1에 전술한 것을 사용할 수 있다.
본 실시예에서는, 안테나로서 기능하는 도전층(353)은 제2 도전층(363a, 363b)과 동일한 층에 형성된 도전층(360) 위에 설치된다. 이때, 제2 도전층(363a, 363b)과 동일한 층에 안테나로서 기능하는 도전층을 형성해도 된다. 안테나로서 기능하는 도전층(353)은 트랜지스터(451)의 소스 배선 또는 드레인 배선에 접속한다. 또한, 트랜지스터(452)는, 안테나에 접속하는 회로의 일부를 구성한다.
안테나로서 기능하는 도전층(353)의 재료로는, 금(Ａｕ), 백금(Ｐｔ), 니켈(Ｎｉ), 텅스텐(W), 몰리브덴(Ｍｏ), 코발트(Ｃｏ), 구리(Ｃｕ), 알루미늄(Ａｌ), 망간(Ｍｎ), 티타늄(Ｔｉ) 등으로부터 선택된 일종의 원소 또는 상기 원소를 복수 포함한 합금 등을 사용할 수 있다. 안테나로서 기능하는 도전층(353)의 형성 방법으로는, 증착, 스퍼터링, ＣＶＤ법, 스크린인쇄나 그라비아인쇄 등의 각종 인쇄법 또는 액적토출법 등을 사용할 수 있다.
트랜지스터를 갖는 층(351)에 포함되는 트랜지스터(451, 452)에는, 실시예 2에 나타내는 트랜지스터(240, 262)를 적절히 사용할 수 있다.
또한 기판 위에 박리층, 트랜지스터를 갖는 층(351), 기억소자부(352), 및 안테나로서 기능하는 도전층(353)을 형성하고, 실시예 2에 나타내는 박리방법을 적절히 사용해서 트랜지스터를 갖는 층(351), 기억소자부(352), 및 안테나로서 기능하는 도전층(353)을 박리한다. 그 후에, 기판으로부터 박리된 트랜지스터를 갖는 층(351), 기억소자부(352), 및 안테나로서 기능하는 도전층(353)을 별도의 기판 위에 접착층을 사용해서 부착해도 된다. 별도의 기판으로는, 실시예 1의 기판(30)에 나타낸 유연성 기판, 열가소성을 나타내는 필름, 섬유질 재료로 이루어지는 종이, 기본재료 필름 등을 사용함으로써, 기억장치의 소형, 초박형, 경량화를 꾀할 수 있다.
도 8b에 액티브 매트릭스형의 기억회로를 가지는 반도체장치의 일례를 게시한다. 도 8b에 대해서는, 도 8a와 다른 부분에 관해서 설명한다.
도 8b에 나타내는 반도체장치는, 기판(350) 위에 트랜지스터(451, 452)를 갖는 층(351)과, 트랜지스터를 갖는 층(351)의 위쪽에 기억소자부(356) 및 안테나로서 기능하는 도전층(353)을 포함한다. 이때, 여기에서는 트랜지스터(451)와 동일한 층에 기억소자부(356)의 스위칭소자로서 기능하는 트랜지스터(452)를 가지고, 트랜지스터를 갖는 층(351)의 위쪽에 기억소자부(356) 및 안테나로서 기능하는 도전층(353)을 가지는 경우를 나타내지만, 기억소자부(356)나 안테나 기능하는 도전층(353)을, 트랜지스터를 갖는 층(351)의 아래쪽이나 동일한 층에 형성해도 된다.
기억소자부(356)는, 기억소자(356a, 356b)로 구성된다. 기억소자(356a)는, 절연층(252) 위에 형성되는 제1 도전층(371a)과, 제1 도전층(371a)의 일부를 덮는 분리벽(절연층)(374)과, 제1 도전층(361) 및 분리벽(절연층)(374)을 덮는 두께 0.1 ｎｍ 이상, 4ｎｍ 이하, 바람직하게는 1ｎｍ 이상, 4ｎｍ 이하의 절연층(370)과, 제1 도전층(371a), 분리벽(절연층)(374), 및 절연층(370)을 덮는 유기 화합물층(372)과, 제2 도전층(373)을 포함한다. 기억소자(356b)는, 절연층(252) 위에 형성되는 제1 도전층(371b)과, 제1 도전층(371b)의 일부를 덮는 분리벽(절연층)(374)과, 제1 도전층(361) 및 분리벽(절연층)(374)을 두께 0.1ｎｍ 이상, 4ｎｍ 이하, 바람직하게는 1ｎｍ 이상, 4ｎｍ 이하가 덮는 절연층(370)과, 제1 도전층(371b), 분리벽(절연층)(374), 및 절연층(370)을 덮는 유기 화합물층(372)과, 제2 도전층(373)을 포함한다. 여기에서는, 액티브 매트릭스형의 기억회로를 나타내기 때문에, 각 트랜지스터의 배선에, 제1 도전층(371a), 제1 도전층(371b)이 접속되어 있다. 즉, 기억소자의 각각의 제1 도전층은, 각각의 트랜지스터에 접속되어 있다. 또한, 보호막으로서 기능하는 절연층(376)이 제2 도전층(373)과 안테나로서 기능하는 도전층(353)을 덮도록 형성된다.
이때, 기억소자(356a, 356b)는 상기 실시예 1 및 2에 나타낸 재료 또는 제작 방법을 사용해서 형성할 수 있다. 또한 기억소자(356a, 356b)에 있어서도, 상기한 바와 같이, 제1 도전층(371a, 371b)과 유기 화합물층(372)의 사이, 또는 유기 화합물층(372)과 제2 도전층(373)의 사이에 정류성을 가지는 소자를 형성해도 된다.
트랜지스터를 갖는 층(351), 기억소자부(356), 안테나로서 기능하는 도전층(353)은, 상기한 바와 같이, 증착, 스퍼터링법, ＣＶＤ법, 인쇄법 또는 액적토출법 등을 사용해서 형성할 수 있다. 또한, 각 부분에 따라 다른 방법을 사용해서 형성해도 상관없다.
또한, 기판 위에 박리층, 트랜지스터를 갖는 층(351), 기억소자부(356), 및 안테나로서 기능하는 도전층(353)을 형성하고, 실시예 2에 나타내는 박리방법을 적절히 사용해서 트랜지스터를 갖는 층(351), 기억소자부(356), 및 안테나로서 기능하는 도전층(353)을 박리할 수 있다. 기판으로부터 박리된 트랜지스터를 갖는 층(351), 기억소자부(356), 및 안테나로서 기능하는 도전층(353)을 별도의 기판 위에 접착층을 사용해서 부착할 수 있다. 별도의 기판으로는, 실시예 1의 기판(30)에 나타낸 유연성 기판, 열가소성을 나타내는 필름, 섬유질 재료로 이루어지는 종이, 기본재료 필름 등을 사용함으로써 기억장치의 소형, 초박형, 경량화를 꾀할 수 있다.
이때, 트랜지스터에 접속하는 센서를 형성해도 된다. 센서로는, 온도, 습도, 조도, 기체, 중력, 압력, 소리(진동), 가속도, 그 밖의 특성을 물리적 또는 화학적 수단에 의해 검출하는 소자를 들 수 있다. 센서는, 대표적으로는 저항소자, 용량결합 소자, 유도 결합 소자, 광기전력소자, 광전변환소자, 열기전력소자, 트랜지스터, 서미스터, 다이오드 정전 용량형 소자, 압전소자 등의 소자로 형성된다.
다음에 트랜지스터를 갖는 층, 트랜지스터에 접속하는 단자부, 및 기억소자를 가지는 제1 기판과, 상기 단자부에 접속되는 안테나가 형성된 제2 기판을 가지는 반도체장치의 일 구성예에 관해서 도 9a 및 9b를 사용하여 설명한다. 이때, 도 9a 및 9b에 관해서는 도 8a 및 8b와 다른 부분에 관해서 설명을 행한다.
도 9a는 패시브 매트릭스형의 기억회로를 가지는 반도체장치를 나타낸다. 반도체장치는, 기판(350) 위에 형성된 트랜지스터를 갖는 층(351)과, 트랜지스터를 갖는 층(351)의 위쪽에 형성되는 기억소자부(352)과, 트랜지스터(451)에 접속하는 접속 단자(378)와, 안테나로서 기능하는 도전층(357)이 형성된 기판(365)을 가진다. 도전층(357)과 접속 단자(378)는 도전성 입자(359)에 의해 접속하고 있다. 이때, 여기에서는 트랜지스터를 갖는 층(351)의 위쪽에 기억소자부(352)를 설치했을 경우를 나타내지만, 이 구성에 한정되지 않는다. 대신, 기억소자부(352)를, 트랜지스터를 갖는 층(351)의 아래쪽이나 동일한 층에 설치해도 된다.
기억소자부(352)는, 도 8a에 나타내는 구성의 기억소자부(352)로 구성할 수 있다.
또한 트랜지스터를 갖는 층(351)과 기억소자부(352)를 포함한 기판과, 안테나로서 기능하는 도전층(357)이 설치된 기판(365)은, 접착성을 가지는 수지(375)에 의해 접착된다. 트랜지스터를 갖는 층(351)과 도전층(358)은 수지(375) 내에 포함되는 도전성 입자(359)를 통해 전기적으로 접속되어 있다. 또한 은 페이스트, 구리 페이스트, 카본 페이스트 등의 도전성 접착제나 납땜 접합을 행하는 방법을 사용해서 트랜지스터를 갖는 층(351)과 기억소자부(352)를 포함한 기판과, 안테나로서 기능하는 도전층(357)이 설치된 기판(365)을 접착해도 된다.
도 9b는 실시예 2에 나타낸 기억장치가 설치된 반도체장치를 나타낸다. 반도체장치는 기판(350) 위에 형성된 트랜지스터(451, 452)를 포함한 트랜지스터를 갖는 층(351)과, 트랜지스터를 갖는 층(351)의 위쪽에 형성되는 기억소자부(356)와, 트랜지스터(451)에 접속하는 접속 단자(378)와, 안테나로서 기능하는 도전층(357)이 형성된 기판(365)을 가진다. 도전층(357) 및 접속 단자(378)는 도전성 입 자(359)에 의해 접속된다. 이때, 여기에서는 트랜지스터를 갖는 층(351)에 있어서 트랜지스터(451)과 동일한 층에 트랜지스터(452)를 가지고, 트랜지스터를 갖는 층(351)의 위쪽에 안테나로서 기능하는 도전층(357)을 가지는 경우를 나타내지만, 이 구성에 한정되지 않는다. 대신, 기억소자부(356)를, 트랜지스터를 갖는 층(351)의 아래쪽이나 동일한 층에 설치해도 된다.
기억소자부(356)는, 도 8b에 나타내는 구성의 기억소자(356a, 356b)를 사용해서 구성할 수 있다.
또한 도 9b에 있어서도 트랜지스터를 갖는 층(351)과 기억소자부(356)를 포함한 기판과, 안테나로서 기능하는 도전층(357)이 설치된 기판(365)은, 도전성 입자(359)를 포함한 수지(375)에 의해 부착할 수 있다. 또한 도전층(357) 및 접속 단자(378)는 도전성 입자(359)에 의해 접속되어 있다.
또한 기판 위에 박리층, 트랜지스터를 갖는 층(351), 기억소자부(356)를 형성하고, 실시예 2에 나타내는 박리방법을 적절히 사용해서 트랜지스터를 갖는 층(351), 기억소자부(356)를 박리할 수 있다. 트랜지스터를 갖는 층(351), 기억소자부(356)는 별도의 기판 위에 접착층을 사용해서 접착할 수 있다. 별도의 기판으로는, 실시예 1의 기판(30)에 나타낸 유연성 기판, 열가소성을 나타내는 필름, 섬유질 재료로 이루어지는 종이, 기본재료 필름 등을 사용함으로써, 기억장치의 소형, 초박형, 경량화를 꾀할 수 있다.
또한, 기억소자부(352, 356)를, 안테나로서 기능하는 도전층이 설치된 기판(365)에 형성해도 된다. 즉, 트랜지스터를 갖는 층이 형성되는 제1 기판과, 기억 소자부 및 안테나로서 기능하는 도전층이 형성되는 제2 기판을, 도전성 입자를 포함한 수지에 의해 접착해도 된다. 도 8a 및 8b에 나타내는 반도체장치와 마찬가지로, 트랜지스터에 접속하는 센서를 형성해도 된다.
또한, 본 실시예는, 상기 실시예와 자유롭게 조합해서 행할 수 있다.
두께가 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하인 절연층을 도전층과 유기 화합물층의 사이에 설치함으로써, 절연층의 터널효과에 의해 전하주입성을 높이고, 기억소자의 기록시의 인가 전압 및 전류치의 변동을 저감할 수 있다. 또한 두께가 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하인 절연층을 도전층과 유기 화합물층의 사이에 설치함으로써 전하주입성이 높아지기 때문에, 기억소자의 유기 화합물층의 두께를 두껍게 할 수 있어, 초기 상태의 전극 사이에서의 쇼트를 저감할 수 있다. 그 결과, 반도체장치의 신뢰성을 향상시킬 수 있다.
(예 1)
본 실시예에서는, 기판 위에 기억소자를 제작하고, 기억소자에 전압을 인가해서 데이터의 기록을 행했을 때의 전류전압특성에 대해서, 도 15a 및 15b를 사용하여 설명한다. 이때, 본 예에서는, 기억소자에 전압을 인가해서 쇼트 시킴으로써 데이터의 기록을 행했다. 기억소자는, 기판 위에, 제1 도전층, 절연층, 유기 화합물층, 제2 도전층의 순으로 적층한 소자였다. 제1 도전층은 티타늄을 사용해서 형성했다. 절연층은 불화 칼슘을 사용해서 형성했다. 유기 화합물층은 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(ＮＰＢ)을 사용해서 형성했다. 제2 도전층은 알루미늄을 사용해서 형성했다. 절연층은 2ｎｍ, 유기 화합물층은 8ｎｍ의 두께로 형성 했다. 제2 도전층은 200ｎｍ의 두께로 형성했다. 또한 제1 도전층을 스퍼터링법에 의해 형성했다. 절연층, 유기 화합물층, 및 제2 도전층을 증착법에 의해 형성했다. 상기 구조를 가지고, 윗면 형상이 정방형이며, 한 변의 길이가 100μm인 기억소자를 시료 1로 나타낸다. 각각 이러한 구조를 가지고, 윗면 형상이 정방형이며, 한 변의 길이가 10μm인 기억소자를 시료 2 및 시료 3으로 나타낸다.
시료 1 내지 시료 3의 비교 시료로서, 기판 위에, 제1 도전층, 유기 화합물층, 제2 도전층의 순으로 적층한 소자를 형성했다. 제1 도전층은 티타늄을 사용해서 형성했다. 유기 화합물층은 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(ＮＰＢ)을 사용해서 형성했다. 제2 도전층은 알루미늄을 사용해서 형성했다. 또한, 유기 화합물층은 8ｎｍ, 제2 도전층은 200ｎｍ의 두께로 형성했다. 제1 도전층을 스퍼터링법에 의해 형성하였다. 유기 화합물층 및 제2 도전층을 증착법에 의해 형성했다. 이러한 구조를 가지고, 윗면 형상이 정방형이며, 한 변의 길이가 100μm인 기억소자를 비교 시료 1로 나타낸다. 각각 이러한 구조를 가지고, 윗면 형상이 정방형이며, 한 변의 길이가 10μm인 기억소자를 비교 시료 2 및 비교 시료 3으로 나타낸다.
기억소자(시료 1, 비교 시료 1)에 전압을 인가해서 기록을 행했을 때의 전압전류특성에 대해서, 도 15a를 사용하여 설명한다. 도 15a에서는, 가로축이 전압값, 세로축이 전류치다.
도 15a에 있어서, 플롯 411a는 전압 인가에 의한 기록 전의 시료 1의 전류치의 거동을 나타내고, 플롯 411b는 기록 후의 시료 1의 전류치의 거동을 나타낸다.
플롯 412a는 전압 인가에 의한 기록 전의 비교 시료 1의 전류치의 거동을 나타내고, 플롯 412b는 기록 후의 비교 시료 1의 전류치의 거동을 나타낸다.
시료 1에 데이터를 기록했을 때의 전압은 2.9V, 전류치는 82000μA이었다. 비교 시료 1에 데이터를 기록했을 때의 전압은 4.9V, 전류치는 110μA이었다. 또한, 기록 전에 있어서 비교 시료 1과 비교해서 같은 전위에 있어서의 전류치는 시료 1이 더 높다. 따라서, 시료 1의 기억소자는, 제1 도전층과 유기 화합물층 사이에 절연층을 가짐으로써, 전하주입성이 높다는 것을 알 수 있다. 또한, 절연층은 안정적인 불화 칼슘을 사용해서 형성되기 때문에, 이 절연층의 기구는 터널 주입이다. 또한 전하주입성이 높기 때문에, 기록시의 인가 전압이 저하된다는 것을 알 수 있다.
다음에 시료 2, 3, 비교 시료 2, 3에 전압을 인가해서 데이터의 기록을 행했을 때의 전압전류특성에 대해서, 도 15b를 사용하여 설명한다. 도 15b에서는, 가로축이 전압값, 세로축이 전류치다.
도 15b에 있어서, 플롯 401a는 전압 인가에 의한 기록 전의 시료 3의 전류치의 거동을 나타내고, 플롯 401b는 기록 후의 시료 3의 전류치의 거동을 나타낸다.
플롯 402a는 전압 인가에 의한 기록 전의 시료 2의 전류치의 거동을 나타내고, 플롯 402b는 기록 후의 시료 2의 전류치의 거동을 나타낸다.
플롯 403a는 전압 인가에 의한 기록 전의 비교 시료 3의 전류치의 거동, 플롯 403b는 기록 후의 비교 시료 3의 전류치의 거동을 나타낸다.
플롯 404a는 전압 인가에 의한 기록 전의 비교 시료 2의 전류치의 거동, 플 롯 404b는 기록 후의 비교 시료 2의 전류치의 거동을 나타낸다.
시료 2에 데이터를 기록했을 때의 전압은 5.1V, 전류치는 130μA이었다. 시료 3에 데이터를 기록할 때의 전압은 4.2V, 전류치는 110μA이었다. 이렇게, 시료 2 및 시료 3에 데이터를 기록할 때, 전압 및 전류치에 변동이 적다는 것을 알 수 있다. 따라서, 제1 도전층 및 유기 화합물층의 사이에 절연층을 가짐으로써, 기억소자에 데이터를 기록할 때, 전압 및 전류치의 변동이 저하된다는 것을 알 수 있다.
한편, 비교 시료 2에 데이터를 기록할 때의 전압은 2.0V, 전류치는 6.8×103μA이었다. 또한 비교 시료 3에 데이터를 기록할 때의 전압은 7.9V, 전류치는 0.45μA이었다. 이렇게, 데이터를 비교 시료 2 및 비교 시료 3에 기록할 때, 전압 및 전류치에, 변동이 많다는 것을 알 수 있다.
다음에 유기 화합물층을 스핀 코트법으로 형성한 기억소자의 전압전류특성에 대해서, 표 1 내지 표 3을 사용하여 설명한다. 기억소자는, 기판 위에, 제1 도전층, 절연층, 유기 화합물층, 제2 도전층의 순으로 적층한다. 제1 도전층은 티타늄을 사용해서 형성했다. 절연층은, 불화 칼슘을 사용해서 형성했다. 유기 화합물층은 폴리비닐 카르바졸(ＰＶＫ)을 사용해서 형성했다. 제2 도전층은 알루미늄을 사용해서 형성했다. 절연층은 1ｎｍ의 막 두께로 형성했다. 유기 화합물층은 15ｎｍ의 막 두께로 형성했다. 제2 도전층은 200ｎｍ의 막 두께로 형성했다. 제1 도전층을 스퍼터링법에 의해 형성했다. 절연층 및 제2 도전층을 증착법에 의해 형성했다. 유기 화합물층을 스핀 코트에 의해 형성했다. 또한, 절연층을 제1 도전층 위에 증착하기 전에, 제1 도전층으로서, 스퍼터링법에 의해 티타늄층을 형성하고, 티타늄층 위에 두께 100ｎｍ의 알루미늄층을 형성한 후, ＴＭＡＨ(수산화 테트라메틸 암모늄)를 사용해서 알루미늄층을 제거했다.
상기 구조의 기억소자에 있어서, 윗면 형상이 정방형이며, 한 변의 길이가 10μm인 기억소자를, 시료 4 및 시료 5라고 나타낸다.
시료 4 및 시료 5의 비교예로서, 기판 위에, 제1 도전층, 유기 화합물층, 제2 도전층의 순으로 적층한 소자를 형성했다. 제1 도전층은 티타늄을 사용해서 형성했다. 유기 화합물층은 폴리비닐 카르바졸(ＰＶＫ)을 사용해서 형성했다. 제2 도전층은 알루미늄을 사용해서 형성했다. 유기 화합물층은 15ｎｍ의 막 두께로 형성했다. 제2 도전층은 200ｎｍ의 막 두께로 형성했다. 또한 제1 도전층을 스퍼터링법에 의해 형성했다. 유기 화합물층을 스핀코팅법에 의해 형성했다. 제2 도전층을 증착법에 의해 형성했다. 상기 구조의 기억소자에 있어서, 윗면 형상이 정방형이며, 한 변의 길이를 10μm로 한 기억소자를, 비교 시료 4∼6으로 나타낸다.
시료 4 및 5, 비교 시료 4∼6에 전압을 인가해서 기록할 때의 전압, 및 전류치를 표 1에 나타냈다.
[표 1]
Figure 112007076000789-pct00001
시료 4 및 시료 5에 데이터를 기록할 때의 전압 및 전류치의 변동이 적다. 한편, 비교 시료 4∼6에 있어서는, 기록시의 전압이 시료 4 및 시료 5의 경우보다 높다. 또한, 비교 시료 4∼6의 전류치에는 변동이 발생한다.
또한, 시료 1∼5와 같은 적층 구조이며, 윗면 형상이 정방형이며, 한 변의 길이를 5μm로 한 기억소자를, 시료 6, 시료 7로 나타낸다. 마찬가지로, 비교 시료 1∼6과 같은 적층 구조이며, 윗면 형상이 정방형이며, 한 변의 길이를 5μm로 한 기억소자를, 비교 시료 7∼10으로 나타낸다.
시료 6, 7, 비교 시료 7∼10에 전압을 인가해서 기록시켰을 때의 전압, 및 전류치를 표 2에 나타냈다.
[표 2]
Figure 112007076000789-pct00002
시료 6 및 시료 7의 경우, 기록시의 전압 및 전류치의 변동이 적다. 한편, 비교 시료 7 및 비교 시료 10에는 데이터가 기록되지 않았고 절연화가 발생했다. 비교 시료 8 및 비교 시료 9에 있어서는, 기록시의 전압 및 전류치가 높았다.
또한 시료 4 및 시료 5와 같은 적층 구조이며, 윗면 형상이 정방형이며, 한 변의 길이를 3μm로 한 기억소자를, 시료 8∼10이라고 나타낸다. 마찬가지로, 비교 시료 4∼6과 같은 적층 구조이며, 윗면 형상이 정방형이며, 한 변의 길이를 3μm로 한 기억소자를, 비교 시료 11∼13으로 나타낸다.
시료 8∼10, 비교 시료 11∼13에 전압을 인가해서 기록시켰을 때의 전압, 및 전류치를 표 3에 나타냈다.
[표 3]
Figure 112007076000789-pct00003
시료 8∼10의 경우, 기록시의 전압 및 전류치의 변동이 적다. 한편, 비교 시료 11∼13에는 데이터가 기록되지 않고 절연화가 발생했다.
표 1 내지 표 3에 나타낸 바와 같이, 유기 화합물층을 가지는 기억소자에 있어서, 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하의 절연층을 제1 도전층과 유기 화합물층의 사이에 설치함으로써, 기억소자의 윗면 면적에 영향을 미치지 않고 기록시의 전압 및 전류치의 변동이 저감했다.
(예 2)
여기에서, 본 발명의 반도체장치의 구성에 대해서, 도 12a 내지 12c를 참조해서 설명한다. 도 12a에 나타낸 바와 같이, 본 발명의 반도체장치(20)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 전원회로(11), 클록 발생 회로(12), 데이터 복조·변조 회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스 회로(15), 기억회로(16), 버스(17), 안테나(18)를 포함한다.
또한 도 12b에 나타낸 바와 같이, 본 발명의 반도체장치(20)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 전원회로(11), 클록 발생 회로(12), 데이터 복조·변조 회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스 회로(15), 기억회로(16), 버스(17), 안테나(18)에 추가로, 중앙처리 유닛(1)을 포함할 수 있다.
도 12c에 나타낸 바와 같이, 본 발명의 반도체장치(20)는, 비접촉으로 데이터를 교신하는 기능을 가지고, 전원회로(11), 클록 발생 회로(12), 데이터 복조·변조 회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스 회로(15), 기억회로(16), 버스(17), 안테나(18), 중앙처리 유닛(1)에 추가로, 검출 소자(3), 검출 제어회로(4)로 이루어진 검출부(2)를 포함할 수 있다.
본 실시예의 반도체장치는, 트랜지스터를 갖는 층의 트랜지스터에 의해, 전원회로(11), 클록 발생 회로(12), 데이터 복조·변조 회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스 회로(15), 기억회로(16), 버스(17), 안테나(18), 중앙처리 유닛(1)에 추가로, 검출 소자(3), 검출 제어회로(4)로 이루어진 검출부(2) 등을 구성함으로써, 소형이면서 센서 기능을 가지는 반도체장치를 형성할 수 있다.
전원회로(11)는, 안테나(18)로부터 입력된 교류 신호에 근거하여, 반도체장치(20) 내부의 각 회로에 공급하는 각종 전원을 생성하는 회로다. 클록 발생 회로(12)는, 안테나(18)로부터 입력된 교류 신호에 근거하여, 반도체장치(20)의 내부의 각 회로에 공급하는 각종 클록 신호를 생성하는 회로다. 데이터 복조·변조 회로(13)는, 리더·라이터(19)와 교신하는 데이터를 복조/변조하는 기능을 포함한다. 제어회로(14)는, 기억회로(16)를 제어하는 기능을 포함한다. 안테나(18)는, 전자파 또는 전파의 송수신을 행하는 기능을 포함한다. 리더·라이터(19)는, 반도체장치와의 교신, 제어 및 그 데이터에 관한 처리를 제어한다. 이때, 반도체장치는 상기 구성에 제약되지 않는다. 예를 들면 전원전압의 리미터회로나 암호처리 전용 하드웨어 등의 다른 요소를 추가한 구성으로 해도 된다.
기억회로(16)는, 실시예 1 또는 실시예 2에 나타내는 기억소자로부터 선택되는 1개 또는 복수를 포함한다. 유기 화합물층을 가지는 기억소자는, 소형화, 박막화 및 대용량화를 동시에 실현할 수 있으므로, 기억회로(16)를 유기 화합물층을 가지는 기억소자에서 설치함으로써, 반도체장치의 소형화, 경량화를 달성할 수 있다.
검출부(2)는, 온도, 압력, 유량, 빛, 자기, 음파, 가속도, 습도, 기체성분, 액체성분, 그 밖의 특성을 물리적 또는 화학적 수단에 의해 검출할 수 있다. 검출부(2)는, 물리량 또는 화학량을 검출하는 검출 소자(3)와 그 검출 소자(3)에 의해 검출된 물리량 또는 화학량을 전기신호 등의 적절한 신호로 변환하는 검출 제어회로(4)를 포함한다. 검출 소자(3)는, 저항소자, 용량결합 소자, 유도 결합 소자, 광기전력소자, 광전변환소자, 열기전력소자, 트랜지스터, 서미스트, 다이오드, 정전용량형 소자, 압전소자 등의 소자로 형성할 수 있다. 이때, 검출부(2)는 복수 형성해도 된다. 이 경우, 복수의 물리량 또는 화학량을 동시에 검출할 수 있다.
또한 여기에서 말하는 물리량은, 온도, 압력, 유량, 빛, 자기, 음파, 가속도, 습도 등을 가리킨다. 여기에서 말하는 화학량은, 가스 등의 기체성분이나 이온 등의 액체성분 등의 화학물질 등을 가리킨다. 화학량으로는, 그 밖에도, 혈액, 땀, 오줌 등에 포함되는 특정한 생체물질(예를 들면 혈액 내에 포함되는 혈당치 등) 등의 유기 화합물도 포함된다. 특히, 화학량을 검출하려는 경우에는, 필연적으로 어떤 특정한 물질을 선택적으로 검출하는 것이기 때문에, 미리 검출 소자(3)에 검출하고 싶은 물질과 선택적으로 반응하는 물질을 설치해 두는 것이 바람직하다. 예를 들면 생체물질의 검출을 행할 경우에는, 검출 소자(3)에 검출시키고 싶은 생체물질과 선택적으로 반응하는 효소, 항체분자 또는 미생물세포 등을 고분자 등에 고정시켜서 설치해 두는 것이 바람직하다.
(예 3)
본 발명에 따르면 무선칩으로서 기능하는 반도체장치를 형성할 수 있다. 무선칩의 용도는 광범위하다. 예를 들면 무선칩을, 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민등록증 등, 도 14a 참조), 포장용 용기류(포장지나 보틀 등, 도 14c 참조), 기록 매체(ＤＶＤ소프트나 비디오테이프 등, 도 14b 참조), 탈것류(자전거 등, 도 14d 참조), 소지품(가방이나 안경 등), 식품류, 식물류, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 14e, 도 14f 참조) 등의 물품에 설치해서 사용할 수 있다. 또한 무선칩을 동물류, 인체에 부착하거나, 매립할 수 있다. 전자기기는, 액정표시장치, ＥＬ표시장치, 텔레비전 장치(간단히 텔레비전, 텔레비전 수상기, 텔레비전 수상기라고도 부른다) 및 휴대전화 등을 가리킨다.
또한, 본 발명의 반도체장치(20)는, 프린트 기판에 설치하거나, 표면에 부착하거나, 매립해서, 물품에 고정된다. 예를 들면 책이라면 종이에 매립하거나, 유기 수지로 이루어지는 패키지라면 그 유기수지에 매립해서, 각 물품에 고정된다.본 발명의 반도체장치(20)는, 소형, 초박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키지 않는다. 또한 지폐, 동전, 유가 증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체장치(2707)를 설치함으로써, 인증 기능을 제공할 수 있다. 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한 포장용 용기류, 기록 매체, 소지품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체장치를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 꾀할 수 있다.
다음에 본 발명의 반도체장치를 설치한 전자기기의 일 형태에 대해서 도면을 참조해서 설명한다. 여기에서 예시하는 전자기기는 휴대전화기이며, 케이싱(2700, 2706), 패널(2701), 하우징(2702), 인쇄회로기판(2703), 조작 버튼(2704), 배터리(2705)를 가진다(도 13 참조). 패널(2701)은 하우징(2702)에 탈착하도록 삽입되고, 하우징(2702)은 인쇄회로기판(2703)에 끼워 부착된다. 하우징(2702)은 패널(2701)이 삽입되는 전자기기에 맞추어, 형상이나 치수가 적절히 변경된다. 인쇄회로기판(2703)에는, 패키징된 복수의 반도체장치가 설치된다. 그 복수의 반도체장치의 하나로서, 본 발명의 반도체장치를 사용할 수 있다. 인쇄회로기판(2703)에 설치되는 복수의 반도체장치는, 컨트롤러, 중앙처리 유닛(ＣＰＵ, Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ), 메모리, 전원회로, 음성처리회로, 송수신회로 등의 기능을 포함한다.
패널(2701)은, 접속 필름(2708)을 통해, 인쇄회로기판(2703)과 접속된다. 상 기 패널(2701), 하우징(2702), 인쇄회로기판(2703)은, 조작 버튼(2704)이나 배터리(2705)와 함께, 케이싱(2700, 2706)의 내부에 수납된다. 패널(2701)에 포함된 화소영역(2709)은, 화소영역(2709)을 통로창으로부터 시인할 수 있게 배치되어 있다.
상기한 바와 같이, 본 발명의 반도체장치는, 소형, 초박형, 경량인 것을 특징으로 하기 때문에, 전자기기의 케이싱(2700, 2706) 내부의 한정된 공간을 효과적으로 이용할 수 있다.
또한 본 발명의 반도체장치는, 외부로부터의 전압 인가에 의해 변화되는 유기 화합물층이 한 쌍의 도전층 사이에 개재된 단순한 구조의 기억소자를 가지기 때문에, 저렴한 반도체장치를 사용한 전자기기를 제공할 수 있다. 또한 본 발명의 반도체장치는 고집적화가 용이하기 때문에, 대용량의 기억회로를 가지는 반도체장치를 사용한 전자기기를 제공할 수 있다.
또한 본 발명의 반도체장치가 가지는 기억장치는, 외부로부터의 전압 인가에 의해 데이터를 기록하고, 비휘발성이며, 데이터의 고쳐 쓰기가 가능하다. 따라서, 고쳐 쓰기에 의한 위조를 방지할 수 있고, 새로운 데이터를 추가해서 기록할 수 있다. 따라서, 고기능화와 고부가가치를 실현한 반도체장치를 사용한 전자기기를 제공할 수 있다.
이때, 케이싱(2700, 2706)은, 휴대전화기의 외관 형상의 일례를 나타낸 것에 불과하며, 본 실시예에 따른 전자기기는, 그 기능이나 용도에 따라 여러 가지 형태로 변용할 수 있다.
(예 4)
본 실시예에서는, 기억소자의 기록 특성에 대해서, 도 17a 및 17b, 도 18을 사용하여 설명한다.
도 17a에는, 본 실시예에서 사용한 시료 11의 구조를 나타내고, 도 17b는 시료 11과 비교되는 비교 시료 14의 구조를 나타낸다.
시료 11은, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자(55)를 포함한다.
비교 시료 14는, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자(56)를 포함한다.
이때, 각 기억소자(55 및 56)에 있어서, 제1 도전층(51)의 단부는, 분리벽(절연층)(57)으로 덮인다.
기억소자(55 및 56)에 있어서는, 기판(50)에 유리 기판을 사용하고, 제1 도전층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 유기 화합물층(53)에 증착법에 의해 형성된 두께 10ｎｍ의 ＮＰＢ를 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다. 또한 기억소자(55)에는, 절연층(52)에 증착법에 의해 형성된 두께 1ｎｍ의 불화 칼슘층을 사용했다. 기억소자(55 및 56)의 제1 도전층(51) 및 제2 도전층(54)이 중복된 윗면 형상을 정방형으로 하고, 그 한 변의 길이를 5μm로 했다.
도 18에, 시료 11 및 비교 시료 14의 기록 특성을 나타낸다. 가로축은 기록 전압이며, 세로축은 그 기록 전압 이하에서 기록이 성공한 확률(기록 성공률)을 나타낸다. 또한 기록시간을 100ms로 했다. 각각의 시료 11 및 비교 시료 14에 형성되는 64개의 기억소자에 대해서 평가했다. 시료 11의 기억소자는 9V에서 기록이 개시되어, 12V에서 기록 성공률이 100%에 도달했다. 한편, 비교 시료 14는 5V의 시점에서 기록이 개시되지만, 전압의 상승에 대한 기록 성공률의 상승은 둔하여, 기록 성공률이 100%에 도달하는 데에 기록 전압이 14V 필요했다.
따라서, 제1 도전층에 접하도록 제1 도전층 및 유기 화합물층의 사이에 절연층을 설치함으로써, 기록에 필요한 전압의 변동을 저감할 수 있다.
(예 5)
본 실시예에서는, 다른 절연층을 사용한 기억소자의 기록 특성에 대해서, 도 17a 및 17b, 도 19a 내지 19c를 사용하여 설명한다.
절연층으로서 할로겐화 리튬 염을 사용한 기억소자를 가지는 시료 12∼14에 있어서, 할로겐화 리튬 염의 종류 및 기억소자의 윗면 면적에 의한 기록 특성을 도 19a 내지 19c에 나타낸다.
각각의 시료 12∼14는, 도 17a에 나타낸 바와 같은 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자(55)를 포함한다.
각각의 시료 12∼14에 있어서, 기판(50)에 유리 기판을 사용하고, 제1 도전 층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 유기 화합물층(53)에 증착법에 의해 형성된 두께 10ｎｍ의 ＴＰＡＱｎ을 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다. 각각의 시료 12∼14의 제1 도전층(51) 및 제2 도전층(54)이 중복된 윗면 형상은 정방형이며, 윗면의 한 변의 길이는 2μm, 또는 3μm로 설정했다.
시료 12∼14의 기억소자에 전압을 8V∼12V 인가해서 데이터를 기록했다. 이때의, 기록시간을 10ms로 했다.
시료 12의 기억소자에 있어서, 절연층(52)으로서 증착법에 의해 형성된 두께 1ｎｍ의 불화 리튬층을 사용했다. 이때의 기록 전압에 대한 기록 성공률을 도 19a에 나타냈다.
시료 13의 기억소자에 있어서, 절연층(52)으로서 증착법에 의해 형성된 두께 1ｎｍ의 염화리튬층을 사용했다. 이때의 기록 전압에 대한 기록 성공률을 도 19b에 나타냈다.
시료 14의 기억소자에 있어서, 절연층(52)으로서 증착법에 의해 형성된 두께 1ｎｍ의 브롬화리튬층을 사용했다. 이때의 기록 전압에 대한 기록 성공률을 도 19c에 나타냈다.
시료 12∼14의 기억소자의 구성을 표 4에 나타낸다.
[표 4]
Figure 112007076000789-pct00004
염화리튬을 사용한 절연층을 가지는 시료 13(도 19b), 및 브롬화리튬을 사용한 절연층을 가지는 시료 14(도 19c)과 비교하여, 불화 리튬을 사용한 절연층을 가지는 시료 12(도 19a)는, 기록 성공률의 상승이 급격했다. 또한 기억소자의 윗면 면적에 영향을 미치지 않고, 기록 전압에 대한 기록 성공률의 변동이 적었다. 이에 따라, 절연층에 불화 리튬을 사용하는 기억소자는, 기억소자 사이의 기록 전압의 값의 변동을 저감할 수 있다.
(예 6)
다음에 다른 절연층을 사용한 기억소자의 기록 전압 및 전류치를, 도 20a 및 20b에 나타낸다. 본 실시예에서는, 절연층에 알칼리토금속의 플루오르화물염을 사용한 기억소자를 가지는 시료에 대해서 평가했다.
각각의 시료 15∼20은, 도 17a에 나타낸 바와 같이, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연 층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자를 포함한다.
각각의 시료 15∼17에 있어서, 기판(50)에 유리 기판을 사용하고, 제1 도전층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 유기 화합물층(53)에 증착법에 의해 형성된 두께 10ｎｍ의 ＮＰＢ를 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다. 제1 도전층(51) 및 제2 도전층(54)이 중복된 윗면 형상은 정방형이며, 윗면의 한 변의 길이를 10μm로 했다.
시료 15의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 마그네슘을 사용했다.
시료 16의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 칼슘을 사용했다.
시료 17의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 바륨을 사용했다.
시료 15∼17의 기억소자의 구성을 표 5에 나타낸다.
[표 5]
Figure 112007076000789-pct00005
또한 시료 15∼17과 다른 재료로 유기 화합물층이 형성되는 기억소자를 시료 18∼20이라고 했다. 여기에서는, 유기 화합물층으로서 ＮＰＢ 대신에 ＳＦＤＣｚ를 사용했다. 또한 기판(50), 제1 도전층(51), 및 제2 도전층(54)은, 시료 15∼17과 같은 것을 사용했다.
시료 18의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 칼슘을 사용하고, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＳＦＤＣｚ를 사용해서 형성했다.
시료 19의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 0.1ｎｍ의 불화 바륨을 사용하고, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＳＦＤＣｚ를 사용했다.
시료 20의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 바륨을 사용하고, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＳＦＤＣ ｚ를 사용했다.
시료 18∼20의 기억소자의 구성을 표 6에 나타낸다.
[표 6]
Figure 112007076000789-pct00006
시료 15∼17의 기록 전압 및 전류치를 도 20a에 나타내고, 시료 18∼20의 기록 전압 및 전류치를 도 20b에 나타냈다. 또한 각각의 도 20a 및 20b에는, 20μW, 100μW, 및 200μW의 등전력곡선을 나타냈다. 기록 방법으로서, 0V로부터 0.1V 마다 전압을 상승시키면서 각 전압에서의 시료의 전류치를 측정하는 스위프 측정을 행했다. 또한 각 전압의 인가시간을 100ms로 했다.
도 20a에 나타낸 바와 같이, 절연층에 불화 바륨을 사용한 기억소자를 가지는 시료 17과 비교하여, 절연층에 불화 칼슘을 사용한 기억소자를 가지는 시료 16이, 기록 전압은 높지만, 전류치가 낮다. 이에 따라, 소비 전력을 저감할 수 있다. 또한, 시료 15의 기억소자는, 초기 쇼트가 발생했기 때문에, 도 20a에 플롯이 없다. 이하, 기억소자에 전압을 인가해서 기록을 행하기 전에, 이미 기억소자가 기록 된 상태인 것을, 초기 쇼트라고 한다.
도 20a 및 20b를 비교하면, 유기 화합물층에 ＮＰＢ 대신에 ＳＦＤＣｚ를 사용했을 경우도, 절연층에 불화 바륨을 사용한 기억소자를 가지는 시료 19, 20과 비교하여, 절연층에 불화 칼슘을 사용한 기억소자를 가지는 시료 18이, 기록 전압은 높지만, 전류치가 더욱 낮았다. 그 결과 소비 전력을 저감할 수 있었다.
도 20b에 나타낸 바와 같이, 절연층에 불화 바륨을 사용한 기억소자를 가지는 시료 19와 시료 20을 비교하면, 시료 19와 같이 절연층의 막 두께를 얇게 하면, 기록 전압을 저감할 수 있다.
(예 7)
다음에, 절연층의 막 두께에 대한 기억소자의 기록 전압 및 전류치를, 도 21에 나타낸다.
각각의 시료 21∼24는, 도 17a에 나타낸 바와 같이, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자를 포함한다.
각각의 시료 21∼24에 있어서, 기판(50)에 유리 기판을 사용하고, 제1 도전층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 유기 화합물층(53)에 증착법에 의해 형성된 두께 10ｎｍ의 ＮＰＢ를 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다.
시료 21의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 칼슘을 사용했다.
시료 22의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 2ｎｍ의 불화 칼슘을 사용했다.
시료 23의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 3ｎｍ의 불화 칼슘을 사용했다.
시료 24의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 5ｎｍ의 불화 칼슘을 사용했다.
시료 21∼24의 기억소자의 구성을 표 7에 나타낸다.
[표 7]
Figure 112007076000789-pct00007
다음으로, 측정의 방법을 이하에 나타낸다. 우선, 판독 전압 0∼3V를 각 시료에 인가하고, 각 시료의 기억소자에 있어서 초기 쇼트회로가 발생한 기억소자의 유무 및 그 장소를 특정했다.
다음에 초기 쇼트회로가 발생하지 않은 기억소자에 대해서, 전압을 인가해서 기록을 행했다. 여기에서는, 승압회로를 사용해서 승압한 전압을 기록 전압으로 해서 각 시료의 기억소자에 인가했다. 이때의 승압회로의 동작 주파수를 5MHz, 기록 전압을 3V로 했다. 다음에 전압을 0V로부터 50V까지 0.1V마다 상승시키면서 각 전압에서의 시료의 전류치를 측정하는 스위프 측정을 행했다. 또한 각 전압의 인가시간을 20ms로 했다.
도 21에 나타낸 바와 같이, 시료 21의 기록 전압 및 전류치의 플롯을 파선 61로 둘러싸고, 시료 22의 기록 전압 및 전류치의 플롯을 파선 62로 둘러싸고, 시료 23의 기록 전압 및 전류치의 플롯을 파선 63으로 둘러싸고, 시료 24의 기록 전압 및 전류치의 플롯을 파선 64로 둘러쌌다. 시료 21∼23의 플롯과, 시료 24의 플롯을 비교하면, 절연층의 막 두께가 얇은(1∼3ｎｍ) 기억소자는, 기록 전압이 낮아지는 동시에, 전류치가 커지는 것을 알 수 있다. 그러나, 시료 21∼23에서는, 기록시의 전류전압특성은 거의 변화되지 않는다는 것을 알 수 있다. 따라서, 기억소자의 절연층의 막 두께를 1∼3ｎｍ로 함으로써, 기록 전압 및 전류치를 안정화시킬 수 있다.
(예 8)
본 실시예에서는, 다른 절연층을 가지는 기억소자의 기록시간 및 기록 특성의 측정 결과에 대해서, 표 9∼11 및 도 22에 나타낸다.
시료 25∼27은, 도 17a에 나타낸 바와 같이, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자를 포함한다.
각각의 시료 25∼27에 있어서, 기판(50)에 유리 기판을 사용하고, 제1 도전층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 유기 화합물층(53)에 증착법에 의해 형성된 두께 10ｎｍ의 ＮＰＢ를 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다. 각각의 시료 25∼27의 제1 도전층(51)과 제2 도전층(54)이 중복된 윗면 형상을 정방형으로 하고, 윗면의 한 변의 길이를 2μm, 3μm, 5μm, 10μm로 설정했다.
시료 25의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 칼슘을 사용했다.
시료 26의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 바륨을 사용했다.
시료 27의 기억소자는, 절연층(52)에 증착법으로 형성된 두께 1ｎｍ의 불화 리튬을 사용했다.
시료 25∼27의 기억소자의 구성을 표 8에 나타낸다.
[표 8]
Figure 112007076000789-pct00008
다음으로, 측정의 방법을 이하에 나타낸다. 우선, 판독 전압 3V를 각 시료에 인가하고, 각 시료의 기억소자에 있어서 초기 쇼트회로가 발생한 기억소자의 유무 및 그 장소를 특정했다.
다음에 초기 쇼트회로가 발생하지 않은 기억소자에 대해서, 전압을 인가해서 기록을 행했다. 여기에서는, 승압회로를 사용해서 승압한 전압을 기록 전압으로 해서 각 시료의 기억소자에 인가했다. 이때의 승압회로의 동작 주파수를 5MHz, 기록 전압을 3V로 했다.
우선, 각 시료의 기억소자에 1ms의 전압을 인가했다. 데이터를 기록할 수 없었던 기억소자에는 기록시간을 2ms, 5ms, 10ms, 20ms, 50ms, 100ms로 해서 전압을 더 인가해서 기록을 행했다.
시료 25에 기록을 행한 평가 결과를 표 9에 나타낸다. 시료 26에 기록을 행한 평가 결과를 표 10에 나타낸다. 시료 27에 기록을 행한 평가 결과를 표 11에 나 타낸다.
[표 9]
Figure 112007076000789-pct00009
[표 10]
Figure 112007076000789-pct00010
[표 11]
Figure 112007076000789-pct00011
표 9 및 표 10에 나타낸 바와 같이, 절연층에 불화 바륨을 사용한 기억소자를 가지는 시료 26과, 절연층에 불화 칼슘을 사용한 기억소자를 가지는 시료 25은, 기록 특성이 거의 같았다. 이에 반해 표 9 내지 표 11에 나타낸 바와 같이, 절연층에 불화 리튬을 사용한 기억소자를 가지는 시료 27은, 절연층에 불화 칼슘을 사용한 기억소자를 가지는 시료 25나, 절연층에 불화 바륨을 사용한 기억소자를 가지는 시료 26보다 기록 성공률이 높다.
다음으로, 기록 성공률이 높았던 시료 27의 기록 성공률과 기록 시간의 관계를 도 22에 나타낸다. 도 22에 따르면, 한 변의 길이가 10μm인 기억소자의 경우, 이 기억소자의 기록 성공률은 1ms의 기록으로 100%에 도달한다는 것을 알 수 있다.
상기한 바와 같이, 불화 리튬을 절연층에 사용한 기억소자를 사용함으로써 기록 성공률이 향상된다. 특히, 불화 리튬을 절연층에 사용한 기억소자는, 짧은 기록시간에도 기록 성공률이 높기 때문에, 고속 동작이 필요한 반도체장치에 적합하 다.
(예 9)
본 실시예에서는, 다른 유기 화합물층을 가지는 기억소자의 기록 특성의 측정 결과에 대해서, 표 13, 및 도 23을 사용하여 설명한다.
각각의 시료 28∼33은, 도 17a에 나타낸 바와 같이, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자를 포함한다.
각각의 시료 28∼33에 있어서, 기판(50)에 유리 기판을 사용하고, 제1 도전층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 절연층(52)에 증착법에 의해 형성된 두께 1ｎｍ의 불화 칼슘층을 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다. 각각의 시료 28∼30의 제1 도전층(51) 및 제2 도전층(54)이 중복된 윗면 형상을 정방형으로 하고, 그 윗면의 한 변의 길이를 5μm로 설정했다.
시료 28의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＮＰＢ를 사용했다.
시료 29의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ｔ-ＢｕＤＮＡ를 사용했다.
시료 30의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＴＰＡＱｎ을 사용했다.
시료 28∼30의 기억소자의 구성을 표 12에 나타낸다.
[표 12]
Figure 112007076000789-pct00012
우선, 판독 전압을 각 시료에 인가하고, 각 시료의 기억소자에 있어서 초기 쇼트회로가 발생한 비율(이하 초기 단락률이라고 나타낸다) 및, 초기 쇼트회로가 발생하지 않은 기억소자에 5V로부터 14V까지의 기록 전압을 인가했을 때의 기록 성공률을, 표 13에 나타냈다. 이때, 기록시간은 10ms와 100ms의 2조건으로 행했다.
[표 13]
Figure 112007076000789-pct00013
표 13에 나타낸 바와 같이, 기억소자의 유기 화합물층에 ＮＰＢ, t-ＢｕＤＮＡ, 및 ＴＰＡＱｎ을 각각 사용한 경우에도, 각 시료의 초기 단락률은 상당히 낮았 다.
5V로부터 14V까지의 기록 성공률은 ＮＰＢ를 유기 화합물층에 사용한 기억소자를 가지는 시료 28보다 t-ＢｕＤＮＡ를 유기 화합물층에 사용한 기억소자를 가지는 시료 29나 ＴＰＡＱｎ을 유기 화합물층에 사용한 기억소자를 가지는 시료 30의 경우가 높았다.
다음에 도 23에, 시료 28∼30의 기억소자에 전압을 인가해서 기록을 행했을 때의 전압전류특성을 나타낸다. 이때, 여기에서의 각 시료의 기억소자의 윗면 형상을 정방형으로 하고, 윗면의 한 변의 길이를 5μm로 하고 기록시간을 10ms로 설정했다.
도 23에 나타낸 바와 같이, ＴＰＡＱｎ을 유기 화합물층에 사용한 기억소자를 가지는 시료 30의 기록 전압이 가장 낮았다. 이어서 t-ＢｕＤＮＡ를 유기 화합물층에 사용한 기억소자를 가지는 시료 29, ＮＰＢ를 유기 화합물층에 사용한 기억소자를 가지는 시료 28의 순으로 기록 전압이 상승했다. 따라서 ＴＰＡＱｎ을 유기 화합물층에 사용함으로써, 기억소자의 기록 전압을 저감할 수 있다.
(예 10)
본 실시예에서는, 실시예 9와 마찬가지로, 다른 유기 화합물층을 가지는 기억소자에 전압을 인가해서 기록을 행했을 때의 기록 전압 및 전류치의 측정 결과에 대해서, 도 24a 및 24b를 참조해서 나타낸다.
본 실시예에서는, 다른 재료로 형성되는 유기 화합물층을 사용한 기억소자를 가지는 시료를 제작했다. 이 시료들의 측정 결과를 도 24a 및 24b에 나타낸다. 도 24a는, 유기 화합물층에 홀 수송 재료를 사용한 기억소자를 가지는 시료 31∼34의 기록 전압 및 전류치를 나타낸다. 도 24b는, 유기 화합물층에 전자 수송 재료를 사용한 기억소자를 가지는 시료 35∼40의 기록 전압 및 전류치를 나타낸다.
시료 31∼40은, 도 17a에 나타낸 바와 같이, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자를 포함한다.
각각의 시료 31∼40에 있어서, 기판(50)에 유리 기판을 사용하고, 제1 도전층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 절연층(52)에 증착법에 의해 형성된 두께 1ｎｍ의 불화 칼슘층을 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다. 각각의 시료 31∼40의 제1 도전층(51) 및 제2 도전층(54)이 중복된 윗면 형상을 정방형으로 하고, 그 윗면의 한 변의 길이를 2μm, 3μm, 5μm, 10μm로 설정했다.
시료 31의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＮＰＢ를 사용해서 유기 화합물층을 형성했다.
시료 32의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＳＦＤＣｚ를 사용해서 유기 화합물층을 형성했다.
시료 33의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＰＶＫ을 사용했다.
시료 34의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ 의 ＴＣＴＡ를 사용했다.
시료 35의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＩｎＴｚ를 사용했다.
시료 36의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＴＰＱ를 사용했다.
시료 37의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 Ａｌｑ를 사용했다.
시료 38의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＢＡｌｑ를 사용했다.
시료 39의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＴＰＡＱｎ을 사용했다.
시료 40의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ｔ-ＢｕＤＮＡ를 사용했다.
시료 31∼40의 기억소자의 구성을 표 14에 나타낸다.
[표 14]
Figure 112007076000789-pct00014
이때, 이 경우의 기록 방법으로서, 전압을 0V로부터 0.1V마다 상승시키면서 각 전압에서의 시료의 전류치를 측정하는 스위프 측정을 행했다. 또한 각 전압의 인가시간을 100ms로 설정했다.
도 24a에 나타낸 바와 같이, ＴＣＴＡ를 유기 화합물층에 사용한 기억소자를 가지는 시료 34는 대폭 기록 전압이 증대했다. 한편, ＮＰＢ를 유기 화합물층에 사용한 기억소자를 가지는 시료 31의 기록 전압의 플롯, ＳＦＤＣｚ를 유기 화합물층에 사용한 기억소자를 가지는 시료 32의 기록 전압의 플롯, ＰＶＫ을 유기 화합물층에 사용한 기억소자를 가지는 시료 33의 기록 전압의 플롯은, 200μW의 등전력곡선보다 아래의 영역에 위치한다. 따라서, 이러한 유기 화합물층을 가지는 기억소자를 사용함으로써, 반도체장치의 소비 전력을 낮출 수 있다.
도 24b에 나타낸 바와 같이, Ａｌｑ를 유기 화합물층에 사용한 기억소자를 가지는 시료 37의 기록 전압의 플롯, ＢＡｌｑ를 유기 화합물층에 사용한 기억소자를 가지는 시료 38의 기록 전압의 플롯은, 거의 200μW의 등전력곡선보다 아래 영역에 위치한다. 또한 ＩｎＴｚ를 유기 화합물층에 사용한 기억소자를 가지는 시료 35의 기록 전압의 플롯, ＴＰＱ를 유기 화합물층에 사용한 기억소자를 가지는 시료 36의 기록 전압의 플롯, ＴＰＡＱｎ을 유기 화합물층에 사용한 기억소자를 가지는 시료 39의 기록 전압의 플롯, t-ＢｕＤＮＡ를 유기 화합물층에 사용한 기억소자를 가지는 시료 40의 기록 전압의 플롯은, 100μW의 등전력곡선보다 아래 영역에 위치한다. 이에 따라, 이러한 유기 화합물층을 가지는 기억소자를 사용함으로써, 반도체장치의 소비 전력을 낮출 수 있다.
(예 11)
본 실시예에서는, 다른 유기 화합물층이 적층된 기억소자에 전압을 인가해서 데이터를 기록한 경우의 전류전압특성의 측정 결과를 표 15에 나타낸다.
시료 41은, 도 17a에 나타낸 바와 같이, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전층(54)으로 구성되는 기억소자다.
이 경우, 시료 41의 기억소자는, 증착법으로 형성된 두께 10ｎｍ의 ＢＣＰ, 및 ＢＣＰ 위에 형성된 두께 10ｎｍ의 ＮＰＢ를 사용해서 적층된 유기 화합물층을 포함한다.
기억소자(41)에 있어서, 기판(50)에 유리 기판을 사용하고, 제1 도전층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 절연층(52)에 증착법에 의해 형성된 두께 1ｎｍ의 불화 칼슘층을 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다.
각 기억소자의 윗면 형상은 정방형이다. 기억소자의 한 변의 길이에 대한 기억소자의 기록 전압 및 전류치를, 표 15에 나타냈다.
[표 15]
Figure 112007076000789-pct00015
표 15에 나타낸 바와 같이, 유기 화합물층을 적층한 기억소자에 데이터를 기록할 수 있었다. 또한 기록 전압은 높지만, 기록시의 전류치를 저감할 수 있었다. 또한 기록 전압의 변동도 작았다.
(예 12)
본 실시예에서는, 기억소자의 윗면 면적 및 유기 화합물층의 막 두께에 대한, 기록 전압 및 전류치의 변화에 대해서, 도 25∼27을 참조하여 설명한다.
각각의 시료 42∼48은, 도 17a에 나타낸 바와 같이, 기판(50) 위에 형성된 제1 도전층(51), 제1 도전층(51) 위에 형성된 절연층(52), 제1 도전층(51) 및 절연층(52) 위에 형성된 유기 화합물층(53), 유기 화합물층(53) 위에 형성된 제2 도전 층(54)으로 구성되는 기억소자를 포함한다.
각각의 시료 42∼48에 있어서, 기판(50)에 유리 기판을 사용하고, 제1 도전층(51)에 스퍼터링법에 의해 형성된 두께 100ｎｍ의 티타늄층을 사용하고, 절연층(52)에 증착법에 의해 형성된 두께 1ｎｍ의 불화 칼슘층을 사용하고, 제2 도전층(54)에 증착법에 의해 형성된 두께 200ｎｍ의 알루미늄층을 사용했다.
시료 42의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 5ｎｍ의 ＮＰＢ를 사용했다.
시료 43의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＮＰＢ를 사용했다.
시료 44의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 10ｎｍ의 ＮＰＢ를 사용했다.
시료 45의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 20ｎｍ의 ＮＰＢ를 사용했다.
시료 46의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 30ｎｍ의 ＮＰＢ를 사용했다.
시료 47의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 40ｎｍ의 ＮＰＢ를 사용했다.
시료 48의 기억소자는, 유기 화합물층(53)에 증착법으로 형성된 두께 50ｎｍ의 ＮＰＢ를 사용했다.
시료 42∼48의 기억소자의 구성을 표 16에 나타낸다.
[표 16]
Figure 112007076000789-pct00016
시료 42에 있어서, 제1 도전층(51) 및 제2 도전층(54)이 중복된 윗면 형상은 정방형이며, 한 변의 길이를 2μm, 3μm, 5μm, 10μm로 한 기억소자를 각각 형성했다. 기록 방법으로는, 전압을 0V로부터 0.1V마다 상승시키면서 각 전압에서의 시료의 전류치를 측정하는 스위프 측정을 행했다. 이때 각 전압의 인가시간을 100ms로 했다.
도 25에, 시료 42에 있어서, 기억소자의 한 변의 길이를 2μm, 3μm, 5μm, 10μm로 한 기억소자의 기록 전압 및 기록 특성의 측정 결과를 나타낸다.
도 25에 나타낸 바와 같이, 기억소자의 한 변의 길이가 길수록 기록 특성을 향상시킬 수 있다. 이러한 경향은, 도면에는 나타내지 않았지만 시료 43이나, 기록시간을 다르게 해서 평가한 결과에서도 같은 경향이 확인되었다.
다음에 유기 화합물층의 막 두께를 변화시켰을 때의, 기록 전압 및 전류치, 및 기록 특성의 측정 결과를 도 26 및 27에 나타낸다.
도 26에 있어서, 시료 44∼48의 기억소자에 전압을 인가해서 기록을 행했을 때의 기록 전압과 전류치를 나타낸다. 도 26에 있어서, 파선 71로 둘러싸인 플롯은 시료 44의 플롯이며, 파선 72로 둘러싸인 플롯은 시료 45의 플롯이며, 파선 73으로 둘러싸인 플롯은 시료 46의 플롯이며, 파선 74로 둘러싸인 플롯은 시료 47의 플롯이며, 파선 75로 둘러싸인 플롯은 시료 48의 플롯을 나타낸다. 또한 파선의 타원 내에는, 구조는 같지만 사이즈가 다른 기억소자의 측정 결과가 플롯되어 있다. 타원의 좌측 위로 갈수록 사이즈가 큰 기억소자의 측정 결과의 플롯을 나타내고, 우측 아래로 갈수록 사이즈가 작은 기억소자의 측정 결과의 플롯을 나타낸다.
도 26으로부터, 유기 화합물층의 막 두께가 감소할수록, 전류치는 그다지 변화하지 않지만, 기록 전압이 낮아진다. 또한 같은 구조의 기억소자에 있어서는, 윗면 면적이 작아질수록, 기록 전압은 낮아지지만, 그때의 전류치는 상승한다.
다음에 유기 화합물층의 막 두께를 더욱 얇게 했을 때의, 기억소자의 기록 전압 및 기록 특성을 도 27에 나타낸다. 또한, 각 시료 42 및 43의 기억소자의 한 변의 길이를 3μm로 했다.
도 27에 나타낸 바와 같이, 기억소자의 한 변의 길이가 같을 경우, 유기 화 합물층의 막 두께가 5ｎｍ인 기억소자를 가지는 시료 42의 경우, 유기 화합물층의 막 두께가 10ｎｍ인 기억소자를 가지는 시료 43의 경우보다, 저전압에서의 기록 성공률이 높다. 구체적으로는, 시료 42는 시료 43에 비해 4V 정도 낮은 전압에서 기록이 가능하다.
본 출원은 2005년 3월 25일, 일본 특허청에 출원된 일본 특개 no.2005-089114에 기초한 것으로, 그 모든 내용은 여기에 참조로 인용된다.
본 발명을 사용함으로써, 칩 제조시 이외에 데이터의 기록이 가능하기 때문에, 고쳐 쓰기에 의한 위조를 방지할 수 있는 반도체장치를 얻을 수 있다. 또한 두께가 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하의 절연층을 도전층에 접하도록 도전층과 유기 화합물층의 사이에 설치함으로써, 절연층을 통해 터널 전류가 흐르기 때문에, 기억소자의 기록시의 인가 전압 및 전류치의 변동을 저감할 수 있다. 또한 두께가 4ｎｍ 이하, 바람직하게는 2ｎｍ 이하의 절연층을 도전층에 접하도록 도전층과 유기 화합물층의 사이에 설치함으로써, 터널효과에 의한 전하주입성이 상승하고, 유기 화합물층의 막 두께를 두껍게 할 수 있어, 초기 상태에서의 쇼트를 방지할 수 있다. 그 결과, 기억장치 및 반도체장치의 신뢰성을 향상시킬 수 있다. 또한, 본 발명의 기억장치 및 반도체장치는, 한 쌍의 도전층 사이에 유기 화합물층이 개재된 단순한 구조의 기억소자를 가지기 때문에, 저렴한 기억장치 및 반도체장치를 제공할 수 있다.
[부호의 설명]
1: 중앙처리 유닛 2: 검출부
3: 검출 소자 4: 검출 제어회로
11: 전원회로 12: 클록 발생 회로
13: 데이터 복조·변조 회로 14: 제어회로
15: 인터페이스 회로 16: 기억회로
17: 버스 18: 안테나
19: 리더·라이터 20: 반도체장치
21: 메모리 셀 22: 메모리 셀 어레이
23: 인터페이스 24: 워드선 구동회로
27: 절연층 28: 도전층
29: 유기 화합물층 30: 기판
31: 도전층 32: 절연층
33: 절연층 34: 절연층
35: 절연성 입자 36: 절연층
37: 절연층 38: 절연층
39: 분리벽(절연층) 41: 도전층
42: 반도체층 44: 다이오드
46: 저항소자 47: 차동증폭기
48: 트랜지스터 49: 클록된 인버터
50: 기판 51: 도전층
52: 절연층 53: 유기 화합물층
54: 도전층 55: 기억소자
56: 기억소자 57: 분리벽(절연층)
80: 기억소자 81: 도전층
105: 절연층 216: 기억회로
221: 메모리 셀 222: 메모리 셀 어레이
223: 인터페이스 224: 워드선 구동회로
226: 비트선 구동회로 230: 기판
240: 트랜지스터 241: 기억소자
242: 절연층 243: 제1 도전층
244: 유기 화합물층 245: 도전층
246: 절연층 247: 차동증폭기
248: 절연층 249: 분리벽(절연층)
24a: 로우 디코더 24b: 레벨 시프터
250: 절연층 251: 층
252: 절연층 253: 층
354: 저항소자 260: 단결정 반도체기판
262: 전계효과 트랜지스터 264: 도전층
26a: 컬럼 디코더 26b: 회로
26c: 셀렉터 28a: 도전층
29a: 유기 화합물층 32a: 절연층
32b: 절연층 32c: 절연층
350: 기판 351: 층
352: 기억소자부 353: 도전층
356: 기억소자부 357: 도전층
358: 도전층 359: 도전성 입자
360: 도전층 361: 도전층
365: 기판 366: 절연층
370: 절연층 372: 유기 화합물층
373: 도전층 374: 분리벽(절연층)
375: 수지 378: 접속 단자
40a: 층간 절연층 40b: 분리벽(절연층)
451: 트랜지스터 452: 트랜지스터
461: 기판 462: 접착층
951: 전류전압특성 952: 전류전압특성
953: 전류전압특성 1302: 반도체층
1303: 절연층 1304: 게이트 전극
1305: 절연층 1308: 사이드월(측벽 스페이서)
1309: 채널 보호층 1310: 저농도 불순물영역
1401: 기판 1402: 게이트 전극
1403: 절연층 1404: 반도체층
224a: 로우 디코더 224b: 레벨 시프터
226a: 컬럼 디코더 226b: 회로
226c: 셀렉터 2700: 케이싱
2701: 패널 2702: 하우징
2703: 인쇄회로기판 2704: 조작 버튼
2705: 배터리 2707: 반도체장치
2708: 접속 필름 2709: 화소영역
352a: 기억소자 352b: 기억소자
356a: 기억소자 356b: 기억소자
362a: 유기 화합물층 362b: 유기 화합물층
363a: 도전층 363b: 도전층
364a: 절연층 364b: 절연층
371a: 도전층 371b: 도전층

Claims (51)

  1. 제1 도전층과,
    제2 도전층과,
    상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층과,
    상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층 및 상기 유기 화합물층에 접하는 두께 0.1ｎｍ 이상, 4ｎｍ 이하의 제1 절연층을 구비하고,
    상기 제1 절연층은, 오목부 및 볼록부를 갖고,
    상기 제1 절연층의 상기 오목부는 기판에 접하는, 반도체 장치.
  2. 제1 도전층과,
    제2 도전층과,
    상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층과,
    상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층 및 상기 유기 화합물층에 접하는 두께 0.1ｎｍ 이상, 4ｎｍ 이하의 제1 절연층과,
    상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제2 도전층 및 상기 유기 화합물층에 접하는 두께 0.1ｎｍ 이상, 4ｎｍ 이하의 제2 절연층을 구비하고,
    상기 제1 절연층은, 오목부 및 볼록부를 갖고,
    상기 제1 절연층의 상기 오목부는 기판에 접하는, 반도체 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제1 절연층은, 비연속층인, 반도체 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제1 절연층은, 줄무늬형인, 반도체 장치.
  5. 제 1항 또는 제 2항에 있어서,
    상기 제1 절연층은, 망상인, 반도체 장치.
  6. 제 1항 또는 제 2항에 있어서,
    상기 제1 절연층은, 연속층인, 반도체 장치.
  7. 제 1항 또는 제 2항에 있어서,
    상기 제1 절연층은, 상기 제1 도전층의 윗면을 덮는, 반도체 장치.
  8. 삭제
  9. 제 2항에 있어서,
    상기 제2 절연층은, 비연속층인, 반도체 장치.
  10. 제 2항에 있어서,
    상기 제2 절연층은, 줄무늬형인, 반도체 장치.
  11. 제 2항에 있어서,
    상기 제2 절연층은, 망상인, 반도체 장치.
  12. 제 2항에 있어서,
    상기 제2 절연층은, 연속층인, 반도체 장치.
  13. 제 2항에 있어서,
    상기 제2 절연층은, 상기 제2 도전층의 윗면을 덮는, 반도체 장치.
  14. 제 2항에 있어서,
    상기 제2 절연층은, 오목부 및 볼록부를 가진, 반도체 장치.
  15. 제1 도전층과,
    제2 도전층과,
    상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층과,
    상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층 및 상기 유기 화합물층에 접하며, 각각 0.1ｎｍ 이상, 4ｎｍ 이하의 직경을 갖는 복수의 절연성 입자를 구비하고,
    상기 복수의 절연성 입자는, 오목부 및 볼록부를 갖도록 배치되고,
    상기 복수의 절연성 입자의 상기 오목부는 기판에 접하는, 반도체 장치.
  16. 제1 도전층과,
    제2 도전층과,
    상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층과,
    상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층 및 상기 유기 화합물층에 접하는 직경 0.1ｎｍ 이상, 4ｎｍ 이하의 복수의 제1 절연성 입자와,
    상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제2 도전층 및 상기 유기 화합물층에 접하는 직경 0.1ｎｍ 이상, 4ｎｍ 이하의 복수의 제2 절연성 입자를 구비하고,
    상기 복수의 제1 절연성 입자는, 오목부 및 볼록부를 갖도록 배치되고,
    상기 복수의 제1 절연성 입자의 상기 오목부는 기판에 접하는, 반도체 장치.
  17. 제 1항, 제 2항, 제 15항, 또는 제 16항 중 어느 한 항에 있어서,
    상기 제1 도전층 또는 상기 제2 도전층에 접하는 다이오드를 더 구비한, 반도체 장치.
  18. 제 1항, 제 2항, 제 15항, 또는 제 16항 중 어느 한 항에 있어서,
    상기 반도체 장치에 전압을 인가함으로써, 저항치가 변화하는, 반도체 장치.
  19. 제 1항, 제 2항, 제 15항, 또는 제 16항 중 어느 한 항에 있어서,
    상기 유기 화합물층은, 홀 수송 재료 또는 전자 수송 재료를 사용하여 형성된, 반도체 장치.
  20. 제 1항, 제 2항, 제 15항, 또는 제 16항 중 어느 한 항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 서로 부분적으로 접속된, 반도체 장치.
  21. 제1 도전층; 제2 도전층; 상기 제1 도전층과 상기 제2 도전층 사이에 개재된 유기 화합물층; 및 상기 제1 도전층과 상기 제2 도전층의 사이에 설치되고, 상기 제1 도전층 및 상기 유기 화합물층에 접하는 두께 0.1ｎｍ 이상, 4ｎｍ 이하의 제1 절연층을 구비한 기억소자와,
    제 1 기판 위의 상기 기억소자에 전기적으로 접속된 제1 트랜지스터와,
    상기 제 1 기판 위의 안테나에 전기적으로 접속된 제2 트랜지스터를 구비하고,
    상기 제1 절연층은, 오목부 및 볼록부를 갖고,
    상기 제1 절연층의 상기 오목부는 상기 제 1 기판에 접하는, 반도체장치.
  22. 제 21항에 있어서,
    상기 기억소자는 상기 제1 기판 위에 설치된, 반도체장치.
  23. 제 21항에 있어서,
    상기 제1 트랜지스터는 상기 제1 기판 위에 형성되고,
    상기 기억소자는 제2 기판 위에 형성되고,
    상기 제1 트랜지스터의 소스 배선 또는 드레인 배선과 상기 기억소자는, 도전성 입자를 통해 서로 전기적으로 접속된, 반도체장치.
  24. 제 21항에 있어서,
    상기 제2 트랜지스터는 상기 제1 기판 위에 형성되고,
    상기 안테나는 제2 기판 위에 형성되고,
    상기 제2 트랜지스터의 소스 배선 또는 드레인 배선과 상기 기억소자는, 도전성 입자를 통해 서로 전기적으로 접속된, 반도체장치.
  25. 제 21항에 있어서,
    상기 제 1 기판은 유리 기판 혹은 유연성 기판인, 반도체장치.
  26. 제 21항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 박막 트랜지스터인, 반도체장치.
  27. 제 21항에 있어서,
    상기 제1 기판은 결정성 반도체 기판인, 반도체장치.
  28. 제 21항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 전계효과 트랜지스터인, 반도체장치.
  29. 제 21항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 서로 부분적으로 접속된, 반도체장치.
  30. 기판과,
    상기 기판 위의 트랜지스터와,
    상기 트랜지스터 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 도전층과,
    상기 제 1 도전층 위의 제 2 도전층과,
    상기 제 1 도전층과 상기 제 2 도전층 사이에 개재된 유기 화합물층과,
    상기 제 1 도전층과 상기 유기 화합물층 사이에 설치된 제 2 절연층을 구비하고,
    상기 트랜지스터는 상기 제 1 도전층에 전기적으로 접속되고,
    상기 제 2 절연층은 오목부 및 볼록부를 갖고,
    상기 제 2 절연층의 상기 오목부는 상기 제 1 도전층에 접하는, 반도체 장치.
  31. 제 30 항에 있어서,
    상기 제 2 절연층의 두께가 0.1ｎｍ 이상, 4ｎｍ 이하인, 반도체장치.
  32. 제 30 항에 있어서,
    상기 제 2 절연층은 비연속층인, 반도체장치.
  33. 제 30 항에 있어서,
    상기 제 2 절연층은 줄무늬형 또는 망상인, 반도체장치.
  34. 제 30 항에 있어서,
    상기 제 2 절연층은 연속층인, 반도체장치.
  35. 기판과,
    상기 기판 위의 트랜지스터와,
    상기 트랜지스터 위의 제 1 절연층과,
    상기 제 1 절연층 위의 제 1 도전층과,
    상기 제 1 도전층 위의 제 2 도전층과,
    상기 제 1 도전층과 상기 제 2 도전층 사이에 개재된 유기 화합물층과,
    상기 제 1 도전층과 상기 유기 화합물층 사이에 설치된 제 2 절연층과,
    상기 제 2 도전층과 상기 유기 화합물층 사이에 설치된 제 3 절연층을 구비하고,
    상기 트랜지스터는 상기 제 1 도전층에 전기적으로 접속되고,
    상기 제 2 절연층은 오목부 및 볼록부를 갖고,
    상기 제 2 절연층의 상기 오목부는 상기 제 1 도전층에 접하는, 반도체 장치.
  36. 제 35 항에 있어서,
    상기 제 2 절연층 및 상기 제 3 절연층 중 적어도 하나의 두께는 0.1ｎｍ 이상, 4ｎｍ 이하인, 반도체장치.
  37. 제 35 항에 있어서,
    상기 제 2 절연층 및 상기 제 3 절연층 중 적어도 하나는 비연속층인, 반도체장치.
  38. 제 35 항에 있어서,
    상기 제 2 절연층 및 상기 제 3 절연층 중 적어도 하나는 줄무늬형 또는 망상인, 반도체장치.
  39. 제 35 항에 있어서,
    상기 제 2 절연층 및 상기 제 3 절연층 중 적어도 하나는 연속층인, 반도체장치.
  40. 제 30 항 또는 제 35 항에 있어서,
    상기 제 2 절연층은 상기 제 1 도전층의 윗면을 덮는, 반도체장치.
  41. 제 35 항에 있어서,
    상기 제 3 절연층은 오목부 및 불록부를 갖는, 반도체장치.
  42. 기판과,
    상기 기판 위의 트랜지스터와,
    상기 트랜지스터 위의 절연층과,
    상기 절연층 위의 제 1 도전층과,
    상기 제 1 도전층 위의 제 2 도전층과,
    상기 제 1 도전층과 상기 제 2 도전층 사이에 개재된 유기 화합물층과,
    상기 제 1 도전층과 상기 유기 화합물층 사이에 각각 설치된 복수의 절연성 입자를 구비하고,
    상기 트랜지스터는 상기 제 1 도전층에 전기적으로 접속되고,
    상기 복수의 절연성 입자는 오목부 및 볼록부를 갖도록 배치되고,
    상기 복수의 절연성 입자의 상기 오목부는 상기 제 1 도전층에 접하는, 반도체 장치.
  43. 제 42 항에 있어서,
    상기 복수의 절연성 입자의 직경이 0.1ｎｍ 이상, 4ｎｍ 이하인, 반도체장치.
  44. 기판과,
    상기 기판 위의 트랜지스터와,
    상기 트랜지스터 위의 절연층과,
    상기 절연층 위의 제 1 도전층과,
    상기 제 1 도전층 위의 제 2 도전층과,
    상기 제 1 도전층과 상기 제 2 도전층 사이에 개재된 유기 화합물층과,
    상기 제 1 도전층과 상기 유기 화합물층 사이에 각각 설치된 복수의 제 1 절연성 입자와,
    상기 제 2 도전층과 상기 유기 화합물층 사이에 각각 설치된 복수의 제 2 절연성 입자를 구비하고,
    상기 트랜지스터는 상기 제 1 도전층에 전기적으로 접속되고,
    상기 복수의 제 1 절연성 입자는 오목부 및 볼록부를 갖도록 배치되고,
    상기 복수의 제 1 절연성 입자의 상기 오목부는 상기 제 1 도전층에 접하는, 반도체 장치.
  45. 제 44 항에 있어서,
    상기 복수의 제 1 절연성 입자 및 상기 복수의 제 2 절연성 입자 중 적어도 하나의 직경이 0.1ｎｍ 이상, 4ｎｍ 이하인, 반도체장치.
  46. 제 44 항에 있어서,
    상기 복수의 제 2 절연성 입자는 오목부 및 볼록부를 갖도록 배치되는, 반도체장치.
  47. 제30항, 제35항, 제42항 또는 제44항 중 어느 한 항에 있어서,
    상기 제 1 도전층 또는 상기 제 2 도전층과 접하는 다이오드를 더 포함하는, 반도체장치.
  48. 제30항, 제35항, 제42항 또는 제44항 중 어느 한 항에 있어서,
    상기 유기 화합물층의 재료는 전자 수송 재료 또는 홀 수송 재료인, 반도체장치.
  49. 제30항, 제35항, 제42항 또는 제44항 중 어느 한 항에 있어서,
    상기 제 1 도전층 및 상기 제 2 도전층은 서로 접속되어 있는, 반도체장치.
  50. 제30항, 제35항, 제42항 또는 제44항 중 어느 한 항에 있어서,
    상기 기판 위의 안테나에 전기적으로 접속된 트랜지스터를 더 포함하는, 반도체장치.
  51. 제30항, 제35항, 제42항 또는 제44항 중 어느 한 항에 따른 반도체 장치와 조작 버튼, 배터리, 패널 및 외부 단자 중 적어도 하나를 갖춘 전자기기.
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