KR101371264B1 - 기억 소자 및 반도체 장치 - Google Patents

기억 소자 및 반도체 장치 Download PDF

Info

Publication number
KR101371264B1
KR101371264B1 KR1020070074999A KR20070074999A KR101371264B1 KR 101371264 B1 KR101371264 B1 KR 101371264B1 KR 1020070074999 A KR1020070074999 A KR 1020070074999A KR 20070074999 A KR20070074999 A KR 20070074999A KR 101371264 B1 KR101371264 B1 KR 101371264B1
Authority
KR
South Korea
Prior art keywords
layer
conductive layer
oxide
semiconductor
organic compound
Prior art date
Application number
KR1020070074999A
Other languages
English (en)
Other versions
KR20080011082A (ko
Inventor
미키오 유카와
노조무 스기사와
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20080011082A publication Critical patent/KR20080011082A/ko
Application granted granted Critical
Publication of KR101371264B1 publication Critical patent/KR101371264B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5664—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using organic memory material storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/33—Material including silicon
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83851—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester being an anisotropic conductive adhesive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01037—Rubidium [Rb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01063—Europium [Eu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

기억 소자마다의 기록 거동의 불균일함을 저감시키는 것을 목적으로 한다. 또한, 상기 기억 소자를 탑재한 기록 특성이 우수한 반도체 장치를 얻는 것을 과제로 한다.
제 1 도전층과, 금속 산화물층과, 반도체층과, 유기 화합물층과, 제 2 도전층을 갖는 기억 소자로 하고, 금속 산화물층, 반도체층 및 유기 화합물층은 제 1 도전층 및 제 2 도전층에 협지되고, 금속 산화물층은 제 1 도전층에 접하고, 반도체층은 금속 산화물층에 접하여 형성되어 있다. 이러한 구성으로 함으로써, 기억 소자마다의 기록 거동의 불균일함을 저감시킨다.
기억 소자, 제1 도전층, 금속 산화물층, 반도체층, 유기 화합물층

Description

기억 소자 및 반도체 장치{MEMORY ELEMENT AND SEMICONDUCTOR DEVICE}
본 발명은, 기억 소자 및 상기 기억 소자를 갖는 반도체 장치에 관한 것이다.
최근, 절연표면상에 복수의 회로가 집적되어, 여러 가지 기능을 갖는 반도체 장치의 개발이 진행되고 있다. 또한, 반도체 장치상에 설치된 안테나에서 수신한 전파를 전기에너지로 변환하고, 이 전기에너지를 이용하여 데이터의 송수신을 행하는 반도체 장치의 개발이 진행되고 있다. 이러한 반도체 장치는, 무선칩(ID택, IC택, IC칩, RF(Radio Frequency)택, 무선택, 전자택, RFID(Radio Frequency Identification)라고도 부름)라고 불리고, 이미 일부의 시장에 도입되어 있다.
현재 실용화되어 있는 이들 반도체 장치의 대부분은, 실리콘 등의 반도체 기판을 사용한 회로(IC(Integrated Circuit) 칩이라고도 불림)와 안테나를 갖는다. 그리고, 상기 IC 칩은 기억회로나 제어회로 등으로 구성되어 있다. 특히 많은 데이터를 기억 가능한 기억회로를 구비함으로써, 보다 고기능으로 부가가치가 높은 반도체 장치의 제공이 가능해진다. 그러나, 실리콘 기판은 고가임에도 불구하고, 이들 반도체 장치는 저비용으로 제작하는 것이 요구되어 있다. 이것은 무선칩과 같은 소형 반도체 장치가 대부분 1회용 상품으로서의 수요가 기대되고 있기 때문이다. 그래서, 최근, 저가인 유리기판상에 제어회로나 기억회로를 형성하고, 또한 저온에서 막 형성이 가능한 유기 화합물을 사용한 유기 디바이스, 예를 들면 유기박막 트랜지스터(이하, 「유기 TFT」라고도 함.)나 유기 메모리 소자 등의 개발이 널리 행하여지고 있다(예를 들면 특허문헌 1 참조).
[특허문헌 1] 일본 공개특허공보 2002-26277호
유기 메모리 칩의 기억부분으로서 작용하는 기억 소자는, 한 쌍의 전극간에 유기 화합물층을 형성함으로써 형성되고, 데이터의 기록에는, 전극간에 전압의 인가에 의한 전기적 특성, 예를 들면 저항치 등의 변화를 이용한다. 이와 같이 동작원리는 단순하지만, 동일 구성의 기억 소자이어도 소자마다의 기록 거동에 불균일함이 생기기 쉽다. 예를 들면, 제 1 도전층과, 유기 화합물층과, 제 2 도전층을 차례로 적층한 기억 소자에 있어서의 기록 전압의 불균일함에 관해서 검토한 결과를 이하에 기재한다. 또, 사용한 기억 소자의 사이즈는 5㎛×5㎛(이하, 5㎛ 각으로 표기함), 10㎛×10㎛ (10㎛ 각)이고, 제 1 도전층에는 막 두께 100nm의 티탄을, 유기 화합물층에는 막 두께 10nm의 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭: NPB)을, 제 2 도전층에는 막 두께 200nm의 알루미늄을 사용하였다.
본 실험에서는, 64의 기억 소자로 구성되는 기억장치, 즉 64비트의 기억장치를 사용하였다. 인가전압에 대한 누적 기록률을 도 23에 도시한다.
도 23으로부터, 어느 소자 사이즈에 있어서도 기억 소자의 기록 전압은 소자마다 불균일함이 있고, 그 결과, 기록이 개시되는 전압(도 23에서는 5V)과 기록이 완료하는 전압(도 23에서는 10V 내지 15V)에 큰 차가 생긴다. 이러한 경우, 가장 높은 기록 전압을 요하는 기억 소자에 맞추어서 기록 전압을 설정할 필요가 있기 때문에, 소비전력이 높아져 버린다. 요컨대, 소자마다의 불균일함은 소비전력의 증대로 이어진다.
상기 문제를 감안하여, 본 발명은, 기억 소자마다의 거동의 불균일함을 저감하여, 기록 특성이 우수한 기억장치 및 그 기억장치를 구비한 반도체 장치를 얻는 것을 과제로 한다.
본 발명의 하나는, 제 1 도전층과, 금속 산화물층과, 반도체층과, 유기 화합물층과, 제 2 도전층을 갖고, 상기 금속 산화물층, 상기 반도체층 및 상기 유기 화합물층은 상기 제 1 도전층 및 상기 제 2 도전층에 협지되고, 상기 금속 산화물층은 상기 제 1 도전층과 접하고, 상기 반도체층은 상기 금속 산화물층에 접하여 형성되어 있는 것을 특징으로 하는 기억 소자이다.
본 발명의 하나는, 제 1 도전층과, 금속 산화물층과, 반도체층과, 유기 화합물층과, 제 2 도전층을 갖고, 상기 금속 산화물층, 상기 반도체층 및 상기 유기 화합물층은 상기 제 1 도전층 및 상기 제 2 도전층에 협지되고, 상기 금속 산화물층은 상기 제 1 도전층과 접하고, 상기 반도체층은 상기 제 2 도전층에 접하여 형성되어 있는 것을 특징으로 하는 기억 소자이다.
상기 구성에 있어서, 상기 반도체층은 비연속층이어도 좋다.
또한, 상기 구성에 있어서, 상기 금속 산화물층은 상기 제 1 도전층에 사용한 재료의 산화물로 구성되어 있어도 좋다. 그 경우, 상기 제 1 도전층의 표면에 대하여 산화처리를 실시함으로써 형성하여도 좋다. 또, 산화처리에는, 산소 존재하에 있어서의 플라즈마 처리 또는 열처리 외에, 자연 산화 등도 포함된다.
또한, 상기 기억 소자에 있어서, 유기 화합물층은 절연물을 갖고 있어도 좋다.
본 발명의 기억 소자의 유기 화합물층은, 전자-수송 재료 또는 정공-수송 재료를 사용하여 형성된다. 또한, 전압의 인가에 의해 소자의 전기적 특성을 변화시켜, 데이터의 기록을 한다. 전기적 특성에는 예를 들면 저항치가 있고, 기록할 때는 쌍이 되는 제 1 도전층 및 제 2 도전층의 일부가 접속, 요컨대 단락(이하, 「쇼트」라고도 함.)함으로써 저항치에 변화가 생긴다.
또한, 본 발명의 하나는 상기 기억 소자가 매트릭스형으로 복수 배치되어 있는 것을 특징으로 하는 반도체 장치이다. 또, 그 복수의 기억 소자의 각각은, 박막 트랜지스터에 접속되어 있어도 좋다.
상기 반도체 장치는, 기억 소자와 회로를 통하여 전기적으로 접속된, 안테나로서 기능하는 제 3 도전층을 갖고 있어도 좋다.
기록 전압은, 제 1 도전층과 제 2 도전층의 사이에 전압을 인가함으로써 기억 소자의 전기적 특성을 변화시키는 전압이면 특히 한정되지 않는다. 이 기억 소자의 전기적 특성을 대폭 변화시키기 위해서 요하는 인가전압을, 본 명세서에 있어 서는 기록 전압이라고 표기하기로 한다. 이와 같이 전압의 인가에 의한 기억 소자의 전기적 특성의 변화를 이용하여 데이터의 기록을 한다. 또한, 판독 전압이란, 미기록 소자와 기록 완료 소자의 전기적 특성의 차를 판독하기 위해서 사용하는 인가전압이고, 기억 소자의 전기적 특성을 변화시키지 않을 정도의 전압이라면 특히 한정되지 않는다.
또한, 본 명세서에 있어서, 제 1 도전층 및 제 2 도전층을 전극이라고 기재하는 경우도 있다.
본 발명에 의해, 기억 소자마다의 거동의 불균일함을 저감하여, 기록 특성이 우수한 기억 소자 및 그것을 갖는 기억장치 및 그 기억장치를 구비한 반도체 장치를 얻을 수 있다.
본 발명의 실시 형태에 관해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 여러 가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또, 이하에 설명하는 본 발명의 구성에 있어서, 동일한 것을 가리키는 부호는 다른 도면 간에서 공통적으로 사용하는 경우가 있다.
(실시 형태 1)
본 발명의 기억 소자의 일 구성예를 도 1을 사용하여 설명한다. 도 1a에 도 시하는 기억 소자는, 제 1 도전층(110)과, 금속 산화물층(111)과, 반도체층(112)과, 유기 화합물층(113)과, 제 2 도전층(114)을 갖는다. 금속 산화물층(111), 반도체층(112) 및 유기 화합물층(113)은 제 1 도전층(110)과 제 2 도전층(114)에 끼워진 구성이고, 금속 산화물층(111)은 제 1 도전층(110)상에 접하고, 반도체층(112)은 금속 산화물층(111)에 접하여 형성되어 있다.
제 1 도전층(110)과 제 2 도전층(114)에는, 단층 또는 적층 구조로 이루어지는 도전성이 높은 금속, 합금, 화합물 등을 사용할 수 있다.
예를 들면, 인듐주석산화물(이하, ITO라고 표기함), 규소를 함유한 인듐주석산화물, 2 내지 20[중량%]의 산화아연(ZnO)을 포함하는 산화인듐(약칭: IZO) 등을 들 수 있다. 또한, 티탄(Ti), 금(Au), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 구리(Cu), 팔라듐(Pd) 등의 전이금속단체, 또는 금속재료의 질화물(예를 들면, 질화티탄, 질화텅스텐, 질화몰리브덴)의 외에, 주기표의 1족 또는 2족에 속하는 금속, 즉 리튬(Li)이나 세슘(Cs) 등의 알칼리금속, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 등의 알칼리토류 금속, 및 이들의 어느 하나를 포함하는 합금(예를 들면, MgAg, AlLi) 등을 들 수 있다. 또한, 유로퓸(Er), 이테르븀(Yb) 등의 희토류금속 및 이들을 포함하는 합금 등을 사용하여도 좋다.
또, 제 1 도전층(110)은, 증착법, 스퍼터법, CVD법, 인쇄법, 전계도금법, 무전계도금법, 스핀 코팅법 등을 사용하여 형성된다. 또한, 액적토출법을 사용하는 것도 가능하다. 또, 액적토출법이란, 소정의 조성물을 포함하는 액적을 미세구멍으로부터 토출하여 패턴을 형성하는 방법이다.
제 2 도전층(114)은, 증착법, 스퍼터법, CVD법, 인쇄법 또는 액적토출법을 사용하여 형성할 수 있다.
유기 화합물층(113)은, 외부로부터의 전압의 인가에 의해, 결정상태, 도전성이나 형상이 변화하는 유기 화합물로 형성한다. 또는, 제 1과 제 2 도전층에 전압을 가함으로써 유기 화합물층의 형상이 변화하여도 좋다. 유기 화합물층(113)은, 단층으로 형성하여도 좋고, 다른 유기 화합물로 형성된 층을 적층시키고 복수층으로 하여도 좋다.
또, 유기 화합물층(113)은, 외부로부터의 전압인가에 의해 기억 소자의 전기저항이 변화하는 막 두께로 형성한다. 유기 화합물층(113)의 대표적인 막 두께는, 5nm로부터 100nm, 바람직하게는 10nm로부터 60nm이다.
금속 산화물층(111)은, 산화티탄, 산화니켈, 산화텅스텐, 산화크롬, 산화몰리브덴, 산화철, 산화코발트, 산화구리, 산화팔라듐 등의 금속 산화물을 사용할 수 있다.
또, 금속 산화물층(111)의 막 두께는, 0.1nm 이상 25nm 이하, 바람직하게는 0.1nm 이상 15nm 이하인 것이 바람직하다.
금속 산화물층(111)은, 예를 들면 제 1 도전층(110)에 대하여 산화처리를 실시하여 형성한다. 또한, 산화처리에는, 산소 존재하에 있어서의 플라즈마 처리 또는 열처리 외에, 자연 산화 등도 포함된다. 또한, 제 1 도전층(110)과는 별도로 금속막을 형성하고, 상기 금속막에 대하여 산화처리를 실시함으로써, 금속 산화물층(111)을 형성하여도 좋다. 또, 상기 금속막에는, 제 1 도전층(110)에 사용할 수 있는 재료 외에, 도전성이 낮은 금속막을 사용하는 것도 가능하다. 또한, 금속 산화물을 증착법, 전자빔 증착법, 스퍼터법, CVD 법 등을 사용하여 형성하여도 좋다. 또한, 다른 금속 산화물의 형성방법으로서, 스핀 코팅법, 졸-겔법, 인쇄법 또는 액적토출법 등을 사용하여도 좋고, 상기 방법과 이들을 조합하여도 좋다.
반도체층(112)에는, 산화몰리브덴, 산화주석, 산화비스무트, 산화 바나듐, 산화티탄, 산화철, 산화크롬, 산화구리, 산화망간실리콘막, 산화니켈, 산화아연, 실리콘게르마늄, 비화갈륨, 질화갈륨, 산화인듐, 인화인듐, 질화인듐, 황화 카드뮴, 텔루르화카드뮴, 티탄산스트론튬막 등의 반도체를 사용할 수 있다. 또, 반도체층(112)은 반드시 일종의 반도체로 구성될 필요는 없고, 복수의 반도체 재료가 혼합되어 있어도 좋다. 또한, 반도체층(112)은 단층으로 형성하여도 좋고, 다른 반도체층으로 형성된 층을 적층시켜서 복수층으로 하여도 좋다.
또, 반도체층(112)의 막 두께는, 0.1nm 이상이면 특히 한정되지 않고, 예를 들면 10nm 이하라도 좋고, 그 이상이어도 좋다.
반도체층(112)은, 증착법, 전자빔 증착법, 스퍼터링법, CVD 법 등을 사용하여 형성할 수 있다. 또한, 다른 형성방법으로서, 스핀 코팅법, 졸-겔법, 인쇄법 또는 액적토출법 등을 사용하여도 좋고, 상기 방법과 이들을 조합하여도 좋다.
유기 화합물층(113)은, 정공 수송성 또는 전자 수송성을 갖는 유기 화합물을 사용하여 형성할 수 있다. 또, 여기에서 정공 수송성을 갖는 화합물이란 정공만을 수송하는 것이 아니며, 전자 수송성도 갖지만, 전자의 이동도보다도 정공의 이동도가 큰 화합물을 의미한다. 또한, 전자 수송성을 갖는 화합물이란 전자만을 수송하 는 것이 아니라, 정공 수송성도 갖지만, 정공의 이동도보다도 전자의 이동도가 큰 화합물을 의미한다. 따라서, 정공과 전자의 양쪽을 수송하는 재료도 이들의 범주에 포함된다.
예를 들면, 정공 수송성을 갖는 유기 화합물로서는, 2,7-디(N-카바졸릴)-스피로-9,9'-비플루오렌(약칭:SFDCz),4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(약칭:NPB)이나 4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]-비페닐(약칭: TPD)이나 4,4',4''-트리스(N,N-디페닐-아미노)-트리페닐아민(약칭:TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약칭:MTDATA)이나 4,4'-비스(N-(4-(N,N-디-m-톨릴아미노)페닐)-N-페닐아미노)비페닐(약칭:DNTPD) 등의 방향족 아민계(즉, 벤젠환-질소의 결합을 가짐)의 화합물이나 프탈로시아닌(약칭: H2Pc), 동프탈로시아닌(약칭:CuPc), 바나딜프탈로시아닌(약칭:VOPc)과 같은 프탈로시아닌 화합물 등을 들 수 있다.
전자 수송성이 높은 유기 화합물로서는, 트리스(8-퀴놀리놀레이토)알루미늄(약칭:Alq), 트리스(4-메틸-8-퀴놀리놀레이토)알루미늄(약칭:Almq3), 비스(10-하이드록시벤조[h]-퀴놀리네이토)베릴륨(약칭:BeBq2),비스(2-메틸-8-퀴놀리놀레이토)-4-페닐페놀레이토-알루미늄(약칭:BAlq) 등 퀴놀린골격 또는 벤조퀴놀린 골격을 갖는 금속착체 등으로 이루어지는 재료를 사용할 수 있다. 또한, 이 밖에, 비스[2-(2-하이드록시페닐)벤족사졸레이토]아연(약칭:Zn(BOX)2),비스[2-(2-하이드록시페닐)벤 조티아졸레이토]아연(약칭: Zn(BTZ)2 등의 옥사졸계,티아졸계 배위자를 갖는 금속착체 등의 재료도 사용할 수 있다. 또한, 금속 착체 이외에도, 2-(4-비페니릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭:PBD),1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭:OXD-7),3-(4-비페니릴)-4-페닐-5-(4-tert-부틸페닐)-1,2,4-트리아졸(약칭:TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페니릴)-1,2,4-트리아졸(약칭:p-EtTAZ), 바소페난트롤린(약칭:BPhen), 바소쿠프로인(약칭: BCP) 등을 들 수 있다.
상기 외에, 예를 들면 2,3-비스(4-디페닐아미노페닐)퀴녹살린(약칭: TPAQn),1,3,5-트리(N-카바졸릴)벤젠(약칭: TCzB), 9-[4-(N-카바졸릴)]페닐-10-페닐안트라센(약칭:CzPA),3,6-디페닐-9-[4-(10-페닐-9-안트릴)페닐]-9H-카바졸(약칭:DPCzPA),2-t-부틸-9,10-비스(4-(N-카바졸릴)페닐)안트라센(약칭:CzBPA),3-[N-(9-페닐카바졸-3-일)-N-페닐아미노]-9-페닐카바졸(약칭:PCzPCA1),3,6-비스[N-(9-페닐카바졸-3-일)-N-페닐아미노]-9-페닐카바졸(약칭:PCzPCA2),3-[N-(1-나프날)-N-(9-페닐카바졸-3-일)아미노]-9-페닐카바졸(약칭:PCzPCN1),4,4'-디(N-카바졸릴)비페닐(약칭:CBP),1,3,5-트리스[4-(N-카바졸릴)페닐]벤젠(약칭:TCPB),N-(2-나프틸)카바졸(약칭:NCz) 등을 사용하여 형성하여도 좋다.
유기 화합물층(113)은, 증착법, 전자빔 증착법, 스퍼터법, CVD 법 등을 사용하여 형성할 수 있다. 또한, 다른 형성방법으로서, 스핀 코팅법, 졸-겔법, 인쇄법 또는 액적토출법 등을 사용하여도 좋고, 상기 방법과 이들을 조합하여도 좋다.
또한, 유기 화합물층(113)은, 정공 수송성 또는 전자 수송성을 갖는 유기 화합물에 절연물이 혼합되어 있어도 좋다. 또, 절연물은, 균일하게 분산되어 있을 필요는 없다. 절연물을 혼합함으로써, 유기 화합물층(113)의 몰포로지(morphology)를 향상시킬 수 있다. 따라서, 부분적인 막의 결정화를 억제할 수 있기 때문에, 기억 소자마다의 거동의 불균일함을 더욱 억제하는 것이 가능해진다.
또, 절연물로서는 절연성을 갖는 무기화합물 또는 유기 화합물을 사용할 수 있다. 예를 들면 무기화합물로서는, 산화리튬, 산화나트륨, 산화칼륨, 산화루비듐, 산화베릴륨, 산화마그네슘, 산화칼슘, 산화스트론튬, 산화바륨 등의 산화물, 플루오르화리튬, 플루오르화나트륨, 플루오르화칼륨, 플루오르화루비듐, 플루오르화베릴륨, 플루오르화마그네슘, 플루오르화칼슘, 플루오르화스트론튬, 플루오르화바륨 등의 플루오르화물이나, 그 외 절연성을 갖는 질화물, 염화물, 브롬화물, 요오드화물, 탄산염, 황산염 또는 질산염 등을 들 수 있다. 또한, 절연성을 갖는 유기 화합물로서는, 폴리이미드, 아크릴 중합체, 폴리아미드, 벤조사이클로부텐계수지, 폴리에스테르, 노볼락수지, 멜라민수지, 페놀수지, 에폭시수지, 실리콘수지, 푸란수지, 디알릴프탈레이트수지 등을 사용할 수 있다. 또한, 규소와 산소의 결합으로 주쇄가 구성되는, 소위 실록산계의 재료를 사용하여도 좋다.
또, 이러한 혼합층은, 각각의 재료를 동시에 성막함으로써 형성할 수 있고, 예를 들면 저항 가열에 의한 공증착법, 전자빔 증착끼리에 의한 공증착법, 저항 가열 증착과 전자빔 증착에 의한 공증착법, 저항 가열 증착과 스퍼터링법에 의한 성막, 전자빔 증착과 스퍼터링법에 의한 성막 등, 동종 또는 이종 방법을 조합하여 형성할 수 있다. 또한, 다른 형성방법으로서, 스핀 코팅법, 졸-겔법, 인쇄법 또는 액적토출법 등을 사용하여도 좋고, 이들도 상기 방법과 조합하여도 좋다. 또한, 동시에 형성하는 것은 아니고, 유기 화합물층을 형성한 후에, 이온주입법이나 도핑법 등에 의해서 절연물을 도입하여, 유기 화합물과 절연물의 혼합층을 형성하여도 좋다.
상기와 같은 구성을 갖는 기억 소자에서는, 제 1 도전층에 접하여 금속 산화물층 및 반도체층을 형성함으로써, 상기 도전층 표면의 국소적인 전계 집중을 억제할 수 있다.
이상의 사실에 의해, 기억 소자마다의 거동의 불균일함을 저감하는 것이 가능해져, 기록 특성이 우수한 기억 소자를 얻을 수 있다.
다음에, 기억 소자의 동작기구에 관해서 도 16을 사용하여 설명한다. 우선, 전압을 인가하기 전의 기억 소자를 도 16a에 도시한다. 제 1 도전층(110)과 제 2 도전층(114)의 사이에 전압을 인가하면, 제 1 도전층(110)으로부터 금속 산화물층(111)을 개재하여 반도체층(112) 및 유기 화합물층(113)에 캐리어가 주입되고, 어떤 인가전압에 도달하였을 때, 유기 화합물층(113)이 변형한다. 이로써, 제 2 도전층(114)과, 반도체층(112)이나 제 1 도전층(110)이 접해 버려, 그 결과 기억 소자가 쇼트한다(도 16b 및 도 16c의 160 참조). 이렇게 하여, 전압 인가 전후에서의 기억 소자의 저항치가 변화한다.
이상과 같은 동작기구로부터, 전압을 인가하는 것에 의한 기억 소자의 저항치의 변화를 이용하여 데이터의 기록을 한다.
또한, 기억 소자의 구성은 도 1a에 한정되지 않고, 도 1b와 같이 금속 산화물층(111)은 제 1 도전층(110)에, 반도체층(112)은 제 2 도전층(114)에 접하여 형성되어 있어도 좋다. 또한, 도 1c에 도시하는 바와 같이, 제 1 도전층(110)에 접하여 금속 산화물층(111) 및 반도체층(112)이 차례로 적층되고, 또한 제 2 도전층(114)에 접하도록 반도체층(112)이 형성되어 있어도 좋다.
또한, 반도체층(112)의 형상은, 도 1에서 도시한 바와 같은 연속층일 필요는 없고, 비연속층이어도 좋다. 예를 들면, 도 2a에 도시하는 반도체층(212)과 같이 줄무늬형의 비연속층으로 할 수도 있다. 또, 반도체층(212)의 줄무늬방향은, 특히 한정되지 않는다. 가령, 반도체층(112)이 비연속층이어도 제 1 도전층 표면에서의 국소적인 전계 집중을 억제할 수 있기 때문에, 상기와 같은 효과를 얻을 수 있다.
또한, 도 2b에 도시하는 바와 같이 반도체층(112)을 입자(222)의 형상으로 형성하여도 좋다. 이 때의 입자(222)의 입자 직경은 특히 한정되지 않는다.
또한, 반도체층(112)의 형상은 도 3에 도시하는 형상이어도 좋다. 또, 도 3은 상면도이고, 반도체층은 312, 322, 332로 나타나고 있다.
도 3a에 도시하는 바와 같이, 반도체층(312)을, 적어도 제 1 도전층(110)의 일부분을 금속 산화물층(111)을 개재하여 덮는, 섬형(island shape)의 비연속층으로 할 수 있다. 여기에서는, 복수의 비연속층인 반도체층(312)이 불규칙하게 금속 산화물층(111)을 개재하여 제 1 도전층(110)상에 분산되어 있다.
또한, 도 3b에 도시하는 바와 같이, 제 1 도전층(110)상에 금속 산화물층(111)을 개재하여 형성된 반도체층(322)은, 제 1 도전층(110)의 어느 1변에 대하 여 소정의 각도(-90도 이상 또한 90도 미만)를 갖는 줄무늬형의 비연속층으로 할 수 있다.
또한, 도 3c에 도시하는 바와 같이, 제 1 도전층(110)상에 금속 산화물층(111)을 개재하여 형성된 반도체층(332)은, 그물형의 비연속층으로 할 수 있다.
또, 반도체층은 1층일 필요는 없고, 적층 구조로 하여도 좋다. 또한, 그 적층된 반도체층의 각각은 상술한 형상으로 할 수 있다.
본 발명의 기억 소자에 인가하는 전압은, 제 2 도전층(114)과 비교하여 제 1 도전층(110)에 의해 높은 전압을 가하여도 좋고, 제 1 도전층(110)과 비교하여 제 2 도전층(114)에 의해 높은 전압을 가하여도 좋다.
이상과 같은 구성으로 함으로써, 기억 소자마다의 거동의 불균일함을 저감하는 것이 가능해지고, 기록 특성이 우수한 기억 소자를 얻을 수 있다. 또한, 본 발명의 기억 소자는, 기록을 한번 행한 기억 소자에 대하여 데이터를 소거하는 것은 불가능하기 때문에, 재기록에 의한 위조를 방지할 수 있다. 더욱이, 본 발명의 기억 소자는 한 쌍의 도전층간에, 금속 산화물층, 반도체층 및 유기 화합물층이 끼워진 단순한 구조이기 때문에, 기록 특성이 우수한 기억 소자를 저가로 제작하는 것이 가능해진다.
(실시 형태 2)
본 실시형태에서는, 본 발명의 기억 소자를 갖는 반도체 장치, 대표적으로는 기억장치에 관해서 도면을 사용하여 설명한다. 여기에서는, 기억장치의 구성이 패 시브 매트릭스형인 경우에 관해서 도시한다.
본 실시형태에서 나타내는 반도체 장치의 일 구성예를 도 4a에 도시한다. 반도체 장치(400)는, 기억 소자(401)가 매트릭스형으로 형성된 메모리 셀 어레이(411), 디코더(412, 413), 실렉터(414), 판독/기록 회로(415)를 갖는다. 또, 여기에서 나타내는 반도체 장치(400)의 구성은 어디까지나 일례이고, 센스 앰플리파이어, 출력회로, 버퍼 등의 다른 회로를 갖고 있어도 좋다.
또, 디코더(412, 413), 실렉터(414), 판독/기록 회로(415), 인터페이스 등은, 기억 소자와 동일하게 기판상에 형성하여도 좋고, IC 칩으로서 외장하여도 좋다.
기억 소자(401)는, 워드선 Wy(1≤y≤n)에 접속되는 제 1 도전층과, 비트선 Bx(1≤x≤m)에 접속되는 제 2 도전층과, 제 1 도전층에 접하는 금속 산화물층과, 금속 산화물층상에 형성된 반도체층 및 유기 화합물층을 갖는다.
메모리 셀 어레이(411)의 상면도와 단면도의 일례에 관해서 도 5에 도시한다. 또, 도 5a는 메모리 셀 어레이(411)의 일부의 상면도를 도시하고 있다.
메모리 셀 어레이(411)에는, 기억 소자(401)가 매트릭스형으로 형성되어 있다. 기억 소자(401)는, 기판상에, 제 1 방향(A-B)으로 연장된 제 1 도전층(510)과, 제 1 도전층(510)을 덮는, 금속 산화물층, 반도체층 및 유기 화합물층(520)과, 제 1 방향과 수직인 제 2 방향(C-D)으로 연장된 제 2 도전층(514)을 갖는다. 또, 기억 소자(401)에 사용되는 각각의 층은, 실시 형태 1에서 나타낸 물질을 사용하여 형성할 수 있다. 도 5a에서는, 보호막으로서 기능하는 제 2 도전층(514)을 덮도록 형성된 절연층이 생략되어 있다.
또, 본 실시형태에 있어서의 제 1 도전층(510)은, 실시 형태 1에 있어서의 제 1 도전층(110)에 상당하고, 금속 산화물층, 반도체층 및 유기 화합물층(520)의 각각은, 금속 산화물층(111), 반도체층(112) 및 유기 화합물층(113)에 상당한다. 또한, 제 2 도전층(514)은 실시 형태 1에 있어서의 제 2 도전층(114)에 상당한다. 실시 형태 1과 동일한 것에 관해서는 공통의 부호를 사용하여 나타내고, 동일 부분 또는 같은 기능을 갖는 부분의 상세한 설명은 생략한다.
도 5a에 있어서의 C-D 간의 단면구조의 예를 도 5b에 도시한다. 기억 소자(401)가 형성된 기판(521)에는, 유리기판이나 가요성 기판의 외에, 석영기판, 실리콘 기판, 금속기판, 스테인리스기판, 섬유질인 재료로 이루어지는 종이 등을 사용할 수 있다. 가요성 기판이란, 구부릴 수 있는(플렉시블) 기판을 말하고, 예를 들면, 폴리카보네이트, 폴리아릴레이트, 폴리에테르설폰, 폴리에스테르 등으로 이루어지는 플라스틱기판 등을 들 수 있다. 또한, 필름(폴리프로필렌, 폴리에스테르, 폴리플루오르화비닐, 폴리염화비닐 등으로 이루어짐)을 사용할 수도 있다.
또한, 절연성을 갖는 기판상에 박막 트랜지스터(TFT)를 형성하고 그 위에 기억 소자(401)를 형성하여도 좋고, 상기 기판 대신에 Si 등의 반도체 기판이나 SOI 기판을 사용하여 기판상에 전계 효과 트랜지스터(FET)를 형성하고 그 위에 기억 소자(401)를 형성하여도 좋다. 또한, 기억 소자(401)와 박막 트랜지스터 또는 전계 효과 트랜지스터를 접합함으로써 형성하여도 좋다. 이 경우, 기억 소자부와 박막 트랜지스터 또는 전계 효과 트랜지스터는 별도 공정에서 제작하고, 그 후, 도전성 필름이나 이방성 도전 접착제 등을 사용하여 접합함으로써 형성할 수 있다.
도 5b에서는, 우선 기판(521)상에 제 1 도전층(110)을, 증착법, 스퍼터법, CVD법, 인쇄법, 전계도금법, 무전계도금법, 액적토출법 등을 사용하여 형성한다. 다음에, 제 1 도전층(110)상에 금속 산화물층(111)을, 제 1 도전층(110)에 대하여 산소 존재하에 있어서의 플라즈마 처리 또는 열처리 등의 산화처리를 실시함으로써 형성한다. 또, 제 1 도전층(110)의 자연 산화에 의해 금속 산화물층(111)을 형성하여도 좋다. 물론, 금속막을 형성하고, 상기 금속막에 대하여 산화처리를 실시함으로써 금속 산화물층(111)을 형성하여도 좋다. 또는, 대응하는 금속 산화물의 증착, 스퍼터, 또는 대응하는 금속 산화물의 용액이나 분산액을 도포, 적하하고, 금속 산화물층을 제 1 도전층상에 직접 형성하여도 좋다. 또한, 금속 알콕시드를 사용하여 졸겔법에 의해서 금속 산화물을 형성하여도 좋다. 다음에, 금속 산화물층(111)상에, 반도체층(112) 및 유기 화합물층(113)을, 증착법, 전자빔 증착법, 스퍼터링법, CVD 법 등을 사용하여 차례로 형성한다. 또한, 다른 형성방법으로서, 스핀 코팅법, 졸-겔법, 인쇄법 또는 액적토출법 등을 사용하여도 좋고, 상기 방법과 이들을 조합하여도 좋다. 또한, 유기 화합물층(113)상에 제 2 도전층(114)을, 증착법, 스퍼터법, CVD법, 인쇄법 또는 액적토출법을 사용하여 형성한다. 그리고, 제 2 도전층(114)을 덮도록 보호막으로서 기능하는 절연층(522)을 형성한다.
도 6a에 도시하는 바와 같이, 기억 소자(401)에 있어서 제 1 도전층(110)과 기판(521)의 사이에 정류성을 갖는 소자를 형성하여도 좋다. 정류성을 갖는 소자란, 쇼트키·배리어형, PIN형, PN형의 다이오드 외에, 다이오드 접속되어 있는 트 랜지스터 등을 들 수 있다. 여기에서는, 제 3 도전층(612) 및 반도체층(613)으로 구성되는 다이오드(611)를 제 1 도전층(110)의 하에 이것과 접하여 형성한다. 또, 각 기억 소자에 대응하는 다이오드(611)는, 층간절연막(614)에 의해 분리되어 있다. 또한, 정류성을 갖는 소자는 제 2 도전층(114)을 개재하여 유기 화합물층(113)과 반대측에 형성하여도 좋다.
또한, 인접하는 기억 소자간으로의 전류 누설(leak)이 우려되는 경우는, 각 기억 소자에 형성된 유기 화합물층을 분리하기 위해서, 각 기억 소자에 형성된 유기 화합물층의 사이에 격벽(절연층)을 형성하여도 좋다. 요컨대, 각 기억 소자마다 유기 화합물층을 전기적으로 분리하면 좋다.
또한, 도 6b에 도시하는 바와 같이, 각 기억 소자(401)의 제 1 도전층(110)의 사이에 격벽(절연층; 621)을 형성하여도 좋다. 이로써, 인접하는 기억 소자로의 전류 누설을 방지할 뿐만 아니라, 제 1 도전층(110) 및 금속 산화물층(111)을 덮어 반도체층(112) 및 유기 화합물층(113)을 형성할 때에 제 1 도전층(110)의 단차에 의해 생기는 이들 층의 단 끊어짐(段切)을 방지할 수 있다. 또, 격벽(절연층; 621)의 단면에 있어서, 격벽(절연층; 621)의 측면은, 제 1 도전층(110)의 표면에 대하여 10도 이상 60도 미만, 바람직하게는 25도 이상 45도 이하의 경사각도를 갖는 것이 바람직하다. 더욱이, 만곡하고 있는 것이 바람직하다. 이와 같이 격벽(절연층; 621)을 형성한 후, 금속 산화물층(111) 및 격벽(절연층; 621)을 덮도록 반도체층(112), 유기 화합물층(113) 및 제 2 도전층(114)을 형성한다. 금속 산화물층(111)은, 상술한 바와 같이 제 1 도전층(110)의 표면에 대하여 산화처리를 실시함으로써 형성할 수 있다. 또, 금속 산화물층(111)은, 격벽(절연층; 621)을 형성하는 공정에 포함되는 산소 존재하에 있어서의 플라즈마 처리, 예를 들면 레지스트의 에싱 공정 등을 이용하여 제 1 도전층(110)의 표면에 산화처리를 실시하여 형성하여도 좋다. 물론, 산화처리는 열처리나 자연 산화에 의한 것이어도 좋고, 금속막을 별도 형성하여 상기 금속막에 대하여 산화처리를 실시함으로써 금속 산화물층(111)을 형성하여도 좋다. 또한, 상기 구성에 한정되지 않고, 제 1 도전층(110)상에 금속 산화물층(111), 또는 금속 산화물층(111) 및 반도체층(112)을 형성한 후, 격벽(절연층; 621)을 형성하여도 좋다.
다음에, 기억 소자로의 데이터의 기록 동작에 관해서 설명한다. 여기에서는, 전기적 작용, 대표적으로는 전압의 인가에 의해 데이터의 기록을 하는 경우에 관해서 도 4를 사용하여 설명한다. 또, 기록은 기억 소자의 전기적 특성을 변화시킴으로써 행하지만, 기억 소자의 초기 상태(전기적 작용을 가하고 있지 않은 상태, 즉 미기록의 상태)를 데이터 「0」, 전기적 특성을 변화시킨 상태(즉 기록 후의 상태)를 데이터 「1」로 한다.
기억 소자(401)에 데이터 「1」을 기록하는 경우, 우선, 디코더(412, 413) 및 실렉터(414)에 의해서 기억 소자(401)를 선택한다. 구체적으로는, 디코더(413)에 의해서, 기억 소자(401)에 접속되는 워드선 W3에 소정의 전위 V2를 인가한다. 또한, 디코더(412)와 실렉터(414)에 의해서, 기억 소자(401)에 접속되는 비트선 B3을 판독/기록 회로(415)에 접속한다. 그리고, 판독/기록 회로(415)로부터 비트선 B3으로 기록 전위 V1을 출력한다. 이렇게 해서, 상기 기억 소자(401)를 구성하는 제 1 도전층과 제 2 도전층의 사이에 전압 Vw=V1-V2를 인가한다. 전압 Vw를 적절하게 선택함으로써, 상기 도전층간에 형성된 유기 화합물을 포함하는 층을 물리적 또는 전기적 변화시키고, 데이터 「1」의 기록을 한다. 구체적으로는, 판독 동작전압에 있어서, 데이터 「1」의 상태의 제 1 도전층과 제 2 도전층의 사이의 전기저항이, 데이터 「0」의 상태와 비교하여, 대폭 작아지도록 변화시키면 좋고, 예를 들면 제 1 도전층과 제 2 도전층을 단락(쇼트)시키면 좋다. 또, (V1, V2)=(0V, 5 내지 15V), 또는 (3 내지 5V, -12 내지 -2V)의 범위로부터 적절하게 선택하면 좋다. 전압 Vw는 5V 이상 또한 15V 이하, 또는 -15V 이상 또한 -5V 이하로 하면 좋다.
또, 비선택의 워드선 및 비선택의 비트선에는, 접속되는 기억 소자에 데이터 「1」이 기록되지 않도록 제어한다. 예를 들면, 비선택의 워드선 및 비선택의 비트선을 부유 상태로 하면 좋다.
한편, 기억 소자(401)에 데이터 「0」을 기록하는 경우는, 기억 소자(401)에는 전기적 작용을 가하지 않도록 한다. 회로 동작상은, 예를 들면, 「1」을 기록하는 경우와 마찬가지로, 디코더(412, 413) 및 실렉터(414)에 의해서 기억 소자(401)를 선택하지만, 판독/기록 회로(415)로부터 비트선 B3으로의 출력 전위를, 선택된 워드선 W3의 전위 또는 비선택 워드선의 전위와 동일 정도로 하고, 기억 소자(401)를 구성하는 제 1 도전층과 제 2 도전층의 사이에, 기억 소자(401)의 전기적 특성을 변화시키지 않을 정도의 전압(예를 들면 -5 이상 5V 이하)을 인가하면 좋다.
계속해서, 기억 소자로부터 데이터의 판독을 할 때의 동작에 관해서 도 4b를 사용하여 설명한다. 데이터의 판독은, 제 1 도전층과 제 2 도전층의 사이의 전기적 특성이, 데이터 「0」을 갖는 기억 소자와 데이터 「1」을 갖는 기억 소자에서 다른 것을 이용하여 행한다. 예를 들면, 데이터 「0」을 갖는 기억 소자를 구성하는 제 1 도전층과 제 2 도전층의 사이의 실효적인 전기저항(이하, 단 기억 소자의 전기저항이라고 부름)이, 판독 전압에 있어서 R0, 데이터 「1」을 갖는 기억 소자의 전기저항을, 판독 전압에 있어서 R1로 하고, 전기저항의 차를 이용하여 판독하는 방법을 설명한다. 또, R1<<R0으로 한다. 판독/기록 회로(415)는, 판독 부분의 구성으로서, 예를 들면 도 4b에 도시하는 저항소자(450)와 차동 증폭기(451)를 갖는 회로를 사용할 수 있다. 저항소자(450)는 저항치 Rr을 갖고, R1<Rr<R0으로 한다. 또한, 저항소자(450)의 대신에 도 4c에 도시하는 바와 같이, 트랜지스터(452)를 사용하여도 좋고, 차동 증폭기(451) 대신에 클록트인버터(453)를 사용하는 것도 가능하다. 클록트인버터(453)에는, 판독을 할 때에 High, 하지 않을 때에 Low가 되고, 신호 φ 또는 그 반전신호가 입력된다. 물론, 회로 구성은 도 4b 및 도 4c에 한정되지 않는다.
기억 소자(402)로부터 데이터의 판독을 하는 경우, 우선, 디코더(412, 413) 및 실렉터(414)에 의해서 기억 소자(402)를 선택한다. 구체적으로는, 디코더(413)에 의해서, 기억 소자(402)에 접속되는 워드선 Wy에 소정의 전위 Vy를 인가한다. 또한, 디코더(412)와 실렉터(414)에 의해서 기억 소자(402)에 접속되는 비트선 Bx를, 판독/기록 회로(415)의 단자 P에 접속한다. 그 결과, 단자 P의 전위 Vp는, Vy 와 V0에서 결정되는 저항치를 저항소자(450; 저항치 Rr)와 기억 소자(402; 저항치 R0 또는 R1)에 의한 저항 분할에 의해서 결정하는 값이 된다. 따라서, 기억 소자(402)가 데이터 「0」을 갖는 경우의 단자 P의 전위 Vp0은, Vp0=Vy+(V0-Vy)×R0/(R0+Rr)이 된다. 또한, 기억 소자(402)가 데이터 「1」을 갖는 경우의 단자 P의 전위 Vp1에는, Vp1=Vy+(V0-Vy)×R1/(R1+ Rr)이 된다. 그 결과, 도 4b에서는, Vref를 Vp0과 Vp1의 사이가 되도록 선택함으로써, 도 4c에서는 클록트인버터(453)의 변화점을 Vp0과 Vp1의 사이가 되도록 선택함으로써, 출력 전위 Vout가 데이터 「0」/「1」에 따라서, Low/High(또는 High/Low)가 출력되고, 판독을 할 수 있다.
예를 들면, 차동 증폭기(451)를 Vdd=3V에서 동작시키고, Vy=0V, V0=3V, Vref=1.5V로 한다. 가령, R0/Rr=Rr/R1=9로 하면, 기억 소자의 데이터가 「0」인 경우, Vp0=2.7V가 되어 Vout는 High가 출력되고, 기억 소자의 데이터가 「1」인 경우, Vp1=0.3V가 되어 Vout는 Low가 출력된다. 이렇게 해서, 기억 소자의 판독을 할 수 있다.
상기의 방법에 의하면, 유기 화합물을 포함하는 층의 전기저항의 상태는, 저항치의 상위(相違)와 저항 분할을 이용하여, 전압치로 판독하고 있다. 물론, 판독 방법은, 이 방법에 한정되지 않는다. 예를 들면, 전기저항의 차를 이용하는 것 이외에, 전류치의 차를 이용하여 판독하여도 상관없다. 또한, 기억 소자의 전기적 특성이 데이터 「0」과 「1」에서 임계치 전압이 다른 다이오드 특성을 갖는 경우에는, 임계치 전압의 차를 이용하여 판독하여도 상관없다.
또한, 절연성을 갖는 기판상에 박막 트랜지스터(TFT)를 형성하고 그 위에 기 억 소자 또는 기억 소자 어레이를 형성하여도 좋고, 절연성을 갖는 기판의 대신에 Si 등의 반도체 기판이나 SOI 기판을 사용하여 기판상에 전계 효과 트랜지스터(FET)를 형성하고 그 위에 기억 소자 또는 기억 소자 어레이를 형성하여도 좋다.
본 실시형태에서 나타낸 반도체 장치에서는, 본 발명의 기억 소자를 사용함으로써 기억 소자마다의 거동의 불균일함을 저감하는 것이 가능해진다. 따라서, 기록 특성이 우수한 반도체 장치를 제작할 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압이 취할 수 있는 폭을 확대할 수 있다. 따라서, 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
또한, 반도체 장치로의 데이터의 기록은 한번뿐만 아니라, 미기록 소자가 있는 한 추가(추기)가 가능하다. 한편, 기록을 한번 행한 기억 소자에 대하여 데이터를 소거하는 것은 불가능하기 때문에, 재기록에 의한 위조를 방지할 수 있다. 더욱이, 본 발명의 기억 소자는 한 쌍의 도전층간에 금속 산화물층, 반도체층 및 유기 화합물층이 끼워진 단순한 구조이기 때문에, 기록 특성이 우수한 반도체 장치를 저비용으로 제작하는 것이 가능해진다.
또, 본 실시형태는, 다른 실시 형태 및 실시예와도 자유롭게 조합할 수 있다.
(실시 형태 3)
본 실시형태에서는, 본 발명의 기억 소자를 갖는 반도체 장치에 관해서 도 7을 사용하여 설명한다. 또, 구체적으로는 액티브 매트릭스형의 기억장치에 관해서 설명한다.
본 실시형태에서 나타내는 반도체 장치의 일 구성예를 도 7a에 도시한다. 반도체 장치(700)는, 메모리 셀(701)이 매트릭스형으로 형성된 메모리 셀 어레이(711), 디코더(712, 713), 실렉터(714), 판독/기록 회로(715)를 갖는다. 또, 여기에서 나타내는 반도체 장치(700)의 구성은 어디까지나 일례이고, 센스 앰플리파이어, 출력회로, 버퍼 등의 다른 회로를 갖고 있어도 좋다.
또, 디코더(712, 713), 실렉터(714), 판독/기록 회로(715), 인터페이스 등은, 기억 소자와 같이 기판 상에 형성하여도 좋고, IC 칩으로서 외장하여도 좋다.
메모리 셀(701)은, 비트선 Bx(1≤x≤m)에 접속되는 제 1 배선과, 워드선 Wy(1≤y≤n)에 접속되는 제 2 배선과, 박막 트랜지스터(721)와, 기억 소자(722)를 갖는다. 기억 소자(722)는, 한 쌍의 도전층의 사이에, 금속 산화물층, 반도체층 및 유기 화합물층이 끼워진 구조를 갖는다.
다음에, 상기 구성을 갖는 메모리 셀어레이(711)의 상면도와 단면도의 일례에 관해서 도 8을 사용하여 설명한다. 또, 도 8a는 메모리 셀어레이(711)의 일부의 상면도를 도시하고 있다.
메모리 셀어레이(711)는, 복수의 메모리 셀(701)이 매트릭스형으로 형성되어 있다. 또한, 메모리 셀(701)은, 절연표면을 갖는 기판상에 스위칭 소자로서 기능하는 박막 트랜지스터(721) 및 상기 박막 트랜지스터(721)에 접속된 기억 소자가 형성되어 있다.
도 8a에 있어서의 A-B 간의 단면구조의 예를 도 8b에 도시한다. 또, 도 8a에서는, 제 1 도전층(110)상에 형성되어 있다, 금속 산화물층(111), 격벽(절연층; 822), 반도체층(112), 유기 화합물층(113), 제 2 도전층(114), 절연층(522)이 생략되어 있다.
메모리 셀(701)은, 박막 트랜지스터(721)와, 기억 소자(801)와, 절연층(821)과, 제 1 도전층(110)의 일부를 덮는 격벽(절연층; 822)을 갖는다. 또, 기억 소자(801)를 덮어 보호막으로서 기능하는 절연층(522)이 형성되어 있다. 절연표면을 갖는 기판(521)상에 형성된 박막 트랜지스터(721)에 접속된 기억 소자(801)는, 절연층(821)상에 형성된 제 1 도전층(110)과, 금속 산화물층(111)과, 반도체층(112)과, 유기 화합물층(113)과, 제 2 도전층(114)을 갖는다. 금속 산화물층(111)은, 상술한 바와 같이 제 1 도전층(110)의 표면에 대하여 산화처리를 실시함으로써 형성할 수 있다. 또, 금속 산화물층(111)은, 격벽(절연층; 822)을 형성하는 공정에 포함되는 산소 존재하에 있어서의 플라즈마 처리, 예를 들면 레지스트의 에싱 공정 등을 이용하여 형성하여도 좋다. 물론, 산화처리는 열처리나 자연 산화에 의한 것이어도 좋고, 금속막을 별도 형성하여 상기 금속막에 대하여 산화처리를 실시함으로써 금속 산화물층(111)을 형성하여도 좋다. 또한, 상기 구성에 한정되지 않고, 제 1 도전층(110)상에 금속 산화물층(111), 또는 금속 산화물층(111) 및 반도체층(112)을 형성한 후, 격벽(절연층; 822)을 형성하여도 좋다. 또, 본 실시 형태에서는 각 소자에 박막 트랜지스터(721)를 형성하고 있지만, 스위치로서 기능하는 것이면 박막 트랜지스터 이외의 소자를 대신에 형성하여도 좋다.
박막 트랜지스터(721)의 일 형태에 관해서, 도 9를 사용하여 설명한다. 도 9a는 톱게이트형의 박막 트랜지스터를 적용하는 일례를 도시하고 있다. 기판(521) 상에 하지막으로서 절연층(901)이 형성되고, 절연층(901)상에 박막 트랜지스터(910)가 형성되어 있다. 박막 트랜지스터(910)는, 절연층(901)상에 반도체층(902) 및 게이트 절연층으로서 기능할 수 있는 절연층(903)이 형성되고, 또한 반도체층(902)상에는 절연층(903)을 개재하여 게이트 전극(904)이 형성되어 있다. 또, 박막 트랜지스터(910)상에는 보호층으로서 기능하는 절연층(905) 및 층간절연층으로서 기능하는 절연층(821)이 형성되어 있다. 또한, 반도체층의 소스영역 및 드레인 영역 각각에 접속하는 배선(907)이 형성된다.
절연층(901)에는, 산화규소막, 질화규소막 또는 산화질화규소막 등의 절연막을 사용하여, 이들 절연막을 단층 또는 2 이상의 복수층으로 형성한다. 또, 절연층(901)은, 스퍼터법, CVD 법 등을 사용하여 형성하면 좋다.
반도체층(902)은, 어몰퍼스실리콘 등의 비정질 반도체, 세미어몰퍼스 반도체, 미결정(微結晶) 반도체 등의 비결정성의 반도체막의 외에, 폴리실리콘 등의 결정성 반도체막을 사용하여도 좋다.
특히, 비정질 또는 미결정질의 반도체를, 레이저광의 조사에 의해 결정화시킨 결정성 반도체, 열처리에 의해 결정화시킨 결정성 반도체, 열처리와 레이저광의 조사를 조합하여 결정화시킨 결정성 반도체를 적용하는 것이 바람직하다. 열처리에 있어서는, 실리콘 반도체의 결정화를 조장하는 작용이 있는 니켈 등의 금속원소를 사용한 결정화법을 적용할 수 있다.
레이저광을 조사하여 결정화하는 경우에는, 연속 발진 레이저광의 조사 또는 반복 주파수가 10MHz 이상이고, 펄스폭이 1나노초 이하, 바람직하게는 1 내지 100 피코초인 고반복 주파수 초단 펄스광을 조사함으로써, 결정성 반도체가 용융한 용융 대(帶)를, 상기 레이저광의 조사방향으로 연속적으로 이동시키면서 결정화를 할 수 있다. 이러한 결정화법에 의해, 대입자직경이고, 결정립계가 한 방향으로 연장되는 결정성 반도체를 얻을 수 있다. 캐리어의 드리프트 방향을, 이 결정립계가 연장되는 방향에 맞춤으로써, 트랜지스터에 있어서의 전계 효과 이동도를 높일 수 있다. 예를 들면, 400cm2/V·sec 이상을 실현할 수 있다.
상기 결정화 공정을, 유리기판의 내열온도(약 600℃) 이하의 결정화 프로세스를 사용하는 경우, 대면적 유리기판을 사용하는 것이 가능하다. 이 때문에, 기판당 대량의 반도체 장치를 제작하는 것이 가능하고, 저비용화가 가능하다.
또한, 가열 온도에 견딜 수 있는 기판을 사용하여, 유리기판의 내열온도 이상의 가열에 의해 결정화 공정을 하여, 반도체층(902)을 형성하여도 좋다. 대표적으로는, 절연성 기판에 석영기판을 사용하여, 비정질 또는 미결정질의 반도체를 700도 이상에서 가열하여 반도체층(902)을 형성한다. 이 결과, 결정성이 높은 반도체를 형성하는 것이 가능하다. 이 경우, 응답 속도나 이동도 등의 특성이 양호하고, 고속 동작이 가능한 박막 트랜지스터를 제공할 수 있다.
게이트 전극(904)은 금속 또는 일 도전형의 불순물을 첨가한 다결정반도체로 형성할 수 있다. 금속을 사용하는 경우는, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 알루미늄(Al) 등을 사용할 수 있다. 또한, 금속을 질화시킨 금속질화물을 사용할 수 있다. 또는, 상기 금속질화물로 이루어지는 제 1 층과 금속으로 이 루어지는 제 2 층을 적층시킨 구조로 하여도 좋다. 적층 구조로 하는 경우에는, 제 1 층의 단부가 제 2 층의 단부로부터 외측으로 돌출된 소위 해트(hat) 형상으로 하여도 좋다. 이 때 제 1 층을 금속질화물로 함으로써, 배리어 메탈로 할 수 있다. 즉, 제 2 층의 금속이, 절연층(903)이나 그 하층의 반도체층(902)으로 확산되는 것을 막을 수 있다.
또, 게이트 전극(904)의 측면에는, 사이드월(측벽 스페이서; 908)을 형성하여도 좋다. 사이드월은, CVD 법에 의해 절연층을 형성하고, 상기 절연층을 RIE(Reactive ion etching: 반응성 이온 에칭)법에 의해 이방성 에칭함으로써 형성할 수 있다.
반도체층(902), 절연층(903), 게이트 전극(904) 등을 조합하여 구성되는 트랜지스터는, 싱글 드레인 구조, LDD(저농도 드레인) 구조, 게이트 오버랩 드레인 구조 등 각종 구조를 적용할 수 있다. 또, 도 9a에서는, 사이드월이 중첩하는 반도체층에 있어서, 저농도 불순물 영역(909)이 형성되는 LDD 구조의 박막 트랜지스터를 도시하고 있다. 또한, 싱글 게이트 구조, 등가적으로는 동전위의 게이트전압이 인가되는 트랜지스터가 직렬로 접속된 형이 되는 멀티게이트 구조, 반도체층을 상하에 게이트 전극으로 끼우는 듀얼 게이트 구조를 적용하는 것도 가능하다.
절연층(821)은, 산화규소 및 산화질화규소 등의 무기절연재료, 또는 아크릴수지 및 폴리이미드수지 등의 유기절연재료로 형성한다. 스핀도포나 롤피복기 등 도포법을 사용하는 경우에는, 유기용매 중에 녹여진 절연막재료를 도포한 후, 열처리에 의해 산화규소로 형성되는 절연층을 사용할 수도 있다. 예를 들면, 실록산 결합을 포함하는 도포막을 형성하여 두고, 200 내지 400도에서의 열처리에 의해 형성 가능한 절연층을 사용할 수 있다. 절연층(821)을, 도포법으로 형성하는 절연층이나 리플로에 의해 평탄화한 절연층을 형성함으로써, 그 층 상에 형성하는 배선의 단선을 방지할 수 있다. 또한, 다층배선을 형성할 때에도 상술한 도포법을 유효하게 이용할 수 있다.
절연층(821)의 위에 형성되는 배선(907)은, 게이트 전극(904)과 동일한 층으로 형성되는 배선과 교차하여 형성하는 것이 가능하고, 다층 배선 구조를 형성하고 있다. 절연층(821)과 동일하게 기능을 갖는 절연층을 복수 적층하고, 그 층상에 배선을 형성함으로써 다층 배선 구조를 형성할 수 있다. 배선(907)은 티탄(Ti)과 알루미늄(Al)의 적층 구조, 몰리브덴(Mo)과 알루미늄(Al)의 적층 구조 등, 알루미늄(Al)과 같은 저저항재료와, 티탄(Ti)이나 몰리브덴(Mo) 등의 고융점 금속재료를 사용한 배리어 메탈과의 조합으로 형성하는 것이 바람직하다.
도 9b는, 보텀게이트형의 박막 트랜지스터를 적용하는 일례를 도시하고 있다. 절연성 기판(521)상에 절연층(901)이 형성되고, 그 위에 박막 트랜지스터(920)가 형성되고 있다. 박막 트랜지스터(920)에는, 게이트 전극(904), 게이트 절연층으로서 기능하는 절연층(903) 및 반도체층(902)이 형성되고, 더욱이 그 위에는 채널 보호층(921), 보호층으로서 기능하는 절연층(905) 및 층간절연층으로서 기능하는 절연층(821)이 형성되어 있다. 더욱이 그 상층에는, 보호층으로서 기능하는 절연층(도시하지 않음)을 형성하여도 좋다. 반도체층의 소스영역 및 드레인영역에 각각 접속된 배선(907)은, 절연층(905)의 층상 또는 절연층(821)의 층상에 형 성할 수 있다. 또, 보텀게이트형의 박막 트랜지스터의 경우는, 절연층(901)이 형성되지 않아도 좋다.
또한, 기판(521)이 가요성을 갖는 기판인 경우, 내열온도가 유리기판 등의 비가요성 기판과 비교하여 낮다. 이 때문에, 박막 트랜지스터의 반도체층에, 유기반도체를 사용하여 형성하는 것이 바람직하다.
여기에서, 반도체층에 유기반도체를 사용하는 박막 트랜지스터의 구조에 관해서, 도 9c, 도 9d를 참조하여 설명한다. 도 9c는, 스태거형의 유기 반도체 트랜지스터를 적용하는 일례를 도시하고 있다. 가요성을 갖는 기판(930)상에 유기 반도체 트랜지스터(931)가 형성되어 있다. 유기 반도체 트랜지스터(931)는, 게이트 전극(932), 게이트 절연막으로서 기능하는 절연층(933), 게이트 전극(932) 및 절연층(933)이 중첩하는 장소에 형성된 반도체층(934)을 갖고, 반도체층(934)에는 배선(907)이 접속되어 있다. 또, 반도체층(934)은, 게이트 절연막으로서 기능하는 절연층(933)과 배선(907)에 접한다.
게이트 전극(932)은, 게이트 전극(904)과 동일한 재료 및 수법에 의해, 형성할 수 있다. 또한, 액적토출법을 사용하여, 건조·소성하여 게이트 전극(932)을 형성할 수 있다. 또한, 가요성을 갖는 기판상에, 금속미립자를 포함하는 페이스트를 인쇄법에 의해 인쇄하여, 건조·소성하여 게이트 전극(932)을 형성할 수 있다. 미립자의 대표예로서는, 금, 구리, 금과 은의 합금, 금과 구리의 합금, 은과 구리의 합금, 금과 은과 구리의 합금의 어느 하나를 주성분으로 하는 미립자라도 좋다. 또한, 인듐주석산화물(ITO) 등의 도전성 산화물을 주성분으로 하는 미립자라도 좋다.
게이트 절연막으로서 기능하는 절연층(933)은, 절연층(903)과 동일한 재료 및 수법에 의해 형성할 수 있다. 단, 유기용매 중에 용해하는 절연막재료를 도포한 후, 열처리에 의해 절연층을 형성하는 경우, 열처리온도가 가요성을 갖는 기판의 내열온도보다 낮은 온도로 한다.
유기 반도체 트랜지스터의 반도체층(934)의 재료로서는, 다환방향족 화합물, 공액 2중 결합을 갖는 화합물, 프탈로시아닌, 전하이동형 착체 등을 들 수 있다. 예를 들면 안트라센, 테트라센, 펜타센, 헥사티오펜(6T), 테트라시아노퀴노디메탄(TCNQ), 베릴렌카본산무수화물(PTCDA), 나프탈렌카본산무수화물(NTCDA) 등을 사용할 수 있다. 또한, 유기 반도체 트랜지스터의 반도체층(934)의 재료로서는, π공액계 고분자, σ공액계 고분자, 카본나노튜브, 폴리비닐피리딘, 프탈로시아닌 금속착체 등을 들 수 있다. 특히 골격이 공액다중결합으로 구성되는 π공액 고분자이다, 폴리아세틸렌, 폴리아닐린, 폴리피롤, 폴리티에닐렌, 폴리티오펜유도체, 폴리(3알킬티오펜), 폴리아릴렌 유도체 또는 폴리아릴렌비닐렌 유도체, 폴리아릴렌에티닐렌을 사용하면 바람직하다.
또한, 유기 반도체 트랜지스터의 반도체층의 형성방법으로서는, 기판에 막 두께가 균일한 막이 형성할 수 있는 방법을 사용하면 좋다. 두께는 1nm 이상 1000nm 이하, 바람직하게는 10nm 이상 100nm 이하가 바람직하다. 구체적인 방법으로서는, 증착법, 도포법, 스핀 코팅법, 바 코팅법, 용액 캐스트법, 디핑법, 스크린 인쇄법, 롤피복기법 또는 액적토출법을 사용할 수 있다.
도 9d는, 코플레이너형의 유기 반도체 트랜지스터를 적용하는 일례를 도시하 고 있다. 가요성을 갖는 기판(930)상에 유기 반도체 트랜지스터(941)가 형성되어 있다. 유기 반도체 트랜지스터(941)는, 게이트 전극(932), 게이트 절연막으로서 기능하는 절연층(933), 게이트 전극(932) 및 절연층(933)이 중첩하는 장소에 형성된 반도체층(934)을 갖고, 반도체층(934)에는 배선(907)이 접속되어 있다. 또한, 반도체층(934)에 접속된 배선(907)은, 게이트 절연막으로서 기능하는 절연층 및 반도체층에 접한다.
박막 트랜지스터나 유기 반도체 트랜지스터는 스위칭 소자로서 기능할 수 있는 것이면, 어떠한 구성으로 형성하여도 좋다. 또, 배선(907)을 본 발명의 기억 소자에 있어서의 제 1 도전층으로서 이용하여도 좋고, 배선(907)에 본 발명의 기억 소자를 접속하여도 좋다.
또한, 단결정기판이나 SOI 기판을 사용하여 트랜지스터를 형성하고, 그 위에 기억 소자를 형성하여도 좋다. SOI 기판은 웨이퍼의 접합에 의한 방법이나 산소이온을 Si 기판내에 주입함으로써 내부에 절연층(831)을 형성하는 SIMOX라고 불리는 방법을 사용하여 형성하면 좋다.
예를 들면, 기판에 단결정 반도체를 사용한 경우, 도 8c에 도시하는 바와 같이 단결정 반도체 기판(830)을 사용하여 형성된 전계 효과 트랜지스터(832)에 기억 소자(801)가 접속되어 있다. 또한, 전계 효과 트랜지스터(832)의 배선을 덮도록 절연층(833)을 형성하고, 상기 절연층(833)상에 기억 소자(801)를 형성하고 있다.
이러한 단결정 반도체로 형성되는 트랜지스터는, 응답 속도나 이동도 등의 특성이 양호하기 때문에, 고속 동작이 가능한 트랜지스터를 제공할 수 있다. 또 한, 트랜지스터는, 그 특성의 불균일함이 적기 때문에, 높은 신뢰성을 실현한 반도체 장치를 제공할 수 있다.
또, 기억 소자(801)는, 절연층(833)상에 형성되는 제 1 도전층(110)과, 금속 산화물층(111)과, 반도체층(112)과, 유기 화합물층(113)과, 제 2 도전층(114)을 갖고, 금속 산화물층(111), 반도체층(112) 및 유기 화합물층(113)은 제 1 도전층(110)과 제 2 도전층(114)에 끼워진 구성이다. 또, 금속 산화물층(111)은, 제 1 도전층(110)상에 접하고, 반도체층(112)은 금속 산화물층(111)상에 접하여 형성되어 있다.
이와 같이, 절연층(833)을 형성하여 기억 소자(801)를 형성함으로써 제 1 도전층(110)을 자유롭게 배치할 수 있다. 요컨대, 도 8b의 구성에서는, 트랜지스터에 접속된 배선을 피한 영역에 기억 소자를 형성할 필요가 있었지만, 절연층(833)을 형성함으로써, 예를 들면, 도 8c와 같이 트랜지스터(832)의 상방에 기억 소자(801)를 형성하는 것이 가능해진다. 그 결과, 기억회로를 보다 고집적화하는 것이 가능해진다. 물론, 전계 효과 트랜지스터(832)가 갖는 배선(907)을 기억 소자가 갖는 제 1 도전층으로 하여도 좋다.
또, 도 8b, 도 8c에 도시하는 구성에 있어서, 반도체층(112) 및 유기 화합물층(113)은 기판 전체면에 형성한 예를 도시하고 있지만, 각 메모리 셀에만 이들의 유기 화합물층을 형성하여도 좋다. 이 경우, 액적토출법 등을 사용하여 유기 화합물을 토출하여 소성하고 선택적으로 유기 화합물층을 형성함으로써 재료의 이용 효율을 향상시키는 것이 가능해진다.
또한, 기판상에 박리층을 형성하고, 박리층상에 트랜지스터를 갖는 층(1030) 및 기억 소자(801)를 형성한 후, 트랜지스터를 갖는 층(1030) 및 기억 소자(801)를 박리층을 이용하여 기판으로부터 박리하고, 도 10에 도시하는 바와 같이 접착층(1032)을 사용하여 트랜지스터를 갖는 층(1030) 및 기억 소자(801)를 상기 기판과 다른 기판(1031)과 접합하여도 좋다. 박리방법으로서는, (1)내열성이 높은 기판과 트랜지스터를 갖는 층의 사이에 박리층으로서 금속 산화물층을 형성하고, 상기 금속 산화물층을 결정화에 의해 취약화하여, 상기 트랜지스터를 갖는 층을 박리하는 방법, (2)내열성이 높은 기판과 트랜지스터를 갖는 층의 사이에 박리층으로서 수소를 포함하는 비정질 규소막을 형성하고, 레이저광의 조사 또는 에칭에 의해 상기 비정질 규소막을 제거함으로써, 상기 트랜지스터를 갖는 층을 박리하는 방법, (3)트랜지스터를 갖는 층이 형성된 내열성이 높은 기판을 기계적으로 삭제하거나, 또는 용액이나 NF3, BrF3, ClF3 등의 플루오르화 할로겐 가스에 의한 에칭으로 제거하는 방법, (4)내열성이 높은 기판과 트랜지스터를 갖는 층의 사이에 박리층으로서 금속층 및 금속 산화물층을 형성하고, 상기 금속 산화물층을 결정화에 의해 취약화하여, 금속층의 일부를 에칭 용액이나 NF3의 가스나 BrF3, ClF3 등의 플루오르화할로겐가스에 의해 에칭으로 제거한 후, 취약화된 금속 산화물층에 있어서 물리적으로 박리하는 방법 등을 사용하면 좋다.
또한, 기판(1031)으로서는, 실시 형태 2에서 나타낸 기판(521)으로 나타낸 가요성 기판, 필름, 섬유질인 재료로 이루어지는 종이 등을 사용함으로써, 기억장 치의 소형, 박형, 경량화를 도모하는 것이 가능하다.
다음에, 기억장치, 즉 반도체 장치(700)로의 데이터의 기록 동작에 관해서 도 7a를 사용하여 설명한다. 실시 형태 2와 같이 여기에서는 전기적 작용, 대표적으로는 전압인가에 의해 데이터의 기록을 할 때의 동작에 관해서 설명한다. 또, 기록은 메모리 셀의 전기적 특성을 변화시킴으로써 행하지만, 메모리 셀의 초기 상태(전기적 작용을 가하고 있지 않은 상태)를 데이터 「0」, 전기적 특성을 변화시킨 상태를 데이터 「1」로 한다.
x 행 또한 y 열째의 메모리 셀(701)에 데이터를 기록하는 경우에 관해서 설명한다. 메모리 셀(701)에 데이터 「1」을 기록하는 경우, 우선, 디코더(712, 713) 및 실렉터(714)에 의해서 메모리 셀(701)을 선택한다. 구체적으로는, 디코더(713)에 의해서, 메모리 셀(701)에 접속되는 워드선 Wy에 소정의 전위 V22를 인가한다. 또한, 디코더(712)와 실렉터(714)에 의해서, 메모리 셀(701)에 접속되는 비트선 Bx를 판독/기록 회로(715)에 접속한다. 그리고, 판독/기록 회로(715)로부터 비트선 Bx으로 기록 전위 V21을 출력한다.
이렇게 해서, 메모리 셀을 구성하는 박막 트랜지스터(721)를 온 상태로 하고, 기억 소자(722)에, 공통전극 및 비트선을 전기적으로 접속하고, 대략 Vw=Vcom-V21의 전압을 인가한다. Vcom이란, 기억 소자(722)에 있어서의 공통전극, 즉 제 2 도전층의 전위이다. 전압 Vw를 적절하게 선택함으로써, 제 1 도전층과 제 2 도전층의 사이에 형성된 유기 화합물을 포함하는 층을 물리적 또는 전기적으로 변화시켜, 데이터 「1」의 기록을 한다. 구체적으로는, 판독 동작전압에 있어서, 데이터 「1」의 상태의 제 1 도전층과 제 2 도전층의 사이의 전기저항이, 데이터「0」의 상태와 비교하여, 대폭 작아지도록 변화시키면 좋고, 단지 단락(쇼트)시켜도 좋다. 또, 전위는, (V21, V22, Vcom)=(5 내지 15V, 5 내지 15V, 0V), 또는 (-12 내지 0V, -12 내지 0V, 3 내지 5V)의 범위로부터 적절하게 선택하면 좋다. 전압 Vw는 5V 이상 또한 15V 이하, 또는 -15V 이상 또한 -5V 이하로 하면 좋다.
또, 비선택의 워드선 및 비선택의 비트선에는, 접속되는 메모리 셀에 데이터 「1」이 기록되지 않도록 제어한다. 구체적으로는, 비선택의 워드선에는 접속되는 메모리 셀의 트랜지스터를 오프상태로 하는 전위를 인가하거나, Vcom과 동일 정도의 전위를 인가하면 좋다.
한편, 메모리 셀(701)에 데이터 「0」을 기록하는 경우는, 메모리 셀(701)에는 전기적 작용을 가하지 않으면 좋다. 회로동작상은, 예를 들면, 「1」을 기록하는 경우와 마찬가지로, 디코더(712, 713) 및 실렉터(714)에 의해서 메모리 셀(701)을 선택하지만, 판독/기록 회로(715)로부터 비트선 Bx로의 출력 전위를 Vcom과 동일 정도로 하거나, 메모리 셀의 박막 트랜지스터(721)를 오프상태로 하는 전위로 한다. 그 결과, 기억 소자(722)에는, 작은 전압(예를 들면 -5 내지 5V)이 인가되거나, 전압이 인가되지 않기 때문에, 전기적 특성이 변화하지 않고, 데이터 「0」 기록이 실현된다.
다음에, 전기적 작용에 의해, 데이터의 판독을 할 때의 동작에 관해서 도 7b를 사용하여 설명한다. 데이터의 판독은, 기억 소자(722)의 전기적 특성이, 데이터 「0」을 갖는 메모리 셀과 데이터 「1」을 갖는 메모리 셀에서 다른 것을 이용 하여 행한다. 예를 들면, 데이터 「0」을 갖는 메모리 셀을 구성하는 기억 소자의 전기저항이 판독 전압에 있어서 R0, 데이터 「1」을 갖는 메모리 셀을 구성하는 기억 소자의 전기저항이 판독 전압에 있어서 R1로 하고, 전기저항의 차를 이용하여 판독하는 방법을 설명한다. 또, R1<<R0으로 한다. 판독/기록 회로(715)는, 판독 부분의 구성으로서, 예를 들면 도 7b에 도시하는 저항소자(750)와 차동 증폭기(751)를 사용한 회로를 생각할 수 있다. 저항소자는 저항치 Rr을 갖고, R 1<Rr<R0으로 한다. 저항소자(750) 대신에, 도 7c에 도시하는 바와 같이 트랜지스터(752)를 사용하여도 좋고, 차동 증폭기(751) 대신에 클록트인버터(753)를 사용하는 것도 가능하다. 물론, 회로 구성은 도 7b 및 도 7c에 한정되지 않는다.
x 행 y 열째 메모리 셀(702)로부터 데이터의 판독을 하는 경우, 우선, 디코더(712, 713) 및 실렉터(714)에 의해서 메모리 셀(702)을 선택한다. 구체적으로는, 디코더(713)에 의해서, 메모리 셀(702)에 접속되는 워드선 Wy에 소정의 전위 V24를 인가하고, 박막 트랜지스터(721)를 온 상태로 한다. 또한, 디코더(712)와 실렉터(714)에 의해서, 메모리 셀(702)에 접속되는 비트선 Bx를 판독/기록 회로(715)의 단자 P에 접속한다. 그 결과, 단자 P의 전위 Vp는, Vcom과 V0에서 결정되는 저항치를 저항소자(750; 저항치 Rr)와 기억 소자(722; 저항치 R0 또는 R1)에 의한 저항 분할에 의해서 결정하는 값이 된다. 따라서, 메모리 셀(702)이 데이터 「0」을 갖는 경우의 단자 P의 전위 Vp0에는, Vp0=Vcom+(V0-Vcom)×R0/(R0+ Rr)이 된다. 또한, 메모리 셀(702)이 데이터 「1」을 갖는 경우의 단자 P의 전위 Vp1에는, Vp1=Vcom+(V0-Vcom)×R1/(R1+Rr)이 된다. 그 결과, 도 7b에서는, Vref를 Vp0 과 Vp1의 사이가 되도록 선택함으로써, 도 7c에서는, 클록트인버터의 변화점을 Vp0과 Vp1의 사이가 되도록 선택함으로써, 출력 전위 Vout가 데이터 「0」/「1」에 따라서, Low/High(또는 High/Low)가 출력되어, 판독을 할 수 있다.
예를 들면, 차동 증폭기(751)를 Vdd=3V에서 동작시키고, Vcom=0V, V0=3V, Vref=1.5V로 한다. 가령, R0/Rr=Rr/R1=9로 하고, 박막 트랜지스터(721)의 온 저항을 무시할 수 있다고 하면, 메모리 셀의 데이터가 「0」인 경우, Vp0=2.7V 가 되어 Vout는 High가 출력되고, 메모리 셀의 데이터가 「1」인 경우, Vp1=0.3V 가 되어 Vout는 Low가 출력된다. 이렇게 하여, 메모리 셀의 판독을 할 수 있다.
상기 방법에 의하면, 기억 소자(722)의 저항치의 상위와 저항 분할을 이용하여, 전압치로 판독하고 있다. 물론, 판독 방법은, 이 방법에 한정되지 않는다. 예를 들면, 전기저항의 차를 이용하는 것 이외에, 전류치의 차를 이용하여 판독하여도 상관없다. 또한, 메모리 셀의 전기적 특성이, 데이터 「0」과 「1」에서, 임계치 전압이 다른 다이오드 특성을 갖는 경우에는, 임계치 전압의 차를 이용하여 판독하여도 상관없다.
또한, 절연성을 갖는 기판상에 박막 트랜지스터(TFT)를 형성하고 그 위에 기억 소자 또는 기억 소자 어레이를 형성하여도 좋고, 절연성을 갖는 기판의 대신에 Si 등의 반도체 기판이나 SOI 기판을 사용하여 기판상에 전계 효과 트랜지스터(FET)를 형성하고 그 위에 기억 소자 또는 기억 소자 어레이를 형성하여도 좋다.
본 실시형태에서 나타낸 반도체 장치는, 본 발명의 기억 소자를 가짐으로써 기억 소자마다의 거동의 불균일함을 저감하는 것이 가능해진다. 따라서, 기록 특 성이 우수한 반도체 장치를 제작할 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압이 취할 수 있는 폭을 확대할 수 있다. 따라서, 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
반도체 장치로의 데이터의 기록은 한번뿐만 아니라, 미기록 소자가 있는 한 추가(추기)가 가능하다. 한편, 기록을 한번 행한 기억 소자에 대하여 데이터를 소거하는 것은 불가능하기 때문에, 재기록에 의한 위조를 방지할 수 있다. 또한, 본 발명의 기억 소자는 한 쌍의 도전층간에, 금속 산화물층, 반도체층 및 유기 화합물층이 끼워진 단순한 구조이기 때문에, 기록 특성이 우수한 반도체 장치를 저렴한 비용으로 제작하는 것이 가능해진다.
또, 본 실시형태는, 다른 실시 형태 및 실시예와도 자유롭게 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 상기 실시 형태에서 나타내는 기억장치를 갖는 반도체 장치의 일 구성예에 관해서 도면을 사용하여 설명한다.
본 실시 형태에서 나타내는 반도체 장치는, 비접촉으로 데이터의 판독과 기록이 가능한 것을 특징으로 하고 있다. 데이터의 전송 형식은, 한 쌍의 코일을 대향으로 배치하여 상호 유도에 의해서 교신을 하는 전자결합방식, 유도전자계에 의해서 교신하는 전자유도방식, 전파를 이용하여 교신하는 전파방식의 3개로 대별되지만, 어느 방식을 사용하여도 좋다. 또한, 데이터의 전송에 사용하는 안테나는 2가지의 설치 방법이 있고, 1개는 트랜지스터 및 기억 소자가 형성된 기판상에 안테 나를 설치하는 경우, 다른 1개는 트랜지스터 및 기억 소자가 형성된 기판에 단자부를 설치하고, 상기 단자부에 다른 기판에 설치된 안테나를 접속하여 설치하는 경우가 있다.
본 실시형태에서 나타내는 반도체 장치의 구성에 대하여 도 11을 참조하여 설명한다. 도 11a에 도시하는 바와 같이, 본 발명의 반도체 장치(20)는, 비접촉으로 데이터를 교신하는 기능을 갖고, 전원회로(11), 클록 발생회로(12), 데이터 복조/변조회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스회로(15), 기억회로(16), 버스(17), 안테나(18)를 갖는다.
또한, 도 11b에 도시하는 바와 같이, 본 발명의 반도체 장치(20)는, 비접촉으로 데이터를 교신하는 기능을 갖고, 전원회로(11), 클록 발생회로(12), 데이터 복조/변조회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스회로(15), 기억회로(16), 버스(17), 안테나(18)의 외에, 중앙처리유닛(1)을 가져도 좋다.
또한, 도 11c에 도시하는 바와 같이, 본 발명의 반도체 장치(20)는, 비접촉으로 데이터를 교신하는 기능을 갖고, 전원회로(11), 클록 발생회로(12), 데이터 복조/변조회로(13), 다른 회로를 제어하는 제어회로(14), 인터페이스회로(15), 기억회로(16), 버스(17), 안테나(18), 중앙처리유닛(1)의 외에, 검출소자(3), 검출회로(4)로 이루어지는 검출부(2)를 가져도 좋다.
전원회로(11)는, 안테나(18)로부터 입력된 교류신호를 기초로, 반도체 장치(20)의 내부의 각 회로에 공급하는 각종 전원을 생성하는 회로이다. 클록 발생회로(12)는, 안테나(18)로부터 입력된 교류신호를 기초로, 반도체 장치(20)의 내부 의 각 회로에 공급하는 각종 클록신호를 생성하는 회로이다. 데이터 복조/변조회로(13)는, 리더 라이터(19)와 교신하는 데이터를 복조/변조하는 기능을 갖는다. 제어회로(14)는, 기억회로(16)를 제어하는 기능을 갖는다. 안테나(18)는, 전자계 또는 전파의 송수신을 하는 기능을 갖는다. 리더 라이터(19)는, 반도체 장치와의 교신, 제어 및 그 데이터에 관한 처리를 제어한다. 또, 반도체 장치는 상기 구성에 제약되지 않고, 예를 들면, 전원전압의 리미터 회로나 암호처리전용 하드웨어와 같은 다른 요소를 추가한 구성이어도 좋다.
기억회로(16)는, 실시 형태 1에 나타내는 기억 소자로부터 선택되는 1개 또는 복수의 기억 소자를 갖는다. 본 발명의 기억 소자를 가짐으로써 기억 소자마다의 거동의 불균일함을 저감하는 것이 가능해진다. 따라서, 기록 특성이 우수한 반도체 장치를 제작할 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압이 취할 수 있는 폭을 확대할 수 있다. 따라서, 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
또한, 기억 소자로의 데이터의 기록의 기회는 한번뿐만이 아니라, 미기록 소자가 있는 한 데이터의 추가(추기)가 가능하다. 한편, 기록을 한번 행한 기억 소자에 대하여 데이터를 소거하는 것은 불가능하기 때문에, 재기록에 의한 위조를 방지할 수 있다.
또한, 검출부(2)는, 온도, 압력, 유량, 빛, 자기, 음파, 가속도, 습도, 기체성분, 액체성분, 그 밖의 특성을 물리적 또는 화학적 수법에 의해 검출할 수 있다. 또, 검출부(2)는, 물리량 또는 화학량을 검출하는 검출소자(3)와 상기 검출소자(3) 에서 검출된 물리량 또는 화학량을 전기신호 등이 적절한 신호로 변환하는 검출회로(4)를 갖고 있다. 검출소자(3)로서는, 저항소자, 용량결합소자, 유도결합소자, 광기전력소자, 광전변환소자, 열기전력소자, 트랜지스터, 서미스터, 다이오드 등으로 형성할 수 있다. 또, 검출부(2)는 복수 형성하여도 좋고, 이 경우, 복수의 물리량 또는 화학량을 동시에 검출하는 것이 가능하다.
또, 여기에서 말하는 물리량이란, 온도, 압력, 유량, 빛, 자기, 음파, 가속도, 습도 등을 가리키고, 화학량이란 가스 등의 기체성분이나 이온 등의 액체성분 등의 화학물질 등을 가리킨다. 화학량으로서는, 그 외에도, 혈액, 땀, 오줌 등에 포함되는 특정한 생체물질(예를 들면, 혈액 중에 포함되는 혈당치 등) 등의 유기 화합물도 포함된다. 특히, 화학량을 검출하고자 하는 경우에는, 필연적으로 어떤 특정한 물질을 선택적으로 검출하게 되기 때문에, 미리 검출소자(3)에 검출하고자 하는 물질과 선택적으로 반응하는 물질을 형성해 둔다. 예를 들면, 생체물질의 검출을 하고자 하는 경우에는, 검출소자(3)에 검출시키고자 하는 생체물질과 선택적으로 반응하는 효소, 항체 또는 미생물 세포 등을 고분자 등에 고정화하여 형성하여 두는 것이 바람직하다.
다음에, 복수의 소자 및 기억 소자가 형성된 기판상에, 안테나를 형성한 반도체 장치의 일 구성예를 도 12에 도시한다. 또, 도 12는 기억회로(16)와 안테나(18)의 부분 단면도이다.
도 12a는 패시브 매트릭스형으로 구성되는 기억회로를 갖는 반도체 장치를 도시하고 있다. 반도체 장치는, 기판(1350)상에 트랜지스터(1300, 1301)를 갖는 층(1351)과, 트랜지스터를 갖는 층(1351)의 상방에 형성되는 기억 소자부(1352) 및 안테나로서 기능하는 도전층(1353)을 갖는다.
또, 여기에서는 트랜지스터를 갖는 층(1351)의 상방에 기억 소자부(1352) 및 안테나로서 기능하는 도전층(1353)을 갖는 경우를 나타내고 있지만, 이 구성에 한정되지 않고 기억 소자부(1352) 또는 안테나로서 기능하는 도전층(1353)을, 트랜지스터를 갖는 층(1351)의 하방이나 동일 층에 가져도 좋다.
기억 소자부(1352)는 복수의 기억 소자(1352a, 1352b)를 갖는다. 기억 소자(1352a)는, 절연층(1252)상에 형성된 제 1 도전층(110)과, 제 1 도전층(110)을 이용하여 형성된 금속 산화물층(111a)과, 제 1 도전층(110)의 일부를 덮고, 또한 금속 산화물층(111a)을 개재하여 형성된 반도체층(112a)과, 또한 반도체층(112a)을 덮는 유기 화합물층(113a)과 제 2 도전층(114a)을 갖는다. 또한, 기억 소자(1352b)는, 제 1 도전층(110)과, 제 1 도전층(110)을 이용하여 형성된 금속 산화물층(111b)과, 제 1 도전층(110)의 일부를 덮고, 또한 금속 산화물층(111b)을 개재하여 형성된 반도체층(112b)과, 또한 반도체층(112b)을 덮는 유기 화합물층(113b)과 제 2 도전층(114b)을 갖는다. 금속 산화물층(111a, 111b)은, 제 1 도전층(110)과는 별도 금속막을 형성하고, 상기 금속막에 대하여 산화처리를 실시함으로써 형성하여도 좋다. 또, 개개의 기억 소자(1352a, 1352b)는 격벽(절연층; 1374)에 의해 분리되어 있다.
기억 소자부(1352)에 있어서의 제 1 도전층(110)은, 트랜지스터(1301)의 배선에 접속되어 있고, 기억 소자부(1352)는 상기 실시 형태에서 나타낸 기억 소자와 동일한 재료 또는 제작방법을 사용하여 형성할 수 있다. 또한, 제 2 도전층(114a, 114b) 및 안테나로서 기능하는 도전층(1353)을 덮어 보호막으로서 기능하는 절연층(522)이 형성되어 있다.
또, 안테나로서 기능하는 도전층(1353)은 도전층(1360)상에 형성되어 있다. 도전층(1360)은, 기억 소자부(1352)에 있어서의 제 1 도전층(110)과 동일 공정에서 형성된 배선(1310)을 통하여 트랜지스터(1300)와 접속되어 있다. 또한, 안테나로서 기능하는 도전층은 제 2 도전층(114a, 114b)과 동일 층으로 형성하여도 좋다.
안테나로서 기능하는 도전층(1353)은, CVD법, 스퍼터법, 스크린인쇄나 그라비아인쇄 등의 인쇄법, 액적토출법, 디스펜서법, 도금법 등을 사용하여, 도전성 재료에 의해 형성한다. 도전성재료는, 알루미늄(Al), 티탄(Ti), 은(Ag),동(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo)으로부터 선택된 원소, 또는 이들의 원소를 주성분으로 하는 합금재료 또는 화합물재료로, 단층 구조 또는 적층 구조로 형성한다.
예를 들면, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전층을 형성하는 경우에는, 입자직경이 수nm으로부터 수십㎛의 도전체입자를 유기수지에 용해 또는 분산시킨 도전성 페이스트를 소망의 영역에 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는, 은(Ag), 금(Au), 구리(Cu), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 및 티탄(Ti) 등의 어느 하나 이상의 금속입자나 할로겐화은의 미립자, 또는 분산성 나노입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기수지는, 금속입자의 결합제, 용매, 분산제 및 피복재로서 기능하는 유기수지로부터 선택된 하나 또는 복수를 사용할 수 있다. 대표적으로는, 에폭시수지, 실리콘수지 등의 유기수지를 들 수 있다. 또한, 도전층의 형성에 있어서, 도전성 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들면, 도전성 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들면 입자직경 1nm 이상 100nm 이하)를 사용하는 경우, 150 내지 300℃의 온도 범위에서 소성함으로써 경화시켜 도전층을 얻을 수 있다. 또한, 땜납이나 납프리의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입자직경 20㎛ 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납프리 땜납은, 저비용이라는 이점을 갖고 있다. 또한, 상술한 재료 이외에도, 세라믹이나 페라이트 등을 안테나에 적용하여도 좋다.
트랜지스터를 갖는 층(1351)에 포함되는 트랜지스터(1300, 1301)는, 실시 형태 3에서 나타낸 트랜지스터 등을 적절하게 선택하여, 사용할 수 있다.
또한, 기판상에 박리층을 형성하고, 상기 박리층상에 트랜지스터를 갖는 층(1351), 기억 소자부(1352), 및 안테나로서 기능하는 도전층(1353)을 형성하고, 실시 형태 3에 나타내는 박리방법을 적절하게 사용하여 트랜지스터를 갖는 층(1351), 기억 소자부(1352) 및 안테나로서 기능하는 도전층(1353)을 박리하고, 기판상에 접착층을 사용하여 접착하여도 좋다. 기판으로서는, 실시 형태 2의 기판(521)에서 나타낸 가요성 기판, 필름, 섬유질의 재료로 이루어지는 종이, 기재 필름 등을 사용함으로써, 기억장치의 소형, 박형, 경량화를 도모하는 것이 가능하다.
도 12b에 액티브 매트릭스형의 기억회로를 갖는 반도체 장치의 일례를 도시한다. 또, 도 12b에 관해서는, 도 12a와 다른 부분에 관해서 설명한다.
도 12b에 도시하는 반도체 장치는, 기판(1350)상에 트랜지스터(1300, 1301)를 갖는 층(1351)과, 트랜지스터를 갖는 층(1351)의 상방에 기억 소자부(1356) 및 안테나로서 기능하는 도전층(1353)을 갖는다. 또, 여기에서는 트랜지스터를 갖는 층(1351)의 상방에 기억 소자부(1356) 및 안테나로서 기능하는 도전층(1353)을 갖는 경우를 나타내고 있지만, 이 구성에 한정되지 않고 트랜지스터를 갖는 층(1351)의 상방이나 하방에 가져도 좋고, 기억 소자부(1356)나 안테나로서 기능하는 도전층(1353)을, 트랜지스터를 갖는 층(1351)의 하방이나 동일 층에 가져도 가능하다.
기억 소자부(1356)는, 기억 소자(1356a, 1356b)로 구성된다. 기억 소자(1356a)는, 절연층(1252)상에 형성된 제 1 도전층(110a)과, 제 1 도전층(110a)을 이용하여 형성된 금속 산화물층(111a)과, 제 1 도전층(110a)의 일부를 덮고, 또한 금속 산화물층(111a)을 개재하여 형성된 반도체층(112)과, 또한 반도체층(112)을 덮는 유기 화합물층(113)과 제 2 도전층(114)을 갖는다. 기억 소자(1356b)는, 절연층(1252)상에 형성된 제 1 도전층(110b)과, 제 1 도전층(110b)을 이용하여 형성된 금속 산화물층(111b)과, 제 1 도전층(110b)의 일부를 덮고, 또한 금속 산화물층(111b)을 개재하여 형성된 반도체층(112)과, 유기 화합물층(113)과, 제 2 도전층(114)을 갖는다. 금속 산화물층(111a, 111b)은, 제 1 도전층(110a, 110b)은 별도 금속막을 형성하고, 상기 금속막에 대하여 산화처리를 실시함으로써 형성하여도 좋다. 또, 기억 소자(1356a, 1356b)는 격벽(절연층; 1374)에 의해 분리되어 있다. 또한, 기억 소자를 구성하는 제 1 도전층의 각각에는 트랜지스터의 배선이 접속되어 있다. 즉, 기억 소자는 각각 하나의 트랜지스터에 접속되어 있다.
또한, 기판상에 박리층을 형성하고, 상기 박리층상에 트랜지스터를 갖는 층(1351), 기억 소자부(1356) 및 안테나로서 기능하는 도전층(1353)을 형성하고, 실시 형태 3에 나타내는 박리방법을 적절하게 사용하여 트랜지스터를 갖는 층(1351), 기억 소자부(1356) 및 안테나로서 기능하는 도전층(1353)을 박리하여, 기판상에 접착층을 사용하여 접착하여도 좋다.
다음에, 트랜지스터를 갖는 층, 안테나에 접속되는 단자부 및 기억 소자를 갖는 제 1 기판과, 상기 단자부에 접속되는 안테나가 형성된 제 2 기판을 갖는 반도체 장치의 일 구성예에 관해서 도 13을 사용하여 설명한다. 또, 도 13에 관하여 도 12와 다른 부분에 관해서 설명을 한다.
도 13a는 패시브 매트릭스형의 기억장치를 갖는 반도체 장치를 도시하고 있다. 반도체 장치는, 기판(1350)상에 형성된 트랜지스터(1300, 1301)를 갖는 층(1351)과, 트랜지스터를 갖는 층(1351)의 상방에 형성되는 기억 소자부(1352)와, 안테나에 접속하는 단자부와, 안테나로서 기능하는 도전층(1357)이 형성된 기판(1365)을 갖고, 도전층(1357)과 접속단자가 되는 도전층(1360)과는 수지(1375) 중에 포함되는 도전성 입자(1359)에 의해 전기적으로 접속되고 있다. 또, 트랜지스터를 갖는 층(1351)과 기억 소자부(1352) 등을 갖는 기판(1350)과, 안테나로서 기능하는 도전층(1357)이 형성된 기판(1365)은, 접착성을 갖는 수지(1375)에 의해 접착될 수 있다.
또한, 은페이스트, 동페이스트, 카본페이스트 등의 도전성 접착제나 땜납 접합을 하는 방법을 사용하여 안테나로서 기능하는 도전층(1357)과 접속단자가 되는 도전층(1360)을 접속하여도 좋다. 여기에서는 트랜지스터를 갖는 층(1351)의 상방에 기억 소자부(1352)를 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고 기억 소자부(1352)를, 트랜지스터를 갖는 층(1351)의 하방이나 동일 층에 가져도 좋다.
도 13b는 액티브 매트릭스형의 기억장치가 형성된 반도체 장치를 도시하고 있다. 반도체 장치는, 기판(1350)상에 형성된 트랜지스터(1300, 1301)를 갖는 층(1351)과, 트랜지스터를 갖는 층(1351)의 상방에 형성되는 기억 소자부(1356)와, 트랜지스터에 접속하는 단자부와, 안테나로서 기능하는 도전층(1357)이 형성된 기판(1365)을 갖고, 도전층(1357)과 접속단자가 되는 도전층(1360)은 수지(1375)중에 포함되는 도전성 입자(1359)에 의해 접속되어 있다. 또, 트랜지스터를 갖는 층(1351)과 기억 소자부(1356) 등을 갖는 기판과, 안테나로서 기능하는 도전층(1357)이 형성된 기판(1365)은, 접착성을 갖는 수지(1375)에 의해 접착될 수 있다.
또한, 은페이스트, 동페이스트, 카본 페이스트 등의 도전성 접착제나 땜납접합을 하는 방법을 사용하여 트랜지스터를 갖는 층(1351)과 기억 소자부(1356) 등을 갖는 기판(1350)과, 안테나로서 기능하는 도전층(1357)이 형성된 기판(1365)을 접합하여도 좋다. 여기에서는 트랜지스터를 갖는 층(1351)의 상방에 기억 소자부(1352)를 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고 기억 소자 부(1356)를, 트랜지스터를 갖는 층(1351)의 하방이나 동일 층에 가져도 좋다.
또한, 기판상에 박리층을 형성하고, 상기 박리층상에 트랜지스터를 갖는 층(1351), 기억 소자부(1352) 또는 기억 소자부(1356)를 형성하고, 실시 형태 3에 나타내는 박리방법을 적절하게 사용하여 트랜지스터를 갖는 층(1351) 및 기억 소자부(1352, 1356)를 박리하여, 기판상에 접착층을 사용하여 접착하여도 좋다.
또한, 기억 소자부(1352, 1356)를, 안테나로서 기능하는 도전층(1357)이 형성된 기판(1365)에 형성하여도 좋다. 즉, 트랜지스터를 갖는 층이 형성되는 제 1 기판과, 기억 소자부 및 안테나로서 기능하는 도전층이 형성되는 제 2 기판을, 도전성 입자를 포함하는 수지에 의해 접착하여도 좋다. 또한, 도 12a 및 도 12b에 도시하는 반도체 장치와 마찬가지로, 트랜지스터에 접속하는 센서를 형성하여도 좋다.
본 실시형태에서 나타낸 반도체 장치에서는, 본 발명의 기억 소자를 가짐으로써 기억 소자마다의 거동의 불균일함을 저감시키는 것이 가능해진다. 따라서, 기록 특성이 우수한 반도체 장치를 제작할 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압이 취할 수 있는 폭을 확대할 수 있다. 따라서, 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
또한, 반도체 장치로의 데이터의 기록은 한번뿐만이 아니라, 미기록 소자가 있는 한 추가(추기)가 가능하다. 한편, 기록을 한번 행한 기억 소자에 대하여 데이터를 소거하는 것은 불가능하기 때문에, 재기록에 의한 위조를 방지할 수 있다. 또한, 비접촉으로 데이터의 판독과 기록이 가능하다. 또한, 본 발명의 기억 소자 는 한 쌍의 도전층간에, 금속 산화물층, 반도체층 및 유기 화합물층이 끼워진 단순한 구조이기 때문에, 기록 특성이 우수한 반도체 장치를 저비용으로 제작하는 것이 가능해진다.
또, 본 실시형태는, 다른 실시 형태 및 실시예와도 자유롭게 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는, 본 발명의 기억 소자를 갖는 반도체 장치의 일례에 관해서 도면을 사용하여 설명한다. 본 실시 형태의 반도체 장치의 상면도를 도 14a에, 도 14a에 있어서의 선 X-Y의 단면도를 도 14b에 도시한다.
도 14a에 도시하는 바와 같이, 기판(1400)상에 기억 소자를 갖는 기억 소자부(1404), 회로부(1421), 안테나(1431)가 형성되어 있다. 도 14a 및 도 14b는 작성 공정 도중에서, 제작 조건에 견딜 수 있는 기판(1400)상에 기억 소자부, 회로부, 및 안테나를 형성한 상태이다. 재료 및 제작 공정은 상기 실시 형태와 마찬가지로 적절하게 선택하여, 제작하면 좋다.
기판(1400)상에 박리층(1452), 절연층(1453)을 개재하여 기억 소자부(1404)에는 트랜지스터(1441), 회로부(1421)에는 트랜지스터(1442)가 형성되어 있다. 트랜지스터(1441) 및 트랜지스터(1442)상에는 절연층(1461), 절연층(1454),절연층(1455)이 형성되어 있고, 절연층(1455)상에는 기억 소자(1443)가 형성되어 있다. 기억 소자(1443)는, 절연층(1455)상에 형성된 제 1 도전층(110d)과, 제 1 도전층(110d)을 이용하여 형성된 금속 산화물층(111d)과, 반도체층과 유기 화합물층을 갖는 층(1458)과, 제 2 도전층(114)을 갖고, 금속 산화물층(111d), 반도체층과 유기 화합물층을 갖는 층(1458)은 제 1 도전층(110d)과 제 2 도전층(114)에 협지되어 있고, 금속 산화물층(111d)은, 제 1 도전층(110d) 상에 접하여 형성된다. 또, 도 14에서는 생략되어 있지만, 격벽으로서 기능하는 절연층(1460b)에 의해 다수 형성된 기억 소자(1443)는 개개로 분리되어 있다.
제 1 도전층(110d)은 트랜지스터(1441)의 배선층과 접속되어 있다. 한편, 제 2 도전층(114)은, 배선층(1456a)에 적층된 도전층(1457c)과 접속되어 있다. 또한, 절연층(1455)상에는 도전층과 도 14a에서 도시하는 안테나(1431)가 적층하여 형성되어 있다. 도 14b에 있어서, 상기 도전층은, 도전층(1457a), 도전층(1457b), 도전층(1457e), 도전층(1457f)이고, 도전층(1457a)과 안테나(1431a), 도전층(1457b)과 안테나(1431b), 및 도전층(1457f)과 안테나(1431d)가 각각 적층된 구성으로 되어 있다. 또, 도전층(1457e)과 안테나(1431c)에 관해서는, 절연층(1455)에 형성된 배선층(1456b)에 도달하는 개구부에 있어서 형성되어 있고, 도전층(1457e)과 배선층(1456b)이 접속되어 있다. 이렇게 하여, 안테나와 기억 소자부(1404) 및 회로부(1421)를 전기적으로 접속되어 있다. 또한, 안테나(1431a), 안테나(1431b), 안테나(1431c), 및 안테나(1431d)하에 각각 형성되어 있는 도전층(1457a), 도전층(1457b), 도전층(1457e), 도전층(1457f)은, 절연층(1455)과 안테나와의 밀착성을 향상시키는 효과도 갖는다. 본 실시 형태에서는, 절연층(1455)에 폴리이미드막, 도전층(1457a), 도전층(1457b), 도전층(1457e), 및 도전층(1457f)에 티탄막, 안테나(1431a), 안테나(1431b), 안테나(1431c), 및 안테나(1431d)에 알루 미늄막을 각각 사용하고 있다.
또, 제 1 도전층(110d)과 트랜지스터(1441), 도전층(1457c)과 배선층(1456a) 및 도전층(1457e)과 배선층(1456b)이 각각 접속하기 위해서 절연층(1455)에 개구(콘택트홀이라고 함)를 형성하고 있다. 개구를 크게 하여, 도전층끼리의 접촉면적을 증가한 쪽이 보다 저저항으로 되기 때문에, 본 실시 형태에서는, 제 1 도전층(110d)과 트랜지스터(1441)가 접속하는 개구가 가장 작고, 그 다음이 도전층(1457c)과 배선층(1456a)이 접속하는 개구, 도전층(1457e)과 배선층(1456b)이 접속하는 개구가 가장 크다는 것처럼 차례로 개구를 크게 설정하고 있다. 본 실시 형태에서는, 제 1 도전층(110d)과 트랜지스터(1441)가 접속하는 개구를 5㎛×5㎛, 도전층(1457c)과 배선층(1456a)이 접속하는 개구를 50㎛×50㎛, 도전층(1457e)과 배선층(1456b)이 접속하는 개구를 500㎛×500㎛로 하고 있다.
본 실시 형태에서는, 절연층(1460a)으로부터 안테나(1431b)까지의 거리 a를 500㎛ 이상, 제 2 도전층(114)의 단부로부터 절연층(1460a)의 단부까지의 거리 b를 250㎛ 이상, 제 2 도전층(114)의 단부로부터 절연층(1460c)의 단부까지의 거리 c를 500㎛ 이상, 절연층(1460c)의 단부로부터 안테나(1431c)까지의 거리 d를 250㎛ 이상으로 하고 있다. 또, 회로부(1421)는 부분적으로 절연층(1460c)이 형성되어 있고, 트랜지스터(1442)도 절연층(1460c)에 덮여 있지 않은 영역으로 덮여 있는 영역이 있다.
이상과 같은 반도체 장치를 사용함으로써, 외부입력부로부터 전원전압이나 신호를 기억 소자부(1404)에 직접 입력함으로써, 기억 소자부(1404)에 데이터(정보 에 상당함)를 기록하거나, 또는 기억 소자부(1404)로부터 데이터를 판독하는 것이 가능해진다.
또한, 안테나는, 기억 소자부에 대하여, 겹쳐 형성하여도 좋고, 겹치지 않고서 주위에 설치하는 구조라도 좋다. 또한 겹치는 경우도 전체면이 겹쳐도 좋고, 일부가 겹치고 있는 구조라도 좋다. 예를 들면, 안테나부와 기억 소자부가 겹치는 구성이면, 안테나가 교신할 때에 신호에 실리고 있는 노이즈나 전자유도에 의해 발생하는 기전력의 변동 등의 영향에 의한, 반도체 장치의 동작 불량을 감소시키는 것이 가능하다.
또한, 상술한 비접촉 데이터의 입출력이 가능한 반도체 장치에 있어서의 신호의 전송방식은, 전자결합방식, 전자유도방식 또는 마이크로파 방식 등을 사용할 수 있다. 전송방식은, 용도를 고려하여 적절하게 선택하면 좋고, 전송방식에 따라서 적합한 안테나를 형성하면 좋다.
도 15a 내지 도 15d에, 기판(1501)상에 형성된 안테나로서 기능하는 도전층(1502) 및 기억 소자부(1503)를 갖는 칩형의 반도체 장치의 예를 도시한다. 또, 반도체 장치에는 기억 소자의 외에, 집적회로 등을 탑재하고 있어도 좋다.
반도체 장치에 있어서의 신호의 전송방식으로서, 마이크로파 방식(예를 들면, UHF 대(860 내지 960MHz 대), 2.45 GHz 대 등)을 적용하는 경우에는, 신호의 전송에 사용하는 전자파의 파장을 고려하여 안테나로서 기능하는 도전층의 길이 등의 형상을 적절하게 설정하면 좋고, 예를 들면, 안테나로서 기능하는 도전층을 선형(예를 들면, 다이폴 안테나(도 15a 참조)), 평탄한 형상(예를 들면, 패치안테나 (도 15b 참조)) 또는 리본 형(型)의 형상(도 15c 및 도 15d 참조) 등으로 형성할 수 있다. 또한, 안테나로서 기능하는 도전층의 형상은 선형에 한정되지 않고, 전자파의 파장을 고려하여 곡선형이나 사행(蛇行)형상 또는 이들을 조합한 형상으로 형성하여도 좋다.
또한, 반도체 장치에 있어서의 신호의 전송방식으로서, 전자결합방식 또는 전자유도방식(예를 들면 13.56MHz 대)을 적용하는 경우에는, 자계밀도의 변화에 의한 전자유도를 이용하기 위해서, 안테나로서 기능하는 도전층을 바퀴형(예를 들면, 루프 안테나), 나선형(예를 들면, 스파이럴 안테나)으로 형성하는 것이 바람직하다.
또한, 전자결합방식 또는 전자유도방식을 적용하는 경우로서, 안테나를 구비한 반도체 장치를 금속에 접하여 형성하는 경우에는, 상기 반도체 장치와 금속의 사이에 투자율을 구비한 자성재료를 형성하는 것이 바람직하다. 안테나를 구비한 반도체 장치를 금속에 접하여 형성하는 경우에는, 자계의 변화에 따라 금속에 소용돌이 전류가 흐르고, 상기 소용돌이 전류에 의해 발생하는 반자계에 의해서, 자계의 변화가 약하게 되어 통신거리가 저하된다. 그 때문에, 반도체 장치와 금속의 사이에 투자율을 갖춘 재료를 형성함으로써 금속의 소용돌이 전류를 억제하여 통신거리의 저하를 억제할 수 있다. 또, 자성재료로서는, 높은 투자율을 갖고 고주파 손실이 적은 페라이트나 금속 박막을 사용할 수 있다.
또한, 안테나를 설치하는 경우에는, 1매의 기판상에 트랜지스터 등의 반도체소자와 안테나로서 기능하는 도전층을 직접 만들어 넣어 형성하여도 좋고, 반도체 소자와 안테나로서 기능하는 도전층을 각각의 기판상에 형성한 후에, 전기적으로 접속하도록 접합함으로써 형성하여도 좋다.
이상과 같이 본 실시형태에서 나타낸 반도체 장치에서는, 본 발명의 기억 소자를 가짐으로써 소자마다의 거동의 불균일함을 저감시키는 것이 가능해진다. 따라서, 기록 특성이 우수한 반도체 장치를 제작할 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압이 취할 수 있는 폭을 확대할 수 있고, 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
반도체 장치로의 데이터의 기록은 한번뿐만이 아니라, 미기록 소자가 있는 한 추가(추기)가 가능하다. 한편, 기록을 한번 행한 기억 소자에 대하여 데이터를 소거하는 것은 불가능하기 때문에, 재기록에 의한 위조를 방지할 수 있다. 또한, 비접촉으로 데이터의 판독과 기록이 가능하다. 더욱이, 본 발명의 기억 소자는 한 쌍의 도전층간에, 금속 산화물층, 반도체층 및 유기 화합물층이 끼워진 단순한 구조이기 때문에, 기록 특성이 우수한 반도체 장치를 저비용으로 제작하는 것이 가능해진다.
또, 본 실시형태는, 다른 실시 형태 및 실시예도 자유롭게 조합할 수 있다. [실시예 1]
본 실시예에서는, 제 1 도전층에 접하여 금속 산화물층 및 반도체층을 갖는 기억 소자를 제작하고, 본 발명의 일 구성예인 기억 소자의 데이터 기록시에 있어서의 전류-전압 특성에 관해서 도시한다. 기억 소자는, 기판상에 제 1 도전층과, 금속 산화물층과, 반도체층과, 유기 화합물층과, 제 2 도전층을 차례로 적층한 소 자이고, 그 제작방법에 관해서는 도 1a를 사용하여 설명한다. 또, 전류-전압 특성은, 기억 소자는 500kΩ의 저항과 직렬로 접속하여, 연속적으로 인가전압을 변화시키는 스위프 방식에 의해 측정하였다.
우선, 기판상에, 스퍼터링법을 사용하여 티탄을 성막하여, 제 1 도전층(110)으로 하였다. 또, 막 두께는 100nm로 하였다.
다음에, 산소 존재하에서 플라즈마 처리함으로써 제 1 도전층(110) 표면을 산화하여, 10nm의 산화티탄을 포함하는 금속 산화물층(111)을 형성하였다.
다음에, 금속 산화물층(111) 등이 형성된 기판을, 진공증착장치내에 형성된 기판 홀더에, 금속 산화물층(111)이 형성된 면을 하방이 되도록 고정하였다. 그리고, 금속 산화물층(111)상에, 저항 가열에 의한 증착법을 사용하여 막 두께 1nm의 산화주석을 성막하여, 반도체층(112)을 형성하였다.
다음에, 반도체층(112)상에, CzPA를 저항 가열에 의한 증착법을 사용하여 10nm이 되도록 성막하여, 유기 화합물층(113)을 형성하였다.
또한, 유기 화합물층(113)상에, 알루미늄을 저항 가열에 의한 증착법을 사용하여 막 두께가 200nm이 되도록 제 2 도전층(114)을 형성하였다.
이상과 같이 하여 얻어진 기억 소자에 스위프 방식에 의해 전압을 인가하여, 기록이 발생하였을 때의 전류치와 전압의 관계를 도 19에 도시한다. 또, 사용한 기억 소자의 사이즈는 5㎛ 각, 10㎛ 각이고, 이들의 샘플수 n은 각각 5, 4이다. 도 19로부터, 어느 소자 사이즈에 있어서도 기록 전압에 큰 불균일함이 없고, 기록 시에 있어서의 전류치에 있어서도 거의 같은 낮은 값이고, 소비 전력이 낮은 것을 알았다. 따라서, 본 발명의 구성으로 함으로써, 기억 소자마다의 거동의 불균일함을 억제할 수 있다. 따라서, 본 발명에 의해 기록 특성이 우수한 기억 소자 및 그것을 갖는 기억장치 및 반도체 장치를 얻을 수 있다.
[실시예 2]
본 실시예에서는, 기억 소자마다의 기록 전압의 불균일함에 관해서 검토하였다. 본 실시예에서 사용하기 위해서 제작한 기억 소자는, 기판상에 제 1 도전층과, 금속 산화물층과, 반도체층과, 유기 화합물층과, 제 2 도전층을 차례로 적층한 소자이고, 그 제작방법에 관해서는 도 1a를 사용하여 이하에 설명한다.
우선, 기판상에, 스퍼터링법을 사용하여 티탄을 성막하여, 제 1 도전층(110)으로 하였다. 또, 막 두께는 100nm로 하였다.
다음에, 산소존재하에서 플라즈마 처리함으로써 제 1 도전층(110) 표면을 산화하여, 10nm의 산화티탄을 포함하는 금속 산화물층(111)을 형성하였다.
다음에, 금속 산화물층(111)등이 형성된 기판을, 진공증착장치 내에 형성된 기판 홀더에, 금속 산화물층(111)이 형성된 면을 하방이 되도록 고정하였다. 그리고, 금속 산화물층(111)상에, 저항 가열에 의한 증착법을 사용하여 막 두께 1nm의 산화주석을 성막하여, 반도체층(112)을 형성하였다.
다음에, 반도체층(112)상에 저항 가열에 의한 증착법을 사용하여 10nm의 유기 화합물층(113)을 형성하였다. 본 실시예에서 제작한 기억 소자의 유기 화합물층(113)에는 TPAQn, TCzB, CzPA 또는 CzBPA를 사용하였다.
다음에, 유기 화합물층(113)상에, 알루미늄을 저항 가열에 의한 증착법을 사 용하여 막 두께가 200nm이 되도록 제 2 도전층(114)을 형성하였다.
이러한 기억 소자의 각각에 TFT를 접속하여, 인가전압에 대한 각종 기억 소자의 누적 기록률을 조사하였다. 또, 본 실시예에 한정되지 않고, 누적 기록률은 이하의 식 1로 나타난다.
Figure 112007054379357-pat00001
도 20a에 측정 결과를 도시한다. 또, 상술한 바와 같이 본 실시예에서 사용한 기억 소자는, 유기 화합물층(113)에 TPAQn, TCzB, CzPA 또는 CzBPA를 사용한 4종의 기억 소자이다. 어느 기억 소자도 5㎛ 각의 사이즈이고, 각각의 기억 소자의 수 n은 각각 96이다. 기억 소자에 있어서의 각 전압의 인가시간은 10m초로 하였다. 도 20a로부터, 어느 유기 화합물층을 사용한 경우이어도 기록 전압에 대한 누적 기록률은 날카로운 상승을 나타내고, 기억 소자마다의 거동의 불균일함이 적은 것이 알았다. 또, 상승이 가장 날카로운 기억 소자는 유기 화합물층(113)에 CzPA를 사용한 경우이고, 그 기록 전압의 폭은 2V로 대단히 작았다.
또한, 10㎛ 각의 기억 소자를 사용한 경우에 관해서도 동일한 검토를 하였다. 10㎛ 각의 기억 소자에 있어서도 각종 기억 소자의 수 n은 96으로 하고, 기억 소자에 있어서의 각 전압의 인가시간도 상기와 같은 10m 초로 하였다. 측정 결과를 도 20b에 도시한다. 10㎛ 각의 기억 소자에 있어서도, 기록 전압에 대한 누적 기록률은 날카로운 상승을 나타내고, 기억 소자마다의 거동의 불균일함이 적은 것 이 알았다.
따라서, 본 발명에 의해 기록 특성이 우수한 기억 소자 및 그것을 갖는 기억장치 및 반도체 장치를 얻을 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압의 취할 수 있는 폭을 확대할 수 있다. 따라서, 기억장치나 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
[실시예 3]
본 실시예에서는, 실시예 2와는 다른 구조의 기억 소자를 제작하여, 기억 소자마다의 기록 전압에 관해서 조사하였다. 우선, 본 실시예에서 사용하기 위해서 제작한 기억 소자는, 기판상에 제 1 도전층과, 금속 산화물층과, 반도체층과, 유기 화합물층과, 제 2 도전층을 차례로 적층한 소자이고, 그 제작방법에 관해서는, 실시예 2와 마찬가지로 도 1a를 사용하여 설명한다.
기판상에, 스퍼터링법을 사용하여 티탄을 성막하여, 제 1 도전층(110)으로 하였다. 제 1 도전층의 막 두께는 100nm로 하였다.
다음에, 산소존재하에서 플라즈마 처리함으로써 제 1 도전층(110) 표면을 산화하여, 10nm의 산화티탄을 포함하는 금속 산화물층(111)을 형성하였다.
다음에, 금속 산화물층(111) 등이 형성된 기판을, 진공증착장치 내에 형성된 기판 홀더에, 금속 산화물층(111)이 형성된 면을 하방이 되도록 고정하였다. 그리고, 금속 산화물층(111)상에, 저항 가열에 의한 증착법을 사용하여 막 두께 1nm 또는 5nm의 산화주석을 성막하여, 반도체층(112)을 형성하였다.
다음에, 반도체층(112)상에, CzPA를 저항 가열에 의한 증착법을 사용하여 10nm이 되도록 성막하여, 유기 화합물층(113)을 형성하였다.
더욱이, 유기 화합물층(113)상에, 알루미늄을 저항 가열에 의한 증착법을 사용하여 막 두께가 200nm이 되도록 제 2 도전층(114)을 형성하였다.
이러한 기억 소자의 각각에 TFT를 접속하여, 인가전압에 대한 각종 기억 소자의 누적 기록률을 조사하였다. 또, 5㎛ 각의 기억 소자에 있어서의 측정 결과를 도 21a에, 10㎛ 각의 기억 소자에 있어서의 측정 결과를 도 21b에 도시한다. 또, 기억 소자에 있어서의 각 전압의 인가시간은 10m초로 하고, 각각의 소자 사이즈에 있어서의 기억 소자의 수 n은 96으로 하였다.
도 21a 및 도 21b로부터, 어느 소자 사이즈 및 반도체층의 막 두께이더라도 기록 전압에 대한 누적 기록률은 날카로운 상승을 나타내고, 기억 소자마다의 거동의 불균일함이 적은 것을 알았다.
따라서, 본 발명에 의해 기록 특성이 우수한 기억 소자 및 그것을 갖는 기억장치 및 반도체 장치를 얻을 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압이 취할 수 있는 폭을 확대할 수 있다. 따라서, 기억장치나 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
[실시예 4]
본 실시예에서는, 실시예 3과는 다른 시간으로 기록을 하였을 때의 인가전압에 대한 누적 기록률을 검토하였다. 또, 본 실시예에서 사용하기 위해서 제작한 기억 소자는, 기판상에 제 1 도전층과, 금속 산화물층과, 반도체층과, 유기 화합물층과, 제 2 도전층을 차례로 적층한 소자이고, 그 제작방법에 관해서는, 실시예 2 및 실시예 3과 마찬가지로 도 1a를 사용하여 설명한다.
기판상에, 스퍼터링법을 사용하여 티탄을 성막하여, 제 1 도전층(110)으로 하였다. 또, 막 두께는 100nm로 하였다.
다음에, 산소 존재하에서 플라즈마 처리함으로써 제 1 도전층(110) 표면을 산화하여, 10nm의 산화티탄을 포함하는 금속 산화물층(111)을 형성하였다.
다음에, 금속 산화물층(111) 등이 형성된 기판을, 진공증착장치 내에 형성된 기판 홀더에, 금속 산화물층(111)이 형성된 면을 하방이 되도록 고정하였다. 그리고, 금속 산화물층(111)상에, 저항 가열에 의한 증착법을 사용하여 막 두께 1nm의 산화주석을 성막하여, 반도체층(112)을 형성하였다.
다음에, 반도체층(112)상에, CzPA를 저항 가열에 의한 증착법을 사용하여 10nm이 되도록 성막하여, 유기 화합물층(113)을 형성하였다.
또한, 유기 화합물층(113)상에, 알루미늄을 저항 가열에 의한 증착법을 사용하여 막 두께가 200nm이 되도록 제 2 도전층(114)을 형성하였다. 또, 사용한 소자 사이즈는, 5㎛ 각 및 10㎛ 각이다.
상기 기억 소자의 각각에 TFT를 접속하여, 5㎛ 각 및 10㎛ 각의 기억 소자 각각에 있어서의 인가전압에 대한 누적 기록률을 조사하였다. 또, 기억 소자에 있어서의 각 전압의 인가시간을 실시예 3에서는 10m 초로 한 것에 대하여, 본 실시예에서는 1m 초로 하였다. 측정 결과를 도 22에 도시한다. 또, 5㎛ 각 및 10㎛ 각의 기억 소자의 샘플수 n은 각각 1536으로 하였다.
도 22로부터, 1m초의 경우라도 기록 전압에 대한 누적 기록률은, 어느 소자 사이즈에 있어서도 날카로운 상승을 나타내고, 기억 소자마다의 거동의 불균일함이 적은 것이 알았다.
따라서, 본 발명에 의해 기록 특성이 우수한 기억 소자 및 그것을 갖는 기억장치 및 반도체 장치를 얻을 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압이 취할 수 있는 폭을 확대할 수 있다. 따라서, 기억장치나 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
[실시예 5]
본 발명에 의해 무선칩으로서 기능하는 반도체 장치를 형성할 수 있다. 무선칩의 용도는 광범하게 걸쳐 있지만, 예를 들면, 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류(운전면허증이나 주민표 등, 도 17a 참조), 포장용 용기류(포장지나 병 등, 도 17c 참조), 기록매체(DVD나 비디오테이프 등, 도 17b 참조), 탈것류(자전거 등, 도 17d 참조), 신변품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 전자기기 등의 상품이나 짐의 꼬리표(도 17e, 도 17f 참조) 등의 물품에 형성하여 사용할 수 있다. 전자기기란, 액정표시장치, EL 표시장치, 텔레비전장치(단 텔레비전, 텔레비전 수상기, 텔레비전 수상기라고도 부름) 및 휴대전화 등을 가리킨다.
본 발명의 반도체 장치(1710)는, 본 발명의 기억 소자를 갖고, 프린트기판에 실장하거나, 표면에 접착하거나, 매립함으로써, 물품에 고정된다. 예를 들면, 책이면 종이에 매립하거나, 유기수지로 이루어지는 패키지이면 상기 유기수지에 매립하여 각 물품에 고정된다. 본 발명의 반도체 장치(1710)는, 소형, 박형, 경량을 실현하기 위해서, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 손상시키는 경우가 없다. 또한, 지폐, 경화, 유가증권류, 무기명 채권류, 증서류 등에 본 발명의 반도체 장치(1710)를 형성함으로써, 인증 기능을 형성할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록매체, 신변품, 식품류, 의류, 생활용품류, 전자기기 등에 본 발명의 반도체 장치를 형성함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다.
다음에, 본 발명의 반도체 장치를 실장한 전자기기의 일 형태에 관해서 도 18을 사용하여 설명한다. 여기에서 예시하는 전자기기는 휴대전화기이고, 케이스(1800, 1806), 패널(1801), 하우징(1802), 프린트 배선기판(1803), 조작버튼(1804), 배터리(1805)를 갖는다. 패널(1801)은 하우징(1802)에 착탈 자유롭게 장착되고, 하우징(1802)은 프린트 배선기판(1803)에 감착(嵌着)된다. 하우징(1802)은 패널(1801)이 장착되는 전자기기에 맞추어서, 형상이나 치수가 적절하게 변경된다. 프린트 배선기판(1803)에는, 패키징된 복수의 반도체 장치가 실장되어 있고, 이 중의 하나로서, 본 발명의 기억 소자를 갖는 반도체 장치를 사용할 수 있다. 프린트 배선기판(1803)에 실장되는 복수의 반도체 장치는, 컨트롤러, 중앙처리유닛(CPU, Central Processing Unit), 메모리, 전원회로, 음성처리회로, 송수신회로 등의 어느 하나의 기능을 갖는다.
패널(1801)은, 접속필름(1808)을 개재하여, 프린트 배선기판(1803)과 접속된다. 상기의 패널(1801), 하우징(1802), 프린트 배선기판(1803)은, 조작버튼(1804)이나 배터리(1805)와 함께, 케이스(1800, 1806)의 내부에 수납된다. 패널(1801)이 포함하는 화소 영역(1809)은, 케이스(1800)에 형성된 개구창으로부터 시인할 수 있도록 배치되어 있다.
상기한 바와 같이, 본 발명의 반도체 장치는, 소형, 박형, 경량인 것을 특징으로 하고 있고, 상기 특징에 의해, 전자기기의 케이스(1800, 1806) 내부가 한정된 공간을 유효하게 이용할 수 있다. 또, 케이스(1800, 1806)는, 휴대전화기의 외관형상을 일례로서 나타낸 것이며, 본 실시예에 따른 전자기기는, 그 기능이나 용도에 따라서 여러 가지 형태로 변용할 수 있다.
또, 본 발명의 기억 소자는, 제 1 도전층과, 금속 산화물층과, 반도체층과, 유기 화합물층과, 제 2 도전층을 갖고, 금속 산화물층, 반도체층 및 유기 화합물층은 제 1 도전층과 제 2 도전층에 협지되고, 상기 금속 산화물층은 상기 제 1 도전층상에 접하고, 반도체층은 금속 산화물층상에 접하여 형성되어 있다. 이러한 기억 소자를 사용함으로써, 소자마다의 거동의 불균일함을 저감하는 것이 가능해진다. 따라서, 기록 특성이 우수한 반도체 장치를 제작할 수 있다. 또한, 기록 전압의 증대를 막거나 판독 전압이 취할 수 있는 폭을 확대할 수 있다. 따라서, 반도체 장치에 있어서의 설계의 자유도를 향상시키는 것이 가능해진다.
또한, 반도체 장치로의 데이터의 기록은 한번뿐만이 아니라, 미기록 소자가 있는 한 추가(추기)가 가능하다. 한편, 기록을 한번 행한 기억 소자에 대하여 데이터를 소거하는 것은 불가능하기 때문에, 재기록에 의한 위조를 방지할 수 있다. 더욱이, 본 발명의 기억 소자는 한 쌍의 도전층간에, 금속 산화물층, 반도체층 및 유기 화합물층이 끼워진 단순한 구조이기 때문에, 기록 특성이 우수한 기억장치 및 그 기억장치를 구비한 반도체 장치를 저비용으로 제작하는 것이 가능해진다.
또, 본 실시예는, 실시 형태 및 다른 실시예와도 자유롭게 조합할 수 있다.
도 1은 본 발명의 기억 소자의 일 구성예에 관해서 설명하는 도면.
도 2는 본 발명의 기억 소자의 일 구성예에 관해서 설명하는 도면.
도 3은 본 발명의 기억 소자의 일 구성예에 관해서 설명하는 도면.
도 4는 본 발명의 반도체 장치의 일 구성예에 관해서 설명하는 도면.
도 5는 본 발명의 반도체 장치가 갖는 메모리 셀에 관해서 설명하는 도면.
도 6은 본 발명의 기억 소자의 일 구성예에 관해서 설명하는 도면.
도 7은 본 발명의 반도체 장치의 일 구성예에 관해서 설명하는 도면.
도 8은 본 발명의 반도체 장치가 갖는 메모리 셀에 관해서 설명하는 도면.
도 9는 박막 트랜지스터의 일 형태에 관해서 설명하는 도면.
도 10은 본 발명의 반도체 장치의 일 구성예에 관해서 설명하는 도면.
도 11은 본 발명의 반도체 장치의 일 구성예에 관해서 설명하는 도면.
도 12는 본 발명의 반도체 장치의 단면의 일부를 설명하는 도면.
도 13은 본 발명의 반도체 장치의 단면의 일부를 설명하는 도면.
도 14는 본 발명의 반도체 장치에 관해서 설명하는 도면.
도 15는 본 발명의 칩형의 반도체 장치에 관해서 설명하는 도면.
도 16은 본 발명의 기억 소자의 동작기구에 관해서 설명하는 도면.
도 17은 본 발명의 반도체 장치를 탑재한 물품에 관해서 설명하는 도면.
도 18은 본 발명의 반도체 장치를 탑재한 휴대전화에 관해서 설명하는 도면.
도 19는 본 발명의 기억 소자에 있어서의 기록 시의 전류치와 전압의 관계를 도시하는 도면.
도 20은 본 발명의 기억 소자의 인가전압에 대한 누적 기록률을 도시하는 도면.
도 21은 본 발명의 기억 소자의 인가전압에 대한 누적 기록률을 도시하는 도면.
도 22는 본 발명의 기억 소자의 인가전압에 대한 누적 기록률을 도시하는 도면.
도 23은 종래의 기억 소자의 인가전압에 대한 누적 기록률을 도시하는 도면.

Claims (48)

  1. 기판;
    상기 기판 위의 제 1 도전층;
    상기 제 1 도전층 위에 있고 상기 제 1 도전층과 접하는 금속 산화물층;
    상기 금속 산화물층 위의 반도체층;
    상기 반도체층 위의 유기 화합물층; 및
    상기 유기 화합물층 위의 제 2 도전층을 포함하는, 기억 소자.
  2. 제 1 항에 있어서,
    상기 반도체층은 상기 금속 산화물층에 접하는, 기억 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 도전층은 금속을 포함하고,
    상기 금속 산화물층은 상기 제 1 도전층 내에 포함된 상기 금속의 산화물인, 기억 소자.
  5. 제 1 항에 있어서,
    상기 반도체층은 비연속층인, 기억 소자.
  6. 제 1 항에 있어서,
    상기 반도체층은 산화몰리브덴, 산화주석, 산화비스무트, 산화바나듐, 산화티탄, 산화철, 산화크롬, 산화구리, 산화망간실리콘, 산화니켈, 산화아연, 실리콘게르마늄, 비화갈륨, 질화갈륨, 산화인듐, 인화인듐, 질화인듐, 황화카드뮴, 텔루르화카드뮴, 및 티탄산스트론튬으로부터 선택된 화합물들 중 임의의 것을 포함하는, 기억 소자.
  7. 제 1 항에 있어서,
    상기 유기 화합물층은 전자-수송 재료 또는 정공-수송 재료를 포함하고,
    상기 반도체층은 금속 산화물을 포함하는, 기억 소자.
  8. 제 1 항에 있어서,
    상기 기판 위에 제 3 도전층을 더 포함하고,
    상기 제 3 도전층은 안테나로서 기능하는, 기억 소자.
  9. 제 1 항에 있어서,
    상기 제 1 도전층은 박막 트랜지스터에 전기적으로 접속된, 기억 소자.
  10. 제 1 항에 있어서,
    상기 기판은 가요성인(flexible), 기억 소자.
  11. 제 1 항에 있어서,
    상기 유기 화합물층은 상기 제 1 도전층과 상기 제 2 도전층 간에 전압이 인가됨으로써 자신의 형상을 변화시킬 수 있는, 기억 소자.
  12. 제 1 항에 있어서,
    상기 반도체층은 섬-형 층들(island-shaped layers)로 형성되는, 기억 소자.
  13. 제 1 항에 있어서,
    상기 반도체층은 줄무늬형 층들로 형성되는, 기억 소자.
  14. 제 1 항에 있어서,
    상기 반도체층은 그물형 층으로 형성되는, 기억 소자.
  15. 제 1 항에 따른 상기 기억 소자가 장착된 전자 기기.
  16. 기판 위에 형성되고 매트릭스형으로 배치된 복수의 기억 소자를 포함하고, 상기 복수의 기억 소자의 각각은:
    제 1 도전층;
    상기 제 1 도전층 위에 있고 상기 제 1 도전층과 접하는 금속 산화물층;
    상기 금속 산화물층 위의 반도체층;
    상기 반도체층 위의 유기 화합물층; 및
    제 2 도전층을 포함하는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 반도체층은 상기 금속 산화물층에 접하는, 반도체 장치.
  18. 삭제
  19. 제 16 항에 있어서,
    상기 제 1 도전층은 금속을 포함하고,
    상기 금속 산화물층은 상기 제 1 도전층 내에 포함된 상기 금속의 산화물인, 반도체 장치.
  20. 제 16 항에 있어서,
    상기 반도체층은 비연속층인, 반도체 장치.
  21. 제 16 항에 있어서,
    상기 반도체층은 산화몰리브덴, 산화주석, 산화비스무트, 산화바나듐, 산화티탄, 산화철, 산화크롬, 산화구리, 산화망간실리콘, 산화니켈, 산화아연, 실리콘게르마늄, 비화갈륨, 질화갈륨, 산화인듐, 인화인듐, 질화인듐, 황화카드뮴, 텔루르화카드뮴, 및 티탄산스트론튬으로부터 선택된 화합물들 중 임의의 것을 포함하는, 반도체 장치.
  22. 제 16 항에 있어서,
    상기 유기 화합물층은 전자-수송 재료 또는 정공-수송 재료를 포함하고,
    상기 반도체층은 금속 산화물을 포함하는, 반도체 장치.
  23. 제 16 항에 있어서,
    상기 기판 위에 제 3 도전층을 더 포함하고,
    상기 제 3 도전층은 안테나로서 기능하는, 반도체 장치.
  24. 제 16 항에 있어서,
    상기 제 1 도전층은 박막 트랜지스터에 전기적으로 접속된, 반도체 장치.
  25. 제 16 항에 있어서,
    상기 기판은 가요성인, 반도체 장치.
  26. 제 16 항에 있어서,
    상기 유기 화합물층은 상기 제 1 도전층과 상기 제 2 도전층 간에 전압이 인가됨으로써 자신의 형상을 변화시킬 수 있는, 반도체 장치.
  27. 제 16 항에 있어서,
    상기 반도체층은 섬-형 층들로 형성되는, 반도체 장치.
  28. 제 16 항에 있어서,
    상기 반도체층은 줄무늬형 층들로 형성되는, 반도체 장치.
  29. 제 16 항에 있어서,
    상기 반도체층은 그물형 층으로 형성되는, 반도체 장치.
  30. 제 16 항에 따른 상기 반도체 장치가 장착된 전자 기기.
  31. 기판 위에 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층의 표면을 산화시킴으로써 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층 위에 반도체층을 형성하는 단계;
    상기 반도체층 위에 유기 화합물층을 형성하는 단계; 및
    상기 유기 화합물층 위에 제 2 도전층을 형성하는 단계를 포함하는, 기억 장치 제조 방법.
  32. 기판 위에 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층의 표면을 산화시킴으로써 금속 산화물층을 형성하는 단계;
    상기 금속 산화물층 위에 유기 화합물층을 형성하는 단계;
    상기 유기 화합물층 위에 반도체층을 형성하는 단계; 및
    상기 반도체층 위에 제 2 도전층을 형성하는 단계를 포함하는, 기억 장치 제조 방법.
  33. 제 31 항 또는 제 32 항에 있어서,
    상기 제 1 도전층의 상기 표면의 상기 산화는 산소 존재 하에서 플라즈마 처리에 의해 수행되는, 기억 장치 제조 방법.
  34. 제 31 항 또는 제 32 항에 있어서,
    상기 제 1 도전층의 상기 표면의 상기 산화는 산소 존재 하에서 열처리 또는 자연 산화에 의해 수행되는, 기억 장치 제조 방법.
  35. 제 31 항 또는 제 32 항에 있어서,
    상기 제 1 도전층은 박막 트랜지스터에 전기적으로 접속된, 기억 장치 제조 방법.
  36. 제 31 항 또는 제 32 항에 있어서,
    상기 기판 위에 제 3 도전층을 형성하는 단계를 더 포함하고,
    상기 제 3 도전층은 안테나로서 기능하는, 기억 장치 제조 방법.
  37. 제 31 항 또는 제 32 항에 있어서,
    상기 기판 위에 박리층을 형성하는 단계; 및
    상기 기판으로부터 상기 제 1 도전층, 상기 금속 산화물층, 상기 반도체층, 상기 유기 화합물층, 및 상기 제 2 도전층을 포함하는 층을 분리하는 단계를 더 포함하는, 기억 장치 제조 방법.
  38. 제 31 항 또는 제 32 항에 있어서,
    상기 제 1 도전층은 티탄, 금, 백금, 니켈, 텅스텐, 크롬, 몰리브덴, 철, 코발트, 구리, 및 팔라듐으로부터 선택되는, 기억 장치 제조 방법.
  39. 제 31 항 또는 제 32 항에 있어서,
    상기 제 1 도전층은 티탄인, 기억 장치 제조 방법.
  40. 제 31 항 또는 제 32 항에 있어서,
    상기 제 2 도전층은 티탄, 니켈, 텅스텐, 크롬, 몰리브덴, 철, 코발트, 구리, 및 알루미늄으로부터 선택되는, 기억 장치 제조 방법.
  41. 제 31 항 또는 제 32 항에 있어서,
    상기 제 2 도전층은 알루미늄인, 기억 장치 제조 방법.
  42. 제 31 항 또는 제 32 항에 있어서,
    상기 반도체층은 산화몰리브덴, 산화주석, 산화비스무트, 산화바나듐, 산화티탄, 산화철, 산화크롬, 산화구리, 산화망간실리콘, 산화니켈, 및 산화아연으로부터 선택되는, 기억 장치 제조 방법.
  43. 제 31 항 또는 제 32 항에 있어서,
    상기 반도체층은 산화주석인, 기억 장치 제조 방법.
  44. 제 31 항 또는 제 32 항에 있어서,
    상기 유기 화합물층은 상기 제 1 도전층과 상기 제 2 도전층 간에 전압이 인가됨으로써 자신의 형상을 변화시킬 수 있는, 기억 장치 제조 방법.
  45. 제 31 항 또는 제 32 항에 있어서,
    상기 유기 화합물층의 상기 형성은, 상기 제 1 도전층과 상기 제 2 도전층 간에 전압이 인가될 때, 상기 제 1 도전층과 상기 제 2 도전층이 서로 접하도록 수행되는, 기억 장치 제조 방법.
  46. 제 31 항 또는 제 32 항에 있어서,
    상기 반도체층은 섬-형 층들로 형성되는, 기억 장치 제조 방법.
  47. 제 31 항 또는 제 32 항에 있어서,
    상기 반도체층은 줄무늬형 층들로 형성되는, 기억 장치 제조 방법.
  48. 제 31 항 또는 제 32 항에 있어서,
    상기 반도체층은 그물형 층으로 형성되는, 기억 장치 제조 방법.
KR1020070074999A 2006-07-28 2007-07-26 기억 소자 및 반도체 장치 KR101371264B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00206685 2006-07-28
JP2006206685 2006-07-28

Publications (2)

Publication Number Publication Date
KR20080011082A KR20080011082A (ko) 2008-01-31
KR101371264B1 true KR101371264B1 (ko) 2014-03-07

Family

ID=38658718

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070074999A KR101371264B1 (ko) 2006-07-28 2007-07-26 기억 소자 및 반도체 장치

Country Status (6)

Country Link
US (1) US8664035B2 (ko)
EP (1) EP1883109B1 (ko)
JP (1) JP5632945B2 (ko)
KR (1) KR101371264B1 (ko)
CN (2) CN102148229B (ko)
TW (1) TWI493692B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
KR101316558B1 (ko) * 2006-03-10 2013-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 소자 및 반도체 장치
WO2008047928A1 (en) * 2006-10-19 2008-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010032602A1 (en) 2008-09-18 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2010038442A1 (ja) * 2008-09-30 2010-04-08 パナソニック株式会社 抵抗変化素子の駆動方法、初期処理方法、及び不揮発性記憶装置
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
GB2466255B (en) * 2008-12-17 2013-05-22 Antenova Ltd Antennas conducive to semiconductor packaging technology and a process for their manufacture
US8050109B2 (en) * 2009-08-10 2011-11-01 Sandisk 3D Llc Semiconductor memory with improved memory block switching
US20110057161A1 (en) * 2009-09-10 2011-03-10 Gurtej Sandhu Thermally shielded resistive memory element for low programming current
EP2494599B1 (en) 2009-10-30 2020-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103201831B (zh) * 2010-11-05 2015-08-05 株式会社半导体能源研究所 半导体装置
US8699258B2 (en) * 2011-01-21 2014-04-15 Macronix International Co., Ltd. Verification algorithm for metal-oxide resistive memory
JP6008763B2 (ja) * 2013-03-13 2016-10-19 富士フイルム株式会社 有機半導体膜の形成方法
JP2014187086A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
JP2021082653A (ja) * 2019-11-15 2021-05-27 富士通株式会社 スイッチ素子及びスイッチ素子の製造方法
CN113130744B (zh) * 2021-04-13 2023-04-07 湖北大学 一种基于铝掺杂氧化铌的选通器件及其制备方法
TWI775427B (zh) 2021-05-07 2022-08-21 財團法人工業技術研究院 鐵電記憶體
CN115966534A (zh) * 2021-10-08 2023-04-14 安徽寒武纪信息科技有限公司 多核芯片、集成电路装置、板卡及其制程方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004297A (ko) * 1999-06-28 2001-01-15 김영환 누설전류를 감소시킬 수 있는 캐패시터 제조 방법
JP2006179882A (ja) 2004-11-26 2006-07-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63266063A (ja) * 1987-04-23 1988-11-02 Sharp Corp Ｉｔｏ膜作成方法
US5853905A (en) 1997-09-08 1998-12-29 Motorola, Inc. Efficient single layer electroluminescent device
US7075610B2 (en) * 1997-09-16 2006-07-11 Michael Scalora Liquid crystal display device and light emitting structure with photonic band gap transparent electrode structures
JPH11307261A (ja) 1998-04-16 1999-11-05 Tdk Corp 有機ｅｌ素子
JP2000030870A (ja) 1998-07-14 2000-01-28 Tdk Corp 有機ｅｌ素子
JP2002026277A (ja) 2000-06-30 2002-01-25 Seiko Epson Corp メモリデバイス及びその駆動方法
JP2004513513A (ja) 2000-10-31 2004-04-30 ザ　リージェンツ　オブ　ザ　ユニバーシティ　オブ　カリフォルニア 有機物双安定デバイス及び有機物メモリセル
JP4797272B2 (ja) * 2001-04-12 2011-10-19 住友化学株式会社 太陽電池用外装体
US6689950B2 (en) * 2001-04-27 2004-02-10 The Boeing Company Paint solar cell and its fabrication
EP1452556B1 (en) * 2001-06-21 2009-06-10 Teijin Limited Near infrared ray shielding film
EP1434232B1 (en) 2001-08-13 2007-09-19 Advanced Micro Devices, Inc. Memory cell
JP2004042738A (ja) 2002-07-10 2004-02-12 Mitsubishi Alum Co Ltd ラッシングレール
JP2004047791A (ja) 2002-07-12 2004-02-12 Pioneer Electronic Corp 有機薄膜スイッチングメモリ素子及びメモリ装置
US6847047B2 (en) 2002-11-04 2005-01-25 Advanced Micro Devices, Inc. Methods that facilitate control of memory arrays utilizing zener diode-like devices
JP2004165405A (ja) * 2002-11-13 2004-06-10 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP4254228B2 (ja) 2002-12-20 2009-04-15 富士電機ホールディングス株式会社 スイッチング素子及びその製造方法
ATE476739T1 (de) 2003-01-29 2010-08-15 Polyic Gmbh & Co Kg Organisches speicherbauelement
JP2004272159A (ja) * 2003-03-12 2004-09-30 Pioneer Electronic Corp ディスプレイ装置及び表示パネルの駆動方法
US20050008052A1 (en) * 2003-07-01 2005-01-13 Ryoji Nomura Light-emitting device
GB2423869B (en) * 2003-11-28 2007-06-27 Fuji Electric Holdings Co Switching element
US7768405B2 (en) * 2003-12-12 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP4893908B2 (ja) 2004-03-25 2012-03-07 独立行政法人産業技術総合研究所 情報記録素子
JP2006013167A (ja) * 2004-06-25 2006-01-12 Dainippon Printing Co Ltd 有機双安定性素子およびこれを用いた不揮発性メモリ装置
US20060028895A1 (en) * 2004-08-09 2006-02-09 Carl Taussig Silver island anti-fuse
TWI261483B (en) * 2004-10-15 2006-09-01 Ind Tech Res Inst Structure of anode applicable on inverted-type organic light emitting device
KR101164437B1 (ko) 2004-10-18 2012-07-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그것의 구동 방법
JP4767653B2 (ja) * 2004-10-22 2011-09-07 株式会社半導体エネルギー研究所 半導体装置及び無線チップ
WO2006057417A1 (en) 2004-11-26 2006-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP1817796B1 (en) * 2004-11-30 2013-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7956352B2 (en) 2005-03-25 2011-06-07 Semiconductor Energy Laboratory Co., Ltd. Memory element comprising an organic compound and an insulator
JP4869613B2 (ja) 2005-03-25 2012-02-08 株式会社半導体エネルギー研究所 記憶装置、及び記憶装置の作製方法
US8030643B2 (en) 2005-03-28 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method the same
JP5201853B2 (ja) 2006-03-10 2013-06-05 株式会社半導体エネルギー研究所 半導体装置
KR101316558B1 (ko) 2006-03-10 2013-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 소자 및 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004297A (ko) * 1999-06-28 2001-01-15 김영환 누설전류를 감소시킬 수 있는 캐패시터 제조 방법
JP2006179882A (ja) 2004-11-26 2006-07-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Also Published As

Publication number Publication date
KR20080011082A (ko) 2008-01-31
JP2014042040A (ja) 2014-03-06
JP5632945B2 (ja) 2014-11-26
EP1883109A1 (en) 2008-01-30
TWI493692B (zh) 2015-07-21
CN102148229A (zh) 2011-08-10
CN101114695A (zh) 2008-01-30
CN101114695B (zh) 2011-04-06
US20080023696A1 (en) 2008-01-31
US8664035B2 (en) 2014-03-04
CN102148229B (zh) 2013-01-23
EP1883109B1 (en) 2013-05-15
TW200826280A (en) 2008-06-16

Similar Documents

Publication Publication Date Title
KR101371264B1 (ko) 기억 소자 및 반도체 장치
KR101316558B1 (ko) 메모리 소자 및 반도체 장치
KR101322747B1 (ko) 반도체장치 및 전자기기
US7358590B2 (en) Semiconductor device and driving method thereof
US7700984B2 (en) Semiconductor device including memory cell
US7923719B2 (en) Semiconductor memory device wherein wiring contact is made through an opening in an organic compound layer
US7829473B2 (en) Method for manufacturing memory element
US8841642B2 (en) Memory element and method for manufacturing the same, and semiconductor device
US9006741B2 (en) Memory device in a programmed state having a memory layer comprising conductive nanoparticles coated with an organic film formed between two conductive layers
JP5377839B2 (ja) 半導体装置
JP2008211186A (ja) 記憶素子及び半導体装置
JP5201853B2 (ja) 半導体装置
JP2006352093A (ja) 半導体装置
JP5230119B2 (ja) 半導体装置及びその作製方法
JP2008211185A (ja) 記憶素子及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee