JP4893908B2 - 情報記録素子 - Google Patents
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Description
本発明は、成形・加工性に優れた情報記録素子に関するもので、特に誘電体層に有機材料を用いた優れた不揮発性のメモリー効果を示す素子の作製技術に関するものである。
不揮発性のメモリー効果を発現する情報記録素子としては、強誘電体の薄膜を対向電極に挟むことにより形成される強誘電体不揮発性メモリーが良く知られている。近年こうした素子が、大量普及型の携帯情報端末への適応がなされるようになってきていることから、より成型・加工性に優れるとともに、耐衝撃性に優れた可塑性を有する素子として提供することが望まれるようになってきている。こうした、要望を満たす素子として、可塑性を備えた有機材料を用い、その溶媒溶解性を活かして、溶液から塗設することにより、素子を作製する。なおかつ、プラスチックのような可塑性を有する材料上に形成させ、耐衝撃性の高い素子として形成させるという技術の開発がなされるようになってきている。
有機材料を用いたメモリー効果を示す素子に関しては、ポリアニリンと有機アクセプターとの錯体を活性層に用いた電界効果トランジスタにおいて作製できることが報告されている。（特許文献１参照）この場合、メモリー効果と電流の増幅効果とが同一の活性層で性能発揮されなければならないことから、素子の駆動性能の調整が、メモリー効果と独立には制御できないという問題点を有している。
また、イオン性有機電荷移動錯体を用いたメモリー効果の発現が報告されているが（特許文献２参照）、これは動作させるのに数十Vから数百Vという高い印加電圧を必要とするという難点がある。
これに対して、電流制御層（活性層）とは独立にメモリー効果を発揮させられる構造として、ゲート誘電体層に強誘電体を用い、活性層に有機材料を用いることで、メモリー効果を発現させる電界効果トランジスタ型の情報記録素子の作製については、ゲート誘電体層にRFスパッタリング法で作製したジルコン酸チタン酸鉛（PZT）の薄膜を用いて、メモリー性を発現させた報告がある。（非特許文献１参照）しかし、この場合誘電体層は真空プロセスにより形成されており、成型・加工性に問題点が生じている。
成型・加工性に優位性を発揮させるために、塗設する誘電体層を用いてメモリー効果を発現させる素子としては、ゾルーゲル法を用いたPZT膜でメモリー効果を発現させた報告がある。（非特許文献２参照）しかし、この方法では、加工温度が４００℃以上になってしまい、高温成型が必要となってしまうという問題点がある。
特開２００４−６８６３号公報
特開平２−７９４０１号公報
G. Velu, Appl. Phys. Lett.,７９巻、６５９頁、２００１年
T.Kodzasa, SyntheticMetals, １３７巻、９４３頁、２００３年
本発明は、成形・加工性に優れた情報記録素子とくに、誘電体層に有機材料を用い、不揮発性のメモリーとして利用できる誘電特性を示す有機材料を用いた情報記録素子を提供するものである。
本発明者らは、溶媒溶解性があり固体状態で柔軟性を有するという特徴を持つ有機化合物を用いてメモリー性を発現する素子を作製することができれば、成形・加工性に優れ、安価で簡便に作製することができる情報記録素子が作製できるとの予測のもと、種々の溶媒溶解性を有する有機化合物を用いて、メモリー性発現を鋭意検討してきた結果、不揮発性のメモリーとして利用できる誘電特性すなわち電圧−電流曲線において特異的なヒステリシスを示す有機材料を見出し、本発明を成すにいたった。
本発明によれば、 陽極と陰極の間に少なくとも一層の有機薄膜を含有する情報記録素子において、少なくとも1層が下記一般式（１）（２）または（３）で表されるポリマー材料で構成されることを特徴とする情報記録素子が提供される。即ち、
（式中、R１は、水素原子、ハロゲン原子、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、スルホン酸基、アルキル基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、カルボキシルアルキル基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、芳香族炭化水素基、芳香族複素環基からなる群れより選ばれる置換基であり、ｎは１０以上の整数、XおよびYは、それぞれ独立に、水素原子、ハロゲン原子、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、スルホン酸基、アルキル基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、カルボキシルアルキル基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、芳香族炭化水素基、芳香族複素環基からなる群れより選ばれる置換基を表す。）
（式中、R１は、水素原子、ハロゲン原子、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、スルホン酸基、アルキル基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、カルボキシルアルキル基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、芳香族炭化水素基、芳香族複素環基からなる群れより選ばれる置換基であり、ｎは１０以上の整数、XおよびYは、それぞれ独立に、水素原子、ハロゲン原子、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、スルホン酸基、アルキル基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、カルボキシルアルキル基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、芳香族炭化水素基、芳香族複素環基からなる群れより選ばれる置換基を表す。）
（式中、R１は、水素原子、ハロゲン原子、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、アミド基、スルホン酸基、アルキル基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、アシル基、メルカプト基、アルキルチオ基、カルボキシルアルキル基、アルキルアミノ基、アルキルアミド基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、脂肪酸基、ベンジル基、芳香族炭化水素基、芳香族複素環基のひとつもしくは複数からなる群れより選ばれる置換基であり、ｎは１０以上の整数、XおよびYは、それぞれ独立に、水素原子、ハロゲン原子、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、アシル基、スルホン酸基、アルキル基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、カルボキシルアルキル基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、芳香族炭化水素基、芳香族複素環基のひとつもしくは複数からなる群れより選ばれる置換基を表す。）
で表わされるポリマーを、陽極と陰極の間に少なくとも一層の有機薄膜としての誘電体として用いることを特徴とする情報記録素子である。
で表わされるポリマーを、陽極と陰極の間に少なくとも一層の有機薄膜としての誘電体として用いることを特徴とする情報記録素子である。
また本発明によれば、誘電体ポリマーが、アミノ酸を繰返し単位とし、当該アミノ酸において、Ｒ１が同種若しくは異種であっても良いことを特徴とする情報記録素子とすることができる。
また本発明は、基板上に、ゲート電極、誘電体層、半導体層、ドレイン及びソース電極を有する電界効果型トランジスタであって、上記誘電体層が一般式（１）（２）または（３）で表されるポリマー材料で構成されることを特徴とする電界効果型トランジスタにより構成される情報記録素子である。
さらに、本発明は当該情報記録素子において、半導体層が有機半導体材料で構成することができる。
また本発明は、ポリマー材料が、ポリマー材料を溶解した溶液を塗布乾燥させることによって作製することができる。
さらに、本発明は、上記誘電体ポリマーが、アミノ酸を基本構成単位とし、そのアミノ酸を1種もしくは複数種ペプチド結合により重合したことで構成されていることを特徴とする情報記録素子を提供することができる。
また本発明は、基板上に、ゲート電極、誘電体層、半導体層、ドレイン及びソース電極を有する電界効果型トランジスタであって、上記誘電体層が一般式（１）（２）または（３）で表されるポリマー材料で構成されることを特徴とする電界効果型トランジスタにより構成される情報記録素子である。
さらに、本発明は当該情報記録素子において、半導体層が有機半導体材料で構成することができる。
また本発明は、ポリマー材料が、ポリマー材料を溶解した溶液を塗布乾燥させることによって作製することができる。
さらに、本発明は、上記誘電体ポリマーが、アミノ酸を基本構成単位とし、そのアミノ酸を1種もしくは複数種ペプチド結合により重合したことで構成されていることを特徴とする情報記録素子を提供することができる。
また本発明によれば、上記記載のアミノ酸が、グリシン、アラニン、フェニルアラニン、バリン、ロイシン、イソロイシン、プロリン、メチオニン、リシン、アルギニン、セリン、トレオニン、チロシン、ヒスチジン、システイン、アスパラギン、アスパラギン酸、グルタミン、グルタミン酸、トリプトファンの中から選択されることを特徴とする情報記録素子が提供される。
本発明の情報記録素子は、低い駆動電圧でもメモリー性を発現させられるため、作動させる電力が少なくて済む。有機半導体の固体薄膜および金属電極により構成されているため、製造しやすいとともに、フィルム素子化、大面積素子化、フレキシブル素子化が可能であり、耐衝撃性にも強い。
以下本発明を詳細に説明する。
従来、誘電体層を用いてメモリー素子を作製する場合、多くの場合誘電体材料の分極が外部電界により変化する現象を利用する。特に、可塑性を備えた有機材料を用いる場合、材料としてはポリフッ化ビニリデンなどの強誘電性ポリマー材料が多く用いられる。これらの材料は、その側鎖に大きな分極を有するが、その側鎖の分極は、電界印加により変化しやすいことを利用するものである。
これに対して本発明で用いる、一般式（１）または（２）または（３）に示される材料は、固体薄膜中において主査が螺旋状に巻いて柱状となるαへリックス構造をとる。このため、側鎖の分極成分のみならず、その螺旋状の主鎖方向にも大きな分極成分を有する。このポリマー材料では、主鎖ならびに側鎖の分極成分が、外部電界の印加により共に変化する現象が、得られ、このために大きな電圧−電流曲線においてヒステリシスが発現する。これがメモリー効果として利用できるのである。
従来、誘電体層を用いてメモリー素子を作製する場合、多くの場合誘電体材料の分極が外部電界により変化する現象を利用する。特に、可塑性を備えた有機材料を用いる場合、材料としてはポリフッ化ビニリデンなどの強誘電性ポリマー材料が多く用いられる。これらの材料は、その側鎖に大きな分極を有するが、その側鎖の分極は、電界印加により変化しやすいことを利用するものである。
これに対して本発明で用いる、一般式（１）または（２）または（３）に示される材料は、固体薄膜中において主査が螺旋状に巻いて柱状となるαへリックス構造をとる。このため、側鎖の分極成分のみならず、その螺旋状の主鎖方向にも大きな分極成分を有する。このポリマー材料では、主鎖ならびに側鎖の分極成分が、外部電界の印加により共に変化する現象が、得られ、このために大きな電圧−電流曲線においてヒステリシスが発現する。これがメモリー効果として利用できるのである。
また、本発明の典型的な例を示すと、図１に示すような、基板１０上に、ゲート電極２０、ゲート絶縁層３０、ソース又はドレイン４０、半導体層５０を有する薄膜トランジスタにおいて、ゲート絶縁層３０が一般式（１）または（２）または（３）で示される電界効果型トランジスタにより構成される情報記録素子が提供される。
また、本発明によれば、上記情報記録素子の製造方法において、上記情報記録素子を構成する要素の少なくとも一部が、溶液を塗布するあるいは付着させることによって作製されることを特徴とする情報記録素子の製造方法が提供される。
また、本発明によれば、上記情報記録素子の製造方法において、上記情報記録素子を構成する要素の少なくとも一部が、溶液を塗布するあるいは付着させることによって作製されることを特徴とする情報記録素子の製造方法が提供される。
前記一般式（１）または（２）または（３）で示される化合物のR1は、それぞれ独立して水素原子；ハロゲン原子；ヒドロキシル基；ホルミル基；カルボキシル基；シアノ基；ニトロ基；アミノ基；スルホン酸基；あるいはメチル基、エチル基、n-プロピル基、イソプロピル基、n-ブチル基、tert-ブチル基、sec-ブチル基、n-ペンチル基、n-ヘキシル基等の炭素数１〜２０の直鎖または分岐のアルキル基；ビニル基、プロペニル基、ベテニル基、ペンテニル基、ヘキセニル基等の１〜２０の直鎖または分岐のアルケニル基；メトキシ基、エトキシ基、n-プロポキシ基、イソプロポキシ基、n-ブトキシ基、tert-ブトキシ基、エトキシカルボニルプロポキシ基、sec-ブトキシ基、n-ペンチルオキシ基、n-ヘキシルオキシ基、n-ヘプチルオキシ基等の置換されていてもよい炭素数１〜２０の直鎖または分岐のアルコキシ基；ヒドロキシメチル基、ヒドロキシエチル基等の炭素数１〜２０のヒドロキシアルキル基；ベンゼン環、ナフタレン環、アントラセン環、チオフェン環、フラン環、ピロール環、ピラゾール環、ピリジン環、ピラン環等の炭素数６〜１２の芳香環または複素環；カルボキシルメチル基等のカルボキシルアルキル基；メトキシカルボニル基、トリフルオロメトキシカルボニル基、エトキシカルボニル基、n-プロポキシカルボニル基、イソプロポキシカルボニル基、n-ブトキシカルボニル基、tert-ブトキシカルボニル基、sec-ブトキシカルボニル基、n-ペンチルオキシカルボニル基、n-ヘキシルオキシカルボニル基等の置換されていてもよい炭素数２〜２１の直鎖または分岐のアルコキシカルボニル基；メチルカルボニルオキシ基、エチルカルボニルオキシ基、n-プロピルカルボニルオキシ基、イソプロピルカルボニルオキシ基、n-ブチルカルボニルオキシ基、sec-ブチルカルボニルオキシ基、tert-ブチルカルボニルオキシ基、n-ペンチルカルボニルオキシ基等の置換されていてもよい炭素数２〜２１の直鎖または分岐のアルキルカルボニルオキシ基；メトキシカルボニルメチル基、メトキシカルボニルエチル基、エトキシカルボニルメチル基、エトキシカルボニルエチル基、n-プロポキシカルボニルエチル基、n-プロポキシカルボニルプロピル基、イソプロポキシカルボニルメチル基、イソプロポキシカルボニルエチル基等の炭素数３〜２２の直鎖または分岐のアルコキシカルボニルアルキル基が挙げられる。
前記一般式（１）または（２）または（３）で示される化合物の末端XおよびYは、特に限定されず、如何なる置換基を用いても構わない。例えば、それぞれ独立に、水素原子、ハロゲン原子、n-ヘキシル基等の炭素数１〜２０の直鎖または分岐のアルキル基、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、スルホン酸基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、カルボキシルアルキル基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、芳香族炭化水素基、芳香族複素環基などが挙げられる。
前記一般式（１）または（２）または（３）で示される化合物の繰り返し単位数ｎは、１０以上であれば薄膜化は可能であり、１０以上であれば特に限定されないが、一般に好適に用いられるのは、ｎが２０以上１０００以下である。
本発明において用いられる情報記録素子の構造は、その一例として図１に現されるものが挙げられるが、その構造は特に限定されるものではなく、誘電体層３０として、一般式（１）または（２）または（３）に表されるポリマー材料が用いられていれば如何なる構造を用いても良い。
本発明に用いられる誘電体層３０の作製法は、特に限定されず、いかなる方法を用いても良い。一般に、真空蒸着などの気相成長法が用いられることが多いが、簡便で低コストでの作成という点からは、スクリーン印刷、インクジェット印刷など、材料を溶媒と混合させ溶液からの塗布などとして作成する印刷手法が適応される。また。マイクロコンタクトプリンティング、マイクロモルディングなどのソフトリソグラフィーと呼ばれる印刷法などを適応することもできる。
本発明に用いられる誘電体層３０の厚さは、１００ｎｍ以上５０００ｎｍ以下、好ましくは２００ｎｍ以上１０００ｎｍ以下である。
本発明において使用される基板１０は特に限定されず、いかなる物を用いても良い。一般に好適に用いられる物は、石英などのガラス基板やシリコンウェハー等であるが、ポリカーボネート、ポリイミドやポリエチレンテレフタレート（ＰＥＴ）などの柔軟性のあるプラスチック基板等も用いることが出来る。
本発明において使用される電極２０および５０の材料は金や銅などの金属が用いられることが多いが、これに限定されるものではない。その作製法は特に限定されず、いかなる方法を用いても良い。一般に用いられる方法は、メッキ配線などであるが、活版印刷、スクリーン印刷、インクジェット印刷なの溶液から塗布されるあるいは付着される湿式製造プロセスなども適応される。この場合には、銀ペーストの他、チオフェン系導電性ポリマー（ＰＥＤＯＴ）やポリアニリン及びそれらの誘導体などの有機材料による電極をゲート２０として用いることができる。また、真空蒸着法やスパッタリング法など、上記とは異なる乾式製造プロセスを適応することも可能である。また、素子の安定化、長寿命化、高電荷注入効率化などを図るため、ゲート２０が複数の材料の混合もしくは積層で構成されたり、あるいは表面処理を施しておくことも可能である。
本発明における薄膜トランジスタは、半導体層５０に有機半導体材料が用いられる。その組成は、特に限定されず、単一物質で構成されても構わないし、また複数の物質の混合によって構成されても構わない。さらに、数種の物質の層状構造によって構成されることもできる。これまでに優れた特性を示す有機半導体材料としては、以下のようなものが知られている。
アントラセン、テトラセン、ペンタセンまたはその末端が置換されたこれらの誘導体。α−セクシチオフェン。ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）およびその末端が置換された誘導体。ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）およびその末端が置換された誘導体。銅フタロシアニン及びその末端がフッ素などで置換された誘導体。銅フタロシアニンの銅が、ニッケル、酸化チタン、フッ素化アルミニウム等で置換された誘導体及びそれぞれの末端がフッ素などで置換された誘導体。フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体。ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。
アントラセン、テトラセン、ペンタセンまたはその末端が置換されたこれらの誘導体。α−セクシチオフェン。ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）およびその末端が置換された誘導体。ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）およびその末端が置換された誘導体。銅フタロシアニン及びその末端がフッ素などで置換された誘導体。銅フタロシアニンの銅が、ニッケル、酸化チタン、フッ素化アルミニウム等で置換された誘導体及びそれぞれの末端がフッ素などで置換された誘導体。フラーレン、ルブレン、コロネン、アントラジチオフェンおよびそれらの末端が置換された誘導体。ポリフェニレンビニレン、ポリチオフェン、ポリフルオレン、ポリフェニレン、ポリアセチレンおよびこれらの末端もしくは側鎖が置換された誘導体のポリマー。
本発明に用いられる半導体層５０の作製法は、特に限定されず、いかなる方法を用いても良い。一般に、真空蒸着などの気相成長法が用いられることが多いが、簡便で低コストでの作成という点からは、スクリーン印刷、インクジェット印刷など、材料を溶媒と混合させ溶液からの塗布などとして作成する印刷手法が適応される。また。マイクロコンタクトプリンティング、マイクロモルディングなどのソフトリソグラフィーと呼ばれる印刷法などを適応することもできる。
以下に、本発明を実施例によりさらに詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
実施例１
作製した素子の断面図を示す。ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。
さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（γ-メチル-L-グルタメート）をジクロロエタンに溶解した溶液（11wt.%）から、1cm/secの速度でディップコートしてポリペプチドの薄膜を作製した。
この際、ポリペプチド薄膜の厚さは、４００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、図１に示すように、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。
この時のソース−ドレイン間の間隔は、２０μｍである。このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を１００Vに固定し、ゲート電圧を＋１００Vまで印加した。その後ゲート電圧を−１００Vまでステップで電圧掃印し、その後連続して＋１００Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図３に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を５Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋２０Vまで印加した。その後ゲート電圧を−２０Vまでステップで電圧掃印し、その後連続して＋２０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図４に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
実施例１
作製した素子の断面図を示す。ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。
さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（γ-メチル-L-グルタメート）をジクロロエタンに溶解した溶液（11wt.%）から、1cm/secの速度でディップコートしてポリペプチドの薄膜を作製した。
この際、ポリペプチド薄膜の厚さは、４００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、図１に示すように、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。
この時のソース−ドレイン間の間隔は、２０μｍである。このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を１００Vに固定し、ゲート電圧を＋１００Vまで印加した。その後ゲート電圧を−１００Vまでステップで電圧掃印し、その後連続して＋１００Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図３に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を５Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋２０Vまで印加した。その後ゲート電圧を−２０Vまでステップで電圧掃印し、その後連続して＋２０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図４に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
参考例１
パターン化されたITO電極を作製したガラス基板を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、ポリメチルメタクリレート（ＰＭＭＡ）をクロロフォルムに溶解した溶液（３wt.%）から、1cm/secの速度でディップコートしてＰＭＭＡの薄膜を作製した。この際、ＰＭＭＡ薄膜の厚さは、１５０ｎｍである。次に、この上からペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、図１に示すように、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。
この時のソースとドレイン電極間の間隔は２０μｍである。このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を１００Vに固定し、ゲート電圧を＋１００Vまで印加した。その後ゲート電圧を−１００Vまでステップで電圧掃印し、その後連続して＋１００Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図２に示す。特に電流曲線に履歴のようなものは現れていない。
パターン化されたITO電極を作製したガラス基板を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、ポリメチルメタクリレート（ＰＭＭＡ）をクロロフォルムに溶解した溶液（３wt.%）から、1cm/secの速度でディップコートしてＰＭＭＡの薄膜を作製した。この際、ＰＭＭＡ薄膜の厚さは、１５０ｎｍである。次に、この上からペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、図１に示すように、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。
この時のソースとドレイン電極間の間隔は２０μｍである。このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を１００Vに固定し、ゲート電圧を＋１００Vまで印加した。その後ゲート電圧を−１００Vまでステップで電圧掃印し、その後連続して＋１００Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図２に示す。特に電流曲線に履歴のようなものは現れていない。
実施例２
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（γ-ベンジル-L-グルタメート）をジクロロエタンに溶解した溶液（５ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（γ-ベンジル-L-グルタメート）の薄膜を作製した。この際、ポリ（γ-ベンジル-L-グルタメート）薄膜の厚さは、６００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この時のソース−ドレイン間の間隔は、２０μｍである。
このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を１００Vに固定し、ゲート電圧を＋１００Vまで印加した。その後ゲート電圧を−１００Vまでステップで電圧掃印し、その後連続して＋１００Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図５に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を−１０Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋５０Vまで印加した。その後ゲート電圧を−５０Vまでステップで電圧掃印し、その後連続して＋５０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図６に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（γ-ベンジル-L-グルタメート）をジクロロエタンに溶解した溶液（５ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（γ-ベンジル-L-グルタメート）の薄膜を作製した。この際、ポリ（γ-ベンジル-L-グルタメート）薄膜の厚さは、６００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この時のソース−ドレイン間の間隔は、２０μｍである。
このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を１００Vに固定し、ゲート電圧を＋１００Vまで印加した。その後ゲート電圧を−１００Vまでステップで電圧掃印し、その後連続して＋１００Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図５に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を−１０Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋５０Vまで印加した。その後ゲート電圧を−５０Vまでステップで電圧掃印し、その後連続して＋５０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図６に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
実施例３
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（L-アルギニン）を超純水に溶解した溶液（１０ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（L-アルギニン）の薄膜を作製した。この際、ポリ（L-アルギニン）薄膜の厚さは、２００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この時のソース−ドレイン間の間隔は、２０μｍである。
このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を−１０Vに固定し、ゲート電圧を＋２０Vまで印加した。その後ゲート電圧を−２０Vまでステップで電圧掃印し、その後連続して＋１００Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図７に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を−２Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋１０Vまで印加した。その後ゲート電圧を−１０Vまでステップで電圧掃印し、その後連続して＋１０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図８に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（L-アルギニン）を超純水に溶解した溶液（１０ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（L-アルギニン）の薄膜を作製した。この際、ポリ（L-アルギニン）薄膜の厚さは、２００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この時のソース−ドレイン間の間隔は、２０μｍである。
このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を−１０Vに固定し、ゲート電圧を＋２０Vまで印加した。その後ゲート電圧を−２０Vまでステップで電圧掃印し、その後連続して＋１００Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図７に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を−２Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋１０Vまで印加した。その後ゲート電圧を−１０Vまでステップで電圧掃印し、その後連続して＋１０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図８に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
実施例４
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ゲルパーミエーション・クロマトグラフィー（GPC）法により測定した重合度が７０のポリ（γ-メチル-L-グルタメート）をジクロロエタンに溶解した溶液（２.８ｗｔ.%）から、１cm/secの速度でディップコートしてポリ（γ-メチル-L-グルタメート）の薄膜を作製した。この際、ポリ（γ-メチル-L-グルタメート）薄膜の厚さは、１０００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この時のソース−ドレイン間の間隔は、２０μｍである。
このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を５０Vに固定し、ゲート電圧を＋５０Vまで印加した。その後ゲート電圧を−５０Vまでステップで電圧掃印し、その後連続して＋５０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図９に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を−５Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋２０Vまで印加した。その後ゲート電圧を−２０Vまでステップで電圧掃印し、その後連続して＋２０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図１０に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ゲルパーミエーション・クロマトグラフィー（GPC）法により測定した重合度が７０のポリ（γ-メチル-L-グルタメート）をジクロロエタンに溶解した溶液（２.８ｗｔ.%）から、１cm/secの速度でディップコートしてポリ（γ-メチル-L-グルタメート）の薄膜を作製した。この際、ポリ（γ-メチル-L-グルタメート）薄膜の厚さは、１０００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この時のソース−ドレイン間の間隔は、２０μｍである。
このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を５０Vに固定し、ゲート電圧を＋５０Vまで印加した。その後ゲート電圧を−５０Vまでステップで電圧掃印し、その後連続して＋５０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図９に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を−５Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋２０Vまで印加した。その後ゲート電圧を−２０Vまでステップで電圧掃印し、その後連続して＋２０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図１０に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
実施例５
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ゲルパーミエーション・クロマトグラフィー（GPC）法により測定した重合度が１８５のポリ（γ-メチル-L-グルタメート）をジクロロエタンに溶解した溶液（２.８ｗｔ.%）から、１cm/secの速度でディップコートしてポリ（γ-メチル-L-グルタメート）の薄膜を作製した。この際、ポリ（γ-メチル-L-グルタメート）薄膜の厚さは、１０００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この時のソース−ドレイン間の間隔は、２０μｍである。
このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を５０Vに固定し、ゲート電圧を＋５０Vまで印加した。その後ゲート電圧を−５０Vまでステップで電圧掃印し、その後連続して＋５０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図１１に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を−２０Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋５Vまで印加した。その後ゲート電圧を−５Vまでステップで電圧掃印し、その後連続して＋５Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図１２に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ゲルパーミエーション・クロマトグラフィー（GPC）法により測定した重合度が１８５のポリ（γ-メチル-L-グルタメート）をジクロロエタンに溶解した溶液（２.８ｗｔ.%）から、１cm/secの速度でディップコートしてポリ（γ-メチル-L-グルタメート）の薄膜を作製した。この際、ポリ（γ-メチル-L-グルタメート）薄膜の厚さは、１０００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。この時のソース−ドレイン間の間隔は、２０μｍである。
このようにして作製した素子において、ＩＴＯのゲート電極からゲートバイアスを印加した時に、ソースとドレイン間に流れる電流を測定した。ソースとドレイン間の電圧を５０Vに固定し、ゲート電圧を＋５０Vまで印加した。その後ゲート電圧を−５０Vまでステップで電圧掃印し、その後連続して＋５０Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図１１に示す。電流曲線に履歴が現れ、メモリー性が発現される事を確認した。
次に、さらに低電圧での駆動を確認するために、ソースとドレイン間の電圧を−２０Vに固定して、電流履歴の変化を観測した。ゲート電圧は、最初に＋５Vまで印加した。その後ゲート電圧を−５Vまでステップで電圧掃印し、その後連続して＋５Vまで掃印した。電圧ステップ1秒後にソースとドレイン間に流れる電流IDSを測定した。この時の測定図を図１２に示す。電流曲線に履歴が現れ、低電圧下でもメモリー性が発現される事を確認した。
実施例６
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（DL-アラニン）を超純水に溶解した溶液（２０ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（DL-アラニン）の薄膜を作製した。この際、ポリ（DL-アラニン）薄膜の厚さは、８００ｎｍであった。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。このようにして、メモリー素子を作製することができた。
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（DL-アラニン）を超純水に溶解した溶液（２０ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（DL-アラニン）の薄膜を作製した。この際、ポリ（DL-アラニン）薄膜の厚さは、８００ｎｍであった。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。このようにして、メモリー素子を作製することができた。
実施例７
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（L-リジン）を超純水に溶解した溶液（０．１ｗｔ.%）から、３００ ｒｐｍの速度でスピンコートしてポリ（L-リジン）の薄膜を作製した。この際、ポリ（L-リジン）薄膜の厚さは、２００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。このようにして、メモリー素子を作製することができた。
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（L-リジン）を超純水に溶解した溶液（０．１ｗｔ.%）から、３００ ｒｐｍの速度でスピンコートしてポリ（L-リジン）の薄膜を作製した。この際、ポリ（L-リジン）薄膜の厚さは、２００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。このようにして、メモリー素子を作製することができた。
実施例８
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（L-チロシン）を超純水に溶解した溶液（５ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（L-チロシン）の薄膜を作製した。この際、ポリ（L-チロシン）薄膜の厚さは、４００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。このようにして、メモリー素子を作製することができた。
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（L-チロシン）を超純水に溶解した溶液（５ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（L-チロシン）の薄膜を作製した。この際、ポリ（L-チロシン）薄膜の厚さは、４００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。このようにして、メモリー素子を作製することができた。
実施例９
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（L-グリシン）を超純水に溶解した溶液（５ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（L-グリシン）の薄膜を作製した。この際、ポリ（L-グリシン）薄膜の厚さは、４００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。このようにして、メモリー素子を作製することができた。
ゲート電極２０としてパターン化されたITO電極を作製したガラス基板１０を、純水にて５倍希釈した中性洗剤（井内盛栄堂社：ピュアソフト）にて１５分間超音波洗浄を行い、その後、純水中にて１５分間超音波洗浄を行い、洗剤除去を行った。さらにその後、基板を紫外線-オゾン洗浄器を用いて、酸素雰囲気下において２０分間紫外線照射洗浄を行った。このようにして洗浄した基板上に、誘電体層３０として、ポリ（L-グリシン）を超純水に溶解した溶液（５ｗｔ.%）から、１０００ ｒｐｍの速度でスピンコートしてポリ（L-グリシン）の薄膜を作製した。この際、ポリ（L-グリシン）薄膜の厚さは、４００ｎｍである。次に、この上から半導体活性層４０としてペンタセンの薄膜を真空蒸着法で作製した。ペンタセンは、昇華精製を５回繰り返して精製したものを用いた。真空蒸着条件は、基板を蒸着用ボートの上方に固定し、基板温度を約３０℃に調整し、真空度を２×１０−６Ｔｏｒｒにまで減圧した。その後毎分２ｎｍの速度で３０ｎｍの厚さに真空蒸着を行った。その後、ソースおよびドレイン電極６０として、金を幅１００μｍ、厚さ０．０５μｍのサイズとなるようニッケル製のマスクを利用して真空蒸着した。このようにして、メモリー素子を作製することができた。
本発明の情報記録素子は、低い駆動電圧でもメモリー性を発現させられるため、作動させる電力が少なくて済む。有機半導体の固体薄膜および金属電極により構成されているため、製造しやすい上、フィルム素子化、大面積素子化、フレキシブル素子化が可能であり、大量生産に向いており、産業上の利用価値が高い。
１０ 本発明の実施例における基板
２０ 本発明の実施例におけるゲート電極
３０ 本発明の実施例における誘電体層
４０ 本発明の実施例のおける半導体活性層
５０ 本発明の実施例におけるドレインおよびソース電極
２０ 本発明の実施例におけるゲート電極
３０ 本発明の実施例における誘電体層
４０ 本発明の実施例のおける半導体活性層
５０ 本発明の実施例におけるドレインおよびソース電極
Claims (5)
- 誘電体層を有する電解効果型トランジスタにより構成される情報記録素子において、該誘電体層が下記一般式（３）で表される構成単位からなるαへリックス構造を含むポリマー材料で構成され、ポリマー材料を溶解した溶液を塗布乾燥させることによって作製されることを特徴とする情報記録素子。
（式中、R１は、水素原子、ハロゲン原子、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、アミド基、スルホン酸基、アルキル基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、アシル基、メルカプト基、アルキルチオ基、カルボキシルアルキル基、アルキルアミノ基、アルキルアミド基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、脂肪酸基、ベンジル基、芳香族炭化水素基、芳香族複素環基のひとつもしくは複数からなる群れより選ばれる置換基であり、ｎは１０以上の整数、XおよびYは、それぞれ独立に、水素原子、ハロゲン原子、ヒドロキシル基、ホルミル基、カルボキシル基、シアノ基、ニトロ基、アミノ基、アシル基、スルホン酸基、アルキル基、アルケニル基、アルコキシ基、ヒドロキシアルキル基、カルボキシルアルキル基、アルキルカルボニル基、アルコキシカルボニル基、アルキルカルボニルオキシ基、芳香族炭化水素基、芳香族複素環基のひとつもしくは複数からなる群れより選ばれる置換基を表す。） - 上記請求項１記載のポリマー材料が、アミノ酸を繰返し単位とし、当該アミノ酸において、Ｒ１が同種若しくは異種であっても良いことを特徴とする情報記録素子。
- 上記請求項２に記載のアミノ酸が、グリシン、アラニン、フェニルアラニン、バリン、ロイシン、イソロイシン、プロリン、メチオニン、リシン、アルギニン、セリン、トレオニン、チロシン、ヒスチジン、システイン、アスパラギン、アスパラギン酸、グルタミン、グルタミン酸、トリプトファンの中から選択されることを特徴とする情報記録素子。
- 基板上に、ゲート電極、誘電体層、半導体層、ドレイン及びソース電極を有する電界効果型トランジスタであって、上記誘電体層が請求項１乃至３に記載されるポリマー材料で構成されることを特徴とする電界効果型トランジスタにより構成される情報記録素子。
- 上記請求項４記載の情報記録素子において、半導体層が有機半導体材料で構成されることを特徴とする情報記録素子。
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