KR20010004297A - 누설전류를 감소시킬 수 있는 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 누설전류를 감소시키며 소자의 특성 저하를 방지할 수 있는 캐패시터 제조 방법에 관한 것으로, 금속 하부전극을 구비하는 캐패시터 제조 방법에서 유전막 형성에 의한 누설전류의 증가 및 유전율 감소에 의한 소자 특성의 저하를 방지하기 위하여, 새로운 복합 유전체 및 내산화 특성이 우수한 하부전극을 동시에 형성하는데 특징이 있다. 이와 같은 복합 유전체 및 하부전극 형성을 위하여 하부 다결정 실리콘막 상부에 금속 Ti 및 금속 Al의 이중층을 형성하고 후속 산화분위기 열공정에 의해서 Ti 실리사이드 하부전극 및 (TiO₂)_x(Al₂O₃)_1-x의 복합 유전체를 형성하여 고집적 소자에서 누설전류 증가를 억제하고 충분한 축전용량을 확보함으로써 소자 특성 및 신뢰성을 향상시킬 수 있다.

Description

누설전류를 감소시킬 수 있는 캐패시터 제조 방법{METHOD FOR FORMING CAPACITOR CAPABLE OF REDUCING LEAKAGE CURRENT}

본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 하부전극의 누설전류를 감소시킬 수 있는 캐패시터 제조 방법에 관한 것이다.

현재 반도체 메모리 소자는 크게 읽기/쓰기(read/write) 메모리와 읽기 전용메모리(ROM)로 구분할 수 있다. 특히 읽기/쓰기 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다.

DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터가 단위 셀(unit cell)을 이루어 집적도에서 가장 앞서고 있는 소자이다.

한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit) 및 1Gb(giga bit) DRAM에 대한 연구에 많은 진전을 보이고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 256Mb의 경우 0.5 ㎛²이고, 셀의 기본 구성요소중의 하나인 캐패시터의 면적은 0.3 ㎛²이하로 작아져야 한다. 이러한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다. 즉, 64Mb DRAM에서 지금까지 사용되어 온 유전재료인 SiO₂/Si₃N₄등을 사용하여 캐패시터를 제조할 경우 필요한 캐패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 캐패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다. 이러한 이유로 캐패시터의 스토리지노드 표면적을 증가시키기 위해서 사용되는 기술은, 스택 캐패시터 구조 또는 트렌치형 캐패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된바 있다. 그러나, 256Mb급 이상의 소자에서는 유전율이 낮은 SiO₂/Si₃N₄계 유전물질로는 캐패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 캐패시터의 단면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정 과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다. 그러므로 캐패시터를 3차원적 입체구조로 형성하여서 캐패시터의 단면적을 증가시켜 저장정전용량을 충족시키는 방법은 256Mb급 이상의 DRAM에 적용시키기에는 매우 어렵다.

이와 같은 문제점을 해결하기 위해서, SiO₂/Si₃N₄계 유전체를 대체할 목적으로 Ta₂O₅유전박막에 대한 연구가 진행되고 있다.

유전막으로서 탄탈륨산화막(Ta₂O₅)을 이용하는 종래 캐패시터에서 상부전극을 금속으로 형성하는 MIS(metal-insulator-silicon) 구조가 사용되고 있으며, 최근에서는 소자의 고집적화에 따라 충분한 축전용량 확보를 위하여 하부전극도 금속층으로 대체하는 일명 MIM(metal-insulator-silicon) 구조에 대한 연구가 많이 진행되고 있다.

하부전극으로는 여러 가지 금속, 질화계열물질 그리고 실리사이드 계열 물질이 이용되고 있다. 이중에서 금속 텅스텐 하부전극에 대한 연구가 가장 활발히 진행되고 있다.

그러나, 고집적 소자에서 금속 텅스텐을 이용하여 하부전극을 형성할 경우에는 탄탈륨산화막(Ta₂O₅) 증착 후 실시되는 산화분위기의 열공정에서 하부전극이 산화되어 누설전류가 크게 증가하고 소자의 특성을 현저히 저하시키는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 누설전류를 감소시키며 소자의 특성 저하를 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.

도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 메모리 소자 제조 공정 단면도.

*도면의 주요부분에 대한 도면 부호의 설명*

3: 폴리실리콘 플러그 4: Ti막

5: Al막 6: Ti 실리사이드층

7: 복합 산화물 유전체막 8: 상부전극

상기와 같은 목적을 달성하기 위한 본 발명은, 기판 상에 폴리실리콘층을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 Ti막 및 Al막을 차례로 형성하는 제2 단계; 산소분위기에서 열처리 공정을 실시하여 상기 폴리실리콘층 상에 상기 Ti막 의 일부로 이루어지는 Ti 실리사이드 하부전극을 형성함과 동시에, 상기 Ti 실리사이드를 이루지 못한 상기 Ti막과 상기 Al막을 Ti, Al 및 O 원소를 포함하는 복합 유전체막으로 변화시키는 제3 단계; 및 상기 복합유전체막 상에 상부전극을 형성하는 제4 단계를 포함하는 캐패시터 제조 방법을 제공한다.

본 발명은 금속 하부전극을 구비하는 캐패시터 제조 방법에서 유전막 형성에 의한 누설전류의 증가 및 유전율 감소에 의한 소자 특성의 저하를 방지하기 위하여, 새로운 복합 유전체 및 내산화 특성이 우수한 하부전극을 동시에 형성하는데 특징이 있다. 이와 같은 복합 유전체 및 하부전극 형성을 위하여 하부 다결정 실리콘막 상부에 금속 Ti 및 금속 Al을 이중층으로 형성하고 후속 산화분위기 열공정에 의해서 Ti 실리사이드(Ti silicide) 하부전극 및 (TiO₂)_x(Al₂O₃)_1-x의 복합 유전체를 형성하여 고집적 소자에서 누설전류 증가를 억제하고 충분한 축전용량을 확보함으로써 소자 특성 및 신뢰성을 향상시킬 수 있다.

이하, 첨부된 도면 도1a 내지 도1d를 참조하여 본 발명의 실시예에 따른 캐패시터 제조 방법을 상세히 설명한다.

도1a에 도시한 바와 같이 반도체 기판(1) 상에 형성된 층간절연막(21)을 선택적으로 건식식각하여 반도체 기판(1)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 폴리실리콘막을 형성하고 화학적 기계적 연마(chemical mechanical polishing) 또는 에치백(etch back)하여 콘택홀 내에 완전히 매립된 폴리실리콘 플러그(polysilicon plug)(3)를 형성한다.

다음으로, 도1b에 도시한 바와 같이 전체 구조 상에 화학기상증착법(chemical vapor deposition) 또는 물리기상증착법(physical vapor deposition)으로 Ti막(4) 및 Al막(5)을 100 Å 이하의 두께로 형성한다.

이어서, 산소 분위기에서 고온 열처리 공정을 실시한다. 이때, 급속열처리(RTA, rapid thermal anneal) 또는 산소 플라즈마 처리 방법을 이용한다.

RTA 공정은 500 ℃ 내지 800 ℃ 온도, 0.5 torr 내지 100 torr 압력에서 10 sccm 내지 5000 sccm 유량의 산소를 공급하며 실시하고, 플라즈마 처리는 500 ℃ 내지 800 ℃ 온도, 0.5 torr 내지 200 torr 압력에서 10 sccm 내지 5000 sccm 유량의 산소를 공급하고 300 W 내지 1000 W의 전력을 인가하여 실시한다.

도1c는 이와 같은 고온 열처리 과정에서 폴리실리콘 플러그(3)와 접하는 하부 Ti막이 고상반응에 의해 하부전극을 이룰 Ti 실리사이드층(6)이 되고, Ti 실리사이드층(6)을 이루지 못한 상부 Ti막과 그 상부의 Al막과 Ti막이 복합체를 형성하여 산소분위기에서의 열공정에 의해서 상호 일정비율을 갖는 [(TiO₂)_x(Al₂O₃)_1-x(0.2 〈 x 〈 0.8)]의 새로운 복합산화물 유전체막(7)을 형성한 상태를 보이고 있다. 본 발명의 일실시예에서 상기 Ti 실리사이드층(6)은 폴리실리콘 플러그(3) 상의 콘택홀 내에 형성된다.

이어서, 도1d에 도시한 바와 같이 복합산화물 유전체막(7) 상에 상부전극(8)을 형성한다.

전술한 바와 같이 형성된 복합 산화물 형태의 유전체막은 소자의 집적도가 증가함에도 충분한 축전용량을 확보할 수 있으며 누설전류의 증가를 억제하여 소자의 특성 및 신뢰성을 향상시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 복잡한 공정없이 한번의 공정으로 복합산화물 유전체 및 하부전극을 형성시킬 수 있을 뿐만 아니라 충분한 축전용량도 확보할 수 있으므로, 초고집적 반도체 소자에 적용될 경우 축전용량의 손실없이 누설전류를 감소시켜 소자 특성 저하를 방지하고 신뢰성을 향상시킬 수 있다.

Claims (6)

1. 캐패시터 제조 방법에 있어서,

   기판 상에 폴리실리콘층을 형성하는 제1 단계;

   상기 제1 단계가 완료된 전체 구조 상에 Ti막 및 Al막을 차례로 형성하는 제2 단계;

   산소분위기에서 열처리 공정을 실시하여 상기 폴리실리콘층 상에 상기 Ti막 의 일부로 이루어지는 Ti 실리사이드 하부전극을 형성함과 동시에, 상기 Ti 실리사이드를 이루지 못한 상기 Ti막과 상기 Al막을 Ti, Al 및 O 원소를 포함하는 복합 유전체막으로 변화시키는 제3 단계; 및

   상기 복합유전체막 상에 상부전극을 형성하는 제4 단계

   를 포함하는 캐패시터 제조 방법.
2. 제 1 항에 있어서,

   상기 제3 단계에서,

   (TiO₂)_x(Al₂O₃)_1-x(여기서, x는 0.2 〈 x 〈 0.8) 복합 유전체막을 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 단계는,

   기판 상에 형성된 층간절연막을 선택적으로 건식식각하여 콘택홀을 형성하는 단계; 및

   상기 콘택홀 내에 상기 폴리실리콘층을 형성하는 단계를 포함하고,

   상기 제3 단계에서,

   상기 Ti 실리사이드 하부전극을 상기 폴리실리콘층 상의 상기 콘택홀 내에 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
4. 제 3 항에 있어서,

   상기 제3 단계에서,

   급속열처리 또는 산소 플라즈마 처리를 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
5. 제 4 항에 있어서,

   상기 급속열처리는,

   500 ℃ 내지 800 ℃ 온도, 0.5 torr 내지 100 torr 압력에서 10 sccm 내지 5000 sccm 유량의 산소를 공급하며 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
6. 제 4 항에 있어서,

   상기 플라즈마 처리는,

   500 ℃ 내지 800 ℃ 온도, 0.5 torr 내지 200 torr 압력에서 10 sccm 내지 5000 sccm 유량의 산소를 공급하고 300 W 내지 1000 W의 전력을 인가하여 실시하는 것을 특징으로 하는 캐패시터 제조 방법.