KR100326240B1 - 메모리소자의커패시터제조방법 - Google Patents

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Abstract

본 발명은 Ta2O5유전박막의 유효산화막 두께를 감소시키고 누설전류 특성을 개선한 메모리소자의 커패시터 제조방법을 제공하고자 하는 것으로, 이를 위한 본 발명은, 본 발명은 Ru, Pt, Ir과 같은 노블 메탈을 하부전극 및 상부전극으로 사용할 때 Ta205박막을 일부 증착후 고온에서 퍼니스어닐하여 Ta205박막을 결정화 시켜 유효산화막 두께를 감소시키고, 다시 비정질 상의 Ta205박막 일부를 증착하므로 누설전류 특성을 개선시킨다.

Description

메모리소자의 커패시터 제조방법{method for fabricating capacitor in memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 탄탈륨산화막(Ta2O5)을 유전체로 사용하는 고집적 메모리 소자의 커패시터(capacitor) 및 그 제조방법에관한 것이다.
현재 반도체 메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 커패시터로 1개의 단위 셀(unit cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다.
한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit) DRAM 및 1Gb(giga bit)에 대한 연구에 많은 진전을 보이고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 256Mb의 경우 0.5 mu m^2이고, 셀의 기본 구성요소중의 하나인 커패시터의 면적은 0.3 mu m^2 이하로 작아져야 한다. 이러한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다.
즉, 64Mb DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4등을 사용하여 커패시터를 제조할 경우 필요한 커패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 커패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다. 이러한 이유로 커패시터를 평탄한 형태로는 이용할 수 없음으로 단면적을 다른 방법으로 늘려야 한다. 단면적을 늘이기 위해서, 즉 커패시터의 스토리지노드 표면적을 증가시키기 위해서 사용되는 기술로서, 스택 커패시터구조 또는 트렌치형 커패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된바 있다.
그러나, 256Mb급 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 커패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 커패시터의 단면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다. 그러므로 커패시터를 3차원적 입체구조로 형성하여서 커패시터의 단면적을 증가시켜 저장정전용량을 충족시키는 방법은 256Mb급 이상의 DRAM에 적용시키기에는 매우 어렵다.
이와 같은 문제점을 해결하기 위해서, SiO2/Si3N4계 유전체를 대체할 목적으로 Ta2O5유전박막에 대한 연구가 진행되고 있지만, 커패시턴스가 SiO2/Si3N4계에 비해서 2-3배에 지나지 않아서 이를 DRAM에 적용하기 위해서는 유전박막의 두께를 최대한 줄여야 한다. 하지만 이 경우 누설전류 값이 증가하는 어려움이 있다.
즉, Ta205박막의 경우 비정질 상태에서 Ta205커패시터의 누설전류 특성은 양호한 것으로 알려져 있으나, 비정질상태에서 Ta205박막은 유효산화막(Tox) 두께가 두꺼워 그 자체로는 사용 할 수 없다. 따라서, 유효산화막(Tox) 두께를 감소시키기 위해서는 Ta205박막을 고온에서 결정화시키는 방법이 있으나, 이 경우에는 Ta205커패시터의 누설전류 값이 증가되는 것이다.
본 발명은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 유전박막의 유효산화막 두께를 감소시키고 누설전류 특성을 개선한 메모리소자의 커패시터 제조방법을 제공하는데 목적이 있다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 Ta205커패시터 제조방법을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 플러그 폴리실리콘 102 : 글루층
103 : 베리어금속 104 : 하부전극
105 : 결정화된 탄탈늄산화막 106 : 비정질 탄탈늄산화막
상기 목적을 달성하기 위한 본 발명은, 메모리소자의 커패시터 제조방법에 있어서, 하부전극으로서 노블계 제1금속막을 형성하는 단계; 상기 제1금속막 상에 결정화된 탄탈늄산화막을 형성하는 단계; 상기 결정화된 탄탈늄산화막 상에 비정질 상의 탄탈늄산화막을 형성하는 단계; 및 상기 비정질상의 탄탈늄산화막 상에 상부전극으로서 노블계 제2금속막을 형성하는 단계를 포함하여 이루어진다.
상술한 바와 같은 특징적 구성을 갖는 본 발명은 Ru, Pt, Ir과 같은 노블 메탈을 하부전극 및 상부전극으로 사용할 때 Ta205박막을 일부 증착후 고온에서 퍼니스어닐하여 Ta205박막을 결정화시켜 유효산화막 두께를 감소시키고, 다시 비정질 상의 Ta205박막 일부를 증착하므로 누설전류 특성을 개선시키는 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도1a 내지 도1c는 본 발명의 일실시예에 따른 Ta205커패시터 제조방법을 나타내는 공정 단면도이다.
먼저, 도1a를 참조하면, 커패시터의 콘택 플러그 물질로서 폴리실리콘층(101)을 증착한 다음, 폴리실리콘층(101) 표면을 HF나 BOE(buffer oxide etchant)로 세정하여 폴리실리콘층 표면에 발생된 자연산화막(native oxide)을 제거한다. 이어서, 상기 폴리실리콘층을 800∼950℃에서 열적급속질화(RTN : Rapid Thermal Nitridation) 처리하여 폴리실리콘층 표면에 얇은 질화층(도면에 도시하지 않음)을 형성한다. 이 질화층은 후속 공정에서 산소분위기의 열처리시 폴리실리콘층 표면에 SiO2막이 형성되는 것을 억제하여 준다. 이어서, 접착력 항상을 위한 글루층(102), 베리어금속층(103) 및 하부전극(104)을 연속하여 증착한다. 베리어금속(103)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN 등을 물질적증착(PVD) 또는 화학기상증착(CVD)에 의해 증착 가능하고, 이에 대한 글루층(102)으로는 Ti를 적용할 수 있다. 또한 하부전극 재료로는 노블금속(noble metal)을 사용하는바 루테늄(Ruthenium, Ru), 백금(Pt) 또는 이리듐(Ir)을 사용한다. 글루층(102)은 베리어금속 및 플러그 물질의 종류에 따라 생략 가능하다. 바람직하게, 글루층 Ti는 100∼300Å 정도 두께로 증착하고, 베리어금속 TiN은 200∼500Å 정도 증착을 한다. 그리고, 하부전극 Ru은 500∼1000Å정도 증착한다. 그리고, 이어서 600∼700℃에서 N2어닐(Anneal)을 한다.
이어서, 도1b를 참조하면, 유전박막인 탄탈늄산화막(Ta205) 증착을 실시하는데 있어, 먼저 결정화된 탄탈늄산화막(105)을 형성한다. 구체적으로, 탄탈륨 에칠레이트(Ta(OC2H5)5)를 170∼190℃의 기화기에서 기상 상태로 만들고, 이 기화된 탄탈륨 에칠레이트 소오스(Source) 가스와 반응 개스 O2를 사용하여 저압화학기상증착(LPCVD) 방법으로 탄탈늄산화막을 증착한다. 이때, LPCVD 반응로의 압력은 0.2∼1Torr로 유지하고 기판의 온도를 300∼400℃로 유지한다. 그리고, 이 증착된 탄탈늄산화막을 750℃ 이하에서 O2또는 N2O 퍼니스(Furnace) 어닐하여 결정화한다. 이 경우, 퍼니스 어닐 대신에 RTO(Rapid Thermal Oxidation) 공정으로 대체 가능하다.
이어서, 도1c를 참조하면, 비정질 탄탈늄산화막(106)을 결정화된 탄탈늄산화막(1050 상에 다시 형성한다. 구체적으로, 탄탈륨 에칠레이트(Ta(OC2H5)5)를 170∼190℃의 기화기에서 기상 상태로 만들고, 이 기화된 탄탈륨 에칠레이트 소오스(Source) 가스와 반응 개스 O2를 사용하여 저압화학기상증착(LPCVD) 방법으로 탄탈늄산화막을 증착한다. 이때, LPCVD 반응로의 압력은 0.2∼1Torr로 유지하고 기판의 온도를 300∼400℃로 유지한다. 그리고, 후속 열공정으로 300℃∼400℃에서 N20 플라즈마 어닐을 실시하여 결정화된 그리고 비정질의 탄탈늄산화막(105, 106)의 불순물을 제거한다.
이후에, 역시 상부전극(도면에 도시되지 않음)으로서 루테늄(Ruthenium, Ru), 백금(Pt) 또는 이리듐(Ir)과 같은 노블금속(noble metal)을 1000∼1500Å 증착한다.
상술한 바와 같은 본 실시예를 적용하여 커패시터의 형상을 실리더형, 핀형 등으로 제조 가능하며, 또한 반구형폴리실리콘을 사용하는 커패시터 구조에도 적용 가능하다.
이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 유전박막의 Ta205유효산화막 두께를 감소시키고 누설전류 특성을 개선하여, 고집적 반도체 메모리소자에서 요구되는 커패시턴스를 갖는 그리고 안정적이고 신뢰성이 큰 커패시터를 제조할 수 있다.

Claims (4)

  1. 메모리소자의 커패시터 제조방법에 있어서,
    하부전극으로서 노블계 제1금속막을 형성하는 단계;
    상기 제1금속막 상에 결정화된 탄탈늄산화막을 형성하는 단계;
    상기 결정화된 탄탈늄산화막 상에 비정질 상의 탄탈늄산화막을 형성하는 단계; 및
    상기 비정질상의 탄탈늄산화막 상에 상부전극으로서 노블계 제2금속막을 형성하는 단계
    를 포함하여 이루어진 커패시터 제조방법.
  2. 제1항에 있어서,
    상기 노블계 제1 및 제2 금속막은 Ru, Pt, 및 Ir중 어느 하나임을 특징으로 하는 커패시터.
  3. 제1항 또는 제2항에 있어서,
    상기 결정화된 탄탈늄산화막을 형성하는 단계는,
    반응로의 압력이 0.2∼1Torr이고, 기판의 온도가 300∼400℃로 유지된 저압화학기상증착 방법으로 탄탈늄산화막을 증착하는 단계와, 750℃ 이하에서 퍼니스(Furnace) 어닐하는 단계로 이루어짐을 특징으로 하는 커패시터 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 비정질상의 탄탈늄산화막을 형성하는 단계는,
    반응로의 압력이 0.2∼1Torr이고, 기판의 온도가 300∼400℃로 유지된 저압화학기상증착 방법으로 탄탈늄산화막을 증착하는 단계와, 300℃∼400℃에서 플라즈마 어닐을 실시하는 단계로 이루어짐을 특징으로 하는 커패시터 제조방법.
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