KR20050011501A - 플래시 메모리 소자의 셀 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 19
- 230000015654 memory Effects 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 230000008569 process Effects 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims 2
- 230000008878 coupling Effects 0.000 abstract description 6
- 238000010168 coupling process Methods 0.000 abstract description 6
- 238000005859 coupling reaction Methods 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 플래시 메모리 소자의 셀 및 그 제조 방법에 관한 것으로서, 특히 본 발명은 반도체 기판 상부에 터널 산화막을 형성하고, 그 위에 凸 형태의 플로팅 게이트를 형성하고, 기판내 플로팅 게이트 에지와 오버랩되는 소오스/드레인 접합층을 형성하고, 플로팅 게이트가 형성된 기판 상부에 게이트간 절연막을 형성하고, 게이트간 절연막 상부에 플로팅 게이트의 상측면을 감싸도록 반전된 凹 형태의 컨트롤 게이트를 형성한다. 그러므로, 본 발명은 凸 형태의 플로팅 게이트와 반전된 凹 형태의 컨트롤 게이트가 스택 구조를 이루는 셀을 형성함으로써 전체 셀 크기를 증가시키지 않고서도 두 게이트간 커플링 비율을 높여 프로그램 효율을 증대시킬 수 있다.
Description
본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로서, 특히 플래시 메모리의 ETOX(EPROM Thin OXide) 셀내 플로팅 게이트와 컨트롤 게이트간의 커플링 비율(coupling ratio)을 증가시키는 플래시 메모리 소자의 셀 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
한편 EEPROM형 플래시 메모리장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX(EPROM Thin OXide) 셀과, 1셀당 2개 트랜지스터로 이루어진 스플리트 게이트(splite gate)형 셀로 구분된다. ETOX 셀 구조는 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동 전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조인데 반하여, 스플리트 게이트형 셀 구조는 선택 트랜지스터와 셀 트랜지스터 2개를 하나의 컨트롤 게이트를 이용하여 컨트롤 게이트의 일부가 플로팅 게이트와 오버랩(overlap)되고 컨트롤 게이트의 다른 부분이 기판 표면에 수평으로 배치된 구조이다.
도 1은 종래 기술에 의한 플래시 메모리 소자의 ETOX 셀 구조를 나타낸 수직 단면도이다. 도 1을 참조하면, 종래 ETOX 셀 트랜지스터는 다음과 같은 구조로 이루어진다. 반도체 기판(10)의 활성 영역 위에 터널 산화막(tunnel oxide)(12)과, 그 위에 순차적으로 적층된 플로팅 게이트(14), 게이트간 절연막(16) 및 컨트롤 게이트(18)가 형성되어 있다. 그리고, 반도체 기판(10)내 플로팅 게이트(14) 하부의 채널 영역을 사이에 두고 서로 이격된 소오스/드레인(20)이 형성되어 있다.
이러한 ETOX 셀 구조를 갖는 플래시 메모리 소자는 프로그래밍(programming)시 컨트롤 게이트(18)에 연결된 워드 라인, 드레인(20)에 연결된 비트라인을 통해 프로그래밍 전압이 인가된다. 그러면 드레인(20)의 전자는 터널 산화막(12)을 거쳐 플로팅 게이트(14)쪽으로 핫-캐리어(hot carrier) 방식으로 주입되어 셀 트랜지스터의 프로그램이 수행된다. 데이터 소거(erase)시 소오스(20)에 연결된 소오스 라인을 통해 소거 전압이 인가된다. 그러면 플로팅 게이트(14)에 주입된 전자는 다시 터널 산화막(12)을 통해 채널쪽으로 방출되고 셀 트랜지스터의 문턱 전압을 낮추어 소거가 수행된다.
하지만 종래 ETOX 셀은 플로팅 게이트(14)와 컨트롤 게이트(18)가 스택 구조를 이루고 있기 때문에 두 게이트(14, 18)간의 커플링 비율이 제한적이다. 커플링 비율이란 컨트롤 게이트(18)에 인가되는 전압에 대해 플로팅 게이트(14)에 인가되는 전압의 비율을 일컫는데, 이 비율이 클수록 프로그램의 효율이 증가된다.
따라서 종래 ETOX 셀은 동일한 접촉 면적의 플로팅 게이트(14)와 컨트롤 게이트(18)에 의해 셀의 정전 용량이 저하되어 프로그램 효율이 떨어지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 凸 형태의 플로팅 게이트와 반전된 凹 형태의 컨트롤 게이트가 스택 구조를 이루는 셀을 형성함으로써 전체 셀 크기를 증가시키지 않고서도 두 게이트간 커플링 비율을 높여 프로그램 효율을 증대시킬 수 있는 플래시 메모리 소자의 셀 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 플래시 메모리 소자의 셀 구조에 있어서, 반도체 기판 상부에 형성된 터널 산화막과, 터널 산화막 상부에 형성된 凸 형태의 플로팅 게이트와, 플로팅 게이트의 상부면에 형성된 게이트간 절연막과, 게이트 절연막 상부에 플로팅 게이트를 감싸도록 형성된 반전된 凹형태의 컨트롤 게이트와, 플로팅 게이트 에지와 오버랩되도록 기판내에 형성된 소오스/드레인 접합층을 포함한다.
상기 목적을 달성하기 위하여 본 발명은 플래시 메모리 소자의 셀 제조 방법에 있어서, 반도체 기판 상부에 터널 산화막을 형성하고, 그 위에 凸 형태의 플로팅 게이트를 형성하는 단계와, 기판내 플로팅 게이트 에지와 오버랩되는 소오스/드레인 접합층을 형성하는 단계와, 플로팅 게이트가 형성된 기판 상부에 게이트간 절연막을 형성하는 단계와, 게이트간 절연막 상부에 플로팅 게이트의 상측면을 감싸도록 반전된 凹 형태의 컨트롤 게이트를 형성하는 단계를 포함한다.
도 1은 종래 기술에 의한 플래시 메모리 소자의 ETOX 셀 구조를 나타낸 수직 단면도,
도 2는 본 발명에 따른 플래시 메모리 소자의 ETOX 셀 구조를 나타낸 수직 단면도,
도 3a 내지 도 3i는 본 발명에 따른 플래시 메모리 소자의 ETOX 셀 제조 방법을 나타낸 공정 순서도.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명에 따른 플래시 메모리 소자의 ETOX 셀 구조를 나타낸 수직 단면도이다. 도 2를 참조하면, 본 발명의 ETOX 셀은 반도체 기판(100)으로서 실리콘 기판 상부에 터널 산화막(102)이 형성되어 있으며 터널 산화막(102) 아래 기판에 서로 분리된 소오스/드레인 접합층(116)이 형성되어 있으며 터널 산화막(102) 상부에서 소오스/드레인 접합층(116) 에지와 오버랩되도록 凸 형태의 플로팅 게이트(104'')가 형성되어 있다. 플로팅 게이트(104'') 상부에 게이트간 절연막(118)이 형성되어 있으며 게이트간 절연막(118)을 사이에 두고 플로팅 게이트(104'')의 상부면을 감싸는 반전된 凹 구조의 컨트롤 게이트(120')가 형성되어 있다.
그러므로 본 발명은 ETOX 셀의 컨트롤 게이트(120')가 플로팅 게이트(104'')의 상부면을 감싸면서 그 측면이 셀프얼라인(self-align)되는 스택 구조로 되어 있기 때문에 셀 크기를 변화시키지 않고서도 게이트들(120', 104'')간의 커플링 비율을 증가시킨다.
도 3a 내지 도 3i는 본 발명에 따른 플래시 메모리 소자의 ETOX 셀 제조 방법을 나타낸 공정 순서도이다. 이들 도면들을 참조하면, 본 발명의 ETOX 셀 제조 방법은 다음과 같다.
우선 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판 상부에 터널 산화막(102)을 형성하고 그 위에 도전막(104)으로서 도프트 폴리실리콘(doped polysilicon)막을 2000Å∼3000Å 증착한다. 그리고 사진 공정을 진행하여 도전막(104) 상부에 제 1플로팅 게이트용 마스크 패턴(106)을 형성한다.
그 다음 상기 제 1마스크 패턴(106)을 이용한 건식 식각 공정으로도전막(104)을 소정 두께, 예컨대 500Å∼1500Å 만큼 식각하여 도 3b와 같이 적어도 1개 이상의 凹凸 홈(108)을 형성한다. 그리고 도 3a의 제 1마스크 패턴(106)을 제거한다.
이어서 도 3c에 도시된 바와 같이, 凹凸 홈(108)을 갖는 도전막(104) 상부에 평탄화막(110)으로서 예컨대 실리콘 질화산화막(SiON)을 형성한다. 이때 평탄화막(110)은 도전막(104)의 凹凸 홈(108)을 충분히 덮을 정도의 두께로 형성한다. 그 다음 사진 공정을 진행하여 평탄화막(110) 상부에 제 2플로팅 게이트용 마스크 패턴(112)을 형성한다. 이때, 제 2마스크 패턴(112)은 홈(108)의 凹와 凸에 각각 1/2 씩 오버랩되도록 한다.
도 3d에 도시된 바와 같이 제 2플로팅 게이트용 마스크 패턴(112)을 이용한 건식 식각 공정으로 평탄화막(110) 및 도전막(104)을 패터닝하여 凸 형태의 플로팅 게이트(104')를 형성한다. 이때 패터닝된 평탄화막은 110'으로 나타낸다.
그 다음 제 2마스크 패턴(112)과 식각되지 않은 평탄화막(110')을 제거하면 도 3e와 같이 터널 산화막(102)에 凸 형태로 도전막이 패터닝된 플로팅 게이트(104')가 형성된다.
계속해서 도 3f에 도시된 바와 같이, 기판 전면에 소오스/드레인 이온 주입 공정을 실시하여 기판내에 플로팅 게이트(104') 에지와 오버랩되는 소오스/드레인 접합층(116)을 형성한다. 예를 들어 소오스/드레인 이온 주입 공정은 n+ 불순물(P, As)로 이온 주입한다.
그 다음 도 3g에 도시된 바와 같이, 기판 전면에 게이트간 절연막(118)을 형성한다. 이때 게이트간 절연막(118)은 단층의 절연막 또는 적어도 2층이상의 절연막들로 이루어지는데, 다층의 절연막일 경우에는 ONO(Oxide Nitride Oxide)막을 사용한다. 예를 들어, 게이트간 절연막(118)을 ONO막으로 할 경우 하층 실리콘 산화막(oxide layer)은 80Å, 실리콘 질화막(nitride layer)은 80Å, 상층 실리콘 산화막은 350Å으로 한다.
이어서 도 3h에 도시된 바와 같이, 게이트간 절연막(118) 상부에 도전막(120)으로서 도프트 폴리실리콘을 5000Å∼6000Å 증착한 후에 그 표면을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다. 사진 공정을 진행하여 도전막(120) 상부에 컨트롤 게이트 마스크 패턴(122)을 형성한다.
그리고나서 컨트롤 게이트 마스크 패턴(122)을 이용한 건식 식각 공정을 진행하여 도전막(120)을 패터닝하여 게이트간 절연막(118)을 사이에 두고 플로팅 게이트(104')의 상측면을 감싸는 반전된 凹 형태의 컨트롤 게이트(120')를 형성하고 그 아래 게이트간 절연막(118) 및 플로팅 게이트(104')를 순차적으로 셀프-얼라인으로 패터닝(118', 104'')하면 도 3i에 도시된 본 발명의 ETOX 셀이 완성된다.
이상 설명한 바와 같이, 본 발명은 凸 형태의 플로팅 게이트와 반전된 凹 형태의 컨트롤 게이트가 스택 구조를 이루는 ETOX 셀을 형성함으로써 전체 셀 크기를 증가시키지 않고서도 게이트간 커플링 비율을 높여 셀의 정전 용량을 크게 증대 시킬 수 있으며 이로 인해 프로그램 효율을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (4)
- 플래시 메모리 소자의 셀 구조에 있어서,반도체 기판 상부에 형성된 터널 산화막과,상기 터널 산화막 상부에 형성된 凸 형태의 플로팅 게이트와,상기 플로팅 게이트의 상부면에 형성된 게이트간 절연막과,상기 게이트 절연막 상부에 상기 플로팅 게이트를 감싸도록 형성된 반전된 凹형태의 컨트롤 게이트와,상기 플로팅 게이트 에지와 오버랩되도록 상기 기판내에 형성된 소오스/드레인 접합층을 포함하는 것을 특징으로 하는 플래시 메모리 소자의 ETOX 셀.
- 플래시 메모리 소자의 셀 제조 방법에 있어서,반도체 기판 상부에 터널 산화막을 형성하고, 그 위에 凸 형태의 플로팅 게이트를 형성하는 단계와,상기 기판내 상기 플로팅 게이트 에지와 오버랩되는 소오스/드레인 접합층을 형성하는 단계와,상기 플로팅 게이트가 형성된 기판 상부에 게이트간 절연막을 형성하는 단계와,상기 게이트간 절연막 상부에 상기 플로팅 게이트의 상측면을 감싸도록 반전된 凹 형태의 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 셀 제조 방법.
- 제 2항에 있어서,상기 플로팅 게이트를 형성하는 단계는,상기 터널 산화막 상부에 도전막을 형성하고 제 1마스크 패턴을 이용한 식각 공정으로 상기 도전막에 적어도 1개 이상의 凹凸 홈을 형성하는 단계와,상기 도전막 상부에 평탄화막을 형성하는 단계와,상기 평탄화막과 상기 凹凸 홈의 도전막에 제 2마스크 패턴을 이용한 식각 공정으로 상기 凸 형태의 플로팅 게이트를 형성하는 단계와,상기 식각되지 않은 평탄화막을 제거하는 단계로 이루어진 것을 특징으로 하는 플래시 메모리 소자의 셀 제조 방법.
- 제 2항에 있어서,상기 게이트간 절연막은, 단층의 절연막 또는 적어도 2층이상의 절연막들로 이루어진 것을 특징으로 하는 플래시 메모리 소자의 셀 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050638A KR100559523B1 (ko) | 2003-07-23 | 2003-07-23 | 플래시 메모리 소자의 셀 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030050638A KR100559523B1 (ko) | 2003-07-23 | 2003-07-23 | 플래시 메모리 소자의 셀 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050011501A true KR20050011501A (ko) | 2005-01-29 |
| KR100559523B1 KR100559523B1 (ko) | 2006-03-10 |
Family
ID=37223550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030050638A KR100559523B1 (ko) | 2003-07-23 | 2003-07-23 | 플래시 메모리 소자의 셀 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100559523B1 (ko) |
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