KR100195200B1 - 비휘발성 메모리장치 및 그 제조방법 - Google Patents

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Abstract

그 내벽 및 측벽까지도 캐패시터의 유효면적으로 사용할 수 있는 U자 모양의 플로팅게이트를 구비한 비휘발성 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이는, 반도체 기판상에 형성된 분리영역과 상기 분리 영역을 사이에 두고 형성된 액티브 영역; 상기 액티브 영역상에 형성된 게이트 절연막; 상기 게이트 절연막상에 형성된 플로팅 게이트; 및 상기 플로팅 게이트상에 층간 절연막을 개재하여 형성된 콘트롤 게이트를 구비하는 비 휘발성 메모리 장치에 있어서, 상기 플로팅 게이트는 가장자리 부분이 상부로 돌출된 U자 모양으로 형성되어, 상기 돌출 부분의 내부 및 외부를 포함한 전 표면이 상기 층간 절연막에 접촉되도록 형성된 것을 특징으로 한다. 따라서, 층간절연막에 대한 패캐시턴스가 증가되어, 데이타를 프로그램하거나 소거하는 특성이 좋게 되고, 종래기술과 동일한 표면적을 갖는 경우 플로팅게이트의 높이를 절반으로 낮출 수 있게 되어, 종래기술에서 문제되는 후속공정의 식각이 용이해지는 것이다.

Description

비휘발성 메모리장치 및 그 제조방법
제1a도 내지 제1f도는 종래 비휘발성 메모리장치의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
제2a도 내지 제2f도는 다른 종래 비휘발성 메모리장치의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
제3도는 본 발명에 따른 비휘발성 메모리장치를 도시한 단면도이다.
제4a도 내지 제4h도는 본 발명에 따른 비휘발성 메모리장치의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
제5a도 내지 제5c도는 본 발명에 따른 비휘발성 반도체 메모리장치와, 상기 두 종래기술의 비휘발성 메모리장치를 비교하여 살펴보기 위해 각 메모리 셀 구조를 나타낸 단면도들이다.
본 발명은 비휘발성 메모리장치 및 그 제조방법에 관한 것으로, 특히 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate) 사이에 개재된 층간절연막의 캐패시턴스를 향상시킬 수 있는 비휘발성 메모리장치 및 그 제조방법에 관한 것이다.
데이터 처리 시스템(data processing system)에 있어서 정보를 저장하는 메모리장치를 기억유지라는 관점에서 분류하면, 휘발성(volatile) 메모리와 비휘발성(nonvolatile) 메모리로 나눌 수 있다. 휘발성 메모리는 전원공급이 중단되면 메모리 내용이 소멸되는 반면, 비휘발성 메모리는 전원공급이 중단되더라도 메모리 내용이 소멸되지 않고 유지되는 성질을 지닌다.
상기 비휘발성 메모리는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM)으로 분류할 수 있다. 특히 전기적 방법을 이용하여 데이타를 프로그램하고 소거(erase) 할 수 있는 EEPROM에 대한 수요가 증가하고 있는데, 이 EEPROM은 일반적으로 플로팅게이트와 이 플로팅게이트를 콘트롤 하는 콘트롤 게이트 사이에 층간절연막을 개재시켜 적층된 구조를 갖는 셀 트랜지스터(cell transistor)와, 이 셀 트랜지스터를 구동시키는 주변회로인 MOS 트랜지스터로 구성되어 있다.
이러한 구성을 갖는 상기 비휘발성 메모리장치는, 동작시 플로팅게이트와 콘트롤게이트 사이에 개재된 층간절연막에 의한 캐패시턴스가 중요한 변수가 된다. 이에 따라 상기 비휘발성 메모리장치에서 데이타의 프로그래밍 및 소거 특성을 좋게 하기 위해서는 상기 층간절연막에 의한 캐패시턴스를 증가시켜야 하는데, 이를 위한 방법으로는 층간절연막의 두께를 감소시키는 것과, 플로팅게이트와 콘트롤게이트의 접촉면적을 증가시키는 것이 있다.
이중에서 먼저, 상기 층간절연막의 두께를 감소시키는 것은 비휘발성 메모리장치의 데이타 유지 및 데이타를 프로그램하거나, 소거할 때 층간절연막의 절연파괴 등 여러가지의 문제점을 유발하기 때문에 그 감소가 용이하지 않다. 다음으로, 플로팅게이트와 콘트롤게이트의 접촉면적을 증가시키는 것은 고집적화의 장애요소가 되는 문제가 있다.
이러한 문제점을 극복하기 위하여 고집적화를 도모하면서 플로팅게이트와 콘트롤게이트의 접촉면적을 증가시킬 수 있는 첫번째 종래기술로 IEDM tech. Dig. 1994, pp.61∼64에 제시된 A 0.67㎛2SELF-ALIGNED SHALLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-ONLY 256Mbit NAND EEPROMs을 들 수 있는데, 이를 제1a도 내지 제1f도에 도시된 공정순서도를 참조하면서 간략하게 설명하기로 한다.
먼저, p형 반도체기판(100)에 통상적인 제조방법을 통하여 n형의 제1웰(110) 및 p형의 제2웰(120)을 순차적으로 형성한 후, 게이트절연막(10), 플로팅게이트로 사용하기 위한 제1도전층(12) 및 제1절연막(14)을 차례로 적충하여 형성하고, 이 제1절연막위에 액티브영역을 정의하기 위한 포토레지스트 패턴(PR)을 형성한 후, 이 패턴(PR)을 식각마스크로 사용하여 상기 제1절연막을 식각함으로써 제1절연막 패턴(14)을 형성한다(제1a도). 이어서, 상기 제1절연막 패턴(14)을 식각마스크로 사용하여 상기 제1도전층, 게이트절연막(10) 및 제2웰(120)을 소정두께로 식각함으로써 플로팅게이트(50)을 형성한 후(제1b도), 결과물 전면에 소자분리영역으로 사용될 절연막(20)을 형성하고(제1c도), 이 절연막(20) 전면에 대하여 평탄화 공정을 실시한다(제1d도). 계속해서, 결과물 전면에 층간절연막(52)을 형성한 후(제1e도), 콘트롤게이트(55)로 사용될 제2도전층을 소정두께로 형성하여 비휘발성 메모리장치를 완성한다(제1f도).
상기 종래기술은 플로팅게이트와 액티브를 자기정합시켜 고집적화에는 상당한 장점을 갖고 있다. 그러나, 이러한 경우 층간절연막과 접촉되는 플로팅게이트의 유효면적이 액티브영역의 폭(제5b도의 도면부호 W)과, 플로팅게이트의 일부 두께(제5b도의 도면부호 H)로 제한되기 때문에, 충분한 캐패시턴스를 확보하지 못하여 소자에 대한 프로그래밍 특성이 저하된다.
따라서, 상기 층간절연막의 면적이 소자의 액티브영역의 폭으로 제한되는 문제를 해결하기 위해, 플로팅게이트의 두께를 증가시켜 이 플로팅게이트의 측벽도 상기 층간절연막과 접촉되는 유효면적으로 포함하여 캐패시턴스를 증가시키는 방법이 고안되었다. 그러나, 이 경우도 후속공정 단계인 메모리소자의 워드라인 분리를 위한 콘트롤게이트, 층간절연막, 플로팅게이트를 동시에 식각하는 셀프-얼라인 식각시, 플로팅게이트의 두께가 두꺼워 그 측벽에 형성된 층간절연막과 플로팅게이트를 식각하기가 어려운 문제점이 생긴다.
다음으로, 층간절연막에 의한 패태시턴스를 증가시키는 두번째 종래기술로 미국특허, 4,849,369호를 들 수 있는데, 이를 제2a도 내지 제2f도에 도시된 공정순서도를 참조하면서 간략하게 설명하기로 한다.
먼저, p형 반도체기판(100)에 통상적인 제조방법을 통하여 n형의 제1웰(110) 및 p형의 제2웰(120)을 순차적으로 형성한 후, 소자분리 영역으로 사용될 절연막(20)을 형성하고, 이 절연막위에 액티브영역을 정의하기 위한 포토레지스트 패턴(PR)을 형성한다(제2a도). 이어서, 상기 패턴(PR)을 식각마스크로 사용하여 상기 절연막을 식각함으로써 절연막 패턴(20)을 형성하고, 이 절연막이 제거된 영역에 얇은 두께의 게이트 절연막(10)을 형성하며(제2b도), 이 게이트절연막(10)위에 제1도전층(12)을 형성한다(제2c도). 계속해서, 결과물 전면에 소정의 수지층(15)을 형성하고, 이 수지층에 전면에 대하여 평탄화공정을 실시하여 상기 절연막 패턴(20)위에 제1도전층을 노출시킨 후(제2d도), 노출된 제1도전층을 식각함으로써 플로팅게이트(50)을 형성하며(제2e도), 이 플로팅게이트(50)위에 층간절연막(52) 및 콘트롤게이트(55)로 사용될 제2도전층을 소정두께로 형성하여 비휘발성 메모리장치를 완성한다(제2f도).
상기 종래기술은 플로팅게이트의 두께를 일정하게 관리하는데는 좋는 방법이나, 필드산화막이 되는 절연막(20)을 플라즈마 식각 또는 RIE(Reactive Ion Etch)에 의하여 식각할 때 제2웰(120) 영역의 기판이 손상을 받게 되고, 이러한 손상된 기판 영역에 게이트절연막(10)을 형성함으로써 게이트절연막의 신뢰성에 문제가 생기게 된다. 또한, 상기 절연막(20)으로 이루어지는 소자분리영역 사이에 U자 모양의 플로팅게이트(50)가 개재되기 때문에, 상기 소자분리영역과 접촉되는 플로팅게이트(50)의 바깥쪽 측면에 층간절연막을 형성하기가 불가능하게 되어 층간절연막에 의한 캐패시턴스를 증가시키는데 한계가 있게 된다.
따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 U자 모양의 플로팅게이트의 바깥쪽 측면까지도 층간절연막을 형성함으로써 캐패시턴스의 증가를 향상시킬 수 있는 비휘발성 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 그 바깥쪽 측면까지도 층간절연막을 형성할 수 있는 U자 모양의 플로팅게이트를 구비한 비휘발성 메모리장치를 효율적으로 제작할 수 있는 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위한, 본 발명에 의한 비휘발성 메모리장치는,
반도체 기판상에 형성된 분리 영역과 상기 분리 영역을 사이에 두고 형성된 액티브 영역; 상기 액티브 영역상에 형성된 게이트절연막; 상기 게이트절연막상에 형성된 플로팅 게이트; 및 상기 플로팅게이트상에 층간 절연막을 개재하여 형성된 콘트롤게이트를 구비하는 비 휘발성 메모리 장치에 있어서,
상기 플로팅게이트는 가장자리 부분이 상부로 돌출된 U자 모양으로 형성되어, 상기 돌출 부분의 내부 및 외부를 포함한 전 표면이 상기 층간절연막에 접촉되도록 형성된 것을 특징으로 한다.
본 발명의 비휘발성 메모리장치에 있어서, 상기 플로팅게이트는 불순물이 도우핑된 다결정실리콘을 사용하고, 상기 층간절연막은 산화막, 질화막 및 산화막이 차례로 적층된 ONO구조의 절연막을 사용하는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한, 본 발명에 의한 비휘발성 메모리장치의 제조방법은, 제1전도형의 반도체기판에 제2전도형의 제1웰과 제1전도형의 제2웰을 차례로 형성하는 단계; 상기 제2웰위에 제1도전층을 형성하는 단계; 상기 제1도전층위에 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴의 측벽을 따라 제2절연막의 스페이서를 형성하는 단계; 상기 제1절연막 패턴 및 스페이서를 식각마스크로 하여 상기 제1도전층을 소정 깊이로 식각하여 제1도전층 패턴을 형성하는 단계; 상기 제1도전층 패턴 형성 후, 결과물 전면에 제3절연막을 형성하는 단계; 상기 제3절연막 전면에 대하여 평탄화공정을 실시하여 상기 제1절연막 패턴의 표면이 노출되도록 하는 단계; 상기 노출된 제1절연막 패턴을 제거한 후, 상기 스페이서 및 평탄화된 제3절연막을 식각마스크로 하여 제1도전층 패턴, 제2웰 및 제1웰을 소정 깊이로 식각하여 U자 모양의 플로팅게이트를 형성하는 단계; 상기 U자 모양의 플로팅게이트 형성 후, 결과물 전면에 제4절연막을 형성하고 평탄화를 실시하는 단계; 상기 스페이서 및 평탄화된 제3절연막을 제거하는 단계; 및 상기 제거단계 후, 결과물 전면에 층간절연막 및 콘트롤게이트를 차례로 형성하는 단계를 구비하여 이루어진 것을 특징으로 한다.
따라서, 본 발명에 의한 비휘발성 메모리장치 및 그 제조방법에 의하면, U자 모양의 플로팅게이트의 내벽 뿐만 아니라 측벽까지도 캐패시턴스의 향상을 위한 유효면적으로 사용하기 때문에 층간절연막에 대한 캐패시턴스가 증가되어, 데이타를 프로그램하거나 소거하는 특성이 좋게 된다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
먼저, 본 발명에 의한 비휘발성 메모리장치의 구조를 설명하기로 한다.
제3도는 본 발명에 의한 비휘발성 메모리장치를 나타낸 단면도이다.
제3도를 참조하면, 먼저 p형의 반도체기판(100)에 p형 제2웰(120)과 분리영역(20)이 반복하여 형성되고, 상기 제2웰(120) 영역의 기판위에 게이트절연막(10)을 개재하여 U자 모양의 플로팅게이트(50) 예컨대 불순물이 도우핑된 다결정실리콘이 형성되며, 이 U자 모양 플로팅게이트(50)의 안쪽면과 바깥쪽면을 따라 층간절연막(52) 예컨대 산화막/질화막/산화막이 적층된 절연막이 형성되고, 상기 층간절연막(52)위에 소정 두께의 콘트롤게이트(55)가 형성되어 있다. 여기서, 미설명부호 110은 n형 제1웰을 나타낸다.
다음으로, 본 발명에 의한 비휘발성 메모리장치의 제조방법을 공정순서도를 참조하면서 설명하기로 한다.
제4a도 내지 제4h도는 본 발명에 의한 비휘발성 메모리장치의 제조방법을 나타낸 공정순서도로, 상기 제1a도 내지 제1f도와 제2a도 내지 제2f도의 동일한 부분에 대하여는 동일 참조부호를 사용하였다.
제4a도는 제1도전층(12), 제1절연막 패턴(14) 및 포토레지스트 패턴(PR)의 형성공정을 도시한 것으로, 먼저 제2전도형 예컨대 p형 반도체기판(100)에 통상적인 제조방법을 통하여 메모리 셀을 한정하기 위한 제1전도형 예컨대 n형의 제1웰(110)을 형성하고, 이 n형의 제1웰(110) 영역에 비휘발성 메모리 셀의 바디(body;기판)가 되는 p형의 제2웰(120)을 형성한다. 다음으로, 상기 제1웰(110) 및 제2웰(120)이 형성된 반도체기판에 비휘발성 메모리소자의 게이트절연막(10) 예컨대 산화막을 소정두께 예컨대 90Å 이하의 얇은 두께로 형성하고, 이 게이트절연막(10)위에 플로팅게이트로 사용하기 위한 제1도전층(12) 예컨대 불순물이 도우핑된 다결정실리콘을 소정두께 예컨대 1500Å 정도의 두께로 형성하고, 이 제1도전층(12)위에 제1절연막 예컨대 산화막을 소정두께 예컨대 3000Å∼5000Å 정도의 두께로 형성한다.
이어서, 상기 제1절연막위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 액티브영역을 정의하기 위한 포토레지스트 패턴(PR)을 형성한 후, 이 패턴(PR)을 식각마스크로 사용하여 상기 제1절연막을 식각함으로써 제1절연막 패턴(14)을 형성한다. 여기서, 1Gb 이상의 기억용량을 확보하기 위해서는 후속되는 공정에서 형성되는 플로팅게이트의 크기가 0.3㎛∼0.4㎛ 정도로 매우 작아져야 하는데, 상기 플로팅게이트를 형성하기 위한 식각마스크로 상기 제1절연막 패턴(14)을 단독으로 사용하기가 어려운 점이 있다. 이에 따라, 본 발명에서는 상기 제1절연막 패턴(14)의 측벽에 후속되는 공정에서 형성되는 스페이서(제4b도의 도면부호 16)를 형성하고, 이를 식각마스크로 이용하여 후속되는 플로팅게이트를 자기 정합적으로 형성하게 된다.
제4b도는 스페이서(16)의 형성공정을 도시한 것으로, 먼저 상기 포토레지스트 패턴을 제거한 후 결과물 전면에 제2절연막 예컨대 질화막을 소정두께 예컨대 1000Å 정도의 두께로 형성하고, 이 질화막 전면에 대하여 에치 백(etch back) 공정을 실시함으로써, 도시된 바와 같이 상기 제1절연막 패턴(14)의 측벽에 질화막으로 이루어지는 스페이서(16)를 형성한다. 여기서, 이 스페이서(16)는 상기 산화막의 제1절연막 패턴(14) 단독으로는 플로팅게이트를 패터닝할 수 없기 때문에 부가적으로 형성한 것으로, 이러한 스페이서(16)를 형성함으로써 0.3㎛∼0.4㎛ 정도의 미세한 크기를 갖는 플로팅게이트의 형성이 가능하다.
제4c도는 제1도전층 패턴(12') 및 제3절연막(18)의 형성공정을 도시한 것으로, 상기 제1절연막 패턴(14) 및 스페이서(16)를 식각마스크로 사용하여 노출된 제1도전층을 소정두께 예컨대 1000Å 정도의 두께로 식각하므로써(남아있는 제1도전층의 두께는 약 500Å), 제1도전층 패턴(12')을 형성한다. 이와같은 공정을 통하여 터널링(tunneling) 산화막으로 사용되는 얇은 게이트절연막(10)이 건식식각시 직접적으로 노출되지 않게 된다. 따라서, 게이트절연막의 신뢰성에 악영향을 주는 요소를 배제하게 된다. 계속해서, 결과물 전면에 소정두께의 제3절연막(18) 예컨대 6000Å 정도 두께의 질화막을 형성한다.
제4d도는 평탄화공정을 도시한 것으로, 상기 제3절연막(18)인 질화막 전면에 대하여 상기 제1절연막 패턴(14)의 표면이 노출되도록 에치 백 공정 혹은 CMP(Chemical Mechanical Polishing) 공정을 실시함으로써 평탄화를 이룬다.
제4e도는 플로팅게이트(50)의 형성공정을 도시한 것으로, 먼저 상기 평탄화공정으로 노출된 제1절연막 패턴(14)인 산화막을 습식식각법으로 제거한 후, 상기 스페이서(16)와 평탄화공정을 거친 제3절연막(18)을 식각마스크로 사용하여 상기 산화막이 제거된 영역의 제1도전층 패턴, 게이트절연막(10), 제2웰(120) 및 제1웰(110)을 소정의 깊이로 식각함으로써 U자 모양의 플로팅게이트(50)를 형성한다. 이때, 상기 플로팅게이트(50)는 상기 스페이서(16) 및 평탄화된 제3절연막(18)에 의해 자기정합적으로 형성된다.
제4f도는 소자분리영역으로 사용되는 제4절연막(20)의 형성공정을 도시한 것으로, 먼저 상기 제4e도 공정 후 결과물 전면에 인접한 메모리소자의 분리를 위한 제4절연막(20) 예컨대 산화막을 소정두께 예컨대 10000Å∼20000Å 정도의 두께로 형성한 후, 상기 플로팅게이트(50)의 측벽은 노출되되 게이트절연막(10)은 노출되지 않도록 에치 백 공정 혹은 CMP 공정을 실시함으로써 소자분리영역을 완성한다. 여기서, 상기 제4절연막인 산화막의 두께는 상기 제4d도 공정에서 식각되는 기판의 깊이와 제1도전층 등의 두께에 따라 달라질 수 있다.
제4g도는 상기 스페이서와 제3절연막을 구성하는 질화막을 습식식각으로 제거한 상태를 나타낸다.
제4h도는 층간절연막(52) 및 콘트롤게이트(55)의 형성공정을 도시한 것으로, 먼저 상기 제4g도 공정 후 결과물 전면에 층간절연막(52) 예컨대 산화막(Oxide)/질화막(Nitride)/산화막(Oxide)이 적층된 ONO구조의 절연막을 소정두께 예컨대 120Å∼160Å 정도의 두께로 형성하고, 이 ONO구조의 층간절연막(52)위에 콘트롤게이트(55)로 사용되는 제2도전층 예컨대 불순물이 도우핑된 다결정실리콘을 소정두께 예컨대 1500Å 정도로 형성하여 본 발명에 따른 비휘발성 메모리장치를 완성한다.
다음으로, 본 발명의 효과를 살펴보기로 한다.
제5a도 내지 제5c도는 본 발명에 따른 비휘발성 반도체 메모리장치와, 상기 IEDM tech. Dig. 1994, pp.61∼64에 제시된 첫번째 종래기술 및 미국특허 4,849,369호에 제시된 두번째 종래기술을 비교하여 살펴보기 위한 각각의 단면도들이다.
먼저, 비휘발성 메모리소자의 데이타의 프로그램 및 소거 특성에 영향을 주는 커플링 비(coupling ratio) γ는,
으로 표시되고, ONO구조 층간절연막의 캐패시턴스 Cono와, 게이트절연막의 캐패시턴스 Cg는,
로 되는데, 이를 살펴보면 절연막의 두께 및 이 절연막과 접촉되는 플로팅게이트의 표면적의 함수로 표시되는 것을 알 수 있다. 여기서, Tono는 ONO구조 층간절연막의 두께를 Tg는 게이트절연막의 두께를 각각 나타내고, Aono는 ONO구조 층간절연막과 접촉되는 플로팅게이트의 표면적을, Ag는 게이트절연막과 접촉되는 플로팅게이트의 표면적을 각각 나타내며, εox는 상기 두 절연막의 유전상수를 나타낸다.
이에 따라, 절연막의 두께 및 표면적의 함수로 커플링비 V를 나타내면,
로 된다.
따라서, 비휘발성 메모리소자의 데이타의 프로그램 및 소거 특성에 영향을 주는 커플링 비인 γ를 크게하기 위해서는 층간절연막과 접촉되는 플로팅게이트의 표면적을 증가시켜야 하는 것이다.
이에 따라, 제5a도 내지 제5c도를 참조하여 각 메모리 셀 구조에서 층간절연막과 접촉되는 플로팅게이트의 표면적(A)을 살펴보면, A=W+4H(제5a도), A=W+2H(제5b도) 및 A=W+2H(제5c도)로 된다(여기서, 도면부호 W는 플로팅게이트의 폭을, H는 플로팅게이트의 높이를 각각 나타낸다). 따라서, 본 발명에 의한 경우(제5a도)의 플로팅게이트의 표면적이 최고로 크고, 종래기술과 동일한 표면적(W+2H)를 갖는 경우 플로팅게이트의 높이(H)를 절반으로 낮출 수 있어, 종래기술에서 문제되는 후속공정의 식각이 용이해지는 것이다.
또한, 상기 미국특허 4,849,369에 의한 비휘발성 반도체 메모리장치의 문제점중, 소자분리영역인 절연막(제2b도의 도면부호 20)의 형성시 제2웰(제2b도의 도면부호 120) 영역의 기판이 손상을 받게 되어 게이트절연막의 형성시, 이 게이트절연막의 신뢰성에 악영향을 미치는 것을, 본 발명에서는 상기 게이트절연막이 식각공정중에 직접적으로 노출되는 일이 없게 함으로써 해결할 수 있게 된다.
또한, 본 발명에 의하면 종래기술과 동일한 집적도를 달성할 수 있을 뿐만 아니라, 데이타의 프로그램 및 소거 특성을 좋게 하기 위한 층간절연막의 캐패시턴스 증가를 종래와 동일한 특성을 유지하면서도 플로팅게이트의 두께를 감소시킨 상태에서 얻을 수 있기 때문에 후속공정을 용이하게 진행할 수 있게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (7)

  1. 반도체 기판상에 형성된 분리 영역과 상기 분리 영역을 사이에 두고 형성된 액티브 영역; 상기 액티브 영역상에 형성된 게이트절연막; 상기 게이트절연막상에 형성된 플로팅게이트; 및 상기 플로팅게이트상에 층간 절연막을 개재하여 형성된 콘트롤게이트를 구비하는 비휘발성 메모리 장치에 있어서, 상기 플로팅게이트는 가장자리 부분이 상부로 돌출된 U자 모양으로 형성되어, 상기 돌출 부분의 내부 및 외부를 포함한 전 표면이 상기 층간절연막에 접촉되도록 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1전도형의 반도체기판에 제2전도형의 제1웰과 제1전도형의 제2웰을 차례로 형성하는 단계; 상기 제2웰위에 제1도전층을 형성하는 단계; 상기 제1도전층위에 제1절연막 패턴을 형성하는 단계; 상기 제1절연막 패턴의 측벽을 따라 제2절연막의 스페이서를 형성하는 단계; 상기 제1절연막 패턴 및 스페이서를 식각마스크로 하여 상기 제1도전층을 소정 깊이로 식각하여 제1도전층 패턴을 형성하는 단계; 상기 제1도전층 패턴 형성 후, 결과물 전면에 제3절연막을 형성하는 단계; 상기 제3절연막 전면에 대하여 평탄화공정을 실시하여 상기 제1절연막 패턴의 표면이 노출되도록 하는 단계; 상기 노출된 제1절연막 패턴을 제거한 후, 상기 스페이서 및 평탄화된 제3절연막을 식각마스크로 하여 제1도전층 패턴, 제2웰 및 제1웰을 소정 깊이로 식각하여 U자 모양의 플로팅게이트를 형성하는 단계; 상기 U자 모양의 플로팅게이트 형성 후, 결과물 전면에 제4절연막을 형성하고 평탄화를 실시하는 단계; 상기 스페이서 및 평탄화된 제3절연막을 제거하는 단계; 및 상기 제거단계 후, 결과물 전면에 층간절연막 및 콘트롤게이트를 차례로 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  3. 제2항에 있어서, 상기 제1절연막은 3000Å∼5000Å 정도의 두께로 형성된 산화막인 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  4. 제3항에 있어서, 상기 스페이서는 상기 제1절연막 패턴 형성후, 결과물 전면에 1000Å 정도 두께의 질화막을 형성하고, 이 질화막 전면에 대하여 에치 백 공정을 실시함으로써 형성된 특징으로 하는 비휘발성 메모리장치의 제조방법.
  5. 제4항에 있어서, 상기 제1도전층 패턴은 상기 제1도전층을 1000Å 정도 식각하여 얻어지는 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  6. 제5항에 있어서, 상기 제3절연막은 6000Å 정도의 두께로 형성된 질화막인 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  7. 제6항에 있어서, 상기 제4절연막에 대하여 평탄화를 실시하는 단계는, 먼저 상기 U자 모양의 플로팅게이트 형성 후 결과물 전면에 10000Å∼20000Å 정도 두께의 산화막을 형성하고, 이 산화막 전면에 대하여 에치 백 공정을 실시하되, 상기 플로팅게이트의 측벽은 노출되고 상기 게이트절연막은 노출되지 않도록 하는 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
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