KR970054185A - 비휘발성 메모리장치 및 그 제조방법 - Google Patents

비휘발성 메모리장치 및 그 제조방법 Download PDF

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Abstract

그 내벽 및 측벽까지도 캐패시터의 유효면적으로 사용할 수 있는 U자 묘양의 플로팅케이트를 구비한 비휘발성 메로리장치 및 그 제조방법에 대해 기재되어 있다. 이는, 반도체기고판에 반복하여 형성된 액티브영역과 분리 영역, 액티브 영역의 반도체기판위에 형성된 개이트절연막, 게이트절연막위에 형성된 플로팅게이트 및 를로팅 게이트위에 충간절연막을 개재하여 형성된 콘트롤게이트를 구비하는 비휘발성 메모리장치에 있어서, 플로팅게이트는 U자 모양으로 형성되되, 그 안쪽면과 바깥쪽면 모두가 충간절연막과 접독되로고 형성된 것을 특징으로한다. 따라서, 충간절연막에 대하나 캐패시턴스가 증가되어, 데이타를 프로그램하거나 소거하는 특성이 좋게 되고, 종래기술과 동일한 표면적을 갖는 경우 플로팅게이트의 높이를 절반으로 낮출 수 있게 되어, 종래기술에서 문제되는 후속공정의 식각이 용이해지는 것이다.

Description

비휘발성 메모리장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4A도 내지 제 4H도는 본 발명에 따른 비휘발성 메모리장치의 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.

Claims (8)

  1. 반도체기판에 반복하여 형성된 액티브영역과 분리영역 상기 액티브영역의 반도체기판위에 형성된 게이트절연막 상기 게이트를 절연막위에 형성된 플로팅게이트 및 상기 플로팅게이트위에 충간절연막을 개재하여 형성된 콘트롤게이틀 구비하는 비휘발성 메모리장지에 있어서 상기 플로팅게이트는 U자 모양으로 형성되되, 그 안쪽면과 바깐쪽면 모두가 상기 충간절연막과 접촉되도록 형성된 것을 특징으로 하는 비휘발성 메모리장치.
  2. 제 1항에 있어서, 상기 충간절연막은 산화막, 질화막 및 산화막이 차례로 적충되어 이루어진 것을 특징으로 하는 비휘발성 메모리장치.
  3. 제1전도형의 반도체 기판에 제2전도형의 제1웰과 제1전도형이 제2웰을 차례로 형성하는 단계 상기 제2웰 우ㅐ에 제1도전층을 형성하는 단계 상기 제1도전층위에 제1절연막 패턴을 형성하는 단계 상기 제1절연막 패턴의 측벽을 따라 제2절연막의 스페이서를 형성하는 단계 상기 제1절연막 패턴 및 스페이서를 식각마스크로하여 상기 제1도전층을 소정 깊이로 식각하여 제1도전층 패턴을 형성하는 단계 상기 제1도전층 패턴 형성후, 결과물 전면에 제3절연막을 형성하는 단계 상기 제3절연막전면에 대하여 평탄화공정을 실시하여 상기 제1절연막 패턴의 표면이 노출되도록 하는 단계 상기 노출된 제1절연막패턴을 제거한 후 상기 스페이서 및 평탄화된 제3절연막을 식각마스크로 하여 제1도전층 패턴, 제2웰 및 제1웰을 소정 깊이로 식각하여 U자 모양의 플로팅게이틀 형성하는 단게 상기 U자 모양의 플로팅케이트 형성 후, 결과물 전면에 제4절연막을 형성하고 평탄화를 실시하는 단계 상기 스페이서 및 평탄화된 제3절연막을 제거하는 단께 및 상기 제거단계 후, 결과를 저면에 충간절연막 및 콘트롤게이트를 차례로 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  4. 제 3항에 있어서, 상기 제1절연막은 3000A~5000A 정도의 두께로 형성된 산화막인 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  5. 제4항에 있어서, 상기 스페이서는 상기 제1절연막 패턴 형성 후, 결과물 전면에 1000A정도 두께의 질화막을 형성하고, 이 질화막의 전면에 대하여 에치 백 공정을 실시함으로써 형성된것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  6. 제 5항에 있어서, 상기 제1도전층 패턴은 상기 제1도전층 1000A정도 식각하여 어더지는 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  7. 제 6항에 있어서, 상기 제3절연막은 6000A 정도 두께로 형성된 질화막인 것을 특징으로 하는 비휘발성 메모리장치의 제조방법.
  8. 제 7항에 있어서, 상기 제 4절연막에 대하여 평탄화를 실시하는 단계는, 먼저 상기 U자 모양이 플로팅게이트 형성 후 결과물 전면에 10000A~20000A 정도 두께의 산화막을 형성하고, 이 산화막 전면에 대하여 에치백 공정을 실시하되, 상기 플로팅게이트의 측벽은 노출되고 상기 게이트 절연막은 노출되지 않도록 하는 것을 특징으로 하는 비휘발성 메모리장치의 제조방법
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US6593186B1 (en) 1998-04-30 2003-07-15 Nec Electronics Corporation Method for manufacturing non-volatile semiconductor memory device
KR100480806B1 (ko) * 2000-12-30 2005-04-06 주식회사 하이닉스반도체 플래시 메모리 및 그의 제조 방법
KR100890400B1 (ko) * 2007-05-03 2009-03-26 삼성전자주식회사 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375231B1 (ko) * 2001-02-19 2003-03-08 삼성전자주식회사 비휘발성 메모리 소자의 제조방법
KR100645053B1 (ko) 2004-12-28 2006-11-10 삼성전자주식회사 증가된 활성영역 폭을 가지는 반도체 소자 및 그 제조 방법
CN105789212A (zh) * 2014-12-24 2016-07-20 上海格易电子有限公司 一种闪存存储单元及制作方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6593186B1 (en) 1998-04-30 2003-07-15 Nec Electronics Corporation Method for manufacturing non-volatile semiconductor memory device
KR100480806B1 (ko) * 2000-12-30 2005-04-06 주식회사 하이닉스반도체 플래시 메모리 및 그의 제조 방법
KR100890400B1 (ko) * 2007-05-03 2009-03-26 삼성전자주식회사 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.

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